KR20130042370A - Ｕｆｓ 인터페이스의 테스트 방법 및 이의 테스트 방법으로 테스트를 수행하는 메모리 장치 - Google Patents

Ｕｆｓ 인터페이스의 테스트 방법 및 이의 테스트 방법으로 테스트를 수행하는 메모리 장치 Download PDF

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Abstract

UFS 인터페이스의 테스트 방법 및 이의 테스트 방법으로 테스트를 수행하는 메모리 장치가 개시된다. 본 발명의 실시예에 따른 메모리 장치는, 테스트 모드에서, 제1 신호를 출력하는 송신부 및 상기 제1 신호를 상기 UFS 프로토콜에 따라 제2 신호로 수신하는 수신부를 구비하는 UFS 물리 레이어(Universal Flash Storage Physical Layer); 상기 제1 신호를 상기 송신부에 전송하고, 상기 UFS 프로토콜에 따라 상기 수신부로부터 상기 제2 신호를 수신하는 UFS 링크 레이어(Universal Flash Storage Link Layer); 및 상기 제1 신호를 생성하여 상기 UFS 링크 레이어로 전송하고 상기 UFS 링크 레이어로부터 상기 제2 신호를 수신하여, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어가 UFS(Universal Flash Storage) 표준에 따라 정상적으로 동작하는지를 테스트하는 테스트부를 구비한다.

Description

ＵＦＳ 인터페이스의 테스트 방법 및 이의 테스트 방법으로 테스트를 수행하는 메모리 장치 {Test method for UFS interface and memory device testing by the same method}
본 발명은 UFS 인터페이스의 테스트 방법 및 이의 테스트 방법으로 테스트를 수행하는 메모리 장치에 관한 것으로, 특히 저비용으로 테스트를 수행하거나 기술 변화에 빠르게 대응하여 테스트를 수행할 수 있는 UFS 인터페이스의 테스트 방법 및 이의 테스트 방법으로 테스트를 수행하는 메모리 장치에 관한 것이다.
호스트와 디바이스 사이에 통신을 수행하기 위해서는 호스트와 디바이스를 연결하는 링크(link, 또는 레인(lane))이 형성되고 링크(레인)을 통한 데이터의 송수신이 수행되어야 한다. 따라서, 호스트와 디바이스 사이의 링크(레인)가 정상적으로 형성되고 형성된 링크(레인)을 통해 데이터가 정상적으로 송수신되는지에 대한 테스트가 수행 된다.
본 발명이 이루고자 하는 기술적 과제는 저비용으로 테스트를 수행하거나 기술 변화에 빠르게 대응하여 테스트를 수행할 수 있는 UFS 인터페이스의 테스트 방법 및 이의 테스트 방법으로 테스트를 수행하는 메모리 장치를 제공하는 것에 있다.
상기 기술적 과제를 해결하기 위한 본 발명의 실시예에 따른 메모리 장치는, 테스트 모드에서, 제1 신호를 출력하는 송신부 및 상기 제1 신호를 상기 UFS 프로토콜에 따라 제2 신호로 수신하는 수신부를 구비하는 UFS 물리 레이어(Universal Flash Storage Physical Layer); 상기 제1 신호를 상기 송신부에 전송하고, 상기 UFS 프로토콜에 따라 상기 수신부로부터 상기 제2 신호를 수신하는 UFS 링크 레이어(Universal Flash Storage Link Layer); 및 상기 제1 신호를 생성하여 상기 UFS 링크 레이어로 전송하고 상기 UFS 링크 레이어로부터 상기 제2 신호를 수신하여, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어가 UFS(Universal Flash Storage) 표준에 따라 정상적으로 동작하는지를 테스트하는 테스트부를 구비한다.
상기 테스트부는, 제1 중재 신호에 응답하여 호스트 모드로 상기 제1 신호를 생성하고 상기 제2 신호를 수신하거나 제2 중재 신호에 응답하여 타겟 모드로 상기 제1 신호를 생성하고 상기 제2 신호를 수신하는 테스트 수행부; 및 상기 호스트 모드에서 상기 제1 중재 신호를 생성하고 상기 타겟 모드에서 제2 중재 신호를 생성하여 상기 테스트 수행부로 전송하는 흐름 제어부를 구비할 수 있다.
상기 테스트 수행부는, 상기 제1 중재 신호에 응답하여 활성화되고, 상기 호스트 모드에서 상기 제1 신호를 호스트 신호로 생성하고, 상기 제2 신호를 호스트 신호로 수신하는 호스트 제어부; 및 상기 제2 중재 신호에 응답하여 활성화되고, 상기 타겟 모드에서 상기 제1 신호를 타겟 신호로 생성하고, 상기 제2 신호를 타겟 신호로 수신하는 타겟 제어부를 구비할 수 있다.
상기 호스트 신호는 상기 메모리 장치와 통신할 수 있는 호스트 장치에서 동작하는 신호이고, 상기 타겟 신호는 상기 메모리 장치에서 동작하는 신호일 수 있다.
상기 테스트부는, 상기 호스트 제어부에서 생성된 상기 호스트 신호인 제1 신호를 상기 타겟 제어부에서 상기 타겟 신호인 제2 신호로 수신하거나, 상기 타겟 제어부에서 생성된 상기 타겟 신호인 제1 신호를 상기 호스트 제어부에서 상기 호스트 신호인 제2 신호로 수신하여, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어의 레인 제어 동작에 대한 테스트를 수행할 수 있다.
상기 타겟 제어부는 상기 제2 중재 신호에 응답하여 활성화되어 상기 제1 신호를 상기 타겟 신호인 레인 디스커버리(lane discovery) 대기 알림 신호로 생성하고, 상기 호스트 제어부는 상기 레인 디스커버리 대기 알림 신호를 상기 호스트 신호인 상기 제2 신호로 수신하여 레인 디스커버리 동작을 수행하고, 상기 제1 신호를 상기 호스트 신호인 레인 디스커버리 완료 신호로 생성할 수 있다.
상기 타겟 제어부는 상기 레인 디스커버리 완료 신호를 상기 타겟 신호인 상기 제2 신호로 수신하여 레인 디스커버리 대기를 종료하고, 상기 타겟 신호인 레인 리얼라인먼트(lane realignment) 대기 알림 신호를 상기 제1 신호로 생성하고, 상기 호스트 제어부는 상기 레인 리얼라인먼트 대기 알림 신호를 상기 호스트 신호인 상기 제2 신호로 수신하여 레인 리얼라인먼트 동작을 수행하고, 상기 제1 신호를 사익 호스트 신호인 레인 리얼라인먼트 완료 신호로 생성할 수 있다.
상기 타겟 제어부는 상기 레인 리얼라인먼트 완료 신호를 상기 타겟 신호인 상기 제2 신호로 수신하여 레인 리얼라인먼트 대기를 종료하고, 상기 타겟 신호인 레인 터미네이션(lane termination) 대기 알림 신호를 상기 제1 신호로 생성하고, 상기 호스트 제어부는 상기 레인 터미네이션 대기 알림 신호를 상기 호스트 신호인 상기 제2 신호로 수신하여 레인 터미네이션 동작을 수행할 수 있다.
상기 테스트부는, 상기 제1 신호의 생성 및 상기 제2 신호의 수신이 순차적으로 발생되는 경우, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어의 레인 제어에 대한 테스트가 성공한 것으로 테스트 결과를 생성할 수 있다.
상기 테스트 수행부는, 상기 호스트 제어부에서 생성된 상기 호스트 신호인 제1 신호를 상기 타겟 제어부에서 상기 타겟 신호인 제2 신호로 수신하거나, 상기 타겟 제어부에서 생성된 상기 타겟 신호인 제1 신호를 상기 호스트 제어부에서 상기 호스트 신호인 제2 신호로 수신하여, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어의 리셋(reset)에 대한 테스트를 수행하는 초기화 제어부를 더 구비할 수 있다.
상기 호스트 제어부는 상기 제1 중재 신호에 응답하여 활성화되고, 상기 초기화 제어부가 상기 제1 신호를 상기 호스트 신호인 호스트 리셋 신호로 생성하도록 제어하고, 상기 타겟 제어부는 상기 제2 중재 신호에 응답하여 활성화되고, 상기 호스트 리셋 신호를 상기 타겟 신호인 상기 제2 신호로 수신하여 상기 제1 신호를 상기 타겟 신호인 타겟 리셋 신호로 생성하도록 제어할 수 있다.
상기 테스트부는, 상기 제1 신호의 생성 및 상기 제2 신호의 수신이 순차적으로 발생되는 경우, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어의 레인 제어에 대한 테스트가 성공한 것으로 테스트 결과를 생성할 수 있다.
상기 타겟 제어부는 상기 제2 중재 신호에 응답하여 활성화되고, 상기 초기화 제어부가 상기 제1 신호를 상기 타겟 신호인 타겟 리셋 신호로 생성하도록 제어하고, 상기 호스트 제어부는 상기 제1 중재 신호에 응답하여 활성화되고, 상기 타겟 리셋 신호를 상기 호스트 신호인 상기 제2 신호로 수신하여 상기 제1 신호를 상기 호스트 신호인 호스트 리셋 신호로 생성하도록 제어할 수 있다.
상기 테스트 수행부는, 상기 호스트 제어부에서 생성된 상기 호스트 신호인 제1 신호를 상기 타겟 제어부에서 상기 타겟 신호인 제2 신호로 수신하거나, 상기 타겟 제어부에서 생성된 상기 타겟 신호인 제1 신호를 상기 호스트 제어부에서 상기 호스트 신호인 제2 신호로 수신하여, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어의 데이터 송수신에 대한 테스트를 수행하는 메시지 제어부를 더 구비할 수 있다.
상기 호스트 제어부는 상기 제1 중재 신호에 응답하여 활성화되고, 상기 메시지 제어부가 상기 제1 신호를 상기 호스트 신호인 호스트 데이터 신호로 생성하도록 제어하고, 상기 타겟 제어부는 상기 제2 중재 신호에 응답하여 활성화되고, 상기 호스트 데이터 신호를 상기 타겟 신호인 상기 제2 신호로 수신하여 상기 제1 신호 및 상기 제2 신호를 비교할 수 있다.
상기 타겟 제어부는 상기 제2 중재 신호에 응답하여 활성화되고, 상기 메시지 제어부가 상기 제1 신호를 상기 타겟 신호인 타겟 데이터 신호로 생성하도록 제어하고,
상기 호스트 제어부는 상기 제1 중재 신호에 응답하여 활성화되고, 상기 타겟 데이터 신호를 상기 호스트 신호인 상기 제2 신호로 수신하여 상기 제1 신호 및 상기 제2 신호를 비교할 수 있다.
상기 테스트부는, 상기 제1 신호 및 상기 제2 신호가 동일한 경우, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어의 데이터 송수신에 대한 테스트가 성공한 것으로 테스트 결과를 생성할 수 있다.
상기 제1 신호에 플래시 커맨드를 인캡슐레이션(encapsulation)하여 상기 UFS 링크 레이어로 전송하고 상기 제2 신호에 플래시 커맨드를 디-인캡슐레이션(de-encapsulation)하여 상기 테스트 수행부로 전송하는 UFS 트랜스레이터 레이어(UFS Translator Layer)를 더 구비할 수 있다.
상기 UFS 물리 레이어, 상기 UFS 링크 레이어 및 상기 테스트부 중 적어도 하나는 상기 메모리 장치의 컨트롤러에 포함될 수 있다.
상기 메모리 장치는 메모리 카드 또는 SSD일 수 있다.
상기 UFS 물리 레이어는 MIPI M-Phy이고, 상기 UFS 링크 레이어는 MIPI Unipro일 수 있다.
본 발명의 실시예에 따른 컴퓨터 시스템은 제1 항의 메모리 장치를 내장한다.
본 발명의 실시예에 따른 메모리 장치는 테스트 모드에서, 제1 신호를 출력하는 송신부 및 상기 제1 신호를 상기 UFS 프로토콜에 따라 제2 신호로 수신하는 수신부를 구비하는 UFS 물리 레이어(Universal Flash Storage Physical Layer); 상기 제1 신호를 상기 송신부에 전송하고, 상기 UFS 프로토콜에 따라 상기 수신부로부터 상기 제2 신호를 수신하는 UFS 링크 레이어(Universal Flash Storage Link Layer); 상기 제1 신호를 생성하여 상기 UFS 링크 레이어로 전송하고 상기 UFS 링크 레이어로부터 상기 제2 신호를 수신하여, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어가 UFS(Universal Flash Storage) 표준에 따라 정상적으로 동작하는지를 테스트하는 테스트부; 및 상기 수신부 및 상기 송신부를 연결하여 상기 제1 신호를 상기 수신부로부터 상기 송신부로 연결하는 루프-백 라인(loop-back line)을 구비한다.
본 발명의 실시예에 따른 테스트 모드에서, 메모리 장치에 포함되는 UFS(Universal Flash Storage) 물리 레이어 및 UFS 링크 레이어(Universal Flash Storage Link Layer)에 대한 셀프-테스트(self-test)를 수행하는 방법은, 제1 신호를 생성하는 단계; 상기 제1 신호를 상기 UFS 링크 레이어를 거쳐 상기 UFS 물리 레이어의 송신부로 전송하는 단계; 상기 UFS 물리 레이어의 송신부로부터 출력되는 상기 제1 신호를 상기 UFS 물리 레이어의 수신부에서 제2 신호로 수신하는 단계; 상기 제2 신호를 수신하여 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어를 테스트하는 단계를 구비한다.
상기 제1 신호를 생성하는 단계는 상기 제1 신호를 호스트 모드 및 타겟 모드 중 하나의 모드로 생성하고, 상기 제2 신호를 수신하는 단계는 상기 제2 신호를 상기 호스트 모드 및 타겟 모드 중 하나의 모드로 수신할 수 있다.
본 발명에 따른 UFS 인터페이스의 테스트 방법 및 이의 테스트 방법으로 테스트를 수행하는 반도체 장치에 의하면, 고가의 테스트 장치를 사용하지 아니하고도 테스트를 수행하여 테스트 비용을 줄일 수 있는 장점이 있다.
또한, 본 발명에 따른 UFS 인터페이스의 테스트 방법 및 이의 테스트 방법으로 테스트를 수행하는 반도체 장치에 의하면, 새로이 정의되는 기술 표준을 적용하는 경우에도 테스트를 수행할 수 있음으로써, 기술 변화에 빠르게 대처할 수 있는 장점이 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 UFS 링크 레이어 및 UFS 물리 레이어를 좀 더 구체적으로 나타내는 도면이다.
도 3은 메모리 장치와 호스트 장치 사이에 형성되는 레인의 예를 나타내는 도면이다.
도 4는 도 1의 메모리 장치가 구비되는 예를 나타내는 도면이다.
도 5는 도 1의 메모리 장치가 구비되는 솔리드 스테이트 드라이브(Solid State Drive)의 예를 나타내는 도면이다.
도 6은 도 1의 테스트부의 예를 나타내는 도면이다.
도 7은 도 6의 테스트 수행부의 예를 나타내는 도면이다.
도 8은 도 6의 테스트 수행부의 동작의 예를 나타내는 도면이다.
도 9는 도 6의 테스트 수행부의 다른 예를 나타내는 도면이다.
도 10 및 도 11은 각각 도 9의 초기화 제어부의 동작의 예를 나타내는 도면이다.
도 12는 도 6의 테스트 수행부의 다른 예를 나타내는 도면이다.
도 13 및 도 14는 각각 도 12의 메시지 제어부의 동작의 예를 나타내는 도면이다.
도 15는 도 6의 테스트 수행부의 다른 예를 나타내는 도면이다.
도 16은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 17은 도 16의 UFS 트랜스레이터 레이어의 동작을 설명하기 위한 도면이다.
도 18은 도 16에서의 레인 제어 동작의 예를 나타내는 도면이다.
도 19는 도 16에서의 메시지 송수신 동작의 예를 나타내는 도면이다.
도 20은 도 16의 테스트부의 예를 나타내는 도면이다.
도 21은 본 발명의 실시예에 따른 메모리 카드를 나타내는 도면이다.
도 22는 본 발명의 실시예에 따른 컴퓨터 시스템을 나타내는 도면이다.
도 23은 본 발명의 실시예에 다른 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다.
이하, 본 발명의 실시예들은 본 발명의 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 1을 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 UFS 링크 레이어(Universal Flash Storage Link Layer, ULL), UFS 물리 레이어(Universal Flash Storage Physical Layer, UPL), 및 테스트부(TU)를 구비한다.
UFS 링크 레이어(ULL)는 UFS(Universal Flash Storage) 표준에 따라 제1 신호(SIG1) 및 제2 신호(SIG2)를 변환한다. UFS 물리 레이어(UPL)는 UFS 프로토콜에 따라 제1 신호(SIG1)를 출력하고 제2 신호(SIG2)를 수신한다. UFS는 다양한 플래시 메모리에 대한 공통된 인터페이스를 제공하는 표준으로, 도 2에 도시되는 바와 같이, MIPI(Mobile Industry Processor Interface) Unipro를 UFS 링크 레이어(ULL)로 채택하고, MIPI M-phy를 UFS 물리 레이어(UPL)로 채택할 수 있다.
MIPI Unipro는 적은 선으로 빠른 통신 속도를 지원할 수 있는 통신 프로토콜로, 도 2에 도시되는 바와 같이, 물리 어댑터 레이어(Physical Adaptor Layer, L1.5), 데이터 링크 레이어(Data Link Layer, L2), 네트워크 레이어(Network Layer, L3), 트랜젝션 레이어(Transaction Layer, L4) 및 레이어들(L1.5~L4)를 제어하는 DME로 구현된다. MIPI Unipro의 각 레이어는 신호를 순차적으로 세그먼트(segment), 패킷(packet) 및 프레임(frame) 형태로 변환하거나, 순차적으로 프레임, 패킷 및 세그먼트 형태로 변환한다. 상기와 같은 레이어 사이의 신호 형태의 변환 동작에 의해 제1 신호(SIG1) 및 제2 신호(SIG2)는 각 레이어를 거칠때마다 헤더(header)가 부가되거나 제거될 수 있으나, 이하에서는 그 변환과 무관하게 동일한 신호로 명명함을 알려둔다.
MIPI M-phy는 도 3의 예와 같은 형태로 외부의 호스트 장치(HDEV)와의 레인(LA)을 형성할 수 있다. 본 발명의 실시예에 따른 메모리 장치(MDEV)는 레인(LA)을 통해, 외부의 호스트 장치와 신호를 송수신할 수 있다. 호스트 장치(HDEV)는 연결되는 각 장치에 대한 통신단(TRN1~TRN3)을 구비할 수 있다. 예를 들어, 호스트 장치(HDEV)의 제1 통신단(TRN1)은 본 발명의 실시예에 따른 메모리 장치(MDEV)에 할당될 수 있다.
호스트 장치(HDEV)의 통신단(TRN1~TRN3)은 연결되는 장치와의 신호 송수신을 위한 적어도 한 쌍 이상의 송신부(Tx) 및 수신부(Rx)를 구비할 수 있다. 예를 들어, 본 발명의 실시예에 따른 메모리 장치(MDEV)와 연결되는 호스트 장치(HDEV)의 제1 통신단(TRN1)은 두 쌍(TR1, TR2)의 송신부(Tx) 및 수신부(Rx)를 구비할 수 있다. 호스트 장치(HDEV)와 메모리 장치(MDEV)의 연결이 초기화되는 때에, 도 2의 MIPI M-PHY는 호스트 장치(HDEV)의 제1 통신단(TRN1)은 두 쌍의 송신부(Tx) 및 수신부(Rx) 중 한 쌍의 송신부(Tx) 및 수신부(Rx)와 연결될 수 있다.
이렇게 호스트 장치(HDEV)와 메모리 장치(MDEV) 사이에 신호 송수신을 위해 형성된 채널을 레인이라 한다. 예를 들어, 도 3에서, 본 발명의 실시예에 따른 메모리 장치(MDEV)의 MIPI M-PHY의 송신부(Tx) 및 수신부(Rx)은 호스트 장치(HDEV)의 제1 통신단(TRN1)은 두 쌍의 송신부(Tx) 및 수신부(Rx) 중 한 쌍(TR1)의 송신부(Tx) 및 수신부(Rx)와 연결되어 레인(LA)을 형성한다.
다시 도 1을 참조하면, UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)는, 메모리 장치(MDEV)가 호스트 장치와 같은 호스트 장치(HDEV)와의 데이터 송수신을 인터페이스 할 수 있다. 이하에서는 호스트 장치를 기재함에 있어, 도 4의 호스트 장치에 대한 도면 부호(HDEV)를 병기함을 알려둔다. 즉, 이하에서 설명되는 호스트 장치(HDEV)는 도 4의 호스트 장치(HDEV)일 수 있다. UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)는 메모리 장치(MDEV)의 프로세서(미도시)로부터 전송되는 비트 값을 갖는 어플리케이션 데이터를 도 3의 레인(LA)을 통해 호스트 장치(HDEV)로 전송할 수 있는 전기 신호로 변환하거나, 호스트 장치(HDEV)로부터 수신되는 전기 신호를 메모리 장치(MDEV)의 프로세서에서 사용될 수 있도록 비트 값을 갖는 어플리케이션 데이터로 변환한다.
호스트 장치(HDEV)와의 신호(또는 데이터)의 송수신을 수행하기 위해, 먼저 UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)는, 메모리 장치(MDEV)가 파워-온(power-on)되면 리셋(reset)되고 링크 스타트-업(link start-up) 등과 같은 레인에 대한 제어 동작을 수행한다. 리셋은 메모리 장치(MDEV)가 호스트 장치(HDEV)와 통신하기 위해, UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)를 초기화하는 동작이다. 레인 제어 동작은 메모리 장치(MDEV)가 호스트 장치(HDEV)와 통신하기 위한, 도 3과 같은 레인(LA)을 형성하고 제어하는 동작으로, 레인 디스커버리(lane discovery), 레인 리얼라인먼트(lane realignment) 및 레인 터미네이션(lane termination) 중 적어도 하나 이상의 동작을 포함할 수 있다. 호스트 장치(HDEV)와의 통신을 위한 레인이 형성 또는 변경되면, 형성 또는 변경된 레인을 통해 호스트 장치(HDEV)와 데이터를 송수신한다.
따라서, 메모리 장치(MDEV)와 호스트 장치(HDEV)와의 통신이 정상적으로 수행되는지에 대한 테스트 시에, UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)에 대한 리셋, UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)에서의 레인 제어 동작 및 데이터 송수신 동작에 대한 테스트가 요구된다.
계속해서 도 1을 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)에 구비되는 테스트부(TU)는 UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)에 대한 리셋, UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)에서의 레인 제어 및 데이터 송수신 중 적어도 하나 이상의 동작에 대한 테스트를 수행한다. 이를 위해, 테스트부(TU)는 테스트 모드에서 제1 신호(SIG1)를 생성하여 UFS 링크 레이어(ULL)로 전송하고 UFS 링크 레이어(ULL)로부터 제2 신호(SIG2)를 수신하여, UFS 물리 레이어(UPL) 및 UFS 링크 레이어(ULL)가 정상적으로 상기의 동작을 수행하는지를 테스트한다. 테스트부(TU)는 테스트 결과(TRST)를 생성하여 출력한다.
본 발명의 실시예에 따른 테스트부(TU), UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)는 도 4와 같이, 메모리 장치(MDEV)의 메모리 컨트롤러(Ctrl)에 구비될 수 있다. 메모리 장치(MDEV)의 메모리 컨트롤러(Ctrl)는 메모리(MEM)로의 프로그램 또는 메모리(MEM)로부터의 독출을 제어한다. 참고로, 도 4의 메모리 컨트롤러(Ctrl)는 외부와의 인터페이스(미도시)를 포함하는 개념으로 도시된다. 다만, 이에 한정되는 것은 아니다. 테스트부(TU)는 메모리(MEM)에 포함될 수도 있다.
또한, 테스트부(TU)는, 본 발명의 실시예에 따른 메모리 장치(MDEV)가 도 5와 같이 솔리드 스테이트 드라이브(SSD: Solid State Drive)로 구현되는 경우, UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)와 같이, 호스트 인터페이스(HOST I/F)에 포함될 수 있다. 다만, 이에 한정되는 것은 아니고, 테스트부(TU)는 UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)가 포함되는 호스트 인터페이스(HOST I/F)와 별개의 기능 블록으로 구현될 수도 있다.
도 5의 SSD는 SSD 컨트롤러(SCTL) 및 메모리(MEM)를 포함하는데, 호스트 인터페이스(HOST I/F)는 SSD 컨트롤러(SCTL)에 구비될 수 있다. 호스트 인터페이스(HOST I/F)는 호스트 장치(HDEV)의 요청을 전송하거나, 호스트의 요청에 따른 SSD에서의 처리 결과를 호스트 장치(HDEV)로 전송한다. 일반적으로 호스트 인터페이스(HOST I/F)는 USB(Universal Serial Bus), MMC(Man Machine Communication), PCI-E(Peripheral Component Interconnect-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Device Interface), 그리고 IDE(Intelligent Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜로 호스트 장치(HDEV)와 인터페이스 할 수 있는데, 본 발명의 실시예에 따른 호스트 인터페이스(HOST I/F)는 전술한 바와 같이, 특히 UFS 프로토콜로 인터페이스 할 수 있다.
본 발명의 실시예에 따른 테스트부(TU)는 테스트 모드에서 활성화될 수 있다. 즉, 본 발명의 실시예에 따른 테스트부(TU)는 테스트 모드에서, 전술된 UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)에 의한 정상적인 리셋, 레인 제어 또는 데이터 송수신이 수행되는지를 테스트할 수 있다. 테스트부(TU)는 테스트 모드 신호(TMOD)를 수신함으로써 테스트 모드로 진입할 수 있다. 테스트부(TU)에서의 테스트 동작에 대한 구체적인 설명은 후술된다.
테스트 모드 신호(TMOD)는 외부에서 수신되고 테스트부(TU)에서의 테스트 결과(TRST)는 외부로 전송될 수 있다. 본 발명의 실시예에 따른 메모리 장치(MDEV)를 테스트하는 유저는 별도의 인터페이스 장치를 통해 테스트 모드 신호(TMOD) 및 테스트 결과(TRST)를 확인할 수 있다. 또는, 프로세서(PROS)에 의해 테스트 모드 신호(TMOD)가 테스트부(TU)로 전송되고 테스트 결과(TRST)는 프로세서(PROS)로 전송될 수도 있다.
호스트 인터페이스(HOST I/F)와 함께, 프로세서(PROS)는 SSD 컨트롤러(SCTL)에 포함될 수 있다. 나아가, SSD 컨트롤러(SCTL)는 호스트 인터페이스(HOST I/F) 및 프로세서(PROS)와 버스(BUS)로 연결되는 램(RAM), 캐쉬 버퍼(CBUF) 및 메모리 컨트롤러(Ctrl)를 더 구비할 수 있다. 도 5의 테스트부(TU)가 비활성화 되는 경우, 즉 테스트 모드가 아닌 노말 모드로 메모리 장치(MDEV)가 동작하는 경우, SSD 컨트롤러(SCTL)의 프로세서(PROS)는 호스트 인터페이스(HOST I/F)의 UFS 물리 레이어(UPL)의 수신부(Rx)를 통해 수신되는 호스트 장치(HDEV)의 요청(NSIG_In)에 따라 SSD가 동작하도록 제어한다. 또한, 프로세서(PROS)는 호스트 장치(HDEV)의 요청(NSIG_In)에 대한 SSD에서의 처리 결과(NSIG_Out)를 UFS 물리 레이어(UPL)의 수신부(Rx)를 통해 호스트 장치(HDEV)로 전송되도록 제어한다.
이때, 프로세서(PROS)의 동작에 필요한 데이터는 램(RAM)에 로딩될 수 있다. 그리고 메모리(MEM)로 전송하고자 하거나, 메모리(MEM)로부터 전송된 데이터는 캐쉬 버퍼(CBUF)에 임시로 저장될 수 있다. 캐쉬 버퍼(CBUF)는 SRAM 등일 수 있다. 또한, 본 발명의 실시예에 따른 SSD의 프로세서(PROS) 및 메모리 컨트롤러(Ctrl)는 하나의 ARM 프로세서로 구현될 수도 있다.
도 5에서는 본 발명의 실시예에 따른 메모리 장치가 SSD로 구현되는 예에 한하여 도시하였으나, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 메모리 장치가 구현될 수 있는 다양한 예에 대하여는 후술된다.
이하에서는 본 발명의 실시예에 따른 메모리 장치에서의 테스트 동작에 대해 좀 더 자세히 설명한다.
다시 도 1을 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)에서, 테스트부(TU)에서 생성되는 제1 신호(SIG1)는 UFS 물리 레이어(UPL)의 송신부(Tx)로 출력된다. 본 발명의 실시예에 따른 UFS 물리 레이어(UPL)의 송신부(Tx)에서 출력되는 제1 신호(SIG1)는 UFS 물리 레이어(UPL)의 수신부(Rx)로 루프-백(loop-back)된다. 메모리 장치(MDEV)는 제1 신호(SIG1)의 UFS 물리 레이어(UPL)의 송신부(Tx)에서 수신부(Rx)로의 루프-백을 위한, UFS 물리 레이어(UPL)의 송신부(Tx)와 수신부(Rx)를 연결하는 루프-백 라인(LBL)을 더 구비할 수 있다. 본 발명의 실시예에서, UFS 물리 레이어(UPL)의 송신부(Tx)로부터 UFS 물리 레이어(UPL)의 수신부(Rx)로 루프-백되는 제1 신호(SIG1)를 제2 신호(SIG2)라 한다.
도 6은 도 1의 테스트부의 예를 나타내는 도면이다.
도 1 및 도 6을 참조하면, 본 발명의 실시예에 따른 테스트부(TU)는 흐름 제어부(FCU) 및 테스트 수행부(TOP)를 구비할 수 있다. 흐름 제어부(FCU)는 테스트 모드 신호(TMOD)를 수신하여 테스트 수행부(TOP)를 제어하는 제1 중재 신호(XARB1) 및 제2 중재 신호(XARB2)를 생성할 수 있다. 흐름 제어부(FCU)는 테스트 수행부(TOP)가 제1 신호(SIG1)를 호스트 모드로 생성하고 제2 신호(SIG2)를 호스트 모드로 수신하도록 제1 중재 신호(XARB1)를 테스트 수행부(TOP)로 전송한다. 또한, 흐름 제어부(FCU)는 테스트 수행부(TOP)가 제1 신호(SIG1)를 타겟 모드로 생성하고 제2 신호(SIG2)를 타겟 모드로 수신하도록 제1 중재 신호(XARB1)를 테스트 수행부(TOP)로 전송한다. 흐름 제어부(FCU)는 스테이트 머신(state machine)으로 구현되어, 제1 신호(SIG1)의 생성 및 제2 신호(SIG2)의 수신에 대응되는 모드 전환을 수행할 수 있다.
테스트 수행부(TOP)는 제1 중재 신호(XARB1)에 응답하여 호스트 모드로 제1 신호(SIG1)를 생성하고 제2 신호(SIG2)를 수신한다. 또는 테스트 수행부(TOP)는 제2 중재 신호(XARB2)에 응답하여 타겟 모드로 제1 신호(SIG1)를 생성하고 제2 신호(SIG2)를 수신한다. 테스트 수행부(TOP)는 제1 신호(SIG1)의 생성 및 제2 신호(SIG2)의 수신이 정상적으로 수행되는 지에 따라 테스트 결과(TRST)를 생성하여 흐름 제어부(FCU)로 전송할 수 있다.
흐름 제어부(FCU)는 테스트 결과(TRST)를, 전술된 프로세서(PROS) 등으로 전송할 수 있다. 다만, 이에 한정되는 것은 아니고, 테스트 수행부(TOP)는 제1 신호(SIG1) 및 제2 신호(SIG2)를 흐름 제어부(FCU)로 전송하고, 흐름 제어부(FCU)가 제1 신호(SIG1) 및 제2 신호(SIG2)에 따라 테스트 결과(TRST)를 생성하여 출력할 수도 있다. 이하에서는 테스트 수행부(TOP)로부터 흐름 제어부(FCU)로 테스트 결과(TRST)가 전송되는지 또는 제1 신호(SIG1) 및 제2 신호(SIG2)가 전송되는지와 무관하게 본 발명의 실시예에 따른 메모리 장치(MDEV)에서의 테스트 동작에 대하여 설명한다.
호스트 모드는 테스트부(TU)가 메모리 장치(MDEV)를 제어하는 호스트 장치(HDEV)로 동작하는 모드를 나타내고, 타겟 모드는 테스트부(TU)가 메모리 장치(MDEV)로 동작하는 모드를 나타낸다. 호스트 모드에서의 제1 신호(SIG1) 및 제2 신호(SIG2)는 호스트 장치(HDEV)에서 동작하는 신호를 테스트부(TU)에서 구현한 신호이고, 타겟 모드에서의 제1 신호(SIG1) 및 제2 신호(SIG2)는 메모리 장치(MDEV)에서 동작하는 신호를 테스트부(TU)에서 구현한 신호이다. 제1 신호(SIG1) 및 제2 신호(SIG2)에 대한 구체적인 예는 후술된다.
도 7은 도 6의 테스트 수행부의 예를 나타내는 도면이다.
도 7을 참조하면, 본 발명의 실시예에 따른 테스트 수행부(TOP)는 호스트 제어부(HCU) 및 타겟 제어부(TCU)를 구비할 수 있다. 호스트 제어부(HCU)는 제1 중재 신호(XARB1)에 응답하여 호스트 모드로 제1 신호(SIG1)를 생성하고 제2 신호(SIG2)를 수신한다. 호스트 제어부(HCU)는 호스트 장치(HDEV)에서 구현되는 명령어 셋(set)으로 구성될 수 있다. 명령어 셋은 레지스터(미도시)에 저장될 수 있다. 따라서, 호스트 제어부(HCU)에서 생성되는 제1 신호(SIG1) 및 호스트 제어부(HCU)로 수신되는 제2 신호(SIG2)는 호스트 장치(HDEV)에서 동작할 수 있는 호스트 신호(HSIG)일 수 있다. 즉, 호스트 제어부(HCU)는 호스트 신호인 제1 신호(SIG1) 및 제2 신호(SIG2)를 생성 또는 수신함으로써, 본 발명의 실시예에 따른 메모리 장치(MDEV)가 호스트 장치(HDEV)와 연결되지 아니하고도 호스트 장치(HDEV)와 통신하는 것과 같은 동작을 수행할 수 있도록, 호스트 장치(HDEV)의 역할을 수행한다.
타겟 제어부(TCU)는 제2 중재 신호(XARB2)에 응답하여 타겟 모드로 제1 신호(SIG1)를 생성하고 제2 신호(SIG2)를 수신한다. 타겟 제어부(TCU)는 메모리 장치(MDEV)에서 구현되는 명령어 셋(set)으로 구성될 수 있다. 명령어 셋은 레지스터(미도시)에 저장될 수 있다. 따라서, 타겟 제어부(TCU)에서 생성되는 제1 신호(SIG1) 및 타겟 제어부(TCU)로 수신되는 제2 신호(SIG2)는 메모리 장치(MDEV)에서 동작할 수 있는 타겟 신호(DSIG)일 수 있다.
도 8은 본 발명의 실시예에 따른 메모리 장치에서의 레인 제어 동작을 테스트하는 방법을 나타내는 도면이다. 도 8은 특히, 레인 제어 동작은 데이터 레인 디스커버리(Data lane discovery), 레인 리얼라인먼트(lane realignment) 및 레인 터미네이션(lane termination)에 대한 동작을 포함하는 예를 도시한다. 다만, 본 발명의 실시예에 따른 레인 제어 동작은 상기 세 가지 동작을 모두 포함해야 하는 것은 아니고, 상기 세 가지 동작 이외의 동작을 포함할 수도 있음을 알려둔다. 이하에서는 특히 도 7의 테스트부에서의 도 8의 레인 제어 동작을 테스트하는 방법에 대하여 설명한다. 다만, 도 8의 테스트 방법은 도 7의 테스트부가 아닌, 본 발명의 다른 실시예에 따른 테스트부에서도 수행될 수 있음을 알려둔다.
도 7 및 도 8을 참조하면, 레인 제어에 대한 테스트를 수행하기 위해, 테스트부(TU)는 먼저 데이터 레인 디스커버리(Data lane discovery) 동작에 대한 테스트를 수행한다. 데이터 레인 디스커버리 동작은 메모리 장치(MDEV)와 호스트 장치(HDEV)가 서로 자신의 활성하된 레인에 대한 정보를 교환하여 도 3과 같은 레인을 초기화하는 동작이다. 데이터 레인 디스커버리를 위해, 흐름 제어부(FCU)는 제2 중재 신호(XARB2)를 타겟 제어부(TCU)로 전송한다. 타겟 제어부(TCU)는 제2 중재 신호(XARB2)에 응답하여 제1 신호(SIG1)를 생성한다. 이때, 데이터 레인 디스커버리 동작을 위해 타겟 제어부(TCU)가 제1 신호(SIG1)로 생성하는 신호는, 메모리 장치(MDEV)가 레인 디스커버리를 위해 대기하고 있음을 호스트에 알리는 레인 디스커버리 대기 알림 신호(SIG1_Y1_DSIG)일 수 있다. 레인 디스커버리 대기 알림 신호(SIG1_Y1_DSIG)에는 메모리 장치(MDEV)에서 활성화된 레인에 대한 정보를 포함할 수 있다. 타겟 제어부(TCU)는 활성화된 레인에 대한 정보를 저장하는 레지스터(미도시)를 구비할 수 있다.
도 8에서는 레인 디스커버리 대기 알림 신호(SIG1_Y1_DSIG)가 타겟 모드에서의 신호, 즉 메모리 장치(MDEV)에서 동작하는 타겟 신호(DSIG)임을 나타내기 위해, 레인 디스커버리 대기 알람 신호(SIG1_Y1_DSIG)의 도면부호에 타겟 신호(DSIG)의 도면부호가 포함되었다. 이하에서도 각 신호의 도면부호에 해당 신호가 타겟 신호(DSIG)인지 호스트 신호(HSIG)인지가 포함됨을 알려둔다.
타겟 제어부(TCU)에서 생성된 레인 디스커버리 대기 알림 신호(SIG1_Y1_DSIG)는 UFS 링크 레이어(ULL)로 전송된다. UFS 링크 레이어(ULL)는 레인 디스커버리 대기 알림 신호(SIG1_Y1_DSIG)를 순차적으로 세그먼트(segment), 패킷(packet) 및 프레임(frame) 형태로 변환하여 UFS 물리 레이어(UPL)의 송신부(Tx)로 전송한다.
UFS 물리 레이어(UPL)의 송신부(Tx)는 프레임 형태의 레인 디스커버리 대기 알림 신호(SIG1_Y1_DSIG)를 전기 신호로 변환하여 출력한다. UFS 물리 레이어(UPL)의 송신부(Tx)로부터 출력되는 레인 디스커버리 대기 알림 신호(SIG1_Y1_DSIG)는 도 1의 루프-백 라인(LBL)을 통해 UFS 물리 레이어(UPL)의 수신부(Rx)로 수신된다. 전술한 바와 같이, 테스트부(TU)가 활성화되는 테스트 모드에서 도 1의 루프-백 라인(LBL)을 통해 UFS 물리 레이어(UPL)의 수신부(Rx)로 수신되는 신호를 제2 신호(SIG2)라 한다. UFS 물리 레이어(UPL)의 수신부(Rx)로 수신된 전기 신호인 레인 디스커버리 대기 알림 신호(SIG2_Y1_HSIG)는 UFS 링크 레이어(ULL)를 통해 순차적으로 프레임, 패킷 및 세그먼트 형태로 변환되어 테스트부(TU)로 전송된다. 이하에서의 UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)에서의 변환 동작도, 전술된 UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)에서의 변환 동작과 동일하므로, 제1 신호(SIG1) 및 제2 신호(SIG2)의 흐름을 설명함에 있어, UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)에서의 변환 동작에 대한 설명은 생략한다.
본 발명의 실시예에 따른 흐름 제어부(FCU)는 제2 신호(SIG2)가 UFS 물리 레이어(UPL)의 수신부(Rx)로 수신되기 전에 테스트부(TU)의 동작 모드를 전환할 수 있다. 예를 들어, 흐름 제어부(FCU)는 UFS 물리 레이어(UPL)의 수신부(Rx)에서 레인 디스커버리 대기 알림 신호(SIG2_Y1_HSIG)를 제2 신호(SIG2)로 수신하기 전에, 타겟 모드에서 호스트 모드로 전환할 수 있다. 흐름 제어부(FCU)는 타이머(미도시)를 구비하여, 타겟 모드와 호스트 모드 사이를 전환할 수 있다. 이때, 타이머는 제1 신호(SIG1)가 테스트부(TU)에서 출력되어 UFS 물리 레이어(UPL)의 송신부(Tx)로 출력되는데 소요되는 평균 시간에 대한 타이밍 동작을 수행할 수 있다. 또는 흐름 제어부(FCU)는 UFS 물리 레이어(UPL)의 송신부(Tx)에서 제1 신호(SIG1)의 출력 여부에 대한 정보를 수신하여, 타겟 모드와 호스트 모드 사이를 전환할 수도 있다. 다만, 이에 한정되는 것은 아니다. 흐름 제어부(FCU)는 제2 신호(SIG2)가 UFS 물리 레이어(UPL)의 수신부(Rx) 또는 테스트부(TU)로 수신되는 것과 동기되어 타겟 모드와 호스트 모드 사이를 전환할 수 있다.
게속해서 도 7 및 도 8을 참조하면, 타겟 모드에서 호스트 모드로 전환하기 위해, 흐름 제어부(FCU)는 제2 중재 신호(XARB2)를 호스트 제어부(HCU)로 전송할 수 있다. 따라서, 제2 신호(SIG2)인 레인 디스커버리 대기 알림 신호(SIG2_Y1_HSIG)는 호스트 제어부(HCU)로 수신된다. 호스트 제어부(HCU)는 제2 신호(SIG2)인 레인 디스커버리 대기 알림 신호(SIG2_Y1_HSIG)에 응답하여, 레인 디스커버리 완료 신호(SIG1_Y2_HSIG)를 제1 신호(SIG1)로 생성할 수 있다. 레인 디스커버리 완료 신호(SIG1_Y2_HSIG)는 호스트 장치(HDEV)가 메모리 장치(MDEV)의 레인 디스커버리 요청에 대해 레인 디스커버리 동작을 수행한 후에 메모리 장치(MDEV)에게 레인 디스커버리 동작이 수행되었음을 알리는 신호이다. 이때, 형성된 레인에 대한 정보(예를 들어, 몇 번 레인으로 호스트 장치(HDEV)와 메모리 장치가 연결되었는지에 대한 정보)는 호스트 제어부(HCU)의 레지스터(미도시)에 저장될 수 있다.
호스트 신호(HSIG)인 레인 디스커버리 완료 신호(SIG1_Y2_HSIG)가 UFS 물리 레이어(UPL)의 송신부(Tx)로부터 출력되면, 레인 디스커버리 완료 신호(SIG1_Y2_HSIG)는 타겟 신호(DSIG)인 제2 신호(SIG2)로서, UFS 물리 레이어(UPL)의 수신부(Rx)로 수신된다. 전술한 바와 같이, 제2 신호(SIG2)가 UFS 물리 레이어(UPL)의 수신부(Rx)로 수신되기 전 또는 수신됨과 동시에, 흐름 제어부(FCU)는 호스트 모드에서 타겟 모드로 테스트 수행부(TOP)의 동작 모드를 전환할 수 있다. 흐름 제어부(FCU)로부터 전송되는 제2 중재 신호(XARB2)에 응답하여, 타겟 제어부(TCU)는 레인 디스커버리 완료 신호(SIG2_Y2_DSIG)를 제2 신호(SIG2)로 수신한다.
이와 같은 동작을 통해, 메모리 장치와 호스트 장치의 통신을 위한 레인이 초기화될 수 있다. 예를 들어, 메모리 장치에서는 도 3과 같이 호스트 장치에 대하여 레인(LA)이 활성화되고, 호스트 장치에서는 메모리 장치에 대하여 레인(LA)이 활성화되어 있음을 서로 알게 되어, 메모리 장치와 호스트 장치는 레인(LA)을 통해 서로 데이터를 송수신할 수 있게 된다. 상기 예에 대하여, 본 발명의 실시예에 따른 타겟 제어부(TCU) 및 호스트 제어부(HCU)는 각각, 서로에 대하여 활성화되는 레인에 대한 정보를 레지스터에 저장할 수 있다.
계속해서 도 7 및 도 8을 참조하면, 타겟 제어부(TCU)가 레인 디스커버리 완료 신호(SIG2_Y2_DSIG)를 제2 신호(SIG2)로 수신함에 따라, 레인 리얼라인먼트(lane realignment) 동작이 수행된다. 레인 리얼라인먼트는 메모리 장치(MDEV)와 호스트 장치(HDEV) 사이에 형성된 레인의 상태가 달라질 수 있기 때문에, 레인에 대한 정보를 확인하고 레인에 대한 변경이 발생한 경우 레인 정보를 업데이트하기 위한 동작이다. 예를 들어, 레인 리얼라인먼트는 도 3에서 메모리 장치(MDEV)와 호스트 장치(HDEV)의 제1 통신단(TRN1)의 제1 쌍(TR1)의 송신부(Tx) 및 수신부(Rx) 사이에 형성된 레인(LA)이, 호스트 장치(HDEV)의 제1 통신단(TRN1)의 제2 쌍(TR2)의 송신부(Tx) 및 수신부(Rx)로 변경될 수 있는데, 이 경우 메모리 장치(MDEV)와 호스트 장치(HDEV)는 서로 변경된 레인으로 신호를 송수신해야 함에 대한 정보를 갖기 위한 것이다. 즉, 레인 리얼라인먼트는 레인 디스커버리를 통해 메모리 장치와 호스트 사이에 형성된 레인에 대한 정보가 변경되었는지를 확인하고 변경되었을 경우 이를 업데이트하기 위한 동작이다. 전술된 예에서, 레인 디스커버리를 통해 형성된 레인 1을 통해 통신을 수행할 수 없는 경우, 새로이 레인 2를 통해 호스트 장치와 메모리 장치 사이의 통신이 수행될 수 있도록 레인 리얼라인먼트 동작이 수행될 수 있다.
본 발명의 실시예에 따른 타겟 제어부(TCU)는 메모리 장치에서의 레인 리얼라인먼트가 정상적으로 수행되는지를 테스트하기 위해, 레인 리얼라인먼트 대기 알림 신호(SIG1_Y3_DSIG)를 타겟 신호(DSIG)인 제1 신호(SIG1)로 생성할 수 있다. 레인 리얼라인먼트 대기 알림 신호(SIG1_Y3_DSIG)는 레인 디스커버리 동작을 통해 형성된 레인에 대한 정보를 포함할 수 있다. 제1 신호(SIG1)인 레인 리얼라인먼트 대기 알림 신호(SIG1_Y3_DSIG)는 UFS 링크 레이어(ULL)에서 변환되어 UFS 물리 레이어(UPL)의 송신부(Tx)를 통해 출력된다. UFS 물리 레이어(UPL)의 수신부(Rx)는 레인 리얼라인먼트 대기 알림 신호(SIG1_Y3_DSIG)를 제2 신호(SIG2)로 수신하고, 제2 신호(SIG2)인 레인 리얼라인먼트 대기 알림 신호(SIG2_Y3_HSIG)는 UFS 링크 레이어(ULL)에서 변환되어 호스트 제어부(HCU)로 수신된다.
호스트 제어부(HCU)는 제1 중재 신호(XARB1)에 응답하여 활성화되고, 레인 리얼라인먼트 대기 알림 신호(SIG2_Y3_HSIG)를 제2 신호(SIG2)로 수신하여, 레인 리얼라인먼트 완료 신호(SIG1_Y4_HSIG)를 호스트 신호(HSIG)인 제1 신호(SIG1)로 생성한다. 레인 리얼라인먼트 완료 신호(SIG1_Y4_HSIG)는 호스트 장치와 메모리 장치 사이의 레인 리얼라인먼트 동작에 따른 레인 정보를 포함할 수 있다. 이때, 레일 리얼라인먼트를 통해 확인된 레인에 대한 정보는 호스트 제어부(HCU)의 레지스터(미도시)에 저장될 수 있다. 레인 리얼라인먼트 동작에 따른 레인 정보는 기존의 정보와 동일하거나 새로이 업데이트될 수 있다.
호스트 신호(HSIG)인 레인 리얼라인먼트 완료 신호(SIG1_Y4_HSIG)는 UFS 물리 레이어(UPL)의 송신부(Tx)를 통해 제1 신호(SIG1)로 출력되고, UFS 물리 레이어(UPL)의 수신부(Rx)는 레인 리얼라인먼트 완료 신호(SIG2_Y4_DSIG)를 타겟 신호(DSIG)인 제2 신호(SIG2)로 수신한다. 레인 리얼라인먼트 완료 신호(SIG2_Y4_DSIG)를 제2 신호(SIG2)로 수신한 타겟 제어부(TCU)는 레인 터미네이션(lane termination) 대기 알림 신호(SIG1_Y5_DSIG)를 타겟 신호(DSIG)인 제1 신호(SIG1)로 생성한다. 호스트 제어부(HCU)는 레인 터미네이션 대기 알림 신호(SIG2_Y5_HSIG)를 호스트 신호(HSIG)인 제2 신호(SIG2)로 수신한다. 레인 터미네이션은 파워-오프(power-off) 시에 호스트 장치와 메모리 장치 사이의 레인을 끊어주는 동작을 말한다.
상기와 같은 제1 신호(SIG1)의 생성 및 제2 신호(SIG2)의 수신이 순차적으로 발생되는 경우, UFS 물리 레이어(UPL) 및 UFS 링크 레이어(ULL)에서의 레인 제어 동작에 대한 테스트 결과(TRST)는 성공한 것으로 생성될 수 있다.
이상에서 설명된 레인 제어 동작은 UFS 링크 레이어(ULL)가 리셋된 상태에서 수행될 수 있다. 전술한 바와 같이, UFS 링크 레이어(ULL)의 리셋은 메모리 장치가 턴-온 되는 때에 수행된다. 도 8의 레인 제어 동작은 본 발명의 실시예에 따른 UFS 링크 레이어(ULL)가 리셋된 것으로 설정된 상태에서 수행될 수 있다. 또는 도 7의 호스트 제어부(HCU) 및 타겟 제어부(TCU)에 의한 UFS 링크 레이어(ULL)에 대한 리셋이 수행된 후, 도 8의 레인 제어 동작이 수행될 수 있다. 다만, 이하에서는 본 발명의 다른 실시예인 도 9의 테스트부(TU)와 같이, 호스트 제어부(HCU) 및 타겟 제어부(TCU)가 함께, 리셋 동작을 테스트하는 초기화 제어부(ICU)가 테스트부(TU)에 더 구비되어, 도 8의 레인 제어 동작에 앞서, 초기화 제어부(ICU)에 의해 UFS 링크 레이어(ULL)가 리셋되는 예에 대하여 설명된다.
도 9 및 도 10을 참조하면, 본 발명의 다른 실시예에 따른 테스트부(TU)의 초기화 제어부(ICU)는, 제1 중재 신호(XARB1)에 응답하여 활성화되는 호스트 제어부(HCU)로부터 제1 제어 신호(XCON1)를 수신한다. 초기화 제어부(ICU)는 제1 제어 신호(XCON1)에 응답하여 제1 신호(SIG1)를 호스트 신호(HSIG)인 호스트 리셋 신호(SIG1_HSIG)로 생성한다. 호스트 리셋 신호(SIG1_HSIG)에 응답하여, DME는 UFS 링크 레이어(ULL)의 각 레이어(L1.5~L4)에 리셋을 요청하는 호스트 레이어 리셋 신호(X1_HSIG, X2_HSIG)를 전송한다. 도 10에서 도 2의 레이어 L2~L4에 동일한 호스트 레이어 리셋 신호(X1_HSIG)가 전송되는 것으로 도시하고 있다. 다만, 이는 도시의 편의를 위한 것에 불과하고, 레이어 L2~L4 각각마다 별개의 호스트 레이어 리셋 신호가 전송될 수 있다.
각 레이어(L1-5~L4)는 대응되는 호스트 레이어 리셋 신호(X1_HSIG, X2_HSIG)에 응답하여, 리셋 동작을 수행한다. 리셋 동작이 완료되면, 레이어 L1.5는 호스트 리셋 완료 신호(X3_HSIG)를 DME에 전송한다. DME는 호스트 리셋 완료 신호(X3_HSIG)에 응답하여, 제1 신호(SIG1)인 호스트 리셋 신호(SIG1_HSIG)를 UFS 물리 레이어(UPL)의 송신부(Tx)로 전송한다. UFS 물리 레이어(UPL)의 수신부(Rx)는 UFS 물리 레이어(UPL)의 송신부(Tx)로부터 출력되는 호스트 리셋 신호(SIG1_HSIG)를, 제2 신호(SIG2)로 수신한다.
이때, 테스트 수행부(TOP)는 타겟 모드로 동작시키는 제2 중재 신호(XARB2)가 타겟 제어부(TCU)로 전송되고, 타겟 제어부(TCU)는 초기화 제어부(ICU)가 호스트 리셋 신호(SIG1_HSIG)를 타겟 신호(DSIG)로 처리할 수 있도록, 제2 제어 신호(XCON2)를 초기화 제어부(ICU)로 전송한다.
제2 신호(SIG2)인 호스트 리셋 신호(SIG1_HSIG)를 타겟 신호(DSIG)로 수신한 초기화 제어부(ICU)는 제2 제어 신호(XCON2)에 응답하여 제1 신호(SIG1)를 타겟 신호(DSIG)인 타겟 리셋 신호(SIG1_DSIG)로 생성한다. 타겟 리셋 신호(SIG1_DSIG)에 응답하여, DME는 UFS 링크 레이어(ULL)의 각 레이어(L1-5~L4)에 리셋을 요청하는 타겟 레이어 리셋 신호(X1_DSIG, X2_DSIG)를 전송한다. 도 10에서 도 2의 레이어 L2~L4에 동일한 타겟 레이어 리셋 신호(X1_HSIG)가 전송되는 것으로 도시하고 있다. 다만, 이는 도시의 편의를 위한 것에 불과하고, 레이어 L2~L4 각각마다 별개의 타겟 레이어 리셋 신호가 전송될 수 있다.
각 레이어(L1-5~L4)는 대응되는 타겟 레이어 리셋 신호(X1_DSIG, X2_DSIG)에 응답하여, 리셋 동작을 수행한다. 리셋 동작이 완료되면, 레이어 L1.5는 타겟 레이어 리셋 신호(X2_DSIG)에 응답하여 리셋이 수행되었음을 알리는 타겟 리셋 완료 신호(X3_DSIG)를 DME에 전송한다.
초기화 제어부(ICU)는 상기와 같은 제1 신호(SIG1)의 생성 및 제2 신호(SIG2)의 수신이 정상적으로 수행되는 경우, 리셋 동작이 정상적으로 수행된 것으로, 테스트 결과(TRST)를 생성할 수 있다.
도 10에서는 호스트 리셋 신호(SIG1_HSIG)가 먼저 생성된 후, 타겟 리셋 신호(SIG1_DSIG)가 생성된 예를 도시하였다. 다만, 이에 한정되는 것은 아니다. 도 11과 같이, 타겟 리셋 신호(SIG1_DSIG)가 먼저 생성된 후, 호스트 리셋 신호(SIG1_HSIG)가 생성될 수 있다. 또는, 흐름 제어부(FCU)는 전술된 호스트 제어부(HCU)에 의한 호스트 레이어 리셋 동작이 완료된 것으로 설정하여, 전술된 타겟 제어부(TCU)에 의한 리셋 동작만이 수행되도록 제어할 수도 있다.
도 10 및 도 11의 호스트 레이어 리셋 신호(X1_HSIG, X2_HSIG) 또는 타겟 레이어 리셋 신호(X1_DSIG, X2_DSIG)는 UFS 프로토콜 상에서 각 레이어(L1.5~L4)에 대해, 리셋을 요청하는 신호 PA_LM_RESET.req, DL_LM_RESET.req, PA_LM_RESET.req, 및 T_LM_RESET.req일 수 있다. 도 10의 레이어 L1.5로부터 전송되는 호스트 리셋 완료 신호(X3_HSIG) 또는 타겟 리셋 완료 신호(X3_DSIG)는 UFS 프로토콜 상의 리셋이 완료되었음을 알리는 PA_LM_RESET.cnf_L일 수 있다. 도 10 및 도 11에서는 설명되지 아니하였으나, UFS 프로토콜에 따르면 신호 PA_LM_RESET.cnf_L가 DME에 수신되면, DME는 각 레이어를 활성화를 요청하는 신호 PA_LM_ENABLE_LAYER.req를 레이어 L1.5에 전송할 수 있다. 신호 PA_LM_ENABLE_LAYER.req를 수신하는 레이어 L1.5는 활성화가 되었음을 알리는 신호 PA_LM_ENABLE_LAYER.cnf_L을 DME로 전송할 수 있다. 전술된 도 8에서의 링크 스타트-업 동작은 신호 PA_LM_ENABLE_LAYER.cnf_L을 DME가 수신한 후에 수행될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 테스트부를 나타내는 도면이고, 도 13 및 도 14는 각각 도 12의 테스트부에서의 데이터 송수신에 대한 테스트 방법의 예를 나타내는 도면이다.
도 1, 도 12 및 도 13을 참조하면, 본 발명의 실시예에 따른 테스트부(TU)는 메시지 제어부(MCU)를 더 구비한다. 메시지 제어부(MCU)는 UFS 물리 레이어(UPL) 및 UFS 링크 레이어(ULL)의 데이터 송수신에 대한 테스트를 수행한다. 구체적으로 메시지 제어부(MCU)는 제2 제어 신호(XCON2)에 응답하여, 제1 신호(SIG1)를 타겟 신호(DSIG)인 타겟 데이터 신호(SIG1_DSIG)로 생성한다. 제2 제어 신호(XCON2)는 제2 중재 신호(XARB2)에 의해 활성화되는 타겟 제어부(TCU)로부터 생성된다.
제1 신호(SIG1)인 타겟 데이터 신호(SIG1_DSIG)는 UFS 물리 레이어(UPL)의 송신부(Tx)를 통해 출력하면, UFS 물리 레이어(UPL)의 수신부(Rx)는 타겟 데이터 신호(SIG1_DSIG)를 호스트 신호(HSIG)인 제2 신호(SIG2)로 수신한다. UFS 물리 레이어(UPL)의 수신부(Rx)를 통해 수신된 타겟 데이터 신호(SIG1_DSIG)를 메시지 제어부(MCU)로 전송된다. 메시지 제어부(MCU)는 제1 신호(SIG1)인 타겟 데이터 신호(SIG1_DSIG) 및 제2 신호(SIG2)인 타겟 데이터 신호(SIG1_DSIG)를 비교하여, 메모리 장치(MDEV)에서 생성된 데이터가 호스트 장치(HDEV)에 정상적으로 전송될 수 있는지를 테스트한다.
도 1, 도 12 및 도 14를 참조하면, 본 발명의 실시예에 따른 테스트부(TU)의 메시지 제어부(MCU)는 제1 제어 신호(XCON1)에 응답하여, 제1 신호(SIG1)를 호스트 신호(HSIG)인 호스트 데이터 신호(SIG1_HSIG)로 생성한다. 제1 제어 신호(XCON1)는 제1 중재 신호(XARB1)에 의해 활성화되는 호스트 제어부(HCU)로부터 생성된다. 전술한 바와 같이, 호스트 제어부(HCU)는 호스트 장치(HDEV)의 명령어 셋으로 구현되므로, 메시지 제어부(MCU)가 호스트 신호(HSIG)를 생성하도록 제어하는 제1 제어 신호(XCON1)를 생성할 수 있다.
제1 신호(SIG1)인 호스트 데이터 신호(SIG1_HSIG)가 UFS 물리 레이어(UPL)의 송신부(Tx)를 통해 출력하면, UFS 물리 레이어(UPL)의 수신부(Rx)는 호스트 데이터 신호(SIG1_HSIG)를 타겟 신호(DSIG)인 제2 신호(SIG2)로 수신한다. UFS 물리 레이어(UPL)의 수신부(Rx)를 통해 수신된 호스트 데이터 신호(SIG1_HSIG)를 메시지 제어부(MCU)로 전송된다. 메시지 제어부(MCU)는 제1 신호(SIG1)인 호스트 데이터 신호(SIG1_HSIG) 및 제2 신호(SIG2)인 호스트 데이터 신호(SIG1_HSIG)를 비교하여, 호스트 장치(HDEV)에서 생성된 데이터가 메모리 장치에 정상적으로 수신송될 수 있는지를 테스트한다.
도 13 또는 도 14의 테스트 방법에서, 생성된 제1 신호(SIG1) 및 수신한 제2 신호(SIG2)가 동일한 경우, UFS 물리 레이어(UPL) 및 UFS 링크 레이어(ULL)의 데이터 송수신에 대한 테스트 결과(TRST)는 성공한 것으로 생성된다.
이상에서 설명된 본 발명의 실시예에 따른 테스트부(TU)는 도 9와 같이 초기화 제어부(ICU)를 포함하거나, 도 12와 같이 메시지 제어부(MCU)를 포함하는 예에 한하여 설명하였으나, 이에 한정되는 것은 아니다. 도 15와 같이, 본 발명의 실시예에 따른 테스트부(TU)는 초기화 제어부(ICU) 및 메시지 제어부(MCU)를 함께 포함할 수 있다. 본 발명의 실시예에 따른 테스트부(TU)가 초기화 제어부(ICU) 및 메시지 제어부(MCU)를 함께 구비하는 경우, 초기화 제어부(ICU)는 도 8의 링크 스타트-업 동작이 수행되기 전에 도 10 또는 도 11과 같은 리셋 동작을 수행하고, 메시지 제어부(MCU)는 도 8의 링크 스타트-업 동작이 종료된 후에 도 13 또는 도 14의 데이터 송수신을 수행할 수 있다.
도 16은 본 발명의 다른 실시예에 따른 메모리 장치를 나타내는 도면이다.
도 16을 참조하면, 메모리 장치(MDEV)는 UFS 트랜스레이터 레이어(UFS Translator Layer, UTL)를 더 구비한다. 트랜스레이터트랜스레이터UFS 트랜스레이터 레이어(UTL)는 테스트부(TU)의 타겟 제어부(TCU)로부터 수신되는 타겟 신호(DSIG)인 제1 신호(SIG1)에 소정의 정보를 부가하여 UFS 링크 레이어(ULL)로 전송하거나, UFS 링크 레이어(ULL)로부터 타겟 신호(DSIG)인 제2 신호(SIG2)에 포함된 정보를 분석하여 테스트부(TU)의 타겟 제어부(TCU)로 전송한다.
도 17의 예로 설명한다. 도 16 및 도 17를 참조하면, 호스트 제어부(HCU)로부터 호스트 신호(HSIG)로 생성된 제1 신호(SIG1_HSIG)가 UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)를 거쳐 루프-백 라인(LBL)으로 루프-백된다. 따라서, 호스트 신호(HSIG)로 생성된 제1 신호(SIG)는 UFS 물리 레이어(UPL)의 수신단(Rx)에 타겟 신호(DSIG)인 제2 신호(SIG2_DSIG(CMD))로 수신된다. 예를 들어, 제1 신호(SIG1_HSIG)의 헤더(header)에는 호스트 제어부(HCU)에 의해 OP 코드 및 기입하고자 하는 데이터 크기 등에 대한 정보가 포함될 수 있다. 이 경우, UFS 트랜스레이터 레이어(UTL)는 수신되는 타겟 신호(DSIG)인 제2 신호(SIG2_DSIG(CMD))의 헤더에 포함된 상기의 정보를 디코딩하여, 타겟 제어부(TCU)로 전송할 수 있다.
또한, 타겟 제어부(TCU)는 타겟 신호(DSIG)인 제2 신호(SIG2_DSIG(CMD))에 응답하여, 타겟 신호(DSIG)인 제1 신호(SIG1_DSIG)를 UFS 트랜스레이터 레이어(UTL)에 전송한다. 전술된 예와 같이, 제2 신호(SIG2_DSIG(CMD))가 기입 명령인 경우, UFS 트랜스레이터 레이어(UTL)는 수신된 타겟 신호(DSIG)인 제1 신호(SIG1_DSIG)에 기입 명령에 대응되는 데이터 수신 단위 등에 대한 정보(RTT)를 헤더에 부가할 수 있다.
UFS 트랜스레이터 레이어(UTL)는 데이터 수신 단위 등에 대한 정보(RTT)가 포함된 제1 신호(SIG1_DSIG(RTT))를 UFS 링크 레이어(ULL)에 전송한다. 제1 신호(SIG1_DSIG(RTT))는 UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)를 거쳐 루프-백 라인(LBL)으로 루프-백된다. 따라서, 타겟 신호(DSIG)로 생성된 제1 신호(SIG1_DSIG)는 UFS 물리 레이어(UPL)의 수신단(Rx)에 호스트 신호(HSIG)인 제2 신호(SIG2_HSIG(RTT))로 수신된다.
도면에는 도시되지 아니하였으나, 호스트 제어부(HCU)는 UFS 링크 레이어(ULL)를 거쳐 전송된 제2 신호(SIG2_HSIG(RTT))의 헤더를 분석하여 데이터 수신 단위에 따른 크기만큼씩 분할된 데이터를 호스트 신호(HSIG)인 제1 신호(SIG1)로 생성할 수 있다. 호스트 제어부(HCU) 및 타겟 제어부(TCU)의 인에이블은 전술된 흐름 제어부(FCU)의 제어(제1 중재 신호(XARB1, XARB2))에 의해 수행됨은 전술된 바와 같다.
도 16의 메모리 장치(MDEV)는 전술된 메모리 장치(MDEV)에서 UFS 링크 레이어(ULL) 및 UFS 물리 레이어(UPL)를 통한 리셋, 레인 제어 또는 메시지 송수신이 정상적으로 수행되는지를 테스트하는 것에 더불어, UFS 트랜스레이터 레이어(UTL)를 통한 레인 제어 동작 또는 데이터 송수신의 정상 동작 여부를 테스트할 수 있다.
타겟 신호(DSIG)인 제1 신호(SIG1) 및 제2 신호(SIG2)가 UFS 트랜스레이터 레이어(UTL)를 통한 변환 과정이 부가되는 것을 제외하고는 도 16의 메모리 장치에서의 레인 제어 동작 및 데이터 송수신 동작은, 전술된 도 8의 레인 제어 동작 및 도 13 또는 도 14의 데이터 송수신 동작은 동일하다. 즉, 도 16의 메모리 장치에서의 레인 제어 동작을 나타내는 도 18에서 타겟 신호(DISG)인 제1 신호(SIG1)는 UFS 트랜스레이터 레이어(UTL)를 통해 UFS 링크 레이어(ULL)로 전송되고, 타겟 신호(DISG)인 제2 신호(SIG2)는 UFS 링크 레이어(ULL)를 거쳐 UFS 트랜스레이터 레이어(UTL)를 통해 테스트부(TU)로 전송된다. 도 16의 메모리 장치에서의 데이터 송수신 동작을 나타내는 도 19에서도 마찬가지이다. 따라서, 이에 대한 자세한 설명은 생략한다.
도 20은 도 16의 테스트부의 일 예를 나타내는 블록도이다.
도 20을 참조하면, 테스트부(TU)는 흐름 제어부(FCU), 타겟 제어부(TCU), 호스트 제어부(HCU), 초기화 제어부(ICU) 및 메시지 제어부(MCU)를 구비한다. 도 20의 흐름 제어부(FCU), 타겟 제어부(TCU), 호스트 제어부(HCU), 초기화 제어부(ICU) 및 메시지 제어부(MCU)의 동작은 도 15와 동일하다. 다만, 도 20의 타겟 제어부(TCU), 호스트 제어부(HCU) 및 메시지 제어부(MCU)에서 생성되는 제1 신호(SIG1) 및 도 20의 타겟 제어부(TCU), 호스트 제어부(HCU) 및 메시지 제어부(MCU)로 수신되는 제2 신호(SIG2)는, UFS 트랜스레이터 레이어(UTL)에 의해 변환된다. UFS 트랜스레이터 레이어(UTL)에 의한 신호 변환 동작은 전술된 바와 같다. 도 20에서, 호스트 제어부(HCU)의 제1 신호(SIG1) 및 제2 신호(SIG2)도 UFS 트랜스레이터 레이어(UTL)에 연결되어야 하나, 도시의 어려움으로 인하여 그 연결의 도시를 생략하였음을 알려둔다.
그런데, 초기화 제어부(ICU)에 의한 리셋 동작의 테스트에 사용되는 신호는 UFS 트랜스레이터 레이어(UTL)에 의해 변환되지 아니하여도 되므로, 초기화 제어부(ICU)에서 생성되는 제1 신호(SIG1) 및 초기화 제어부(ICU)로 전송되는 제2 신호(SIG2)는, UFS 트랜스레이터 레이어(UTL)가 아닌, UFS 링크 레이어(ULL)로 송신 또는 수신될 수 있다.
이상에서 설명된 본 발명의 실시예에 따른 메모리 장치에 의하면, 고가의 테스트 장비가 없더라도 리셋, 레인 제어 및 메시지 송수신에 대한 테스트가 가능하여, 생산 단가를 줄일 수 있다. 또한, 본 발명의 실시예에 따른 메모리 장치에 의하면, 메모리 장치가 새로이 정의되는 표준을 적용하게 되는 경우, 새로운 표준을 테스트할 수 있는 테스트 장치가 없게 되는 문제를 해결할 수 있다.
도 21은 본 발명의 실시예에 따른 메모리 카드를 나타내는 블럭도이다.
전술된 본 발명의 실시예에 따른 메모리 장치(MDEV)는 도 21의 메모리 카드(MCRD)로 구현될 수 있다. 도 21의 메모리 카드(MCRD)메모리 컨트롤러(Ctrl) 및 메모리(MEM)를 구비한다. 메모리 컨트롤러(Ctrl)는 입출력 수단(I/O)를 통해 수신되는 외부의 호스트(미도시)의 요청에 응답하여 메모리(MEM)로의 데이터 기입 또는 메모리(MEM)로부터의 데이터 독출을 제어한다. 또한, 메모리 컨트롤러(Ctrl)는 도 21의 메모리(MEM)가 플래시 메모리 장치인 경우, 메모리(MEM)에 대한 소거 동작을 제어한다. 본 발명의 실시예에 따른 메모리 카드(MCRD)의 메모리 컨트롤러(Ctrl)는 상기와 같은 제어 동작을 수행하기 위해, 각각 호스트 및 메모리 장치와의 인터페이스를 수행하는 인터페이스부들(미도시), 및 램(RAM) 등을 구비할 수 있다. 본 발명의 실시예에 따른 메모리 카드(MCRD)에 의하면, 호스트 장치와의 통신을 위한 테스트를 저비용으로 수행하거나 기술 변화에 빠르게 대응하여 수행할 수 있다.
도 21의 메모리 카드(MCRD)는 컴팩트 플래시 카드(CFC: Compact Flash Card), 마이크로 드라이브(Microdrive), 스마트 미디어 카드(SMC: Smart Media Card) 멀티미디어 카드(MMC: Multimedia Card), 보안 디지털 카드(SDC: Security Digital Card), 메모리 스틱(Memory Stick), 및 USB 플래시 메모리 드라이버 등으로 구현될 수 있다.
도 22는 본 발명의 실시예에 따른 컴퓨팅 시스템 장치를 나타내는 블럭도이다.
도 22를 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)는 버스(BUS)에 전기적으로 연결된 프로세서(CPU), 사용자 인터페이스(UI) 및 메모리 장치(MDEV)를 구비한다. 메모리 장치(MDEV)는 메모리 컨트롤러(Ctrl) 및 메모리(MEM)를 포함한다. 메모리(MEM)에는 프로세서(CPU)에 의해서 처리된 또는 처리될 N-비트 데이터(N은 1 또는 그 보다 큰 정수)가, 메모리 컨트롤러(Ctrl)를 통해, 저장될 것이다. 또한, 도 22의 컴퓨팅 시스템 장치(CSYS)에 포함되는 메모리 장치(MDEV)는 전술된 본 발명의 실시예에 따른 메모리 장치(MDEV)일 수 있다. 따라서, 도 22의 컴퓨팅 시스템 장치(CSYS)는 메모리 장치(MDEV)와의 통신을 위한 테스트를 저비용으로 수행하거나 기술 변화에 빠르게 대응하여 수행할 수 있다.
본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)는 파워 공급 장치(PS)를 더 구비할 수 있다. 또한, 메모리(MEM)가 플래시 메모리 장치일 경우, 본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)는 휘발성 메모리 장치(예를 들어, RAM)을 더 구비할 수 있다.
본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)가 모바일 장치인 경우, 컴퓨팅 시스템의 동작 전압을 공급하기 위한 배터리 및 베이스밴드 칩셋(baseband chipset)과 같은 모뎀이 추가적으로 제공될 수 있다. 또한, 본 발명의 실시예에 따른 컴퓨팅 시스템 장치(CSYS)에는 응용 칩셋(application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명한 사항인 바, 더 자세한 설명은 생략한다.
도 23은 SSD를 포함하는 서버 시스템 및 네트워크 시스템을 나타내는 도면이다.
도 23을 참조하면, 본 발명의 실시예에 따른 네트워크 시스템(NSYS)은 네트워크를 통해 연결되는 서버 시스템(SSYS) 및 다수의 단말들(TEM1~TEMn)을 포함할 수 있다. 본 발명의 실시예에 따른 서버 시스템(SSYS)은 네트워크에 연결되는 다수의 단말들(TEM1~TEMn)로부터 수신되는 요청을 처리하는 서버(SERVER) 및 단말들(TEM1~TEMn)로부터 수신되는 요청에 대응되는 데이터를 저장하는 SSD를 포함하는 구비할 수 있다. 도 23의 SSD는 전술된 도 5의 SSD일 수 있다. 즉, 도 23의 SSD는 SSD 컨트롤러(SCTL) 및 메모리(MEM)를 포함하고, SSD 컨트롤러(SCTL) 또는 메모리(MEM)에는 본 발명의 실시예에 따른 테스트부(TU)가 포함될 수 있다. 따라서, 도 23의 서버 시스템(SSYS) 및 네트워크 시스템(NSYS)에 의하면, 호스트 장치와의 통신을 위한 테스트를 저비용으로 수행하거나 기술 변화에 빠르게 대응하여 수행할 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 예를 들어, 이상에서는 초기화 제어부(ICU) 및 메시지 제어부(MCU)가 호스트 제어부(HCU) 또는 타겟 제어부(TCU)에 의해 제어되는 예에 한하여 기술되었으나, 이에 한정되는 것은 아니다. 본 발명의 실시예에 따른 메모리 장치(MDEV)의 초기화 제어부(ICU) 및 메시지 제어부(MCU)는 각각, 호스트 제어부(HCU) 또는 타겟 제어부(TCU)에 의해 제어되지 아니하고도 독자적으로 리셋 동작 및 메시지 송수신 동작을 수행할 수 있다. 이 경우, 초기화 제어부(ICU) 및 메시지 제어부(MCU)는 각각 호스트 명령어 셋이나 타겟 명령어 셋 등을 구비할 수 있을 것이다.
그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (25)

  1. 테스트 모드에서, 제1 신호를 출력하는 송신부 및 상기 제1 신호를 상기 UFS 프로토콜에 따라 제2 신호로 수신하는 수신부를 구비하는 UFS 물리 레이어(Universal Flash Storage Physical Layer);
    상기 제1 신호를 상기 송신부에 전송하고, 상기 UFS 프로토콜에 따라 상기 수신부로부터 상기 제2 신호를 수신하는 UFS 링크 레이어(Universal Flash Storage Link Layer); 및
    상기 제1 신호를 생성하여 상기 UFS 링크 레이어로 전송하고 상기 UFS 링크 레이어로부터 상기 제2 신호를 수신하여, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어가 UFS(Universal Flash Storage) 표준에 따라 정상적으로 동작하는지를 테스트하는 테스트부를 구비하는 것을 특징으로 하는 메모리 장치.
  2. 제1 항에 있어서, 상기 테스트부는,
    제1 중재 신호에 응답하여 호스트 모드로 상기 제1 신호를 생성하고 상기 제2 신호를 수신하거나 제2 중재 신호에 응답하여 타겟 모드로 상기 제1 신호를 생성하고 상기 제2 신호를 수신하는 테스트 수행부; 및
    상기 호스트 모드에서 상기 제1 중재 신호를 생성하고 상기 타겟 모드에서 제2 중재 신호를 생성하여 상기 테스트 수행부로 전송하는 흐름 제어부를 구비하는 것을 특징으로 하는 메모리 장치.
  3. 제2 항에 있어서, 상기 테스트 수행부는,
    상기 제1 중재 신호에 응답하여 활성화되고, 상기 호스트 모드에서 상기 제1 신호를 호스트 신호로 생성하고, 상기 제2 신호를 호스트 신호로 수신하는 호스트 제어부; 및
    상기 제2 중재 신호에 응답하여 활성화되고, 상기 타겟 모드에서 상기 제1 신호를 타겟 신호로 생성하고, 상기 제2 신호를 타겟 신호로 수신하는 타겟 제어부를 구비하는 것을 특징으로 하는 메모리 장치.
  4. 제3 항에 있어서,
    상기 호스트 신호는 상기 메모리 장치와 통신할 수 있는 호스트 장치에서 동작하는 신호이고,
    상기 타겟 신호는 상기 메모리 장치에서 동작하는 신호인 것을 특징으로 하는 메모리 장치.
  5. 제3 항에 있어서, 상기 테스트부는,
    상기 호스트 제어부에서 생성된 상기 호스트 신호인 제1 신호를 상기 타겟 제어부에서 상기 타겟 신호인 제2 신호로 수신하거나, 상기 타겟 제어부에서 생성된 상기 타겟 신호인 제1 신호를 상기 호스트 제어부에서 상기 호스트 신호인 제2 신호로 수신하여, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어의 레인 제어 동작에 대한 테스트를 수행하는 것을 특징으로 하는 메모리 장치.
  6. 제5 항에 있어서,
    상기 타겟 제어부는 상기 제2 중재 신호에 응답하여 활성화되어 상기 제1 신호를 상기 타겟 신호인 레인 디스커버리(lane discovery) 대기 알림 신호로 생성하고,
    상기 호스트 제어부는 상기 레인 디스커버리 대기 알림 신호를 상기 호스트 신호인 상기 제2 신호로 수신하여 레인 디스커버리 동작을 수행하고, 상기 제1 신호를 상기 호스트 신호인 레인 디스커버리 완료 신호로 생성하는 것을 특징으로 하는 메모리 장치.
  7. 제6 항에 있어서,
    상기 타겟 제어부는 상기 레인 디스커버리 완료 신호를 상기 타겟 신호인 상기 제2 신호로 수신하여 레인 디스커버리 대기를 종료하고, 상기 타겟 신호인 레인 리얼라인먼트(lane realignment) 대기 알림 신호를 상기 제1 신호로 생성하고,
    상기 호스트 제어부는 상기 레인 리얼라인먼트 대기 알림 신호를 상기 호스트 신호인 상기 제2 신호로 수신하여 레인 리얼라인먼트 동작을 수행하고, 상기 제1 신호를 사익 호스트 신호인 레인 리얼라인먼트 완료 신호로 생성하는 것을 특징으로 하는 메모리 장치.
  8. 제7 항에 있어서,
    상기 타겟 제어부는 상기 레인 리얼라인먼트 완료 신호를 상기 타겟 신호인 상기 제2 신호로 수신하여 레인 리얼라인먼트 대기를 종료하고, 상기 타겟 신호인 레인 터미네이션(lane termination) 대기 알림 신호를 상기 제1 신호로 생성하고,
    상기 호스트 제어부는 상기 레인 터미네이션 대기 알림 신호를 상기 호스트 신호인 상기 제2 신호로 수신하여 레인 터미네이션 동작을 수행하는 것을 특징으로 하는 메모리 장치.
  9. 제5 항에 있어서, 상기 테스트부는,
    상기 제1 신호의 생성 및 상기 제2 신호의 수신이 순차적으로 발생되는 경우, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어의 레인 제어에 대한 테스트가 성공한 것으로 테스트 결과를 생성하는 것을 특징으로 하는 메모리 장치.
  10. 제3 항에 있어서, 상기 테스트 수행부는,
    상기 호스트 제어부에서 생성된 상기 호스트 신호인 제1 신호를 상기 타겟 제어부에서 상기 타겟 신호인 제2 신호로 수신하거나, 상기 타겟 제어부에서 생성된 상기 타겟 신호인 제1 신호를 상기 호스트 제어부에서 상기 호스트 신호인 제2 신호로 수신하여, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어의 리셋(reset)에 대한 테스트를 수행하는 초기화 제어부를 더 구비하는 것을 특징으로 하는 메모리 장치.
  11. 제10 항에 있어서,
    상기 호스트 제어부는 상기 제1 중재 신호에 응답하여 활성화되고, 상기 초기화 제어부가 상기 제1 신호를 상기 호스트 신호인 호스트 리셋 신호로 생성하도록 제어하고,
    상기 타겟 제어부는 상기 제2 중재 신호에 응답하여 활성화되고, 상기 호스트 리셋 신호를 상기 타겟 신호인 상기 제2 신호로 수신하여 상기 제1 신호를 상기 타겟 신호인 타겟 리셋 신호로 생성하도록 제어하는 것을 특징으로 하는 메모리 장치.
  12. 제11 항에 있어서, 상기 테스트부는,
    상기 제1 신호의 생성 및 상기 제2 신호의 수신이 순차적으로 발생되는 경우, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어의 레인 제어에 대한 테스트가 성공한 것으로 테스트 결과를 생성하는 것을 특징으로 하는 메모리 장치.
  13. 제9 항에 있어서,
    상기 타겟 제어부는 상기 제2 중재 신호에 응답하여 활성화되고, 상기 초기화 제어부가 상기 제1 신호를 상기 타겟 신호인 타겟 리셋 신호로 생성하도록 제어하고,
    상기 호스트 제어부는 상기 제1 중재 신호에 응답하여 활성화되고, 상기 타겟 리셋 신호를 상기 호스트 신호인 상기 제2 신호로 수신하여 상기 제1 신호를 상기 호스트 신호인 호스트 리셋 신호로 생성하도록 제어하는 것을 특징으로 하는 메모리 장치.
  14. 제3 항에 있어서, 상기 테스트 수행부는,
    상기 호스트 제어부에서 생성된 상기 호스트 신호인 제1 신호를 상기 타겟 제어부에서 상기 타겟 신호인 제2 신호로 수신하거나, 상기 타겟 제어부에서 생성된 상기 타겟 신호인 제1 신호를 상기 호스트 제어부에서 상기 호스트 신호인 제2 신호로 수신하여, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어의 데이터 송수신에 대한 테스트를 수행하는 메시지 제어부를 더 구비하는 것을 특징으로 하는 메모리 장치.
  15. 제14 항에 있어서,
    상기 호스트 제어부는 상기 제1 중재 신호에 응답하여 활성화되고, 상기 메시지 제어부가 상기 제1 신호를 상기 호스트 신호인 호스트 데이터 신호로 생성하도록 제어하고,
    상기 타겟 제어부는 상기 제2 중재 신호에 응답하여 활성화되고, 상기 호스트 데이터 신호를 상기 타겟 신호인 상기 제2 신호로 수신하여 상기 제1 신호 및 상기 제2 신호를 비교하는 것을 특징으로 하는 메모리 장치.
  16. 제14 항에 있어서,
    상기 타겟 제어부는 상기 제2 중재 신호에 응답하여 활성화되고, 상기 메시지 제어부가 상기 제1 신호를 상기 타겟 신호인 타겟 데이터 신호로 생성하도록 제어하고,
    상기 호스트 제어부는 상기 제1 중재 신호에 응답하여 활성화되고, 상기 타겟 데이터 신호를 상기 호스트 신호인 상기 제2 신호로 수신하여 상기 제1 신호 및 상기 제2 신호를 비교하는 것을 특징으로 하는 메모리 장치.
  17. 제14 항에 있어서, 상기 테스트부는,
    상기 제1 신호 및 상기 제2 신호가 동일한 경우, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어의 데이터 송수신에 대한 테스트가 성공한 것으로 테스트 결과를 생성하는 것을 특징으로 하는 메모리 장치.
  18. 제2 항에 있어서,
    타겟 신호로 생성되는 상기 제1 신호에 소정의 정보를 부가하여 상기 UFS 링크 레이어로 전송하거나, 상기 UFS 링크 레이어로부터 타겟 신호인 상기 제2 신호에 포함된 정보를 분석하여 상기 테스트로 전송하는 UFS 트랜스레이터 레이어(UFS Translator Layer)를 더 구비하는 것을 특징으로 하는 메모리 장치.
  19. 제1 항에 있어서,
    상기 UFS 물리 레이어, 상기 UFS 링크 레이어 및 상기 테스트부 중 적어도 하나는 상기 메모리 장치의 컨트롤러에 포함되는 것을 특징으로 하는 메모리 장치.
  20. 제1 항에 있어서,
    상기 메모리 장치는 메모리 카드 또는 SSD인 것을 특징으로 하는 메모리 장치.
  21. 제1 항에 있어서,
    상기 UFS 물리 레이어는 MIPI M-Phy이고,
    상기 UFS 링크 레이어는 MIPI Unipro인 것을 특징으로 하는 메모리 장치.
  22. 제1 항의 메모리 장치가 내장되는 컴퓨터 시스템.
  23. 테스트 모드에서, 제1 신호를 출력하는 송신부 및 상기 제1 신호를 상기 UFS 프로토콜에 따라 제2 신호로 수신하는 수신부를 구비하는 UFS 물리 레이어(Universal Flash Storage Physical Layer);
    상기 제1 신호를 상기 송신부에 전송하고, 상기 UFS 프로토콜에 따라 상기 수신부로부터 상기 제2 신호를 수신하는 UFS 링크 레이어(Universal Flash Storage Link Layer);
    상기 제1 신호를 생성하여 상기 UFS 링크 레이어로 전송하고 상기 UFS 링크 레이어로부터 상기 제2 신호를 수신하여, 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어가 UFS(Universal Flash Storage) 표준에 따라 정상적으로 동작하는지를 테스트하는 테스트부; 및
    상기 수신부 및 상기 송신부를 연결하여 상기 제1 신호를 상기 수신부로부터 상기 송신부로 연결하는 루프-백 라인(loop-back line)을 구비하는 메모리 장치.
  24. 테스트 모드에서, 메모리 장치에 포함되는 UFS(Universal Flash Storage) 물리 레이어 및 UFS 링크 레이어(Universal Flash Storage Link Layer)에 대한 셀프-테스트(self-test)를 수행하는 방법에 있어서,
    제1 신호를 생성하는 단계;
    상기 제1 신호를 상기 UFS 링크 레이어를 거쳐 상기 UFS 물리 레이어의 송신부로 전송하는 단계;
    상기 UFS 물리 레이어의 송신부로부터 출력되는 상기 제1 신호를 상기 UFS 물리 레이어의 수신부에서 제2 신호로 수신하는 단계;
    상기 제2 신호를 수신하여 상기 UFS 물리 레이어 및 상기 UFS 링크 레이어를 테스트하는 단계를 구비하는 것을 특징으로 하는 셀프-테스트 방법.
  25. 제24 항에 있어서,
    상기 제1 신호를 생성하는 단계는 상기 제1 신호를 호스트 모드 및 타겟 모드 중 하나의 모드로 생성하고,
    상기 제2 신호를 수신하는 단계는 상기 제2 신호를 상기 호스트 모드 및 타겟 모드 중 하나의 모드로 수신하는 것을 특징으로 하는 셀프-테스트 방법.
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