KR20130042310A - Semiconductor package - Google Patents

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KR20130042310A
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이웅선
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Abstract

PURPOSE: A semiconductor package is provided to prevent a soldering defect by performing a bonding process without using a flux. CONSTITUTION: A first bonding pad is formed by a first substrate(100). A second bonding pad is formed by a second substrate(200). A bump(130) is melt by joule`s heat. A first and a second conductive line connect the bump to a mechanical and electrical closed circuit. A fuse interrupts current when the current is over a predetermined value.

Description

반도체 패키지{Semiconductor Package}Semiconductor Package {Semiconductor Package}

본 발명은 반도체 패키지에 관한 것이다. 보다 상세하게는 반도체 패키지에 사용되는 전기적 접속에 관한 것이다.The present invention relates to a semiconductor package. More particularly, it relates to electrical connections used in semiconductor packages.

최근 전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 칩들을 스택(stack)시켜 사용하며, 스택에 관련된 다양한 기술들이 개발되고 있다. 반도체 산업에서 말하는 스택이란, 적어도 2개 이상의 칩 또는 패키지를 수직으로 쌓아 올리는 것으로서, 이러한 스택 기술에 의하여 메모리 소자의 경우는 반도체 공정에서 구현 가능한 메모리 용량보다 2배 이상의 메모리 용량을 갖는 제품을 구현할 수 있다. 또한, 스택 패키지는 메모리 용량의 증대는 물론 실장 밀도 및 실장 면적 사용의 효율성 면에서 이점이 있어 스택 패키지에 대한 연구 및 개발이 지속적으로 이루어지고 있다. Recently, as miniaturization of electric and electronic products and high performance is required, chips are stacked and various technologies related to the stack have been developed. In the semiconductor industry, a stack refers to stacking at least two chips or packages vertically, and in this case, a memory device can implement a product having a memory capacity of more than twice the memory capacity that can be realized in a semiconductor process. have. In addition, stack packages have advantages in terms of increasing memory capacity, efficiency of mounting density, and mounting area, and thus, research and development of stack packages are continuously performed.

일반적인 반도체 패키지를 형성하는 과정은 반도체 웨이퍼를 다이싱 후, 기판상에 장착하고, 와이어 본딩을 이용하여 웨이퍼 칩상에 형성된 패드와 리드 프레임을 전기적으로 연결하고 에폭시 등의 봉지재로 봉지하여 패키지를 형성하는 과정을 거친다. 이와 같은 과정을 거쳐 형성된 반도체 소자를 솔더를 이용하여 PCB(Printed Circuit Board)에 장착하였다. 그러나, 실장 밀도 향상을 위한 파인 피치(fine-pitch)화 경향, 열방출 능력의 향상 및 신호 경로 단축을 위하여 칩의 배면에 범프 전극을 형성하고, 칩을 뒤집어(flip-chip) PCB 등의 기판에 장착하는 플립칩 패키징이 등장하였다. 이러한 플립칩 패키징에 있어서도 칩과 기판을 전기적, 기계적으로 연결하기 위하여 솔더를 이용하며, 반도체 소자를 장착하는 과정에서는 솔더를 리플로우(reflow)하기 위하여 고온 처리 공정이 필수적이다. A general semiconductor package is formed by dicing a semiconductor wafer, mounting it on a substrate, electrically connecting the pad and lead frame formed on the wafer chip using wire bonding, and encapsulating it with an encapsulant such as epoxy to form a package. Go through the process. The semiconductor device formed through the above process was mounted on a printed circuit board (PCB) using solder. However, a bump electrode is formed on the back of the chip to improve the fine-pitch, tend to improve the heat dissipation capability, and shorten the signal path, and flip the chip to form a substrate such as a PCB. Flip chip packaging for mounting on the market has emerged. In such flip chip packaging, solder is used to electrically and mechanically connect the chip and the substrate. In the process of mounting the semiconductor device, a high temperature treatment process is necessary to reflow the solder.

고온 과정을 거친 기판에는 열에 의한 휨 또는 뒤틀림 등 변형이 발생하는 경우가 빈번하여 이러한 변형이 발생한 기판에 칩을 접속할 때, 칩이 기판에 접속되지 않거나 칩과 기판 사이에 오정렬(misalignment)이 일어나는 등의 불량이 빈번하게 발생한다. 특히, 플립칩 패키지(flip chip package)의 경우에는 접속 불량 또는 오정렬에 따른 불량의 발생 확률은 높아진다. 또한, 솔더를 이용하여 접합하는 때, 접합이 이루어지는 패드에 산화물이나 유기물이 형성되어 있으면 접합이 형성되지 않아 이러한 유기물 또는 산화물을 제거하는 플럭스(Flux)를 사용한다. 플럭스가 넓은 면적에 도포되면 솔더가 플럭스에 의하여 목적하는 접합장소 이외의 장소에 녹아 붙는 현상도 발생하며, 특히 미세한 칩 간격을 가지는 스택 패키지의 경우는 플럭스가 표면 장력에 의하여 목적하는 접합 장소 이외의 장소로 퍼지게 되어 이를 타고 솔더가 의외의 장소로 녹아들어 솔더링되지 않아야 할 곳에 솔더되는 경우가 발생한다.Deformation such as heat bending or warping occurs frequently in a substrate that has undergone a high temperature process. When the chip is connected to the substrate where such deformation has occurred, the chip is not connected to the substrate or misalignment occurs between the chip and the substrate. Of defects occur frequently. In particular, in the case of a flip chip package, a probability of occurrence of a defect due to connection failure or misalignment is increased. In the case of bonding using solder, if an oxide or an organic substance is formed on the pad to which the bonding is performed, a bonding is not formed and a flux is used to remove such an organic substance or oxide. If the flux is applied to a large area, the solder may be melted in a place other than the desired joint place by the flux. Especially in a stack package having a fine chip spacing, the flux may be removed from the target joint place by the surface tension. It spreads to places where the solder melts into unexpected places and solders where it should not be soldered.

본 발명은 상술한 종래기술의 문제점인 고온처리를 통하여 전기적 접합을 수행하는 경우에 발생하는 신뢰성 약화의 문제점을 극복하기 위한 것으로, 상온 분위기상에서 접속을 이루기 위한 곳에서의 국부적인 승온을 통한 접합을 이루기 위한 것이다.The present invention is to overcome the problem of weakening the reliability that occurs when the electrical bonding is performed through the high temperature treatment of the above-described prior art, the joint through the local temperature rising in the place to make a connection in a room temperature atmosphere It is to achieve.

본 발명에 의한 반도체 패키지는, 제1 본딩패드가 형성된 제1 기판; 상기 제1 본딩패드와 마주보는 위치에 제2 본딩패드가 형성된 제2 기판; 상기 제1 본딩패드에 접촉하며 패키징 과정에서 상기 제2 본딩패드와 접속시 전기 저항에 의해 발생된 줄 열(Joule's Heat)에 의하여 용융되는 범프; 상기 제1 기판 및 제2 기판에 형성되어 전원과 상기 제1, 제2 본딩패드 및 상기 범프를 기계적 및 전기적 폐회로로 연결하는 제1 및 제2 전도성 라인; 및 상기 제1, 제2 본딩패드와 제1 및 제2 전도성 라인 사이에 일정한 전류값 이상이 흐르면 차단시키는 퓨즈를 포함한다.A semiconductor package according to the present invention includes a first substrate on which a first bonding pad is formed; A second substrate having a second bonding pad formed at a position facing the first bonding pad; A bump in contact with the first bonding pad and melted by Joule's Heat generated by an electrical resistance when connected to the second bonding pad in a packaging process; First and second conductive lines formed on the first and second substrates to connect a power supply, the first and second bonding pads, and the bumps with a mechanical and electrical closed circuit; And a fuse that blocks the first and second bonding pads and the first and second conductive lines when a predetermined current value or more flows.

본 발명에 있어서, 상기 제1 기판 및 제2 기판은 각각 반도체 기판, 인쇄회로 기판, 인터포저 기판 중 어느 하나로 구성된다. In the present invention, the first substrate and the second substrate are each composed of any one of a semiconductor substrate, a printed circuit board, and an interposer substrate.

상기 범프는 구리 와이어로 형성되고, 상기 범프는, 상기 제1 기판의 제1 본딩패드와 기계적 및 전기적으로 접속하는 접속부와, 상기 제2 기판의 제2 본딩패드와 접속되도록 연장된 연장부, 및 상기 범프와 상기 제2 본딩패드가 접속시 탄성을 주도록 굴곡된 굴곡부를 가지게 형성된다.The bump is formed of a copper wire, the bump is connected to the first bonding pad of the first substrate mechanically and electrically connected, the extension extending to be connected to the second bonding pad of the second substrate, and The bump and the second bonding pad are formed to have a curved portion bent to give elasticity when connected.

상기 범프는, 금속 필라(metal pillar)로 형성되고, 상기 범프는, UBM(Under Bump Metallurgy) 패턴 상에 형성되며, 상기 UBM 패턴은 상기 제1 기판 상에 형성된 제1 본딩패드와 전기적으로 접촉하도록 형성된다.The bump is formed of a metal pillar, and the bump is formed on an under bump metallurgy (UBM) pattern, and the UBM pattern is in electrical contact with a first bonding pad formed on the first substrate. Is formed.

본 발명에 의한 반도체 패키지는 기판과 칩, 기판과 기판, 또는 칩과 칩 사이의 국부적인 승온에 의하여 접합이 형성되며, 플럭스를 사용하지 않고 접합이 형성되므로 고온에 의한 변형과, 플럭스에 의한 솔더링 불량이 발생하지 않는다는 장점이 제공된다.In the semiconductor package according to the present invention, the junction is formed by the substrate and the chip, the substrate and the substrate, or the local temperature between the chip and the chip, and the junction is formed without using the flux, so that deformation due to high temperature and soldering by the flux are performed. The advantage is that no defects occur.

도 1 내지 도 5는 본 발명의 제1 실시예에 의한 반도체 패키지의 개요를 나타낸 개요도이다.
도 6은 본 발명의 제2 실시예에 의한 반도체 패키지의 개요를 나타낸 개요도 이다.1 to 5 are schematic views showing an outline of a semiconductor package according to a first embodiment of the present invention.
6 is a schematic diagram showing an outline of a semiconductor package according to a second embodiment of the present invention.

제1 1st 실시예Example

도 1을 참조하면, 제1 기판(100)에는 기판에 형성된 회로와 전기적으로 연결된 제1 본딩패드(110)가 형성된다. 일 예에서, 제1 기판(100)은, 반도체 기판이다. 다른 예에서, 제1 기판(100)은 인쇄회로 기판이다. 다른 예에서, 제1 기판(100)은 반도체 패키지 인터포저(interposer) 기판이다. 제1 본딩패드(110)는 제1 기판(100)에 형성된 회로의 전원 또는 신호의 입력단으로 기능한다. 제1 본딩패드(110)는 전기적 도체로 형성한다. 제1 기판(100)의 표면은 보호층(120)에 의하여 보호되며, 보호층(120)은 제1 본딩패드(110)를 노출시키도록 개구부가 형성된다.Referring to FIG. 1, a first bonding pad 110 is formed on the first substrate 100 to be electrically connected to a circuit formed on the substrate. In one example, the first substrate 100 is a semiconductor substrate. In another example, the first substrate 100 is a printed circuit board. In another example, the first substrate 100 is a semiconductor package interposer substrate. The first bonding pad 110 functions as an input terminal of a power source or a signal of a circuit formed on the first substrate 100. The first bonding pad 110 is formed of an electrical conductor. The surface of the first substrate 100 is protected by the protective layer 120, and the protective layer 120 has an opening formed to expose the first bonding pad 110.

제1 본딩패드(110) 상에 선형의 범프(130)가 형성된다. 범프(130)는 도 1에 도시된 바와 같이 금속 와이어로 형성한다. 금속 와이어로 형성된 범프(130)는 제1 기판(100)에 형성된 제1 본딩패드(110)와 접속하는 접속부(134), 제2 기판(100)에 형성된 제2 본딩패드(210)와 접촉하도록 연장된 연장부(132)를 가지며, 제2 기판(200)에 형성된 제2 본딩패드(210)에 접속시 제1 기판(100) 또는 제2 기판(200)에 휨 또는 뒤틀림이 형성되어 높이 차이가 발생하는 경우에 이를 완화시킬 수 있도록 굴곡지게 형성되어 탄성을 인가하는 굴곡부(136)를 포함하도록 형성된다. 여기서 범프(130)는 구리(Copper, Cu) 와이어로 형성한다.A linear bump 130 is formed on the first bonding pad 110. The bumps 130 are formed of metal wires as shown in FIG. 1. The bump 130 formed of the metal wire may be in contact with the connection part 134 connecting to the first bonding pad 110 formed on the first substrate 100 and the second bonding pad 210 formed on the second substrate 100. The height difference between the first substrate 100 or the second substrate 200 is formed when the second extension pad 132 is extended and is connected to the second bonding pad 210 formed on the second substrate 200. Is formed to be bent so as to mitigate when it is formed is formed to include a bent portion 136 to apply elasticity. The bump 130 is formed of copper (Copper, Cu) wire.

제2 기판(200)은 제1 기판(100)과 마찬가지로 반도체 기판, 인쇄회로 기판, 또는 반도체 패키지용 인터포저 기판 중 어느 하나 일 수 있으나, 본 발명은 이에 한정되지 아니한다. 제2 본딩패드(210)는 제2 기판(200)에 형성된 회로의 전원 또는 신호의 입출력 단자로 기능하며, 범프(130)가 전기적, 기계적으로 접속되어 제1 기판(100)과 제2 기판(200)을 상호 연결한다. Like the first substrate 100, the second substrate 200 may be any one of a semiconductor substrate, a printed circuit board, and an interposer substrate for a semiconductor package, but the present invention is not limited thereto. The second bonding pad 210 functions as an input / output terminal of a power source or a signal of a circuit formed on the second substrate 200, and the bumps 130 are electrically and mechanically connected to each other so that the first substrate 100 and the second substrate ( Interconnect 200).

도 2는 제2 기판을 상부에서 나타내보인 평면도이고, 도 3은 제1 기판을 상부에서 나타내보인 평면도이다. 그리고 도 4는 범프가 제1 및 제2 본딩 패드에 접속되는 것을 설명하기 위한 단면도이다.2 is a plan view showing the second substrate from above, and FIG. 3 is a plan view showing the first substrate from above. 4 is a cross-sectional view illustrating that bumps are connected to first and second bonding pads.

도 2 내지 도 4를 참조하여 범프(130)과 제1 및 제2 본딩패드(110, 210)의 접속을 설명한다. 제2 기판(200)의 제2 본딩패드(210)는 전해 도금(electro plating)법을 사용하여 형성할 수 있다. 전해 도금법을 수행하기 위하여는 전류를 흘릴 수 있는 전도성 라인이 형성되어야 하는데, 제2 본딩패드(210)와 연결되는 제2 전도성 라인(250)은 도 2에 도시된 바와 같이 라인(line) 형상으로 형성된다. 여기서 제2 본딩패드(210)에 인접하여 신호선(signal line, 211)이 배치된다. 마찬가지로, 범프(130)가 형성된 제1 기판(100)의 제1 본딩패드(110)를 형성하는 과정도 마찬가지로 전해 도금법을 사용하여 수행하는데, 제1 본딩패드(110)와 연결되는 제1 전도성 라인(150)은 도 3에 도시된 바와 같이 라인 형상으로 형성된다. 따라서, 전원(미도시)을 제2 기판(200)의 제2 전도성 라인(250)과 제1 기판(100)의 제1 전도성 라인(150) 사이에 인가하면, 전원(미도시), 제2 전도성 라인(250), 제2 본딩패드(210), 범프(130), 제1 전도성 라인(150) 및 전원으로 폐회로가 형성된다. 폐회로에 전원이 일정한 전류를 흘리면 제1 본딩패드(210)와 범프(130) 사이에 전기 저항이 존재하므로 줄 열(Joule heat)이 발생한다. 이러한 줄 열에 의하여 제2 본딩패드(210)와 접촉하는 범프(130)가 용융됨에 따라 범프(130)와 제2 본딩패드(210) 사이에 전기적, 기계적 접속이 이루어진다. 여기서 제2 본딩패드(210)과 범프(130) 사이에 연결이 이루어진 후에도 전류가 흘러 범프 전체가 용융되는 것을 방지하기 위하여 제1 기판의 제1 본딩패드(110)와 제1 전도성 라인(150) 사이에, 일정한 전류값 이상이 흐르면 차단되는 퓨즈(140)를 배치하는 것이 바람직하다. A connection between the bump 130 and the first and second bonding pads 110 and 210 will be described with reference to FIGS. 2 to 4. The second bonding pads 210 of the second substrate 200 may be formed using an electroplating method. In order to perform the electroplating method, a conductive line capable of flowing current must be formed, and the second conductive line 250 connected to the second bonding pad 210 has a line shape as illustrated in FIG. 2. Is formed. Here, a signal line 211 is disposed adjacent to the second bonding pad 210. Similarly, a process of forming the first bonding pad 110 of the first substrate 100 having the bumps 130 formed thereon is also performed by using an electroplating method, wherein the first conductive line connected to the first bonding pad 110 is formed. 150 is formed in a line shape as shown in FIG. Therefore, when a power source (not shown) is applied between the second conductive line 250 of the second substrate 200 and the first conductive line 150 of the first substrate 100, the power source (not shown) and the second The closed circuit is formed of the conductive line 250, the second bonding pad 210, the bump 130, the first conductive line 150, and a power source. When power supplies a constant current to the closed circuit, Joule heat is generated because an electrical resistance exists between the first bonding pad 210 and the bump 130. As the bumps 130 contacting the second bonding pads 210 are melted by the string rows, electrical and mechanical connections are made between the bumps 130 and the second bonding pads 210. Here, the first bonding pad 110 and the first conductive line 150 of the first substrate in order to prevent the current from flowing through the current even after the connection between the second bonding pad 210 and the bump 130 is made. In the meantime, it is preferable to arrange the fuse 140 which is cut off when a constant current value or more flows.

도 4를 참조하면, 폐회로에 일정한 전류를 흘려 발생된 줄 열에 의해 범프(130)이 용융되면서 범프(130)와 제2 본딩패드(210)가 접속되어 제1 기판(100)과 제2 기판(200)이 전기적으로 연결된다. 여기서 도 5에 도시된 바와 같이, 연장부(132)와 제2 본딩패드(210)가 원형(C)으로 접속이 이루어지도록 연장부(132, 도 1 참조)는 굽은 형태로 형성하는 것이 바람직하다. 또한, 연장부(132)와 제2 본딩패드(210) 사이의 접촉 면적을 보다 증가시키기 위하여 연장부(132)를 직선 형태로 형성할 수도 있다.Referring to FIG. 4, the bump 130 and the second bonding pad 210 are connected while the bump 130 is melted by Joule heat generated by flowing a constant current through the closed circuit, thereby connecting the first substrate 100 and the second substrate ( 200 is electrically connected. As shown in FIG. 5, it is preferable that the extension part 132 (see FIG. 1) be formed in a curved shape so that the extension part 132 and the second bonding pad 210 are connected in a circular shape (C). . In addition, in order to further increase the contact area between the extension part 132 and the second bonding pad 210, the extension part 132 may be formed in a straight line shape.

상술한 구조를 가지는 범프와 이를 이용한 반도체 패키지는 상온에서 기판과 칩, 기판과 기판, 칩과 칩 사이의 접합이 형성되며, 플럭스를 사용하지 않고 접합이 형성되므로 고온에 의한 기판의 변형과, 플럭스에 의한 솔더링 불량이 발생하지 않는다. 나아가, 범프가 일정한 정도의 탄성이 있어 범프와 본딩 패드 사이에 간격이 일정하지 않은 경우에도 안정적으로 접속이 이루어진다는 장점이 제공된다.The bump having the above-described structure and a semiconductor package using the same have a junction between the substrate and the chip, the substrate and the substrate, the chip and the chip at room temperature, and the junction is formed without using the flux. Poor soldering does not occur. Furthermore, there is an advantage that the bumps have a certain degree of elasticity so that the connection can be made stably even when the gap between the bumps and the bonding pads is not constant.

제2 Second 실시예Example

도 6을 참조하여 본 발명에 의한 제2 실시예를 설명한다. 제1 실시예에서 상술한 바와 같이, 제1 기판(300), 제1 기판에 형성된 회로와 전기적으로 연결된 제3 본딩패드(310), 및 보호층(320)은 제1 실시예와 그 기능이 동일한다. 제3 본딩패드(310)상에 범프(330)가 형성된다. 범프(330)는 도시된 바와 같이 금속 필라 형태로 형성한다. 필라 형태로 형성된 범프는 제2 기판에 형성된 제2 본딩패드(210)과의 전기적, 기계적 연결을 위하여 충분한 높이를 가진다. 일 예에서, 범프는 구리 필라로 형성한다. 다른 예에서, 금 (Gold, Au) 필라의 형태로 형성한다. A second embodiment according to the present invention will be described with reference to FIG. As described above in the first embodiment, the first substrate 300, the third bonding pad 310 electrically connected to the circuit formed on the first substrate, and the protective layer 320 have functions similar to those of the first embodiment. Same. A bump 330 is formed on the third bonding pad 310. The bump 330 is formed in the shape of a metal pillar as shown. The bump formed in the pillar shape has a height sufficient for electrical and mechanical connection with the second bonding pads 210 formed on the second substrate. In one example, the bumps are formed of copper pillars. In another example, they are formed in the form of gold (Au) pillars.

제2 기판(200)은 제1 실시예에서 설명된 바와 같이 제2 본딩패드(210), 보호층(220)이 형성되며, 제2 본딩패드(210)는 제2 기판에 형성된 회로의 전원 또는 신호의 입출력 단자로 기능하며, 범프(130)가 전기적, 기계적으로 접속되어 제1 기판(100)과 제2 기판(200)을 상호 연결한다. 일 예에서, 제1 기판 및 제2 기판은 반도체 기판이다. 다른 예에서, 제1 기판 및 제2 기판은 인쇄회로기판이다. 다른 예에서, 제1 기판 및 제2 기판은 패키지용 인터포저 기판이다.As described in the first embodiment, the second substrate 200 includes a second bonding pad 210 and a protective layer 220, and the second bonding pad 210 is a power source for a circuit formed on the second substrate or It functions as an input / output terminal of a signal, and the bumps 130 are electrically and mechanically connected to interconnect the first substrate 100 and the second substrate 200. In one example, the first substrate and the second substrate are semiconductor substrates. In another example, the first substrate and the second substrate are printed circuit boards. In another example, the first substrate and the second substrate are interposer substrates for packages.

제1 기판에 형성된 범프와 제2 기판에 형성된 제2 본딩패드를 접속하는 방법은 제1 실시예에 설시된 바와 같이, 제1 기판에 형성된 제1 전도성 라인, 범프, 제2 본딩패드, 제2 전도성 라인으로 폐회로가 형성되며, 제1 전도성 라인과 제2 전도성 라인에 전원을 인가하면 일정한 전류가 흘러 범프(330)와 제2 본딩패드(210) 사이에 줄 열이 발생하여 범프가 용융되며, 이를 이용하여 범프(330)와 제2 본딩패드(210)를 상호 접속한다. 또한, 제1 실시예에 설시된 바와 같이 폐회로의 제2 본딩패드와 제2 전도성 라인 사이에 과전류가 흘러 범프의 과다 용융되는 것을 방지하기 위하여 퓨즈를 형성할 수 있다.The method of connecting the bump formed on the first substrate and the second bonding pad formed on the second substrate may include a first conductive line, a bump, a second bonding pad, and a second formed on the first substrate as described in the first embodiment. A closed circuit is formed of a conductive line, and when a power is applied to the first conductive line and the second conductive line, a constant current flows to generate Joule heat between the bump 330 and the second bonding pad 210 to melt the bump. The bump 330 and the second bonding pad 210 are connected to each other using the same. In addition, as illustrated in the first embodiment, a fuse may be formed to prevent an overcurrent flowing between the second bonding pad and the second conductive line of the closed circuit to prevent excessive melting of the bumps.

본 발명의 제2 실시예를 가지는 범프와 이를 이용한 반도체 패키지는 상온에서 기판과 칩, 기판과 기판, 칩과 칩 사이의 접합이 형성되며, 플럭스를 사용하지 않고 접합이 형성되므로 고온에 의한 기판의 변형과, 플럭스에 의한 솔더링 불량이 발생하지 않는다는 장점이 제공된다.In the bump and the semiconductor package using the second embodiment of the present invention, the junction between the substrate and the chip, the substrate and the substrate, the chip and the chip is formed at room temperature, and the junction is formed without using the flux. The advantage is that deformation and soldering failures due to flux do not occur.

100, 300: 제1 기판 110: 제1 본딩 패드
120, 220, 320: 보호층 130, 330: 범프
132: 연장부 134: 접속부
136: 굴곡부 200: 제2 기판
210: 제2 본딩패드100 and 300: first substrate 110: first bonding pad
120, 220, 320: protective layers 130, 330: bump
132: extension portion 134: connection portion
136: bend 200: second substrate
210: second bonding pad

Claims (6)

제1 본딩패드가 형성된 제1 기판;
상기 제1 본딩패드와 마주보는 위치에 제2 본딩패드가 형성된 제2 기판;
상기 제1 본딩패드에 접촉하며 패키징 과정에서 상기 제2 본딩패드와 접속시 전기 저항에 의해 발생된 줄 열(Joule's Heat)에 의하여 용융되는 범프;
상기 제1 기판 및 제2 기판에 형성되어 전원과 상기 제1, 제2 본딩패드 및 상기 범프를 기계적 및 전기적 폐회로로 연결하는 제1 및 제2 전도성 라인; 및
상기 제1, 제2 본딩패드와 제1 및 제2 전도성 라인 사이에 일정한 전류값 이상이 흐르면 차단시키는 퓨즈를 포함하는 반도체 패키지.A first substrate on which a first bonding pad is formed;
A second substrate having a second bonding pad formed at a position facing the first bonding pad;
A bump in contact with the first bonding pad and melted by Joule's Heat generated by an electrical resistance when connected to the second bonding pad in a packaging process;
First and second conductive lines formed on the first and second substrates to connect a power supply, the first and second bonding pads, and the bumps with a mechanical and electrical closed circuit; And
And a fuse that blocks the first and second bonding pads and the first and second conductive lines when a predetermined current value or more flows. 제1항에 있어서,
상기 제1 기판 및 제2 기판은 각각 반도체 기판, 인쇄회로 기판, 인터포저 기판 중 어느 하나인 반도체 패키지.The method of claim 1,
The first substrate and the second substrate are each one of a semiconductor substrate, a printed circuit board, an interposer substrate. 제1항에 있어서,
상기 범프는 구리 와이어로 형성된 반도체 패키지.The method of claim 1,
The bump is a semiconductor package formed of a copper wire. 제1항에 있어서,
상기 범프는,
상기 제1 기판의 제1 본딩패드와 기계적 및 전기적으로 접속하는 접속부와,
상기 제2 기판의 제2 본딩패드와 접속되도록 연장된 연장부, 및
상기 범프와 상기 제2 본딩패드가 접속시 탄성을 주도록 굴곡된 굴곡부를 가지게 형성된 반도체 패키지.The method of claim 1,
Preferably,
A connection part which is mechanically and electrically connected to the first bonding pad of the first substrate,
An extension part extended to be connected to a second bonding pad of the second substrate, and
The bumper and the second bonding pad is a semiconductor package formed to have a curved portion bent to give elasticity when connected. 제1항에 있어서,
상기 범프는, 금속 필라(metal pillar)로 형성된 반도체 패키지.The method of claim 1,
The bump is a semiconductor package formed of a metal pillar (metal pillar). 제5항에 있어서,
상기 범프는, UBM(Under Bump Metallurgy) 패턴 상에 형성되며, 상기 UBM 패턴은 상기 제1 기판 상에 형성된 제1 본딩패드와 전기적으로 접촉하도록 형성된 반도체 패키지.The method of claim 5,
The bump is formed on an under bump metallurgy (UBM) pattern, and the UBM pattern is formed to be in electrical contact with a first bonding pad formed on the first substrate.
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