KR20130038032A - Non-volatile memory device having vertical structure - Google Patents

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KR20130038032A
KR20130038032A KR1020110102655A KR20110102655A KR20130038032A KR 20130038032 A KR20130038032 A KR 20130038032A KR 1020110102655 A KR1020110102655 A KR 1020110102655A KR 20110102655 A KR20110102655 A KR 20110102655A KR 20130038032 A KR20130038032 A KR 20130038032A
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심선일
정재훈
장재훈
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삼성전자주식회사
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Abstract

PURPOSE: A non-volatile memory device having a vertical structure is provided to reduce the resistance of a common source line by using the common source line made of metal silicide. CONSTITUTION: First insulating pillars(140) are vertically formed on the surface of a substrate(100). Cell string units(11) are arranged on both sidewalls of the first insulating pillars at both sides of a first part(1) of the substrate. An impurity region(150) is protruded on a second part(2) of the substrate among the cell string units. The impurity region includes a first high concentration impurity region(155), a low concentration impurity region(151), and a second high concentration impurity region(157). Spacers(170) are arranged in the sidewalls of the cell string units and the impurity region. A conductive line(180) is arranged on the exposed part of the impurity region among the spacers.

Description

수직 구조의 비휘발성 메모리 소자{Non-volatile memory device having Vertical structure}Non-volatile memory device having vertical structure

본 발명의 기술적 사상은 수직 구조의 비휘발성 메모리 소자에 관한 것으로, 더욱 상세하게는 집적도 증가를 위해 수직 채널 구조를 가지는 비휘발성 메모리 소자에 관한 것이다. The technical concept of the present invention relates to a nonvolatile memory device having a vertical structure, and more particularly to a nonvolatile memory device having a vertical channel structure for increasing the degree of integration.

전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리가 요구되고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 비휘발성 메모리 소자가 제안되고 있다.As electronic products become smaller and smaller, high volume data processing is required. Accordingly, there is a need to increase the degree of integration of semiconductor memory devices used in such electronic products. As one of methods for improving the degree of integration of a semiconductor memory device, a nonvolatile memory device having a vertical transistor structure instead of a conventional planar transistor structure has been proposed.

본 발명의 기술적 사상이 해결하고자 하는 과제는 수직 구조의 비휘발성 메모리 소자에서 공통 소스 라인의 저항을 개선하고, 공정을 단순화시킬 수 있는 수직 구조의 비휘발성 메모리 소자를 제공하는 데에 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a nonvolatile memory device having a vertical structure capable of improving the resistance of a common source line and simplifying a process in a nonvolatile memory device having a vertical structure.

본 발명의 일 실시예에 따른 수직 구조의 비휘발성 메모리 소자가 제공된다. 상기 수직 구조의 비휘발성 메모리 소자는, 기판의 제1부분 상에 서로 이격되고, 상기 기판의 표면에 수직하게 확장되는 제1절연성 필라; 상기 기판의 제1부분 양측의 상기 제1절연성 필라의 양 측벽에 배열되는 셀 스트링 유니트; 상기 셀 스트링 유니트 사이의 상기 기판의 제2부분 상에 돌출되어 배열되는 불순물 영역; 상기 불순물 영역의 일부분이 노출되도록, 상기 불순물 영역과 상기 셀 스트링 유니트의 측벽에 배열되는 스페이서; 및 상기 스페이서 사이의 상기 불순물 영역의 상기 노출된 일부분 상에 배열되는 도전 라인;을 포함한다.According to one or more exemplary embodiments, a nonvolatile memory device having a vertical structure is provided. The nonvolatile memory device of the vertical structure may include: a first insulating pillar spaced apart from each other on a first portion of a substrate and extending perpendicular to a surface of the substrate; Cell string units arranged on both sidewalls of the first insulating pillar on both sides of the first portion of the substrate; An impurity region protrudingly arranged on a second portion of the substrate between the cell string units; Spacers arranged on sidewalls of the impurity region and the cell string unit to expose a portion of the impurity region; And a conductive line arranged on the exposed portion of the impurity region between the spacers.

본 발명의 일부 실시예들에서, 상기 불순물 영역은, 상기 기판의 상기 제2부분 중 상기 스페이서 하부에 배열되는 저농도 불순물 영역; 상기 기판의 상기 제2부분 중 상기 저농도 불순물 영역 사이에 배열되고, 상기 저농도 불순물 영역과 동일한 도전형을 갖는 제1 고농도 불순물 영역; 및 상기 스페이서 사이와 상기 제1 고농도 불순물 영역 상에 배열되고, 상기 제1 고농도 불순물 영역과 동일한 도전형을 갖는 제2 고농도 불순물 영역;을 포함할 수 있다.In some embodiments of the present disclosure, the impurity region may include a low concentration impurity region arranged under the spacer of the second portion of the substrate; A first high concentration impurity region arranged between the low concentration impurity regions of the second portion of the substrate and having the same conductivity type as the low concentration impurity region; And a second high concentration impurity region arranged between the spacers and on the first high concentration impurity region and having the same conductivity type as the first high concentration impurity region.

본 발명의 일부 실시예들에서, 상기 스페이서는, 상기 셀 스트링 유니트의 측벽 전체에 배열되고, 상기 도전 라인은, 상기 셀 스트링 유니트의 측벽의 적어도 일부분에 대응하여 상기 불순물 영역의 상기 노출된 일부분 상에 배열될 수 있다.In some embodiments of the present invention, the spacer is arranged over the sidewall of the cell string unit, and the conductive line is formed over the exposed portion of the impurity region corresponding to at least a portion of the sidewall of the cell string unit. Can be arranged to.

본 발명의 일부 실시예들에서, 상기 스페이서는, 상기 셀 스트링 유니트의 측벽의 적어도 일부분에 배열되고, 상기 도전 라인은, 상기 셀 스트링 유니트의 측벽의 적어도 일부분에 대응하여 상기 불순물 영역의 상기 노출된 일부분 상에 배열될 수 있다.In some embodiments of the invention, the spacer is arranged on at least a portion of a side wall of the cell string unit, and the conductive line corresponds to at least a portion of the side wall of the cell string unit to expose the exposed portion of the impurity region. It can be arranged on a part.

본 발명의 다른 실시예에 따른 수직 구조의 비휘발성 메모리 소자가 제공된다. 상기 수직 구조의 비휘발성 메모리 소자는, 기판의 제1부분 상에 서로 이격되고, 상기 기판의 표면에 수직하게 확장되는 제1절연성 필라; 상기 기판의 제1부분 양측의 상기 제1절연성 필라의 양 측벽에 배열되는 셀 스트링 유니트; 상기 셀 스트링 유니트 사이의 상기 기판의 제2부분에 배열되는 불순물 영역; 상기 기판의 제2부분의 상기 불순물 영역 상에 돌출되어 배열되는 도전 라인; 및 상기 도전 라인의 상면이 노출되도록, 상기 도전 라인과 상기 셀 스트링 유니트의 측벽에 배열되는 스페이서;를 포함한다.According to another embodiment of the present invention, a nonvolatile memory device having a vertical structure is provided. The nonvolatile memory device of the vertical structure may include: a first insulating pillar spaced apart from each other on a first portion of a substrate and extending perpendicular to a surface of the substrate; Cell string units arranged on both sidewalls of the first insulating pillar on both sides of the first portion of the substrate; An impurity region arranged in a second portion of the substrate between the cell string units; Conductive lines protrudingly arranged on the impurity region of the second portion of the substrate; And a spacer arranged on sidewalls of the conductive line and the cell string unit so that the top surface of the conductive line is exposed.

본 발명의 일부 실시예들에서, 상기 불순물 영역은, 상기 기판의 상기 제2부분 중 상기 스페이서 하부에 배열되는 저농도 불순물 영역; 및 상기 기판의 상기 제2부분 중 상기 저농도 불순물 영역 사이에 배열되고, 상기 저농도 불순물 영역과 동일한 도전형을 갖는 제1 고농도 불순물 영역;을 포함할 수 있다.In some embodiments of the present disclosure, the impurity region may include a low concentration impurity region arranged under the spacer of the second portion of the substrate; And a first high concentration impurity region arranged between the low concentration impurity regions of the second portion of the substrate and having the same conductivity type as the low concentration impurity region.

본 발명의 일부 실시예들에서, 상기 도전 라인은, 금속 실리사이드층일 수 있다.In some embodiments of the present invention, the conductive line may be a metal silicide layer.

본 발명의 일부 실시예들에서, 상기 도전 라인 상에 배열되는 제2절연성 필라;를 더 포함할 수 있다.In some embodiments of the present disclosure, the second insulating pillar may be further disposed on the conductive line.

본 발명의 일부 실시예들에서, 상기 셀 스트링 유니트는, 상기 제1절연성 필라의 저면 및 측면을 둘러싸며, 상기 기판의 상기 제1부분과 콘택되는 채널층; 및 상기 제1절연성 필라의 양 측벽에 대응하는 상기 채널층 상에 배열되며, 상기 기판의 상기 표면에 대하여 수직하게 적층되는 선택 트랜지스터의 게이트 및 상기 선택 트랜지스터의 게이트 사이에 배열되는 메모리 셀 트랜지스터의 게이트;를 포함할 수 있다.In some embodiments of the present disclosure, the cell string unit may include: a channel layer surrounding a bottom and a side surface of the first insulating pillar and in contact with the first portion of the substrate; And a gate of the memory cell transistor arranged on the channel layer corresponding to both sidewalls of the first insulating pillar and arranged between the gate of the selection transistor and the gate of the selection transistor stacked vertically with respect to the surface of the substrate. It can include;

본 발명의 일부 실시예들에서, 상기 도전 라인은, 상기 메모리 셀 트랜지스터의 게이트 중 최하부에 배열되는 게이트의 저면보다 하부에 위치하도록 배열되는 것을 포함할 수 있다.In some embodiments of the present disclosure, the conductive line may include a lower portion of the conductive line below the bottom of the gate arranged at the bottom of the gate of the memory cell transistor.

본 발명의 기술적 사상에 따른 수직 구조의 비휘발성 메모리 소자에 따르면, 공통 소오스 라인을 금속 실리사이드로 형성함으로써 공통 소오스 라인의 저항을 감소시킬 수 있으며, 공정을 용이하게 할 수 있다.According to the nonvolatile memory device having a vertical structure according to the inventive concept, the common source line may be formed of metal silicide to reduce the resistance of the common source line, and may facilitate the process.

도 1은 본원 발명의 일 실시예에 따른 수직 구조를 갖는 비휘발성 메모리 소자의 메모리 셀 어레이의 배열구조를 도시한 것이다.
도 2a는 본 발명의 일부 실시예에 따른 도 1의 비휘발성 메모리 소자의 개략적인 단면도를 도시한 것이다.
도 2b는 본 발명의 일부 실시예에 따른 도 1의 비휘발성 메모리 소자의 개략적인 단면도를 도시한 것이다.
도 2c는 본 발명의 일부 실시예에 따른 도 1의 비휘발성 메모리 소자의 개략적인 단면도를 도시한 것이다.
도 2d는 본 발명의 일부 실시예에 따른 도 1의 비휘발성 메모리 소자의 개략적인 단면도를 도시한 것이다.
도 3 내지 도 15는 본 발명의 일 실시예에 따른 도 2a의 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 16 내지 도 18은 본 발명의 다른 실시예에 따른 도 2a의 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 19는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 개략적인 블록 다이어그램이다.
도 20은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 21은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.1 illustrates an arrangement of a memory cell array of a nonvolatile memory device having a vertical structure according to an exemplary embodiment of the present invention.
2A illustrates a schematic cross-sectional view of the nonvolatile memory device of FIG. 1 in accordance with some embodiments of the present invention.
2B illustrates a schematic cross-sectional view of the nonvolatile memory device of FIG. 1 in accordance with some embodiments of the present invention.
2C illustrates a schematic cross-sectional view of the nonvolatile memory device of FIG. 1 in accordance with some embodiments of the present invention.
2D illustrates a schematic cross-sectional view of the nonvolatile memory device of FIG. 1 in accordance with some embodiments of the present invention.
3 to 15 are cross-sectional views illustrating a method of manufacturing the nonvolatile memory device of FIG. 2A according to an embodiment of the present invention.
16 to 18 are cross-sectional views illustrating a method of manufacturing the nonvolatile memory device of FIG. 2A according to another exemplary embodiment of the present invention.
19 is a schematic block diagram of a nonvolatile memory device according to another embodiment of the present invention.
20 is a schematic diagram illustrating a memory card according to an embodiment of the present invention.
21 is a block diagram illustrating an electronic system according to an embodiment of the present invention.

이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장된 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Preferred embodiments of the present invention will now be described with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as limited by the embodiments described below. Embodiments of the invention are provided to more fully describe the present invention to those skilled in the art. Therefore, the shapes and the like of the elements in the drawings are exaggerated in order to emphasize a clearer description, and elements denoted by the same symbols in the drawings denote the same elements.

도 1은 본원 발명의 일 실시예에 따른 수직 구조를 갖는 비휘발성 메모리 소자의 메모리 셀 어레이의 배열구조를 도시한 것이다. 1 illustrates an arrangement of a memory cell array of a nonvolatile memory device having a vertical structure according to an exemplary embodiment of the present invention.

도 1을 참조하면, 상기 메모리 셀 어레이(10)는 낸드(NAND)형 다수의 셀 스트링 유니트(11)를 포함할 수 있다. 상기 다수의 셀 스트링 유니트(11)는 열과 행의 매트릭스 형태로 배열될 수 있다. 메모리 셀 블록(13)은 동일 열(X방향) 또는/및 동일 행(Y방향)에 배열되는 다수의 셀 스트링 유니트(11)를 포함할 수 있다.Referring to FIG. 1, the memory cell array 10 may include a plurality of NAND cell string units 11. The plurality of cell string units 11 may be arranged in a matrix form of columns and rows. The memory cell block 13 may include a plurality of cell string units 11 arranged in the same column (X direction) and / or the same row (Y direction).

각 상기 셀 스트링 유니트(11)는 다수의 메모리 셀(MC1-MCn), 스트링 선택 트랜지스터(String Selecting Transistor; SST) 및 접지 선택 트랜지스터(Ground Selecting Transistor; GST)를 구비할 수 있다. 각 상기 셀 스트링 유니트(11)를 구성하는 상기 접지 선택 트랜지스터(GST), 상기 다수의 메모리 셀(MC1-MCn) 및 상기 스트링 선택 트랜지스터(SST)는 Z 방향에서 수직하게 직렬 배열될 수 있다.Each cell string unit 11 may include a plurality of memory cells MC1-MCn, a string selecting transistor SST, and a ground selecting transistor GST. The ground select transistors GST, the plurality of memory cells MC1-MCn and the string select transistors SST constituting each of the cell string units 11 may be vertically arranged in a Z direction.

상기 각 메모리 셀 블록(13)에 배열된 셀 스트링 유니트(11)의 일측, 예를 들어 상기 스트링 선택 트랜지스터(SST)의 드레인에는 비트 라인(BL1-BLm)이 연결되며, 상기 셀 스트링 유니트(11)의 타측, 예를 들어 상기 접지 선택 트랜지스터(GST)의 소오스는 공통 소오스 라인(Common Source Line; CSL)에 공통 연결될 수 있다. Bit lines BL1-BLm are connected to one side of the cell string unit 11 arranged in each of the memory cell blocks 13, for example, the drain of the string select transistor SST, and the cell string unit 11 A source of the other side, for example, the ground select transistor GST, may be commonly connected to a common source line CSL.

상기 메모리 셀(MC1-MCn)은 상기 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST)사이에 수직하게 직렬로 배열될 수 있다. 상기 메모리 셀(MC1-MCn)중 동일 층상에 배열된 메모리 셀의 게이트에는 워드 라인(WL1-WLn)이 공통적으로 연결될 수 있다. 상기 워드 라인(WL1-WLn)의 구동에 따라 상기 메모리 셀(MC1-MCn)에 데이터를 프로그램, 독출 및 소거할 수 있다. The memory cells MC1-MCn may be arranged in series between the string select transistor SST and the ground select transistor GST. Word lines WL1 -WLn may be commonly connected to gates of memory cells arranged on the same layer among the memory cells MC1 -MCn. As the word lines WL1 -WLn are driven, data may be programmed, read, and erased in the memory cells MC1 -MCn.

상기 스트링 선택 트랜지스터(SST)는 비트 라인(BL1-BLm)과 상기 메모리 셀(MCn) 사이에 배열될 수 있다. 각 상기 메모리 셀 블록(13)에 배열된 상기 스트링 선택 트랜지스터(SST)는 게이트에 연결되는 스트링 선택 라인(String Selecting Line; SSL1, SSL2)에 의해 상기 비트 라인(BL1-BLm)과 상기 메모리 셀 트랜지스터(MC1-MCn) 간의 데이터 전송을 제어할 수 있다. The string select transistor SST may be arranged between the bit lines BL1 -BLm and the memory cell MCn. The string selection transistors SST arranged in each of the memory cell blocks 13 are connected to the bit lines BL1-BLm and the memory cell transistors by string selection lines SSL1 and SSL2 connected to gates. Data transmission between (MC1-MCn) can be controlled.

도 1에는 스트링 선택 트랜지스터(SST)로 단일의 트랜지스터가 배열되었으나, 상기 비트 라인(BL1-BLm)과 상기 메모리 셀 트랜지스터(MC1-MCn) 사이에 1쌍의 트랜지스터가 직렬로 배열되고, 상기 1쌍의 트랜지스터의 게이트에 상기 스트링 선택 라인(SSL1, SSL2)이 공통적으로 연결될 수 있다.In FIG. 1, a single transistor is arranged as a string select transistor SST, but a pair of transistors are arranged in series between the bit lines BL1-BLm and the memory cell transistors MC1-MCn, and the pair The string select lines SSL1 and SSL2 may be commonly connected to a gate of a transistor of.

상기 접지 선택 트랜지스터(GST)는 상기 메모리 셀 트랜지스터(MC1-MCn)와 상기 공통 소오스 라인(CSL) 사이에 배열될 수 있다. 상기 메모리 셀 블록(13)에 배열된 상기 접지 선택 트랜지스터(GST)는 게이트에 연결되는 접지 선택 라인(Ground Selecting Line; GSL1, GSL2)에 의해 상기 메모리 셀 트랜지스터(MC1-MCn)과 상기 공통 소오스 라인(CSL)간의 데이터 전송을 제어할 수 있다. The ground select transistor GST may be arranged between the memory cell transistors MC1-MCn and the common source line CSL. The ground selection transistors GST arranged in the memory cell block 13 are connected to the gates of the memory cell transistors MC1-MCn and the common source line by ground selection lines GSL1 and GSL2. Data transmission between (CSL) can be controlled.

도 1에는 접지 선택 트랜지스터(GST)로 단일의 트랜지스터가 배열되었으나, 상기 메모리 셀 트랜지스터(MC1-MCn)와 상기 접지 선택 라인(GSL) 사이에 1쌍의 트랜지스터가 직렬로 배열되고 상기 1쌍의 트랜지스터의 게이트에 상기 스트링 선택 라인(GSL)이 공통적으로 연결될 수 있다.
In FIG. 1, a single transistor is arranged as a ground select transistor GST, but a pair of transistors are arranged in series between the memory cell transistors MC1-MCn and the ground select line GSL, and the pair of transistors are arranged in series. The string select line GSL may be commonly connected to a gate of the gate.

도 2a는 본 발명의 일부 실시예에 따른 도 1의 비휘발성 메모리 소자의 개략적인 단면도를 도시한 것이다. 도 2a는 도 1의 비트 라인(BL1-BLm)의 길이 방향에서의 개략적 단면도를 도시한 것이다. 2A illustrates a schematic cross-sectional view of the nonvolatile memory device of FIG. 1 in accordance with some embodiments of the present invention. FIG. 2A is a schematic cross-sectional view in the longitudinal direction of the bit lines BL1-BLm of FIG. 1.

도 2a를 참조하면, 상기 비휘발성 메모리 소자는 기판(100)을 포함할 수 있다. Referring to FIG. 2A, the nonvolatile memory device may include a substrate 100.

상기 기판(100)은 반도체 기판, 예를 들어 IV족 반도체 기판, III-V족 화합물 반도체 기판, 또는 II-VI족 산화물 반도체 기판을 포함할 수 있다. 예를 들어, IV족 반도체 기판은 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판을 포함할 수 있다. 상기 기판(100)은 벌크 웨이퍼 또는 에피택셜층을 포함할 수 있다.The substrate 100 may include a semiconductor substrate, for example, a group IV semiconductor substrate, a group III-V compound semiconductor substrate, or a group II-VI oxide semiconductor substrate. For example, the group IV semiconductor substrate may comprise a silicon substrate, a germanium substrate, or a silicon-germanium substrate. The substrate 100 may include a bulk wafer or an epitaxial layer.

상기 기판(100)의 제1부분(1) 상에 상기 기판(100)의 표면에 대하여 수직하게 확장되는 제1절연성 필라(140)가 배열될 수 있다. A first insulating pillar 140 extending perpendicular to the surface of the substrate 100 may be arranged on the first portion 1 of the substrate 100.

상기 제1절연성 필라(140)는 USG(Undoped Silica Glass), SOG(Spin On Glass) 또는 TOSZ(Tonen SilaZene)를 포함할 수 있다. 상기 셀 스트링 유니트(11)는 상기 제1절연성 필라(140)의 측면을 따라 수직하게 배열될 수 있다. 상기 제1절연성 필라(140)의 저면 및 상기 측면을 둘러싸며, 상기 기판(100)의 상기 제1부분(1)과 콘택되는 채널층(130)이 배열될 수 있다. 상기 채널층(130)은 반도체층, 예를 들어 도핑되지 않은 폴리실리콘을 포함할 수 있다. The first insulating pillar 140 may include Undoped Silica Glass (USG), Spin On Glass (SOG), or Tonen SilaZene (TOSZ). The cell string unit 11 may be vertically arranged along the side surface of the first insulating pillar 140. A channel layer 130 may be arranged to surround the bottom and side surfaces of the first insulating pillar 140 and contact the first portion 1 of the substrate 100. The channel layer 130 may include a semiconductor layer, for example, undoped polysilicon.

상기 제1절연성 필라(140)의 측벽에 배열된 상기 채널층(130) 상에는 셀 스트링 유니트(11)가 배열될 수 있다. 상기 각 셀 스트링 유니트(11)는 기판(100) 표면에 대하여 수직하게 배열되며, 상기 접지 선택 트랜지스터(GST), 상기 스트링 선택 트랜지스터(SST) 및 선택 트랜지스터(GST, SST) 사이에 배열되는 메모리 셀 트랜지스터(MC1-MCn)를 포함할 수 있다. The cell string unit 11 may be arranged on the channel layer 130 arranged on the sidewall of the first insulating pillar 140. Each cell string unit 11 is arranged perpendicular to the surface of the substrate 100 and is arranged between the ground select transistor GST, the string select transistor SST, and the select transistors GST and SST. It may include transistors MC1-MCn.

상기 접지 선택 트랜지스터(GST)의 게이트(163)에는 접지 선택 라인(GSL)이 연결될 수 있다. 상기 스트링 선택 트랜지스터(SST)의 게이트(167)에는 상기 스트링 선택 라인(SSL)이 연결될 수 있다. 상기 메모리 셀 트랜지스터(MC1-MCn)의 게이트(165)에는 워드 라인(WL1-WLn)이 연결될 수 있다. The ground select line GSL may be connected to the gate 163 of the ground select transistor GST. The string select line SSL may be connected to the gate 167 of the string select transistor SST. Word lines WL1 -WLn may be connected to gates 165 of the memory cell transistors MC1 -MCn.

상기 게이트(163, 165, 167)는 금속막을 포함할 수 있다. 상기 금속막은 텅스텐막을 포함할 수 있다. 상기 게이트(163, 165, 167)는 배리어막을 더 포함할 수 있다. 상기 배리어막은 WN, TaN 또는 TiN로부터 선택되는 하나의 막을 포함할 수 있다. The gates 163, 165, and 167 may include metal layers. The metal film may include a tungsten film. The gates 163, 165, and 167 may further include a barrier layer. The barrier layer may include one layer selected from WN, TaN, or TiN.

상기 게이트(163, 165, 167)의 저면 및 측면에는, 상기 게이트(163, 165, 167)를 둘러싸도록 게이트 절연막(161)이 더 배열될 수 있다. 상기 게이트 절연막(161)은 도면상에는 도시되지 않았으나, 전하 터널링층, 전하 저장층 및 전하 차단층을 포함할 수 있다. Gate insulating layers 161 may be further disposed on the bottom and side surfaces of the gates 163, 165, and 167 to surround the gates 163, 165, and 167. Although not shown in the drawing, the gate insulating layer 161 may include a charge tunneling layer, a charge storage layer, and a charge blocking layer.

상기 전하 터널링층은 F-N 방식으로 전하를 전하 저장층으로 터널링 시킬 수 있다. The charge tunneling layer may tunnel the charge into the charge storage layer in an F-N manner.

상기 전하 저장층은 전하 트랩 타입으로 전하를 저장할 수 있다. The charge storage layer may store charge in a charge trap type.

상기 전하 차단층은 고유전율(high-k) 유전물을 포함할 수 있다. The charge blocking layer may include a high-k dielectric material.

상기 게이트 절연막(161)은 ONA(oxide-nitride-alumina) 또는 ONOA(oxide-nitride-oxide-alumina)을 포함할 수 있다.The gate insulating layer 161 may include oxide-nitride-alumina (ONA) or oxide-nitride-oxide-alumina (ONOA).

상기 기판(100) 표면에 수직한 방향에서, 이웃하는 배열되는 게이트(163, 165, 167) 사이의 상기 채널층(130)과 상기 스트링 선택 트랜지스터(SST)의 게이트(167) 상에는 절연막(110)이 배열될 수 있다. 상기 절연막(110)은 산화막 또는 질화막을 포함할 수 있다. An insulating layer 110 is formed on the channel layer 130 between the adjacent gates 163, 165, and 167 and the gate 167 of the string select transistor SST in a direction perpendicular to the surface of the substrate 100. This can be arranged. The insulating film 110 may include an oxide film or a nitride film.

상기 제1절연성 필라(140)의 측벽에 배열된 상기 셀 스트링 유니트(11) 사이의 상기 기판(100)의 제2부분(2) 및 상기 제2부분(2) 상에는 불순물 영역(150)이 배열될 수 있다. Impurity regions 150 are arranged on the second portion 2 and the second portion 2 of the substrate 100 between the cell string units 11 arranged on the sidewalls of the first insulating pillar 140. Can be.

상기 불순물 영역(150)은 제1 고농도 불순물 영역(155), 저농도 불순물 영역(151) 및 제2 고농도 불순물 영역(157)을 포함할 수 있다.The impurity region 150 may include a first high concentration impurity region 155, a low concentration impurity region 151, and a second high concentration impurity region 157.

즉, 상기 불순물 영역(150)은 제1 고농도 불순물 영역(155), 상기 제1 고농도 불순물 영역(155)의 양측에 배열된 저농도 불순물 영역(151), 및 상기 제1 고농도 불순물 영역(155) 상에 형성되어 기판(100) 상으로 돌출된 제2 고농도 불순물 영역(157)을 포함할 수 있다. That is, the impurity region 150 is formed on the first high concentration impurity region 155, the low concentration impurity region 151 arranged on both sides of the first high concentration impurity region 155, and the first high concentration impurity region 155. And a second high concentration impurity region 157 formed on the substrate 100 to protrude onto the substrate 100.

상기 제1 고농도 불순물 영역(155) 및 상기 제2 고농도 불순물 영역(157)의 도전형은 N+형일 수 있으며, 상기 저농도 불순물 영역(151)의 도전형은 N-형일 수 있다.The conductivity type of the first high concentration impurity region 155 and the second high concentration impurity region 157 may be N + type, and the conductivity type of the low concentration impurity region 151 may be N-type.

상기 제2 고농도 불순물 영역(157)은 상기 기판(100)의 제2 부분(2) 상에서 스페이서(170) 사이를 매립하도록 N+로 도핑된 불순물을 매립하고, 에치백 공정을 통해 상기 불순물을 식각하여 형성할 수 있다.The second high concentration impurity region 157 fills the doped impurities with N + to fill the spacers 170 on the second portion 2 of the substrate 100 and etches the impurities through an etch back process. Can be formed.

또는, 상기 제1 고농도 불순물 영역(155) 상에 선택적 에티택셜 성장법을 이용하여, 상기 기판(100)의 제2 부분(2) 상에 돌출되는 영역을 형성하고, 이온 주입 공정을 진행하여 제2 고농도 불순물 영역(157)을 형성할 수 있다.Alternatively, a region protruding on the second portion 2 of the substrate 100 may be formed on the first high concentration impurity region 155 by using an selective etchant growth method, and an ion implantation process may be performed to form a first region. 2 high concentration impurity region 157 can be formed.

또는, 도핑되지 않은 실리콘을 스페이서(170) 사이에 매립하고, 에치백 공정을 통해 상기 기판(100)의 제2부분(2) 상에 돌출되는 영역을 형성한 후, 이온 주입 공정을 통하여 제2 고농도 불순물 영역(157)을 형성할 수 있다.Alternatively, the undoped silicon is buried between the spacers 170, a region protruding on the second portion 2 of the substrate 100 is formed through an etch back process, and then a second ion implantation process is performed. The high concentration impurity region 157 may be formed.

상기 제2 고농도 불순물 영역(157)이 기판(100)의 제2부분(2) 상에 돌출되도록 형성됨으로써, 후술할 도전 라인(180) 즉, 금속 실리사이드층을 형성하는 과정에서 접합 누설 전류(junction leakage)를 방지할 수 있다.The second high concentration impurity region 157 is formed to protrude on the second portion 2 of the substrate 100, thereby forming a junction leakage current in the process of forming a conductive line 180, that is, a metal silicide layer. leakage can be prevented.

또한, 금속 실리사이드층을 두껍게 형성할 수 있으므로, 도전 라인(180)의 저항을 개선할 수 있다. In addition, since the metal silicide layer can be formed thick, the resistance of the conductive line 180 can be improved.

상기 불순물 영역(150)은 도 1의 상기 공통 소오스 라인(CSL)에 전기적으로 연결되는 공통 소오스 영역으로 작용할 수 있다. The impurity region 150 may serve as a common source region electrically connected to the common source line CSL of FIG. 1.

상기 불순물 영역(150) 중 상기 저농도 불순물 영역(151)에 대응하는 상기 기판(100)의 상기 제2부분(2) 상에는 스페이서(170)가 배열될 수 있다. A spacer 170 may be arranged on the second portion 2 of the substrate 100 corresponding to the low concentration impurity region 151 of the impurity region 150.

상기 스페이서(170)는 실리콘 질화막을 포함할 수 있다. The spacer 170 may include a silicon nitride film.

상기 스페이서(170) 사이의, 상기 기판(100)의 제2부분(2) 상에는 상기 제2 고농도 불순물 영역(157)과 전기적으로 연결되는 도전 라인(180)이 배열될 수 있다. A conductive line 180 may be arranged on the second portion 2 of the substrate 100 between the spacers 170 to be electrically connected to the second high concentration impurity region 157.

상기 도전 라인(180)은 공통 소오스 라인(CSL)으로 작용할 수 있다. 상기 도전 라인(180)은 상기 제2 고농도 불순물 영역(157) 상에 형성되며, 금속 실리사이드를 포함할 수 있다. 금속 실리사이드는 코발트(Co), 팔라듐(Pd), 백금(Pt), 니켈(Ni), 티타늄(Ti), 몰리브덴(Mo), 탄탈륨(Ta), 텅스텐(W) 등을 이용하여 형성할 수 있다. The conductive line 180 may function as a common source line CSL. The conductive line 180 is formed on the second high concentration impurity region 157 and may include metal silicide. The metal silicide may be formed using cobalt (Co), palladium (Pd), platinum (Pt), nickel (Ni), titanium (Ti), molybdenum (Mo), tantalum (Ta), tungsten (W), or the like. .

본 발명의 실시예에 따르면, 상기 도전 라인(180)을 금속 실리사이드로 형성함으로써, 도전 라인(180) 자체의 저항을 감소시킬 수 있을 뿐만 아니라, 상기 제1 고농도 불순물 영역(155) 상에 상기 제2 고농도 불순물 영역(157)을 용이하게 형성할 수 있으므로, 도전 라인(180)을 용이하게 형성할 수 있다.According to the exemplary embodiment of the present invention, the conductive line 180 may be formed of metal silicide, thereby not only reducing the resistance of the conductive line 180 itself, but also forming the conductive line 180 on the first high concentration impurity region 155. Since the high concentration impurity region 157 can be easily formed, the conductive line 180 can be easily formed.

또한, 도전 라인(180)은 스트링 선택 트랜지스터(SST)의 드레인 영역으로 작용할 수 있다. In addition, the conductive line 180 may serve as a drain region of the string select transistor SST.

상기 도전 라인(180)의 상면은 상대적으로 고전압이 인가되는 메모리 셀 트랜지스터(MC1-MCn)의 게이트(165) 중 기판에 가장 인접하여 배열되는 게이트(165)의 저면보다 하부에 위치하도록 형성될 수 있다. The top surface of the conductive line 180 may be formed to be lower than the bottom surface of the gate 165 arranged closest to the substrate among the gates 165 of the memory cell transistors MC1-MCn to which a relatively high voltage is applied. have.

상기 스페이서(170)는 상기 절연막(110), 상기 게이트(163, 165, 167) 및 상기 게이트 절연막(161)의 노출된 측면을 완전히 덮도록 배열될 수 있다. The spacer 170 may be arranged to completely cover the exposed side surfaces of the insulating layer 110, the gates 163, 165, and 167 and the gate insulating layer 161.

상기 스페이서(170) 사이의 상기 도전 라인(180) 상에는 상기 기판(100) 표면에 대하여 수직하게 확장되는 제2절연성 필라(175)가 배열될 수 있다. A second insulating pillar 175 extending perpendicular to the surface of the substrate 100 may be arranged on the conductive line 180 between the spacers 170.

상기 제2절연성 필라(175)는 산화막 계열의 층간 절연막, 예를 들어 BPSG 막을 포함할 수 있다. The second insulating pillar 175 may include an oxide-based interlayer insulating layer, for example, a BPSG layer.

상기 제1절연성 필라(140)의 상부에는 도전층(135)이 더 배열될 수 있다. 상기 제1절연성 필라(140)의 일부분에는 트렌치(125)가 배열되고, 상기 트렌치(125) 내에 도전층(135)이 매립될 수 있다. 상기 도전층(135)은 도핑된 폴리실리콘막을 포함할 수 있다. 상기 기판(100) 상에는 비트 라인(190)이 배열될 수 있다. 상기 비트 라인(190)은 상기 채널층(130) 및 상기 도전층(135)과 콘택되도록 형성될 수 있다.
A conductive layer 135 may be further arranged on the first insulating pillar 140. A trench 125 may be arranged in a portion of the first insulating pillar 140, and a conductive layer 135 may be buried in the trench 125. The conductive layer 135 may include a doped polysilicon layer. The bit line 190 may be arranged on the substrate 100. The bit line 190 may be formed to contact the channel layer 130 and the conductive layer 135.

도 2b는 본 발명의 다른 실시예에 따른 도 1의 비휘발성 메모리 소자의 개략적인 단면도를 도시한 것이다. 도 2a에서 전술한 중복되는 설명은 생략하기로 한다.2B illustrates a schematic cross-sectional view of the nonvolatile memory device of FIG. 1 in accordance with another embodiment of the present invention. In FIG. 2A, the overlapping description will be omitted.

본 실시예의 비휘발성 메모리 소자는 스페이서(170)가 도전 라인(180)의 측면에만 배열되도록 형성될 수 있다. The nonvolatile memory device of the present exemplary embodiment may be formed such that the spacers 170 are arranged only on the side surfaces of the conductive lines 180.

또한, 제2절연성 필라(175)는 스페이서(170) 및 도전 라인(180) 상에 배열될 수 있다.
In addition, the second insulating pillar 175 may be arranged on the spacer 170 and the conductive line 180.

도 2c는 본 발명의 다른 실시예에 따른 도 1의 비휘발성 메모리 소자의 개략적인 단면도를 도시한 것이다. 도 2a에서 전술한 중복되는 설명은 생략하기로 한다.2C is a schematic cross-sectional view of the nonvolatile memory device of FIG. 1 in accordance with another embodiment of the present invention. In FIG. 2A, the overlapping description will be omitted.

본 실시예의 비휘발성 메모리 소자는 기판(100)의 제2 부분(2)에 불순물 영역(150')이 배열되고, 불순물 영역(150') 상에 돌출되어 도전 라인(180)이 배열된다.In the nonvolatile memory device of the present exemplary embodiment, an impurity region 150 ′ is arranged in the second portion 2 of the substrate 100, and a conductive line 180 is arranged to protrude on the impurity region 150 ′.

제2 부분(2) 상에 돌출된 도전 라인(180)은 도 2a와 달리, 기판(100)의 제2 부분(2) 및 스페이서(170)의 하부까지 연장되어 배열될 수 있다.
Unlike the FIG. 2A, the conductive line 180 protruding on the second portion 2 may extend to the lower portion of the second portion 2 and the spacer 170 of the substrate 100.

도 2d는 본 발명의 다른 실시예에 따른 도 1의 비휘발성 메모리 소자의 개략적인 단면도를 도시한 것이다. 도 2a 및 2b에서 전술한 중복되는 설명은 생략하기로 한다.FIG. 2D illustrates a schematic cross-sectional view of the nonvolatile memory device of FIG. 1 in accordance with another embodiment of the present invention. FIG. In FIG. 2A and FIG. 2B, the above description will be omitted.

본 실시예의 비휘발성 메모리 소자는 기판(100)의 제2 부분(2)에 불순물 영역(150')이 배열되고, 불순물 영역(150') 상에 돌출되어 도전 라인(180)이 배열된다.In the nonvolatile memory device of the present exemplary embodiment, an impurity region 150 ′ is arranged in the second portion 2 of the substrate 100, and a conductive line 180 is arranged to protrude on the impurity region 150 ′.

제2 부분(2) 상에 돌출된 도전 라인(180)은 도 2b와 달리, 기판(100)의 제2 부분(2) 및 스페이서(170)의 하부까지 연장되어 배열될 수 있다.
Conductive lines 180 protruding on the second portion 2 may be arranged to extend to the lower portion of the second portion 2 and the spacer 170 of the substrate 100, unlike FIG. 2B.

도 3 내지 도 15는 본 발명의 일 실시예에 따른 도 2a의 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.3 to 15 are cross-sectional views illustrating a method of manufacturing the nonvolatile memory device of FIG. 2A according to an embodiment of the present invention.

도 3을 참조하면, 기판(100) 상에 희생막(105)과 절연막(110)을 교대로 순차 적층할 수 있다. 상기 희생막(105)이 최하부에 배열되어 상기 기판(100) 상에 형성될 수 있다. 상기 절연막(110)이 최상부에 배열될 수 있다. 상기 희생막(105)은 도 1 및 도 2a의 상기 셀 스트링 유니트(11)를 구성하는 선택 트랜지스터(SST, GST) 및 메모리 셀 트랜지스터(MC1-MCn)의 수에 대응하여 적층될 수 있다. Referring to FIG. 3, the sacrificial layer 105 and the insulating layer 110 may be sequentially stacked on the substrate 100. The sacrificial layer 105 may be arranged on the lowermost portion and formed on the substrate 100. The insulating layer 110 may be arranged at the top. The sacrificial layer 105 may be stacked corresponding to the number of the selection transistors SST and GST and the memory cell transistors MC1 to MCn constituting the cell string unit 11 of FIGS. 1 and 2A.

상기 희생막(105)은 상기 절연막(110)과 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 절연막(110)은 실리콘 산화막을 포함하고, 상시 희생막(105)은 실리콘 질화막을 포함할 수 있다. 또는, 상기 절연막(110)은 실리콘 질화막을 포함하고, 상기 희생막(105)은 실리콘 산화막을 포함할 수 있다. The sacrificial layer 105 may include a material having an etching selectivity with respect to the insulating layer 110. The insulating layer 110 may include a silicon oxide layer, and the sacrificial layer 105 may include a silicon nitride layer. Alternatively, the insulating layer 110 may include a silicon nitride layer, and the sacrificial layer 105 may include a silicon oxide layer.

도 4를 참조하면, 상기 기판(100) 상에 채널 영역을 한정하기 위한 마스크 패턴(미도시)을 형성할 수 있다. 상기 마스크 패턴을 이용하여 상기 희생막(105)과 상기 절연막(110)을 식각하여, 상기 희생막(105) 및 상기 절연막(110)에 걸쳐 상기 채널 영역을 한정하는 제1개구부(121)를 형성할 수 있다. 상기 제1개구부(121)는 상기 기판(100)의 제1부분(1)을 노출시켜 줄 수 있다. 다음으로, 상기 마스크 패턴을 제거할 수 있다. 상기 제1개구부(121) 내의 상기 기판(100)의 상기 제1부분(1)이 일정 두께만큼 더 식각될 수 있다.Referring to FIG. 4, a mask pattern (not shown) for defining a channel region may be formed on the substrate 100. The sacrificial layer 105 and the insulating layer 110 are etched using the mask pattern to form a first opening 121 defining the channel region over the sacrificial layer 105 and the insulating layer 110. can do. The first opening 121 may expose the first portion 1 of the substrate 100. Next, the mask pattern may be removed. The first portion 1 of the substrate 100 in the first opening 121 may be further etched by a predetermined thickness.

도 5를 참조하면, 상기 제1개구부(121)의 저면 및 측면 상에 채널층(130)을 형성할 수 있다. 상기 채널층(130)은 상기 제1개구부(121)를 통해 상기 기판(100)의 상기 노출된 제1부분(1)과 콘택되도록 형성될 수 있다. 상기 채널층(130)은 반도체층을 포함할 수 있다. 상기 채널층(130)은 상기 제1개구부(121) 및 최상부 절연막(110) 상에 도핑되지 않은 폴리실리콘막을 증착한 다음 패터닝하여, 상기 제1개구부(121)의 저면 및 측면 상에 형성할 수 있다. Referring to FIG. 5, the channel layer 130 may be formed on the bottom and side surfaces of the first opening 121. The channel layer 130 may be formed to contact the exposed first portion 1 of the substrate 100 through the first opening 121. The channel layer 130 may include a semiconductor layer. The channel layer 130 may be formed on the bottom and side surfaces of the first opening 121 by depositing and patterning an undoped polysilicon film on the first opening 121 and the top insulating layer 110. have.

상기 제1개구부(121)가 완전히 매립되도록 상기 기판(100) 상에 층간 절연막을 증착하고, 상기 층간 절연막을 CMP 또는 에치백 공정을 통해 식각하여, 상기 제1개구부(121)가 매립되도록 상기 채널층(130) 상에 제1절연성 필라(140)를 형성할 수 있다. 상기 제1절연성 필라(140)는 USG, TOSZ, SOG 등과 같은 산화막을 포함할 수 있다. The interlayer insulating film is deposited on the substrate 100 to completely fill the first opening 121, and the interlayer insulating film is etched through a CMP or etch back process to fill the first opening 121. The first insulating pillar 140 may be formed on the layer 130. The first insulating pillar 140 may include an oxide film such as USG, TOSZ, SOG, or the like.

다음으로, 상기 제1절연성 필라(140)를 일정 두께만큼 식각하여 트렌치(125)를 형성하고, 상기 트렌치(125) 내에 도전층(135)을 형성한다. Next, the first insulating pillar 140 is etched by a predetermined thickness to form the trench 125, and the conductive layer 135 is formed in the trench 125.

상기 도전층(135)은 기판(100) 상에 N+형 폴리실리콘막을 트렌치(125)가 매립되도록 증착하고, 에치백 또는 CMP 공정을 통해 식각하여, 형성할 수 있다.The conductive layer 135 may be formed by depositing an N + -type polysilicon layer on the substrate 100 so that the trench 125 is embedded and etching through an etch back or CMP process.

도 6을 참조하면, 상기 최상부 절연막(110)과 상기 채널층(130) 및 상기 도전층(135) 상에 감광막(미도시)을 형성할 수 있다. 상기 감광막은 상기 기판(100)의 제2부분(2)에 대응하는, 상기 최상부 절연막(110)의 일부분을 노출시켜 줄 수 있다. Referring to FIG. 6, a photoresist (not shown) may be formed on the uppermost insulating layer 110, the channel layer 130, and the conductive layer 135. The photoresist may expose a portion of the uppermost insulating layer 110 corresponding to the second portion 2 of the substrate 100.

상기 기판(100)의 상기 제2부분(2)은 상기 제1절연성 필라(140) 사이의 공통 소오스 영역이 형성될 부분을 포함할 수 있다. 상기 감광막을 마스크로 하여 상기 절연막(110)과 상기 희생막(105)을 식각하여, 상기 기판(100)의 상기 제2부분(2)을 노출시켜 주는 제2개구부(123)를 형성할 수 있다. 상기 제2개구부(123)의 형성에 따라 상기 희생막(105)과 상기 절연막(110)의 측면을 노출시켜 줄 수 있다.The second portion 2 of the substrate 100 may include a portion where a common source region between the first insulating pillars 140 is to be formed. By using the photoresist as a mask, the insulating layer 110 and the sacrificial layer 105 may be etched to form a second opening 123 exposing the second portion 2 of the substrate 100. . As the second openings 123 are formed, side surfaces of the sacrificial layer 105 and the insulating layer 110 may be exposed.

도 7을 참조하면, 상기 제2개구부(123)를 통해 노출되는 상기 기판(100)의 상기 제2부분(2)에 N-형 불순물을 이온 주입하여, 제1절연성 필라(140) 사이의 상기 기판(100)의 상기 제2부분(2)에 저농도 불순물 영역(151)을 형성할 수 있다. Referring to FIG. 7, an N-type impurity is ion-implanted into the second portion 2 of the substrate 100 exposed through the second opening 123 to form a gap between the first insulating pillars 140. A low concentration impurity region 151 may be formed in the second portion 2 of the substrate 100.

도 8을 참조하면, 상기 제2개구부(123)에 의해 노출되는 상기 희생막(105)을 제거할 수 있다. 상기 희생막(105)은 습식 식각 공정을 통해 제거할 수 있다. 상기 희생막(105)의 제거에 따라 상기 제2개구부(123)의 측면으로부터 확장되는 측면 개구부(127)를 형성할 수 있다. 상기 측면 개구부(127)는 상기 채널층(130)의 일부분과 상기 저농도 불순물 영역(151)의 양측 상기 기판(100)의 제3부분(3)을 노출시켜 줄 수 있다. 상기 측면 개구부(127)는 후속 공정에서 형성될 게이트 형성 영역을 한정할 수 있다. Referring to FIG. 8, the sacrificial layer 105 exposed by the second opening 123 may be removed. The sacrificial layer 105 may be removed through a wet etching process. As the sacrificial layer 105 is removed, a side opening 127 extending from the side surface of the second opening 123 may be formed. The side opening 127 may expose a portion of the channel layer 130 and the third portion 3 of the substrate 100 on both sides of the low concentration impurity region 151. The side opening 127 may define a gate formation region to be formed in a subsequent process.

도 9를 참조하면, 상기 측면 개구부(127) 및 상기 제2개구부(123)에 의해 노출되는 상기 채널층(130), 상기 절연막(110)과 상기 기판(100)의 상기 제2부분(2) 및 제3부분(3) 상에 유전막(미도시)을 형성할 수 있다. 상기 측면 개구부(127) 및 상기 제2개구부(123)가 완전히 매립되도록 상기 유전막(미도시) 상에 도전막(미도시)을 형성할 수 있다. 9, the channel layer 130, the insulating layer 110, and the second portion 2 of the substrate 100 exposed by the side opening 127 and the second opening 123. And a dielectric film (not shown) on the third portion 3. A conductive film (not shown) may be formed on the dielectric layer (not shown) to completely fill the side opening 127 and the second opening 123.

상기 제2개구부(123) 내의 상기 유전막(미도시)과 상기 도전막(미도시)을 에치백 공정을 통해 식각하여, 상기 측면 개구부(127) 내에 배열되는 게이트 유전막(161)과 게이트(163, 165, 167)를 형성할 수 있다. 상기 게이트 유전막(161)은 상기 측면 개구부(127)의 저면 및 측면 상에 배열되고, 상기 게이트(163, 165, 167)는 상기 측면 개구부(127) 내에 완전히 매립되도록 상기 게이트 유전막(161) 상에 형성될 수 있다. The dielectric layer (not shown) and the conductive layer (not shown) in the second opening 123 are etched through an etch back process to form a gate dielectric layer 161 and a gate 163 arranged in the side opening 127. 165, 167 may be formed. The gate dielectric layer 161 is arranged on the bottom and side surfaces of the side opening 127, and the gates 163, 165, and 167 are completely buried in the side opening 127. Can be formed.

최하부에 배열된 게이트(163)는 도 1의 셀 스트링 유니트(11)의 접지 선택 트랜지스터(GST)의 게이트를 포함하고, 최상부에 배열된 게이트(167)는 스트링 선택 트랜지스터(SST)의 게이트를 포함할 수 있다. 상기 게이트(163, 167) 사이에 배열된 게이트(165)는 메모리 셀 트랜지스터(MC1-MCn)의 콘트롤 게이트를 포함할 수 있다.The gate 163 arranged at the bottom includes the gate of the ground select transistor GST of the cell string unit 11 of FIG. 1, and the gate 167 arranged at the top includes the gate of the string select transistor SST. can do. The gate 165 arranged between the gates 163 and 167 may include a control gate of the memory cell transistors MC1-MCn.

상기 각 게이트 유전막(161)은 터널링층, 전하 저장층 및 전하 차단층을 포함할 수 있다. 상기 각 게이트 유전막(160)은 ONA 또는 ONOA를 포함할 수 있다.Each gate dielectric layer 161 may include a tunneling layer, a charge storage layer, and a charge blocking layer. Each gate dielectric layer 160 may include ONA or ONOA.

상기 게이트(163, 165, 167)는 텅스텐막과 같은 금속막을 포함할 수 있다. The gates 163, 165, and 167 may include a metal film such as a tungsten film.

도 10을 참조하면, 상기 제2개구부(123)의 측벽에 배열되는 스페이서(170)를 상기 기판(100)의 상기 제2부분(2) 상에 형성할 수 있다. Referring to FIG. 10, a spacer 170 arranged on the sidewall of the second opening 123 may be formed on the second portion 2 of the substrate 100.

상기 스페이서(170)는 상기 제2개구부(123)에 의해 노출되는 절연막(110), 게이트 절연막(161) 및 게이트(163, 165, 167)의 측면을 덮도록 배열될 수 있다. 상기 스페이서(170)는 상기 제2개구부(123)를 포함하는 최상부 절연막(110) 상에 절연막(미도시)을 증착한 다음, 에치백 공정 등을 통해 상기 절연막을 식각하여 형성할 수 있다. 상기 스페이서(170)를 형성하기 위한 상기 절연막은 실리콘 질화막을 포함할 수 있다.The spacer 170 may be arranged to cover side surfaces of the insulating layer 110, the gate insulating layer 161, and the gates 163, 165, and 167 exposed by the second opening 123. The spacer 170 may be formed by depositing an insulating film (not shown) on the uppermost insulating film 110 including the second opening 123 and then etching the insulating film through an etch back process or the like. The insulating layer for forming the spacer 170 may include a silicon nitride layer.

도 11을 참조하면, 상기 제2개구부(123)를 통해 노출되는 상기 기판(100)의 상기 제2부분(2)에 N+형 불순물을 이온 주입하여 제1 고농도 불순물 영역(155)을 형성할 수 있다. Referring to FIG. 11, an N + type impurity is ion-implanted into the second portion 2 of the substrate 100 exposed through the second opening 123 to form a first high concentration impurity region 155. have.

상기 제1 고농도 불순물 영역(155)은 상기 셀 스트링 유니트(11) 사이의 상기 기판(100)의 상기 제2부분(2)에 배열될 수 있다. 상기 제1 고농도 불순물 영역(155)은 그의 양측에 상기 저농도 불순물 영역(151)이 배열되도록 형성될 수 있다. The first high concentration impurity region 155 may be arranged in the second portion 2 of the substrate 100 between the cell string units 11. The first high concentration impurity region 155 may be formed such that the low concentration impurity regions 151 are arranged at both sides thereof.

도 12를 참조하면, 상기 제2개구부(123) 내에 고농도 불순물을 매립하여, 상기 제1 고농도 불순물 영역(155) 상에 제2 고농도 불순물 영역(157)을 형성할 수 있다. 상기 제2 고농도 불순물 영역(157)은 n+가 도핑된 실리콘 또는 폴리 실리콘일 수 있다. Referring to FIG. 12, a high concentration impurity may be embedded in the second opening 123 to form a second high concentration impurity region 157 on the first high concentration impurity region 155. The second high concentration impurity region 157 may be silicon or polysilicon doped with n +.

도 13을 참조하면, 상기 제2 고농도 불순물 영역(157)이 상기 기판(100)의 제2 부분(2) 상에 소정의 높이로 돌출되도록 에치백 공정을 수행한다.Referring to FIG. 13, an etch back process is performed such that the second high concentration impurity region 157 protrudes to a predetermined height on the second portion 2 of the substrate 100.

상기 제1 고농도 불순물 영역(155), 상기 저농도 불순물 영역(151) 및 상기 제2 고농도 불순물 영역(157)은 공통 소오스 영역으로 작용할 수 있다.The first high concentration impurity region 155, the low concentration impurity region 151, and the second high concentration impurity region 157 may serve as a common source region.

도 14를 참조하면, 상기 스페이서(170) 내의 기판(100) 상으로 돌출된, 상기 제2 고농도 불순물 영역(157) 상에 도전 라인(180)을 형성할 수 있다. Referring to FIG. 14, a conductive line 180 may be formed on the second high concentration impurity region 157 that protrudes onto the substrate 100 in the spacer 170.

이를 구체적으로 살펴보면, 제2 고농도 불순물 영역(157), 스페이서(170) 및 기판(100)의 전면에 도전 라인(180)을 형성하기 위한 금속층(미도시)이 형성될 수 있다. In detail, a metal layer (not shown) for forming the conductive line 180 may be formed on the entire surface of the second high concentration impurity region 157, the spacer 170, and the substrate 100.

금속층(미도시)은 코발트(Co), 팔라듐(Pd), 플래티늄(Pt), 니켈(Ni), 티타늄(Ti), 몰리브텐(Mo), 탄탈륨(Ta) 또는 텅스텐(W) 중 어느 하나를 포함할 수 있다. 금속층(미도시)은 예컨대 100 Å 내지 400 Å 범위의 두께를 가질 수 있다.The metal layer (not shown) may be any one of cobalt (Co), palladium (Pd), platinum (Pt), nickel (Ni), titanium (Ti), molybdenum (Mo), tantalum (Ta), or tungsten (W). It may include. The metal layer (not shown) may have a thickness in the range of, for example, 100 kPa to 400 kPa.

선택적으로, 금속층(미도시) 위에 갭핑막(미도시)을 형성할 수도 있다. 캡핑막은 실리사이드화 반응시 금속층(미도시) 하부 구조물의 열적 안정성을 유지하고, 금속층(미도시)의 산화를 방지할 수 있다.Optionally, a gapping film (not shown) may be formed over the metal layer (not shown). The capping film may maintain the thermal stability of the lower structure of the metal layer (not shown) during the silicide reaction, and may prevent oxidation of the metal layer (not shown).

다음으로, 열처리 공정을 수행하여, 제2 고농도 불순물 영역(157) 상부에 도전 라인(180) 즉, 금속 실리사이드층을 형성한다. Next, a heat treatment process is performed to form a conductive line 180, that is, a metal silicide layer, on the second high concentration impurity region 157.

상기 도전 라인(180)은 코발트(Co), 팔라듐(Pd), 플래티늄(Pt), 니켈(Ni), 티타늄(Ti), 몰리브텐(Mo), 탄탈륨(Ta) 및 텅스텐(W)의 군에서 선택된 적어도 하나의 금속 실리사이드를 포함할 수 있다. The conductive line 180 is a group of cobalt (Co), palladium (Pd), platinum (Pt), nickel (Ni), titanium (Ti), molybdenum (Mo), tantalum (Ta), and tungsten (W). It may include at least one metal silicide selected from.

예를 들어, 금속층(미도시)이 티타늄(Ti) 또는 코발트(Co)인 경우, 350℃ 내지 600℃ 온도에서 일차적으로 열처리하고, 다시 500℃ 내지 900℃의 온도에서 2차적으로 열처리하여 안정한 상(phase)의 금속 실리사이드를 형성할 수 있다. For example, when the metal layer (not shown) is titanium (Ti) or cobalt (Co), the first heat treatment at a temperature of 350 ℃ to 600 ℃, and second heat treatment again at a temperature of 500 ℃ to 900 ℃ stable phase (phase) metal silicide may be formed.

금속층(미도시)이 니켈(Ni) 또는 니켈 합금인 경우, 350℃ 내지 650℃의 한 차례 열처리 공정만으로 안정한 상의 금속 실리사이드를 형성할 수 있다. When the metal layer (not shown) is nickel (Ni) or a nickel alloy, a stable phase metal silicide may be formed by only one heat treatment step of 350 ° C to 650 ° C.

다음으로, 반응되지 않은 금속층(미도시), 예컨대 스페이서(170)의 측벽 및 최상부 절연막(110) 상부의 금속층(미도시)을 식각 방법으로 제거한다. 이 경우, 상술한 티타늄(Ti) 또는 코발트(Co)의 2차 열처리는 상기 식각 단계 이후에 수행할 수 있다.Next, an unreacted metal layer (not shown), for example, a sidewall of the spacer 170 and a metal layer (not shown) on the uppermost insulating layer 110 are removed by an etching method. In this case, the above-described secondary heat treatment of titanium (Ti) or cobalt (Co) may be performed after the etching step.

본 단계에서와 같이, 포토 리소그래피 공정 없이 형성되는 도전 라인(180) 은 자기정렬 구조를 갖는다는 점에서 자기정렬 실리사이드, 또는 샐리사이드(salicide)로 불릴 수도 있다. 상기 도전 라인(180)은 공통 소오스 라인으로 작용할 수 있다. As in this step, the conductive line 180 formed without the photolithography process may be referred to as self-aligned silicide or salicide in that it has a self-aligned structure. The conductive line 180 may function as a common source line.

또한, 기판(100)의 제2부분(2) 상으로 돌출된 제2 고농도 불순물 영역(157)을 형성하고 그 위에 도전 라인(180)을 형성함으로써, 금속 실리사이드층을 기판 내부에 형성함으로써 발생하는 접합 누설 전류(junction leakage)를 방지할 수 있다.In addition, by forming the second high concentration impurity region 157 protruding onto the second portion 2 of the substrate 100 and forming the conductive line 180 thereon, a metal silicide layer is formed inside the substrate. Junction leakage can be prevented.

또한, 금속 실리사이드층을 두껍게 형성할 수 있으므로 도전 라인(180)의 저항을 개선할 수 있고, 비휘발성 메모리 소자의 특성을 향상시킬 수 있다. In addition, since the metal silicide layer may be formed thick, the resistance of the conductive line 180 may be improved, and the characteristics of the nonvolatile memory device may be improved.

또한, 도전 라인(180)이 공통 소오스 라인으로 작용할 수 있으므로, 도전 라인(180) 위에 별도의 금속층을 형성할 필요가 없으므로 공정이 단순화되어 공정 비용을 절감할 수 있다.In addition, since the conductive line 180 may function as a common source line, it is not necessary to form a separate metal layer on the conductive line 180, thereby simplifying the process and reducing the process cost.

또한, 금속층 대신에 도전 라인(180)으로 금속 실리사이드를 이용함으로써, 도전 라인을 형성하기 위하여 금속을 증착하고 이방성 식각을 통해 에치백하는 공정을 생략할 수 있으므로 공정을 용이하게 할 수 있다. In addition, by using the metal silicide as the conductive line 180 instead of the metal layer, a process of depositing a metal and etching back through anisotropic etching to form the conductive line can be omitted.

또한, 도 14에서는 제2 고농도 불순물 영역(157) 상에 형성된 도전 라인(180)을 도시하였으나, 금속층(미도시)의 두께, 열처리 공정의 온도 또는 시간을 조절하여, 도 2c에 도시된 도전 라인(180)을 형성할 수도 있다. In addition, although the conductive line 180 formed on the second high concentration impurity region 157 is illustrated in FIG. 14, the conductive line illustrated in FIG. 180 may be formed.

도 15를 참조하면, 상기 제2개구부(123)가 완전히 매립되도록 상기 도전 라인(180) 상에 제2절연성 필라(175)를 형성한다. Referring to FIG. 15, a second insulating pillar 175 is formed on the conductive line 180 to completely fill the second opening 123.

상기 제2절연성 필라(175)를 형성하기 위하여, 상기 제2개구부(123)가 매립되도록 BPSG와 같은 산화막(미도시)을 최상부 절연막(110) 상에 증착한다. 다음으로, 상기 산화막에 에치백 또는 CMP 공정을 통해 제2절연성 필라(175)를 형성할 수 있다.In order to form the second insulating pillar 175, an oxide film (not shown) such as BPSG is deposited on the uppermost insulating layer 110 so that the second opening 123 is embedded. Next, a second insulating pillar 175 may be formed on the oxide layer through an etch back or a CMP process.

다음으로, 비트 라인 형성 공정을 수행하여 채널층(130) 및 도전층(135)과 콘택되는 비트 라인(190, 도 2a 참조)을 상기 최상부 절연막(110) 상에 형성할 수 있다.
Next, a bit line forming process may be performed on the uppermost insulating layer 110 to perform contact with the channel layer 130 and the conductive layer 135.

도 16 내지 도 18은 본 발명의 다른 실시예에 따른 도 2a의 비휘발성 메모리 소자의 제조방법을 설명하기 위한 단면도들이다. 도 3 내지 도 15에서 전술한 중복되는 설명은 생략하기로 한다.16 to 18 are cross-sectional views illustrating a method of manufacturing the nonvolatile memory device of FIG. 2A according to another exemplary embodiment of the present invention. The overlapping descriptions described above with reference to FIGS. 3 to 15 will be omitted.

도 16 및 도 17을 참조하면, 제2 고농도 불순물 영역(157)을 형성하기 위하여 선택적 에피택셜 성장법을 이용하여 제1 고농도 불순물 영역(155) 상에 돌출 영역(157 a)을 형성한다.16 and 17, in order to form the second high concentration impurity region 157, the protruding region 157 a is formed on the first high concentration impurity region 155 using a selective epitaxial growth method.

또는, 제2개구부(123)를 반도체 물질로 매립하고 에치백 공정을 통하여 제1 고농도 불순물 영역(155) 상에 기판(100)으로부터 돌출된 돌출 영역(157a)을 형성한다.Alternatively, the second opening 123 may be filled with a semiconductor material, and a protruding region 157a protruding from the substrate 100 may be formed on the first high concentration impurity region 155 through an etch back process.

다음으로, 상기 돌출 영역(157a)에 N+형 불순물을 이온 주입하여 제2 고농도 불순물 영역(157)을 형성한다.Next, an N + type impurity is ion implanted into the protruding region 157a to form a second high concentration impurity region 157.

또는, 도 10 및 도 17을 참조하여, 기판(100)의 제2부분(2)에 형성된 저농도 불순물 영역(151) 상에 선택적 에피택셜 성장법을 이용하여 돌출 영역을 형성하고, 상기 돌출 영역에 N+형 불순물을 이온 주입하여 기판(100)의 제2부분(2)에 제1 고농도 불순물 영역(155) 및 상기 제2부분(2) 상으로 돌출된 제2 고농도 불순물 영역(157)을 형성할 수도 있다. 또한, 위에서는 제1 고농도 불순물 영역(155) 및 제2 고농도 불순물 영역(157)을 별개의 공정을 통해 형성하는 하는 것으로 설명하였으나, 이에 한정되는 것은 아니며, 제2 고농도 불순물 영역(157)을 형성하기 위한 이온 주입 공정 시에 제1 고농도 불순물 영역(155)도 동시에 형성될 수 있다.10 and 17, a protruding region is formed on the low concentration impurity region 151 formed in the second portion 2 of the substrate 100 by using the selective epitaxial growth method, and the protruding region is formed on the protruding region. N + -type impurities are ion-implanted to form a first high concentration impurity region 155 and a second high concentration impurity region 157 protruding onto the second portion 2 in the second portion 2 of the substrate 100. It may be. In addition, although the first high concentration impurity region 155 and the second high concentration impurity region 157 have been described above through separate processes, the present invention is not limited thereto, and the second high concentration impurity region 157 is formed. In the ion implantation process, the first high concentration impurity region 155 may also be formed at the same time.

다음으로, 제2 고농도 불순물 영역(157) 상에 도전 라인(180) 즉, 금속 실리사이드층을 형성한다. 도전 라인(180)을 형성하는 방법은 도 14를 참조하여 전술한 방법과 동일하므로 이에 대한 설명은 생략한다.Next, the conductive line 180, that is, the metal silicide layer is formed on the second high concentration impurity region 157. Since the method of forming the conductive line 180 is the same as the method described above with reference to FIG. 14, a description thereof will be omitted.

도 18을 참조하면, 상기 제2개구부(123)가 완전히 매립되도록 상기 도전 라인(180) 상에 제2절연성 필라(175)를 형성한다. Referring to FIG. 18, a second insulating pillar 175 is formed on the conductive line 180 to completely fill the second opening 123.

상기 제2절연성 필라(175)는 상기 제2개구부(123)가 매립되도록 BPSG와 같은 산화막(미도시)을 상기 절연막(110) 상에 증착하고, 에치백 또는 CMP 공정을 통해 상기 산화막을 식각하여 형성할 수 있다.The second insulating pillar 175 deposits an oxide film (not shown), such as BPSG, on the insulating film 110 so that the second opening 123 is embedded, and etches the oxide film through an etch back or CMP process. Can be formed.

다음으로, 비트라인 형성 공정을 수행하여 상기 채널층(130) 및 도전층(135)과 콘택되는 비트 라인(190, 도 2a 참조)을 최상부 절연막(110) 상에 형성할 수 있다. Next, a bit line forming process may be performed to form a bit line 190 (see FIG. 2A) contacting the channel layer 130 and the conductive layer 135 on the uppermost insulating layer 110.

본 실시예에 따른 비휘발성 메모리 소자는, 기판(100)의 제2부분(2) 상에 돌출된 제2 고농도 불순물 영역(158)을 형성하고, 상기 제2 고농도 불순물 영역(158) 상에 도전 라인(180)을 형성하므로 공정을 단순화시킬 수 있다. 또한, 금속 실리사이드층을 도전 라인(180)으로 이용하여 도전 라인(180)의 저항을 개선할 수 있으므로, 비휘발성 메모리 소자의 특성이 향상될 수 있다.
In the nonvolatile memory device according to the present embodiment, a second high concentration impurity region 158 protruding from the second portion 2 of the substrate 100 is formed, and the second high concentration impurity region 158 is electrically conductive. Forming a line 180 can simplify the process. In addition, since the resistance of the conductive line 180 may be improved by using the metal silicide layer as the conductive line 180, the characteristics of the nonvolatile memory device may be improved.

도 19는 본 발명의 다른 실시예에 따른 비휘발성 메모리 소자의 개략적인 블록 다이어그램이다. 19 is a schematic block diagram of a nonvolatile memory device according to another embodiment of the present invention.

도 19를 참조하면, 비휘발성 메모리 소자(700)에서 NAND 셀 어레이(750)는 코어 회로 유니트(770)와 결합될 수 있다. 예를 들면, NAND 셀 어레이(750)는 도 2a 내지 도 2d에서 설명한 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다. 코어 회로 유니트(770)는 제어 로직(771), 로우 디코더(772), 칼럼 디코더(773), 감지 증폭기(774) 및 페이지 버퍼(775)를 포함할 수 있다. Referring to FIG. 19, in the nonvolatile memory device 700, the NAND cell array 750 may be combined with the core circuit unit 770. For example, the NAND cell array 750 may include any one of the nonvolatile memory devices described with reference to FIGS. 2A through 2D. The core circuit unit 770 may include a control logic 771, a row decoder 772, a column decoder 773, a sense amplifier 774, and a page buffer 775.

제어 로직(771)은 로우 디코더(772), 칼럼 디코더(773) 및 페이지 버퍼(775)와 통신할 수 있다. 로우 디코더(772)는 복수의 스트링 선택 라인(SSL), 복수의 워드 라인(WL), 및 복수의 접지 선택 라인(GSL)을 통해 NAND 셀 어레이(750)와 통신할 수 있다. 칼럼 디코더(773)는 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)와 통신할 수 있다. 감지 증폭기(774)는 NAND 셀 어레이(750)로부터 신호가 출력될 때 칼럼 디코더(773)와 연결되고, NAND 셀 어레이(750)로 신호가 전달될 때는 칼럼 디코더(773)와 연결되지 않을 수 있다.The control logic 771 may communicate with the row decoder 772, the column decoder 773, and the page buffer 775. The row decoder 772 may communicate with the NAND cell array 750 through a plurality of string select lines SSL, a plurality of word lines WL, and a plurality of ground select lines GSL. The column decoder 773 may communicate with the NAND cell array 750 through the plurality of bit lines BL. The sense amplifier 774 may be connected to the column decoder 773 when a signal is output from the NAND cell array 750, and may not be connected to the column decoder 773 when a signal is transmitted to the NAND cell array 750. .

예를 들면, 제어 로직(771)은 로우 어드레스 신호를 로우 디코더(772)에 전달하고, 로우 디코더(772)는 이러한 신호를 디코딩하여 스트링 선택 라인(SSL), 워드 라인(WL) 및 접지 선택 라인(GSL)을 통해서 NAND 셀 어레이(750)에 로우 어드레스 신호를 전달할 수 있다. 제어 로직(771)은 칼럼 어드레스 신호를 칼럼 디코더(773) 또는 페이지 버퍼(775)에 전달하고, 칼럼 디코더(773)는 이 신호를 디코딩하여 복수의 비트 라인(BL)을 통해 NAND 셀 어레이(750)에 칼럼 어드레스 신호를 전달할 수 있다. NAND 셀 어레이(750)의 신호는 칼럼 디코더(773)를 통해서 감지 증폭기(774)에 전달되고, 여기에서 증폭되어 페이지 버퍼(775)를 거쳐서 제어 로직(771)에 전달될 수 있다.
For example, control logic 771 passes a row address signal to row decoder 772, which decodes this signal to string select line SSL, word line WL, and ground select line. The row address signal may be transferred to the NAND cell array 750 through the GSL. The control logic 771 transfers the column address signal to the column decoder 773 or the page buffer 775, and the column decoder 773 decodes the signal to pass the NAND cell array 750 through the plurality of bit lines BL. The column address signal can be transmitted to The signal of the NAND cell array 750 can be delivered to the sense amplifier 774 through the column decoder 773, amplified here and passed to the control logic 771 via the page buffer 775.

도 20은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.20 is a schematic diagram illustrating a memory card according to an embodiment of the present invention.

도 20을 참조하면, 메모리 카드(800)는 하우징(830)에 내장된 제어기(810) 및 메모리(820)를 포함할 수 있다. 상기 제어기(810) 및 메모리(820)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(810)의 명령에 따라서 메모리(820) 및 제어기(810)는 데이터를 주고 받을 수 있다. 이에 따라, 메모리 카드(800)는 메모리(820)에 데이터를 저장하거나 또는 메모리(820)로부터 데이터를 외부로 출력할 수 있다.Referring to FIG. 20, the memory card 800 may include a controller 810 and a memory 820 embedded in the housing 830. The controller 810 and the memory 820 may exchange electrical signals. For example, the memory 820 and the controller 810 may exchange data according to a command of the controller 810. Accordingly, the memory card 800 may store data in the memory 820 or output data from the memory 820 to the outside.

예를 들면, 메모리(820)는 도 2a 내지 도 2d에서 설명한 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다. 이러한 메모리 카드(800)는 다양한 휴대용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(800)는 멀티미디어 카드 (multi media card: MMC) 또는 보안 디지털 카드 (secure digital card: SD)를 포함할 수 있다.
For example, the memory 820 may include any one of the nonvolatile memory devices described with reference to FIGS. 2A through 2D. The memory card 800 may be used as a data storage medium of various portable devices. For example, the memory card 800 may include a multimedia card (MMC) or a secure digital card (SD).

도 21은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.21 is a block diagram illustrating an electronic system according to an embodiment of the present invention.

도 21을 참조하면, 전자 시스템(900)은 프로세서(910), 입/출력 장치(930) 및 메모리 칩(920)을 포함할 수 있고, 이들은 버스(940)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(910)는 프로그램을 실행하고, 전자 시스템(900)을 제어하는 역할을 할 수 있다. 입/출력 장치(930)는 전자 시스템(900)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(900)은 입/출력 장치(930)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 메모리 칩(920)은 프로세서(910)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 예를 들면, 메모리 칩(920)은 도 2a 내지 도 2d에서 설명한 비휘발성 메모리 소자 중 어느 하나의 비휘발성 메모리 소자를 포함할 수 있다.Referring to FIG. 21, the electronic system 900 may include a processor 910, an input / output device 930, and a memory chip 920, which may communicate data with each other using a bus 940. have. The processor 910 may execute a program and control the electronic system 900. The input / output device 930 may be used to input or output data of the electronic system 900. The electronic system 900 may be connected to an external device, for example, a personal computer or a network, using the input / output device 930 to exchange data with the external device. The memory chip 920 may store code and data for operating the processor 910. For example, the memory chip 920 may include any one of the nonvolatile memory devices described with reference to FIGS. 2A through 2D.

상기 전자 시스템(900)은 메모리 칩(920)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.The electronic system 900 may configure various electronic control devices that require the memory chip 920, and include, for example, a mobile phone, an MP3 player, navigation, and a solid state disk. : SSD), household appliances (household appliances) and the like.

이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of.

1: 제1부분 2: 제2부분
3: 제3부분 11: 셀 스트링 유니트
100: 기판 105: 희생막
110: 절연막 121: 제1개구부
123: 제2개구부 127: 측면 개구부
130: 채널층 135: 도전층
140: 제1절연성 필라 150, 150': 불순물 영역
151: 저농도 불순물 영역 155: 제1 고농도 불순물 영역
157: 제2 고농도 불순물 영역 161: 게이트 유전막
163, 165, 167: 게이트 175: 제2절연성 필라
180: 도전 라인 190: 비트 라인 1: first part 2: second part
3: third part 11: cell string unit
100: substrate 105: sacrificial film
110: insulating film 121: first opening
123: second opening 127: side opening
130: channel layer 135: conductive layer
140: first insulating pillar 150, 150 ': impurity region
151: low concentration impurity region 155: first high concentration impurity region
157: second high concentration impurity region 161: gate dielectric film
163, 165, and 167: gate 175: second insulating pillar
180: conductive line 190: bit line

Claims (10)

기판의 제1부분 상에 서로 이격되고, 상기 기판의 표면에 수직하게 확장되는 제1절연성 필라;
상기 기판의 제1부분 양측의 상기 제1절연성 필라의 양 측벽에 배열되는 셀 스트링 유니트;
상기 셀 스트링 유니트 사이의 상기 기판의 제2부분 상에 돌출되어 배열되는 불순물 영역;
상기 불순물 영역의 일부분이 노출되도록, 상기 불순물 영역과 상기 셀 스트링 유니트의 측벽에 배열되는 스페이서; 및
상기 스페이서 사이의 상기 불순물 영역의 상기 노출된 일부분 상에 배열되는 도전 라인;
을 포함하는 수직 구조의 비휘발성 메모리 소자.A first insulating pillar spaced apart from each other on a first portion of the substrate and extending perpendicular to a surface of the substrate;
Cell string units arranged on both sidewalls of the first insulating pillar on both sides of the first portion of the substrate;
An impurity region protrudingly arranged on a second portion of the substrate between the cell string units;
Spacers arranged on sidewalls of the impurity region and the cell string unit to expose a portion of the impurity region; And
A conductive line arranged on the exposed portion of the impurity region between the spacers;
Nonvolatile memory device having a vertical structure comprising a. 제 1 항에 있어서,
상기 불순물 영역은, 상기 기판의 상기 제2부분 중 상기 스페이서 하부에 배열되는 저농도 불순물 영역;
상기 기판의 상기 제2부분 중 상기 저농도 불순물 영역 사이에 배열되고, 상기 저농도 불순물 영역과 동일한 도전형을 갖는 제1 고농도 불순물 영역; 및
상기 스페이서 사이와 상기 제1 고농도 불순물 영역 상에 배열되고, 상기 제1 고농도 불순물 영역과 동일한 도전형을 갖는 제2 고농도 불순물 영역;
을 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자. The method of claim 1,
The impurity region may include a low concentration impurity region arranged under the spacer of the second portion of the substrate;
A first high concentration impurity region arranged between the low concentration impurity regions of the second portion of the substrate and having the same conductivity type as the low concentration impurity region; And
A second high concentration impurity region arranged between the spacers and on the first high concentration impurity region and having the same conductivity type as the first high concentration impurity region;
Non-volatile memory device having a vertical structure comprising a. 제 1 항에 있어서,
상기 스페이서는, 상기 셀 스트링 유니트의 측벽 전체에 배열되고,
상기 도전 라인은, 상기 셀 스트링 유니트의 측벽의 적어도 일부분에 대응하여 상기 불순물 영역의 상기 노출된 일부분 상에 배열되는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자. The method of claim 1,
The spacer is arranged on the entire side wall of the cell string unit,
And the conductive line is arranged on the exposed portion of the impurity region in correspondence with at least a portion of a sidewall of the cell string unit. 제 1 항에 있어서,
상기 스페이서는, 상기 셀 스트링 유니트의 측벽의 적어도 일부분에 배열되고,
상기 도전 라인은, 상기 셀 스트링 유니트의 측벽의 적어도 일부분에 대응하여 상기 불순물 영역의 상기 노출된 일부분 상에 배열되는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자. The method of claim 1,
The spacer is arranged on at least a portion of a side wall of the cell string unit,
And the conductive line is arranged on the exposed portion of the impurity region in correspondence with at least a portion of a sidewall of the cell string unit. 기판의 제1부분 상에 서로 이격되고, 상기 기판의 표면에 수직하게 확장되는 제1절연성 필라;
상기 기판의 제1부분 양측의 상기 제1절연성 필라의 양 측벽에 배열되는 셀 스트링 유니트;
상기 셀 스트링 유니트 사이의 상기 기판의 제2부분에 배열되는 불순물 영역;
상기 기판의 제2부분의 상기 불순물 영역 상에 돌출되어 배열되는 도전 라인; 및
상기 도전 라인의 상면이 노출되도록, 상기 도전 라인과 상기 셀 스트링 유니트의 측벽에 배열되는 스페이서;
를 포함하는 수직 구조의 비휘발성 메모리 소자.A first insulating pillar spaced apart from each other on a first portion of the substrate and extending perpendicular to a surface of the substrate;
Cell string units arranged on both sidewalls of the first insulating pillar on both sides of the first portion of the substrate;
An impurity region arranged in a second portion of the substrate between the cell string units;
Conductive lines protrudingly arranged on the impurity region of the second portion of the substrate; And
Spacers arranged on sidewalls of the conductive line and the cell string unit to expose an upper surface of the conductive line;
Nonvolatile memory device having a vertical structure comprising a. 제 5 항에 있어서,
상기 불순물 영역은, 상기 기판의 상기 제2부분 중 상기 스페이서 하부에 배열되는 저농도 불순물 영역; 및
상기 기판의 상기 제2부분 중 상기 저농도 불순물 영역 사이에 배열되고, 상기 저농도 불순물 영역과 동일한 도전형을 갖는 제1 고농도 불순물 영역;
을 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자. The method of claim 5, wherein
The impurity region may include a low concentration impurity region arranged under the spacer of the second portion of the substrate; And
A first high concentration impurity region arranged between the low concentration impurity regions of the second portion of the substrate and having the same conductivity type as the low concentration impurity region;
Non-volatile memory device having a vertical structure comprising a. 제 1 항 또는 제 5 항에 있어서,
상기 도전 라인은, 금속 실리사이드층인 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.6. The method according to claim 1 or 5,
And the conductive line is a metal silicide layer. 제 1 항 또는 제 5 항에 있어서,
상기 도전 라인 상에 배열되는 제2절연성 필라;
를 더 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자. 6. The method according to claim 1 or 5,
A second insulating pillar arranged on the conductive line;
The nonvolatile memory device having a vertical structure further comprising. 제 1 항 또는 제 5 항에 있어서,
상기 셀 스트링 유니트는, 상기 제1절연성 필라의 저면 및 측면을 둘러싸며, 상기 기판의 상기 제1부분과 콘택되는 채널층; 및
상기 제1절연성 필라의 양 측벽에 대응하는 상기 채널층 상에 배열되며, 상기 기판의 상기 표면에 대하여 수직하게 적층되는 선택 트랜지스터의 게이트 및 상기 선택 트랜지스터의 게이트 사이에 배열되는 메모리 셀 트랜지스터의 게이트;
를 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자. 6. The method according to claim 1 or 5,
The cell string unit may include a channel layer surrounding a bottom surface and a side surface of the first insulating pillar and in contact with the first portion of the substrate; And
A gate of a memory cell transistor arranged on the channel layer corresponding to both sidewalls of the first insulating pillar and arranged between the gate of the select transistor and the gate of the select transistor stacked vertically with respect to the surface of the substrate;
Non-volatile memory device having a vertical structure comprising a. 제 9 항에 있어서,
상기 도전 라인은, 상기 메모리 셀 트랜지스터의 게이트 중 최하부에 배열되는 게이트의 저면보다 하부에 위치하도록 배열되는 것을 포함하는 것을 특징으로 하는 수직 구조의 비휘발성 메모리 소자.The method of claim 9,
And the conductive line is arranged to be lower than a bottom surface of a gate arranged at a lowermost part of the gates of the memory cell transistors.
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