KR20130031098A - 박막 트랜지스터의 제조 방법 및 유기발광 표시장치의 제조 방법 - Google Patents

박막 트랜지스터의 제조 방법 및 유기발광 표시장치의 제조 방법 Download PDF

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Abstract

박막 트랜지스터의 제조 방법은, 기판 상에 결정화 공정에 의해 결정화된 반도체 패턴을 형성하고, 반도체 패턴 상에 제1 절연막, 도전막 및 금속막을 형성하고, 금속막 상에 반도체 패턴보다 작은 폭을 갖는 제1 감광 패턴을 형성하고, 제1 감광 패턴을 마스크로 하여 금속막과 도전막을 식각하여 제1 금속 패턴과 도전 패턴을 형성하고, 제1 감광 패턴을 마스크로 하여 1차 이온 주입 공정을 수행하여 반도체 패턴에 소오스 영역 및 드레인 영역을 형성하고, 애싱 공정을 수행하여 제1 감광 패턴보다 작은 폭을 갖는 제2 감광 패턴을 형성하고, 제2 감광 패턴을 마스크로 하여 제1 금속 패턴을 식각하여 제2 감광 패턴보다 작은 폭을 갖는 제2 금속 패턴을 형성하고, 제2 감광 패턴을 마스크로 하여 2차 이온 주입 공정을 수행하여 반도체 패턴에 LDD 영역을 형성하고, 제2 감광 패턴을 제거하고, 제2 금속 패턴을 마스크로 하여 3차 이온 주입 공정을 수행하여 반도체 패턴에 GOLDD 영역을 형성하고, 기판 상에 제2 절연막을 형성하고, 제2 절연막 상에 소오스 영역과 드레인 영역과 전기적으로 연결된 소오스 전극과 드레인 전극을 형성한다.

Description

박막 트랜지스터의 제조 방법 및 유기발광 표시장치의 제조 방법{Method of fabricating a thin film transistor and method of fabricating an organic light-emitting display device}
실시예는 박막 트랜지스터의 제조 방법에 관한 것이다.
실시예는 유기발광 표시장치의 제조 방법에 관한 것이다.
정보를 표시하기 위한 표시장치가 널리 개발되고 있다.
표시장치는 액정표시장치, 유기발광 표시장치, 전기영동 표시장치, 전계방출 표시장치, 플라즈마 표시장치를 포함한다.
이 중에서, 유기발광 표시장치는 액정표시장치에 비해, 소비 전력이 낮고, 시야각이 넓으며, 더욱 가볍고, 휘도가 높아, 차세대 표시장치로서 각광받고 있다.
일반적으로 유기발광 표시장치는 제조 공정이 복잡하다. 다시 말해, 유기발광 표시장치를 제조하기 위해 사용되는 마스크 수가 많다.
이와 같이 제조 공정이 복잡해짐에 따라, 제조 시간이 길어지고 제조 비용이 증가되며 생산 수율이 저하되는 문제가 있다.
실시예는 마스크 수를 최소화하여 구조를 단순화한 박막 트랜지스터의 제조 방법 및 유기발광 표시장치의 제조 방법을 제공한다.
실시예는 마스크 수를 최소화하여 제조 시간을 줄이고 제조 비용을 절감하며 생산 효율을 향상시키는 박막 트랜지스터의 제조 방법 및 유기발광 표시장치의 제조 방법을 제공한다.
실시예에 따르면, 박막 트랜지스터의 제조 방법은, 기판 상에 결정화 공정에 의해 결정화된 반도체 패턴을 형성하는 단계; 상기 반도체 패턴 상에 제1 절연막, 도전막 및 금속막을 형성하는 단계; 상기 금속막 상에 상기 반도체 패턴보다 작은 폭을 갖는 제1 감광 패턴을 형성하는 단계; 상기 제1 감광 패턴을 마스크로 하여 상기 금속막과 상기 도전막을 식각하여 제1 금속 패턴과 도전 패턴을 형성하는 단계; 상기 제1 감광 패턴을 마스크로 하여 1차 이온 주입 공정을 수행하여 상기 반도체 패턴에 소오스 영역 및 드레인 영역을 형성하는 단계; 애싱 공정을 수행하여 상기 제1 감광 패턴보다 작은 폭을 갖는 제2 감광 패턴을 형성하는 단계; 상기 제2 감광 패턴을 마스크로 하여 상기 제1 금속 패턴을 식각하여 상기 제2 감광 패턴보다 작은 폭을 갖는 제2 금속 패턴을 형성하는 단계- 상기 도전 패턴과 상기 제2 금속 패턴에 의해 게이트 전극이 형성됨; 상기 제2 감광 패턴을 마스크로 하여 2차 이온 주입 공정을 수행하여 상기 반도체 패턴에 LDD 영역을 형성하는 단계; 상기 제2 감광 패턴을 제거하는 단계; 상기 제2 금속 패턴을 마스크로 하여 3차 이온 주입 공정을 수행하여 상기 반도체 패턴에 GOLDD 영역을 형성하는 단계; 상기 게이트 전극 상에 제2 절연막을 형성하는 단계; 및 상기 제2 절연막 상에 상기 소오스 영역과 상기 드레인 영역과 전기적으로 연결된 소오스 전극과 드레인 전극을 형성하는 단계를 포함한다.
실시예에 따르면, 박막 트랜지스터의 제조 방법은, 기판 상에 결정화 공정에 의해 결정화된 반도체 패턴을 형성하는 단계; 상기 반도체 패턴 상에 제1 절연막, 도전막 및 금속막을 형성하는 단계; 상기 금속막 상에 상기 반도체 패턴보다 작은 폭을 갖는 제1 감광 패턴을 형성하는 단계; 상기 제1 감광 패턴을 마스크로 하여 상기 금속막과 상기 도전막을 식각하여 제1 금속 패턴과 도전 패턴을 형성하는 단계; 상기 제1 감광 패턴을 마스크로 하여 1차 이온 주입 공정을 수행하여 상기 반도체 패턴에 소오스 영역 및 드레인 영역을 형성하는 단계; 애싱 공정을 수행하여 상기 제1 감광 패턴보다 작은 폭을 갖는 제2 감광 패턴을 형성하는 단계; 상기 제2 감광 패턴을 마스크로 하여 상기 제1 금속 패턴을 식각하여 상기 제2 감광 패턴보다 작은 폭을 갖는 제2 금속 패턴을 형성하는 단계- 상기 도전 패턴과 상기 제2 금속 패턴에 의해 게이트 전극이 형성됨; 상기 제2 감광 패턴을 제거하는 단계; 상기 제2 금속 패턴을 마스크로 하여 2차 이온 주입 공정을 수행하여 상기 반도체 패턴에 LDD 영역과 GOLDD 영역을 형성하는 단계; 상기 게이트 전극 상에 제2 절연막을 형성하는 단계; 상기 제2 절연막 상에 상기 소오스 영역과 상기 드레인 영역과 전기적으로 연결된 소오스 전극과 드레인 전극을 형성하는 단계를 포함한다.
실시예에 따르면, 유기발광 표시장치의 제조 방법은, 기판 상에 결정화 공정에 의해 결정화된 제1 및 제2 반도체 패턴을 형성하는 단계; 상기 제1 및 제2 반도체 패턴 상에 제1 절연막, 도전막 및 금속막을 형성하는 단계; 상기 금속막 상에 상기 반도체 패턴보다 작은 폭을 갖는 제1 감광 패턴과 상기 제2 반도체 패턴에 대응하는 제2 감광 패턴을 형성하는 단계; 상기 제1 및 제2 감광 패턴을 마스크로 하여 상기 금속막과 상기 도전막을 식각하여 제1 및 제2 금속 패턴과 제1 및 제2 도전 패턴을 형성하는 단계; 상기 제1 감광 패턴을 마스크로 하여 1차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 소오스 영역 및 드레인 영역을 형성하는 단계; 애싱 공정을 수행하여 제2 감광 패턴은 제거하고 상기 제1 감광 패턴보다 작은 폭을 갖는 제3 감광 패턴을 형성하는 단계; 상기 제3 감광 패턴을 마스크로 하여 상기 제1 금속 패턴을 식각하여 상기 제3 감광 패턴보다 작은 폭을 갖는 제1 금속 패턴을 형성하고 상기 제2 금속 패턴을 제거하여 상기 제2 도전 패턴으로부터 제2 캐패시턴스 전극을 형성하는 단계- 상기 도전 패턴과 상기 제1 금속 패턴에 의해 게이트 전극이 형성됨; 상기 제3 감광 패턴을 마스크로 하여 2차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 LDD 영역을 형성하는 단계; 상기 제3 감광 패턴을 제거하는 단계; 상기 제2 금속 패턴을 마스크로 하여 3차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 GOLDD 영역을 형성하고 상기 제2 반도체 패턴으로부터 제1 캐패시턴스 전극을 형성하는 단계; 상기 기판의 전 영역 상에 제2 절연막을 형성하는 단계; 상기 제2 절연막 상에 상기 소오스 영역과 상기 드레인 영역과 전기적으로 연결된 소오스 전극과 드레인 전극을 형성하는 단계; 상기 제2 절연막 상에 제3 절연막을 형성하는 단계; 상기 제3 절연막 상에 상기 드레인 전극에 전기적으로 연결된 제1 전극을 형성하는 단계; 상기 제3 절연막 상에 상기 제1 전극이 노출된 개구부를 갖는 뱅크층을 형성하는 단계; 및 상기 제1 전극 상에 유기 발광층 및 제2 전극을 형성하는 단계를 포함한다.
실시예에 따르면, 유기발광 표시장치의 제조 방법은, 기판 상에 결정화 공정에 의해 결정화된 제1 및 제2 반도체 패턴을 형성하는 단계; 상기 제1 및 제2 반도체 패턴 상에 제1 절연막, 도전막 및 금속막을 형성하는 단계; 상기 금속막 상에 상기 반도체 패턴보다 작은 폭을 갖는 제1 감광 패턴과 상기 제2 반도체 패턴에 대응하는 제2 감광 패턴을 형성하는 단계; 상기 제1 및 제2 감광 패턴을 마스크로 하여 상기 금속막과 상기 도전막을 식각하여 제1 및 제2 금속 패턴과 제1 및 제2 도전 패턴을 형성하는 단계; 상기 제1 감광 패턴을 마스크로 하여 1차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 소오스 영역 및 드레인 영역을 형성하는 단계; 애싱 공정을 수행하여 상기 제2 감광 패턴은 제거하고 상기 제1 감광 패턴보다 작은 폭을 갖는 제3 감광 패턴을 형성하는 단계; 상기 제3 감광 패턴을 마스크로 하여 상기 제1 금속 패턴을 식각하여 상기 제3 감광 패턴보다 작은 폭을 갖는 제1 금속 패턴을 형성하고 상기 제2 금속 패턴을 제거하여 상기 제2 도전 패턴으로부터 제2 캐패시턴스 전극을 형성하는 단계- 상기 도전 패턴과 상기 제1 금속 패턴에 의해 게이트 전극이 형성됨; 상기 제3 감광 패턴을 제거하는 단계; 상기 제2 금속 패턴을 마스크로 하여 2차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 LDD 영역과 GOLDD 영역을 형성하고, 상기 제2 반도체 패턴으로부터 제1 캐패시턴스 전극을 형성하는 단계; 상기 게이트 전극 상에 제2 절연막을 형성하는 단계; 상기 제2 절연막 상에 상기 소오스 영역과 상기 드레인 영역과 전기적으로 연결된 소오스 전극과 드레인 전극을 형성하는 단계; 상기 제2 절연막 상에 제3 절연막을 형성하는 단계; 상기 제3 절연막 상에 상기 드레인 전극에 전기적으로 연결된 제1 전극을 형성하는 단계; 상기 제3 절연막 상에 상기 제1 전극이 노출된 개구부를 갖는 뱅크층을 형성하는 단계; 및 상기 제1 전극 상에 상기 제1 전극과 함께 유기발광 소자를 형성하기 위한 유기 발광층 및 제2 전극을 형성하는 단계를 포함하다.
실시예에 따르면, 유기발광 표시장치의 제조 방법은, 기판 상에 결정화 공정에 의해 결정화된 제1 및 제2 반도체 패턴을 형성하는 단계; 상기 제1 및 제2 반도체 패턴 상에 제1 절연막, 도전막 및 금속막을 형성하는 단계; 상기 금속막 상에 상기 반도체 패턴보다 작은 폭을 갖는 제1 감광 패턴과 상기 제2 반도체 패턴에 대응하는 제2 감광 패턴을 형성하는 단계; 상기 제1 및 제2 감광 패턴을 마스크로 하여 상기 금속막과 상기 도전막을 식각하여 제1 및 제2 금속 패턴과 제1 및 제2 도전 패턴을 형성하는 단계; 상기 제1 감광 패턴을 마스크로 하여 1차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 소오스 영역 및 드레인 영역을 형성하는 단계; 애싱 공정을 수행하여 제2 감광 패턴은 제거하고 상기 제1 감광 패턴보다 작은 폭을 갖는 제3 감광 패턴을 형성하는 단계; 상기 제3 감광 패턴을 마스크로 하여 상기 제1 금속 패턴을 식각하여 상기 제3 감광 패턴보다 작은 폭을 갖는 제1 금속 패턴을 형성하고 상기 제2 금속 패턴을 제거하여 상기 제2 도전 패턴으로부터 제2 캐패시턴스 전극을 형성하는 단계- 상기 도전 패턴과 상기 제1 금속 패턴에 의해 게이트 전극이 형성됨; 상기 제3 감광 패턴을 마스크로 하여 2차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 LDD 영역을 형성하는 단계; 상기 제3 감광 패턴을 제거하는 단계; 상기 제2 금속 패턴을 마스크로 하여 3차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 GOLDD 영역을 형성하고 상기 제2 반도체 패턴으로부터 제1 캐패시턴스 전극을 형성하는 단계; 상기 기판의 전 영역 상에 제2 절연막을 형성하는 단계; 상기 제2 절연막 상에 상기 소오스 영역과 상기 드레인 영역과 전기적으로 연결된 소오스 전극과 드레인 전극을 형성하는 단계; 상기 제2 절연막 상에 도전막을 형성하고 패터닝하여 상기 드레인 전극에 전기적으로 연결된 제1 전극을 형성하는 단계; 상기 제2 절연막 상에 상기 제1 전극이 노출된 개구부를 갖는 뱅크층을 형성하는 단계; 상기 제1 전극 상에 상기 제1 전극과 함께 유기발광 소자를 형성하기 위한 유기 발광층 및 제2 전극을 형성하는 단계를 포함한다.
실시예에 따르면, 유기발광 표시장치의 제조 방법은, 제1 내지 제3 영역을 갖는 기판 상에 결정화 공정에 의해 결정화된 제1 및 제2 반도체 패턴을 형성하는 단계; 상기 제1 및 제2 반도체 패턴 상에 제1 절연막, 도전막 및 금속막을 형성하는 단계; 상기 기판의 제1 영역 상에 상기 반도체 패턴보다 작은 폭을 갖는 제1 감광 패턴, 상기 기판의 제2 영역 상에 상기 제2 반도체 패턴에 대응하는 제2 감광 패턴 및 상기 기판의 제3 영역 상에 제3 감광 패턴을 형성하는 단계; 상기 제1 내지 제3 감광 패턴을 마스크로 하여 상기 금속막과 상기 도전막을 식각하여 제1 내지 제3 금속 패턴과 제1 내지 제3 도전 패턴을 형성하는 단계; 상기 제1 감광 패턴을 마스크로 하여 1차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 소오스 영역 및 드레인 영역을 형성하는 단계; 애싱 공정을 수행하여 상기 제2 및 제3 감광 패턴은 제거하고 상기 제1 감광 패턴보다 작은 폭을 갖는 제4 감광 패턴을 형성하는 단계; 상기 제4 감광 패턴을 마스크로 하여 상기 제1 금속 패턴을 식각하여 상기 제4 감광 패턴보다 작은 폭을 갖는 제1 금속 패턴을 형성하고 상기 제2 금속 패턴을 제거하여 상기 제2 도전 패턴으로부터 제2 캐패시턴스 전극을 형성하며 상기 제3 금속 패턴을 제거하여 상기 제3 도전 패턴으로붙 제1 전극을 형성하는 단계- 상기 도전 패턴과 상기 제1 금속 패턴에 의해 게이트 전극이 형성됨; 상기 제3 감광 패턴을 제거하는 단계; 상기 제2 금속 패턴을 마스크로 하여 2차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 LDD 영역과 GOLDD 영역을 형성하고 상기 제2 반도체 패턴으로부터 제1 캐패시턴스 전극을 형성하는 단계; 상기 기판 상에 제2 절연막을 형성하고 상기 제1 기판이 노출된 제1 개구부를 형성하는 단계; 상기 제2 절연막 상에 상기 소오스 영역과 전기적으로 연결된 소오스 전극과 상기 소오스 영역과 상기 제1 전극에 전기적으로 연결된 드레인 전극을 형성하는 단계; 상기 제2 절연막 상에 상기 제1 전극이 노출된 제2 개구부를 갖는 뱅크층을 형성하는 단계; 및 상기 제1 전극 상에 상기 제1 전극과 함께 유기발광 소자를 형성하기 위한 유기 발광층 및 제2 전극을 형성하는 단계를 포함한다.
실시예에 따르면, 유기발광 표시장치의 제조 방법은, 제1 내지 제3 영역을 갖는 기판 상에 결정화 공정에 의해 결정화된 제1 및 제2 반도체 패턴을 형성하는 단계; 상기 제1 및 제2 반도체 패턴 상에 제1 절연막, 도전막 및 금속막을 형성하는 단계; 상기 기판의 제1 영역 상에 상기 반도체 패턴보다 작은 폭을 갖는 제1 감광 패턴, 상기 기판의 제2 영역 상에 상기 제2 반도체 패턴에 대응하는 제2 감광 패턴 및 상기 기판의 제3 영역 상에 제3 감광 패턴을 형성하는 단계; 상기 제1 내지 제3 감광 패턴을 마스크로 하여 상기 금속막과 상기 도전막을 식각하여 제1 내지 제3 금속 패턴과 제1 내지 제3 도전 패턴을 형성하는 단계; 상기 제1 감광 패턴을 마스크로 하여 1차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 소오스 영역 및 드레인 영역을 형성하는 단계; 애싱 공정을 수행하여 상기 제2 감광 패턴은 제거하고 상기 제1 감광 패턴보다 작은 폭을 갖는 제4 감광 패턴과 상기 제3 감광 패턴으로부터 제5 감광 패턴을 형성하는 단계; 상기 제4 감광 패턴을 마스크로 하여 상기 제1 금속 패턴을 식각하여 상기 제4 감광 패턴보다 작은 폭을 갖는 제1 금속 패턴을 형성하고 상기 제2 금속 패턴을 제거하여 상기 제2 도전 패턴으로부터 제2 캐패시턴스 전극을 형성하는 단계- 상기 도전 패턴과 상기 제1 금속 패턴에 의해 게이트 전극이 형성됨; 상기 제3 감광 패턴을 제거하는 단계; 상기 제2 금속 패턴을 마스크로 하여 2차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 LDD 영역과 GOLDD 영역을 형성하고 상기 제2 반도체 패턴으로부터 제1 캐패시턴스 전극을 형성하는 단계; 상기 기판 상에 제2 절연막을 형성하고 상기 제3 금속 패턴이 노출된 제1 개구부를 형성하는 단계; 상기 제2 절연막 상에 금속막을 형성하고 상기 금속막과 상기 제3 금속 패턴을 패터닝하여 소오스 전극, 드레인 전극, 연결 전극 및 제1 전극을 형성하는 단계; 상기 제2 절연막 상에 상기 제1 전극이 노출된 제2 개구부를 갖는 뱅크층을 형성하는 단계; 및 상기 제1 전극 상에 상기 제1 전극과 함께 유기발광 소자를 형성하기 위한 유기 발광층 및 제2 전극을 형성하는 단계를 포함한다.
실시예는 전기적인 특성도 향상시키면서, 마스크 수를 최소화하여 제조 시간을 줄이고 제조 비용을 절감하며 생산 효율을 향상시킬 수 있다.
도 1a 내지 도 1n은 제1 실시예에 따른 상부 발광식 유기발광 표시장치의 제조 방법을 설명하는 단면도이다.
도 2a 내지 도 2m은 제2 실시예에 따른 상부 발광식 유기발광 표시장치의 제조 방법을 설명하는 단면도이다.
도 3a 내지 도 3m은 제3 실시예에 따른 하부 발광식 유기발광 표시장치의 제조 방법을 설명하는 단면도이다.
도 4a 내지 도 4i는 제4 실시예에 따른 하부 발광식 유기발광 표시장치의 제조 방법을 설명하는 단면도이다.
도 5a 내지 도 5i는 제5 실시예에 따른 하부 발광식 유기발광 표시장치의 제조 방법을 설명하는 단면도이다.
도 6a 및 도 6b는 종래와 실시예의 전류 및 전압 특성을 비교한 도면이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
제1 실시예 및 제2 실시예는 광이 기판의 상부 방향으로 발광하는 상부 발광식 유기발광 표시장치를 개시한다.
상부 발광식 유기발광 표시장치는 예컨대 비교적 작은 사이즈에 적용될 수 있다. 이와 같이 사이즈가 작은 유기발광 표시장치는 기판 상에 배치된 박막 트랜지스터와 유기발광 소자가 중첩되도록 형성될 수 있다, 이러한 경우, 유기발광 소자에서 발광된 광이 박막 트랜지스터에 의해 기판의 하부 방향으로 발광될 수 없기 때문에, 광이 기판의 상부 방향으로 발광되도록 하기 위한 구조를 갖게 된다.
하지만, 상부 발광식 유기발광 표시장치는 예컨대 비교적 큰 사이즈에도 적용될 수 있다.
제3 내지 제5 실시예는 광이 기판의 하부 방햐응로 발광하는 하부 발광식 유기발광 표시장치를 개시한다.
하부 발광식 유기발광 표시장치는 예컨대 비교적 큰 사이즈에 적용될 수 있다. 이와 같이 사이즈가 큰 유기발광 표시장치는 기판 상에 배치된 박막 트랜지스터와 유기발광 소자가 중첩되지 않게 형성될 수 있다.
하지만, 하부 발광식 유기발광 표시장치는 예컨 비교적 작은 사이즈에도 적용될 수 있다.
구조적으로 상부 발광식 유기발광 표시장치와 하부 발광식 유기발광 표시장치의 가장 큰 차이점은 박막트랜지스터에 기인한 스텝 커버리지(step coverage)를 보상하기 위해 상면이 평평한 절연막의 존재 여부이다. 즉, 상부 발광식 유기발광 표시장치는 이 절연막이 추가되지만, 하부 발광식 유기발광 표시장치는 이 절연막이 추가되지 않는다.
하지만, 상부 발광식 유기발광 표시장치와 하부 발광식 유기발광 표시장치 모두 다른 구성 요소들이 필요에 따라 선택적으로 가감될 수 있다.
도 1a 내지 도 1n은 제1 실시예에 따른 상부 발광식 유기발광 표시장치의 제조 방법을 설명하는 단면도이다.
도 1a에 도시한 바와 같이, 기판(1) 상에 버퍼층(3)이 형성되고, 상기 버퍼층(3) 상에 비정질 구조를 갖는 반도체막(5)이 형성될 수 있다.
상기 반도체막(5)은 열처리에 의해 결정화될 수 있다.
상기 기판(1)은 유리 재질, 플라스틱 재질, 금속 재질, 반도체 재질 및 세라믹 재질로 이루어지는 그룹으로부터 선택된 하나를 포함하지만, 이에 대해서는 한정하지 않는다.
상기 버퍼층(3)은 상기 반도체막(5)이 상기 기판(1) 상에 용이하게 형성되도록 하는 한편, 상기 반도체막(5)을 보호하기 위해 형성될 수 있다.
상기 버퍼층(3)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막의 단일층 또는 다중층을 포함할 수 있다.
상기 비정질 구조를 갖는 반도체막(5)은 예컨대, 비정질 실리콘 재질을 포함할 수 있다.
상기 반도체막(5)은 예컨대, 스퍼터링, LPCVD 또는 플라즈마 CVD에 의해 형성되지만, 이에 대해서는 한정하지 않는다.
상기 반도체막(5)은 열처리 즉, 레이저 조사에 의해 결정화될 수 있다. 상기 결정화된 반도체막(5)은 예컨대 폴리실리콘 특성을 가질 수 있다. 따라서, 폴리실리콘은 비정질 실리콘에 비해 전자의 이동도를 향상시킬 수 있다. 따라서, 이러한 폴리실리콘 특성을 갖는 반도체막(5)을 포함한 박막트랜지스터는 고속 스위칭이 가능한 트랜지스터로 사용될 수 있다.
상기 결정화된 반도체막(5) 상에 감광막이 도포된 후, 상기 감광막을 노광하여 감광 패턴(7)이 형성될 수 있다.
상기 감광막은 광이 조사된 영역이 제거되는 포지티브 감광막(positive photoresist)이거나 광이 조사되지 않은 영역이 제거되는 네거티브 감광막(negative photoresist)일 수 있다.
도 1b에 도시한 바와 같이, 상기 감광 패턴(7)을 마스크로 하여 식각 공정이 수행되어 제1 및 제2 반도체 패턴(51, 5b)이 형성될 수 있다.
상기 제1 반도체 패턴(5a)은 이후에 형성될 박막트랜지스터의 반도체 패턴으로 형성되고, 상기 제2 반도체 패턴(5b)은 이후에 제1 캐패시턴스 전극으로 형성될 수 있다.
도 1c에 도시한 바와 같이, 상기 기판(1)의 전 영역 상에 제1 절연막(11)이 형성될 수 있다.
상기 제1 절연막(11)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막의 단일층 또는 다중층을 포함하지만, 이에 대해서는 한정하지 않는다.
상기 제1 절연막(11) 상에 도전막(13)과 금속막(15)이 순차적으로 형성되고, 상기 금속막(15) 상에 감광막(17)이 형성되며, 상기 감광막(17) 상에 하프톤 마스크(100)가 배치될 수 있다.
상기 도전막(13)은 투명한 도전 물질로 형성될 수 있다. 예컨대, 상기 투명한 도전 물질로는 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx 및 RuOx/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 단층 또는 다층이 사용되지만, 이에 대해 한정하지는 않는다.
상기 도전막(13)은 광이 투과되며 또한 도펀트가 투과될 수 있다.
상기 금속막(15)은 불투명 도전 물질 또는 금속 물질로 형성될 수 있다. 예컨대, 상기 불투명 도전 물질로는 Au, Al, Ag, Ti, Cu, Ni, Pt, Mo, W, Ta 및 Cr로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 단층 또는 다층이 사용될 수 있으나, 이에 대해 한정하지는 않는다.
예컨대, 상기 금속막(15)은 Mo/Al/Mo의 3층 구조를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 금속막(15)은 광이 투과되지 못하며 또한 도펀트도 투과되지 못한다. 따라서, 상기 금속막(15)은 이중 주입을 위한 도핑 공정시 도펀트의 투과를 차단시키기 위한 마스크로서의 역할을 할 수 있다.
상기 감광막(17)은 앞서 설명한 바와 같이, 포지티브 감광막이거나 네거티브 감광막일 수 있다.
상기 하프톤 마스크(100)는 투과 영역(110), 반투과 영역(120) 및 차단 영역(130)을 포함할 수 있다. 상기 투과 영역(110)은 광이 투과되는 영역이고, 상기 반투과 영역(120)은 광의 부분적으로 투과되어 광량이 상기 투과 영역(110)에 비해 상대적으로 감소되는 영역이며, 상기 차단 영역(130)은 광이 차단되는 영역일 수 있다.
상기 하프톤 마스크(100)를 대상으로 광을 조사하는 노광 공정이 수행될 수 있다.
이러한 경우, 상기 하프톤 마스크(100)의 투과 영역(110)과 반투과 영역(120)을 투과한 광이 상기 감광막(17)에 조사될 수 있지만, 상기 하프톤 마스크(100)의 차단 영역(130)에 입사된 광은 상기 차단 영역(130)에 의해 상기 감광막(17)으로 조사되지 않는다.
아울러, 상기 투과 영역(110)을 통과한 광량이 상기 반투과 영역(120)을 통과한 광량은 상이하다. 즉, 상기 투과 영역(110)을 통과한 광량이 상기 반투과 영역(120)을 통과한 광량보다 상대적으로 많게 된다. 따라서, 상기 투과 영역(110)을 통과한 광량이 조사된 감광막(17)과 상기 반투과 영역(120)을 통과한 광량이 조사된 감광막(17)의 경화 정도가 다르게 된다. 다시 말해, 상기 투과 영역(110)을 통과한 광량이 조사된 감광막(17)은 전체 두께가 모두 경화되는데 반해, 상기 반투과 영역(120)을 통과한 광량이 조사된 감광막(17)은 전체 두께가 경화되지 않고 상기 감광막(17)의 상면으로부터 소정 깊이, 예컨대 상기 감광막(17)의 전체 두께의 반까지 경화될 수 있다.
도 1d에 도시한 바와 같이, 상기 감광막(17)이 포지티브 감광막인 경우, 현상 공정에 의해 상기 차단 영역(130)에 대응한 감광막(17)은 전혀 제거되지 않고 그대로 남게 되어 제1 감광 패턴(17a)이 될 수 있다.
상기 투과 영역(110)에 대응한 감광막(17)은 모두 제거되는데 반해, 상기 반투과 영역(120)에 대응한 감광막(17)은 예컨대 감광막(17)의 두께의 반이 제거되고 나머지 반은 제거되지 않고 남게 되어 제2 감광 패턴(17b)이 될 수 있다.
도 1e에 도시한 바와 같이, 상기 제1 및 제2 감광 패턴(17a, 17b)을 마스크로 하여 식각 공정이 수행될 수 있다.
즉, 먼저 상기 금속막(15)이 선택적으로 제거된 다음, 상기 금속막(15) 아래의 상기 도전막(13)이 선택적으로 제거될 수 있다.
상기 금속막(15)과 상기 도전막(13)은 상기 제1 및 제2 감광 패턴(17a, 17b) 각각의 폭보다 작게 되도록 과식각(overetch)될 수 있다.
이에 따라, 상기 제1 반도체 패턴(5a)에 대응하는 상기 제1 절연막(11) 상에 제1 도전 패턴(13a)과 제1 금속 패턴(15a)이 형성되고, 상기 제2 반도체 패턴(5b)에 대응하는 제1 절연막(11) 상에 제2 도전 패턴(13b)과 제2 금속 패턴(15b)이 형성될 수 있다.
상기 제1 도전 패턴(13a)과 상기 제1 금속 패턴(15a)은 상기 제1 감광 패턴(17a)보다 작은 폭을 가질 수 있다.
상기 금속막(13)과 상기 도전막(15)이 동일한 제1 감광 패턴(17a)을 마스크로 사용하여 식각됨에 따라, 상기 제1 도전 패턴(13a)과 상기 제1 금속 패턴(15a)이 동일 사이즈 또는 폭을 가질 수 있다. 상기 금속막(13)과 상기 도전막(15)이 동일한 제2 감광 패턴(17b)을 마스크로 사용하여 식각됨에 따라, 상기 제2 도전 패턴(13b)과 상기 제2 금속 패턴(15b)이 동일 사이즈 또는 폭을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 감광 패턴(17a)은 상기 제1 반도체 패턴(5a)보다 작은 사이즈 또는 폭을 가질 수 있다. 다시 말해, 상기 제1 감광 패턴(17a)은 상기 제1 반도체 패턴(5a)의 중심 영역 상에 형성되므로, 상기 제1 반도체 패턴(5a)의 에지 영영 상에는 상기 제1 감광 패턴(17a)이 형성되지 않게 된다. 상기 제2 감광 패턴(17b)은 상기 제2 반도체 패턴(5b)과 동일 사이즈 또는 폭을 갖거나 상기 제2 반도체 패턴(5b)보다 큰 사이즈 또는 폭을 가질 수 있다.
이에 따라, 이후 도핑 공정시, 이온 도펀트가 상기 제1 감광 패턴(17a)에 의해 차단되어 이온 도펀트가 상기 제2 반도체 패턴(5b)으로 주입되지 않게 된다.
상기 제1 감광 패턴(17a)은 상기 제1 반도체 패턴(5a)보다 작은 사이즈 또는 폭을 가짐에 따라, 상기 이온 도펀트가 상기 제1 감광 패턴(17a)에 대응하는 상기 제1 반도체 패턴(5a)의 중심 영역으로는 주입되지 않지만, 상기 제1 감광 패턴(17a)이 형성되지 않은 상기 제1 반도체 패턴(5a)의 에지 영역으로는 주입되게 된다.
도 1f에 도시한 바와 같이, 상기 제1 및 제2 감광 패턴(17a, 17b)을 마스크로 하여 1차적으로 이온 주입 공정이 수행될 수 있다.
상기 제1 감광 패턴(17a)이 상기 제1 반도체 패턴(5a)보다 작은 사이즈 또는 폭을 가짐에 따라, 상기 제1 감광 패턴(17a)이 형성되지 않은 상기 제1 반도체 패턴(5a)의 에지 영역, 다시 말해 상기 제1 반도체 패턴(5a)의 폭과 제1 감광 패턴(17a)의 폭 사이의 간격에 대응하는 상기 제1 반도체 패턴(5a)으로 이온 도펀트가 주입되어, 이온 도펀트를 포함하는 소오스 영역(21a)과 드레인 영역(21b)이 형성될 수 있다.
상기 제2 감광 패턴(17b)은 적어도 상기 제2 반도체 패턴(5b)을 커버하므로, 상기 제2 감광 패턴(17b)에 의해 이온 도펀트가 차단되어, 상기 제2 감광 패턴(17b)에 대응하는 상기 제2 반도체 패턴(5b)으로는 이온 도펀트가 주입되지 않게 된다.
도 1g에 도시한 바와 같이, 상기 제1 및 제2 감광 패턴(17a, 17b)을 대상으로 애싱 공정(ashing process)가 수행될 수 있다.
이러한 애싱 공정에 의해 상기 제1 및 제2 감광 패턴(17a, 17b)은 두께나 폭이 감소되게 된다. 이러한 애싱 공정은 상기 제2 감광 패턴(17b)이 모두 제거될 때까지 수행될 수 있다.
상기 제1 감광 패턴(17a)은 상기 제2 감광 패턴(17b)에 비해 두께나 폭이 모두 크므로, 상기 제2 감광 패턴(17b)이 제거될 때, 상기 제1 감광 패턴(17a)은 두께와 폭이 감소된 제3 감광 패턴(17c)으로 형성될 수 있다.
상기 제3 감광 패턴(17c)은 상기 제1 감광 패턴(17a)보다 작은 폭을 가짐에 주목할 필요가 있다. 이에 따라, 상기 제1 감광 패턴(17a)의 폭과 상기 제3 감광 패턴(17c)의 폭 사이의 간격에 대응하는 상기 제1 반도체 패턴(5a)으로 이온 주입이 가능하게 된다.
상기 제3 감광 패턴(17c)은 상기 제1 도전 패턴(13a)과 동일한 폭 또는 사이즈를 가질 수 있다.
상기 제3 감광 패턴(17c)의 폭은 상기 제1 도전 패턴(13a)의 폭과 동일하므로, 상기 제1 감광 패턴(17a)의 폭과 상기 제1 도전 패턴(13a)의 폭 사이의 간격에 대응하는 상기 제1 반도체 패턴(5a)으로 이온 주입이 가능하게 된다.
상기 제3 감광 패턴(17c)을 마스크로 하여 식각 공정이 수행될 수 있다. 즉, 상기 제1 금속 패턴(15a)의 에지 영역이 제거되는 과식각(overetch)이 수행될 수 있다. 이에 따라, 상기 제1 금속 패턴(15a)은 상기 제1 도전 패턴(13a)보다 작은 폭 또는 사이즈를 가질 수 있다. 다시 말해, 상기 제1 도전 패턴(13a)의 에지 영역 상에는 상기 제1 금속 패턴(15a)이 형성되지 않게 된다.
상기 과식각된 제1 금속 패턴(15a)과 상기 제1 도전 패턴(13a)은 게이트 전극(33)이 될 수 있다.
상기 식각 공정에 의해 상기 제2 도전 패턴(13b) 상의 상기 제2 금속 패턴(15b)이 제거되어, 상기 제2 도전 패턴(13b)만이 남게 된다. 상기 제2 도전 패턴(13b)은 제2 캐패시턴스 전극(23)이 될 수 있다.
도 1h에 도시한 바와 같이, 상기 제3 감광 패턴(17c)을 마스크로 하여 2차적으로 이온 주입 공정이 수행될 수 있다.
이온 도펀트는 상기 제1 감광 패턴(17a)의 폭과 상기 제1 도전 패턴(13a)의 폭 사이의 간격에 대응하는 상기 제1 반도체 패턴(5a)으로 주입될 수 있다. 따라서, 상기 제1 감광 패턴(17a)의 폭과 상기 제1 도전 패턴(13a)의 폭 사이의 간격에 대응하는 상기 제1 반도체 패턴(5a)은 LDD(Lightly Doped Drain) 영역(27a, 27b)이 될 수 있다.
LDD 영역(27a, 27b)은 박막 트랜지스터의 전기적인 특성을 향상시킬 수 있다. 예컨대, 상기 LDD 영역(27a, 27b)은 박막 트랜지스터의 오프 전류 특성을 향상시킬 수 있지만, 이에 한정하지 않는다.
이온 도펀트는 상기 소오스 영역(21a)과 상기 드레인 영역(21b)으로 주입될 수 있다.
이와 동시에, 이온 도펀트는 상기 제2 캐패시턴스 전극(23)을 통과하여 상기 제2 캐패시턴스 전극(23)의 아래에 있는 제2 반도체 패턴(5b)으로 주입될 수 있다. 따라서, 이온 도펀트를 포함하는 제2 반도체 패턴(5b)은 제1 캐패시턴스 전극(25)이 될 수 있다.
따라서, 상기 제1 및 제2 캐패시턴스 전극(25, 23)은 이들 사이의 제1 절연막(11)과 함께 캐패시터가 형성될 수 있다.
제1 실시예는 LDD 영역(27a, 27b)과 제1 캐패시턴스 전극(25)이 동시에 형성될 수 있으므로, LDD 영역(27a, 27b)과 제1 캐패시턴스 전극(25)이 개별적으로 형성되는 것에 비해 마스크 수가 줄어들 수 있다.
도 1i에 도시한 바와 같이, 스트립 공정에 의해 상기 제3 감광 패턴(17c)이 제거될 수 있다.
이어서, 상기 제1 금속 패턴(15a)을 마스크로 하여 3차적으로 이온 주입 공정이 수행될 수 있다.
이온 도펀트는 상기 소오스 영역(21a), 상기 드레인 영역(21b), 상기 LDD 영역(27a, 27b) 및 상기 제1 캐패시턴스 전극(25)으로 주입될 수 있다.
아울러, 이온 도펀트는 상기 제1 도전 패턴(5a)의 폭과 상기 제1 금속 패턴(15a)의 폭 사이의 간격에 대응하는 상기 제1 반도체 패턴(5a)으로 주입되어, GOLDD(Gate Overlap LDD) 영역(29a, 29b)이 될 수 있다. 이온 도펀트는 제1 도전 패턴(5a)의 에지 영역을 통과한 다음 상기 제1 반도체 패턴(5a)으로 주입될 수 있다.
GOLDD 영역(29a, 29b)은 박막 트랜지스터의 전기적인 특성을 향상시킬 수 있다. 예컨대, 상기 GOLDD 영역(29a, 29b)은 박막 트랜지스터의 오프 전류 특성을 더욱 더 향상시킬 수 있지만, 이에 한정하지 않는다.
제1 실시예는 LDD 영역(27a, 27b)과 GOLDD 영역(29a, 29b)이 형성됨으로써, 박막 트랜지스터의 전기적인 특성이 향상될 수 있다.
한편, 상기 제1 금속 패턴(15a)에 의해 이온 도펀트는 차단되므로, 상기 제1 금속 패턴(15a)에 대응하는 상기 제1 반도체 패턴(5a)에는 어떠한 이온 주입도 수행될 수 없다. 이와 같이 어떠한 이온 주입도 없는 제1 반도체 패턴(5a)은 활성 영역(31)이 될 수 있다.
따라서, 활성 영역(31), GOLDD 영역(29a, 29b), LDD 영역(27a, 27b), 소오스 영역(21a) 및 드레인 영역(21b)을 포함하는 반도체 패턴이 형성될 수 있다.
상기 활성 영역(31)과 상기 소오스 영역(21a) 사이에 GOLDD 영역(29a)과 LDD 영역(27a)이 형성되며, 상기 활성 영역(31)과 상기 드레인 영역(21b) 사이에 GOLDD 영역(29b)과 LDD 영역(27b)이 형성될 수 있다.
다시 말해, 상기 활성 영역(31)의 양측으로 순차적으로 GOLDD 영역(29a, 29b), LDD 영역(27a, 27b) 및 소오스 영역(21a) 또는 드레인 영역(21b)이 형성될 수 있다.
도핑 농도는 GOLDD 영역(29a, 29b), LDD 영역(27a, 27b) 및 소오스/드레인 영역(21a, 21b)의 순서로 커질 수 있다.
상기 반도체 패턴의 중심 영역에 활성 영역(31)이 위치되고, 상기 반도체 패턴의 에지 영역에 소오스 영역(21a)과 드레인 영역(21b)이 위치되며, 상기 중심 영역과 에지 영역 사이에 GOLDD 영역(29a, 29b)과 LDD 영역(27a, 27b)이 위치될 수 있다.
제1 실시예는 제1 내지 제3차적으로 수행된 이온 주입에 의해, 활성 영역(31), GOLDD 영역(29a, 29b), LDD 영역(27a, 27b), 소오스 영역(21a) 및 드레인 영역(21b)을 포함하는 반도체 패턴이 형성될 수 있다.
도 1j에 도시한 바와 같이, 상기 게이트 전극(33), 상기 제2 캐패시턴스 전극(23) 및 상기 제1 절연막(11) 상에 제2 절연막(35)이 형성되고, 상기 제2 절연막(35)에 제1 및 제2 콘택홀(37, 39) 또는 비어 홀이 형성될 수 있다.
상기 제1 콘택홀(37)에 의해 상기 소오스 영역(21a)이 노출되고, 상기 제2 콘택홀(39)에 의해 상기 드레인 영역(21b)이 노출될 수 있다.
상기 제2 절연막(35)은 무기 절연 물질이나 유기 절연 물질일수 있다.
상기 무기 절연 물질로는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막의 단일층 또는 다중층이 사용되지만, 이에 대해서는 한정하지 않는다.
상기 유기 절연 물질로는 폴리이미드(polyimide) 또는 포토 아크릴(photo acryl)계 물질이 사용되지만, 이에 대해서는 한정하지 않는다.
도 1k에 도시한 바와 같이, 상기 제1 콘택홀(37)과 그 주변에 소오스 전극(41)이 형성되고, 상기 제2 콘택홀(39)과 그 주변에 드레인 전극(43)이 형성될 수 있다. 상기 소오스 전극(41)은 상기 제1 콘택홀(37)을 통해 상기 반도체 패턴의 소오스 영역(21a)에 전기적으로 연결되고, 상기 드레인 전극(43)은 상기 제2 콘택홀(39)을 통해 상기 반도체 패턴의 드레인 영역(21b)에 전기적으로 연결될 수 있다.
상기 소오스 전극(41)과 상기 드레인 전극(43)은 금속 물질로 형성될 수 있다. 상기 금속 물질로는 Au, Al, Ag, Ti, Cu, Ni, Pt, Mo, W, Ta 및 Cr로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 단층 또는 다층이 사용될 수 있으나, 이에 대해 한정하지는 않는다.
상기 반도체 패턴, 상기 게이트 전극(33), 상기 소오스 전극(41) 및 상기 드레인 전극(43)에 의해 박막 트랜지스터가 형성될 수 있다.
상기 박막 트랜지스터는 유기발광 표시장치에서 스위칭 트랜지스터, 구동 트랜지스터 또는 센싱 트랜지스터로 사용될 수 있다. 상기 센싱 트랜지스터는 구동 트랜지스터의 문턱 전압을 보상하여 주기 위해 사용될 수 있다.
유기발광 표시장치에는 다수의 화소 영역이 정의될 수 있고, 각 화소 영역에는 다수의 박막트랜지스터, 유기발광 소자 및 캐패시터가 형성될 수 있다.
도 1l에 도시한 바와 같이, 상기 소오스 전극(41), 상기 드레인 전극(43) 및 상기 제2 절연막(35) 상에 제3 절연막(45)이 형성되고, 상기 제3 절연막(45)에 제3 콘택홀(47) 또는 비어 홀이 형성될 수 있다.
상기 제3 콘택홀(47)에 의해 상기 드레인 전극(43)이 노출될 수 있다.
상기 제3 절연막(45)은 상기 제2 절연막(35)과 동일하거나 또는 유사하게 무기 절연 물질이나 유기 절연 물질일수 있다.
상기 무기 절연 물질로는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막의 단일층 또는 다중층이 사용되지만, 이에 대해서는 한정하지 않는다.
상기 유기 절연 물질로는 폴리이미드(polyimide) 또는 포토 아크릴(photo acryl)계 물질이 사용되지만, 이에 대해서는 한정하지 않는다.
상기 제3 절연막(45)은 그 상면이 평평한 면을 갖기 위해 비교적 두꺼운 두께로 형성되어야 한다.
유기 절연 물질이 무기 절연 물질보다 두꺼운 두께를 용이하게 형성할 수 있으므로, 상기 제3 절연막(45)은 유기 절연 물질이 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예는 이후에 형성될 유기발광 소자와 박막 트랜지스터가 중첩되어 박막 트랜지스터의 스텝 커버리지가 그대로 유기발광 소자에 반영되는 것을 차단하기 위해, 박막 트랜지스터 상에 상면이 평평한 제3 절연막(45)이 추가될 수 있다. 따라서, 상기 제3 절연막(45) 상에 형성된 유기발광 소자는 박막트랜지스터의 스텝 커버리지에 영향을 받지 않게 된다.
도 1m에 도시한 바와 같이, 상기 제3 콘택홀(47)과 그 주변에 제1 전극(49)이 형성될 수 있다.
제1 실시예가 상부 발광식 유기발광 표시장치이므로, 제1 전극(49) 상에 이후에 형성될 유기 발광층에서 발생된 광을 상부 방향으로 반사시키기 위해 상기 제1 전극(49)은 반사 도전 또는 금속 물질일 수 있다. 예컨대 상기 반사 도전 물질은 Al, Ni, Ag, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 Hf로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 단층 또는 다층이 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
다른 실시예로서, 상기 제1 전극(49)은 투명한 도전 물질로 형성되고, 상기 제1 전극(49)의 위 또는 아래에 반사 도전 물질을 포함하는 반사층이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
도 1n에 도시한 바와 같이, 상기 제3 절연막(45) 상에 제4 절연막이 형성될 수 있다.
아울러, 상기 제4 절연막은 하프톤 마스크에 의한 노광 공정을 수행함으로써, 개구부, 뱅크층(51) 및 스페이서(53)가 동시에 형성될 수 있다.
상기 개구부는 상기 제1 전극(49) 상에 형성될 수 있다. 상기 개구부는 상기 제1 전극(49)이 노출되도록 상기 제4 절연막이 제거되어 형성될 수 있다. 상기 개구부에 의해 화소 영역이 정의될 수 있다.
도 1n에는 개구부가 비교적 작은 사이즈로 도시되고 있지만, 개구부는 화소 영역과 거의 동일하거나 유사한 사이즈를 가질 수 있다.
상기 스페이서(53)는 상기 뱅크층(51)보다 더 두꺼운 두께를 가질 수 있다.
상기 스페이서(53)는 필요에 따라 형성할 수도 있고 형성하지 않을 수도 있다.
예컨대, 상기 기판(1)이 봉지 기판과 실재를 이용하여 합착하는 경우에, 기판(1)과 봉지 기판 사이의 간격을 유지할 필요가 있다. 이러한 경우에 상기 스페이서(53)가 사용될 수 있다. 즉 상기 스페이서(53)에 의해 상기 기판(1)과 상기 봉지 기판 사이의 간격이 유지될 수 있다.
예컨대, 봉지 필름이 상기 기판(1) 상에 형성되는 경우에는 상기 스페이서(53)가 필요하지 않게 된다.
상기 개구부 내의 상기 제1 전극(49) 상에 유기 발광층(55)이 형성되고, 상기 유기발광층(55) 상에 제2 전극(57)이 형성될 수 있다.
제1 전극(49), 유기 발광층(55) 및 제2 전극(57)에 의해 유기발광 소자(59)가 형성될 수 있다.
상기 유기 발광층(55)은 고분자 유기 물질이나 저분자 유기 물질로 형성될 수 있다.
상기 유기 발광층(55)은 다수의 층으로 구성될 수 있다. 예컨대, 상기 유기 발광층(55)은 상기 제1 전극(49) 상에 순차적으로 정공 주입층, 정공 수송층, 발광층, 전자 주입층 및 전자 수송층이 형성될 수 있다. 이러한 구조는 제1 전극(49)으로 정전압이 공급되고, 상기 제2 전극(57)으로 부전압 또는 그라운드(ground) 전압이 공급된다는 가정 하에서 가능하다.
만일 제1 전극(49)으로 부전압이 공급되고, 제2 전극(57)으로 정전압이 공급되는 경우, 앞서 설명한 순서와 반대의 구조를 갖는 유기 발광층(55)이 형성될 수 있다.
상기 제2 전극(57)은 유기 발광층(55)에서 발생된 광이 상부 방향으로 진행되도록 하기 위해 투명한 도전 물질로 형성될 수 있다.
상기 투명한 도전 물질로는 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx 및 RuOx/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 단층 또는 다층이 사용되지만, 이에 대해 한정하지는 않는다.
도 2a 내지 도 2m은 제2 실시예에 따른 상부 발광식 유기발광 표시장치의 제조 방법을 설명하는 단면도이다.
제2 실시예는 제1 실시예와 제조 공정이 유사하다. 즉, 제2 실시예를 설명하는 도 2a 내지 도 2g 및 도 2i 내지 도 2m은 제1 실시예를 설명하는 도 1a 내지 도 1g 및 도 1j 내지 도 1n과 동일하다. 다만, 제2 실시예를 설명하는 도 2h는 제1 실시예에 개시되지 않고 있다.
따라서, 제2 실시예는 주로 도 2h를 중심으로 설명하기로 한다.
도 2a 내지 도 2g 및 도 2i 내지 도 2m에 관한 설명은 앞서 설명한 바와 같이 제1 실시예를 설명하는 도 1a 내지 도 1g 및 도 1j 내지 도 1n에 대한 설명으로부터 용이하게 이해될 수 있을 것이다.
도 2g에 도시한 바와 같이, 애싱 공정에 의해 제1 감광 패턴(17a)보다 작은 폭을 갖고 제1 도전 패턴(13a)과 동일한 폭을 갖는 제3 감광 패턴(17c)이 형성될 수 있다.
이어서, 상기 제3 감광 패턴(17c)을 마스크로 하여 제1 금속 패턴(15a)을 상기 제3 감광 패턴(17c)보다 작은 폭을 갖도록 과식각이 수행될 수 있다. 따라서, 상기 과식각된 제1 금속 패턴(15a)과 상기 제1 도전 패턴(13a)에 의해 게이트 전극(33)이 형성될 수 있다.
도 2h에 도시한 바와 같이, 상기 제3 감광 패턴(17c)이 스트립 공정에 의해 제거될 수 있다.
이어서, 상기 제1 금속 패턴(15a)을 마스크로 하여 2차적으로 이온 주입 공정이 수행될 수 있다.
이온 도펀트는 상기 제1 금속 패턴(15a)의 폭과 상기 제1 도전 패턴(13a)의 폭 사이의 간격에 대응하는 제1 반도체 패턴(5a)에 주입되어, GOLDD 영역(29a, 29b)이 형성될 수 있다.
이와 동시에, 이온 도펀트는 상기 제1 도전 패턴(13a)의 폭과 상기 제1 감광 패턴(17a)의 폭 사이의 간격에 대응하는 제1 반도체 패턴(5a)에 주입되어, LDD 영역(27a, 27b)이 형성될 수 있다.
상기 LDD 영역(27a, 27b)과 상기 GOLDD 영역(29a, 29b)은 동일한 이온 주입 공정에 의해 동시에 형성될 수 있다. 이때, 상기 LDD 영역(27a, 27b)과 상기 GOLDD 영역(29a, 29b) 사이의 이온 농도는 GOLDD 영역(29a, 29b) 상에 상기 도전 패턴(13a)에 의해 조절될 수 있다. 즉, 이온 도펀트는 상기 GOLDD 영역(29a, 29b) 상의 상기 도전 패턴(13a)을 통과하여 상기 제1 반도체 패턴(5a)으로 주입되게 된다. 따라서, 이온 도펀트는 상기 도전 패턴(13a)에 의해 방해받지 않는 상기 LDD 영역(27a, 27b)으로 상대적으로 용이하게 주입될 있다. 하지만, 이온 도펀트는 상기 도전 패턴(13a)의 의해 방해를 받는 상기 GOLDD 영역(29a, 29b)으로 상대적으로 주입이 용이하지 않게 된다. 다시 말해, 동일한 이온 주입 공정이 수행되더라도, 상기 도전 패턴(13a)의 존재 유무에 의해 LDD 영역(27a, 27b)와 GOLDD 영역(29a, 29b) 사이의 이온 농도가 조절될 수 있다.
이와 동시에, 이온 도펀트는 제2 캐패시턴스 전극(23)을 통과하여 제2 반도체 패턴(5b)으로 주입되어, 제1 캐패시턴스 전극(23)이 형성될 수 있다.
상기 제1 및 제2 캐패시턴스 전극(25, 23)은 이들 사이의 제1 절연막(11)과 함께 캐패시터가 형성될 수 있다.
제2 실시예는 GOLDD 영역(29a, 29b), LDD 영역(27a, 27b) 및 제1 캐패시턴스 전극(25)이 동시에 형성될 수 있으므로, GOLDD 영역(29a, 29b), LDD 영역(27a, 27b) 및 제1 캐패시턴스 전극(25)이 개별적으로 형성되는 것에 비해 마스크 수가 줄어들 수 있다.
이후의 공정에 대한 설명은 제1 실시예를 설명하는 도 1j 내지 도 1n에 대한 설명으로부터 용이하게 이해될 수 있을 것이다.
도 3a 내지 도 3m은 제3 실시예에 따른 하부 발광식 유기발광 표시장치의 제조 방법을 설명하는 단면도이다.
제3 실시예를 설명하는 도 3a 내지 도 3k는 제1 실시예를 설명하는 도 1a 내지 도 1k와 동일하다.
따라서, 도 3a 내지 도 3k에 관한 설명은 생략하고, 이에 대한 설명은 제1 실시예를 설명하는 도 1a 내지 도 1k로부터 용이하게 이해될 수 있다.
도 3k에 도시한 바와 같이, 제1 콘택홀(37)과 그 주변에 소오스 전극(41)이 형성되고, 상기 제2 콘택홀(39)과 그 주변에 드레인 전극(43)이 형성될 수 있다. 상기 소오스 전극(41)은 상기 제1 콘택홀(37)을 통해 반도체 패턴의 소오스 영역(21a)에 전기적으로 연결되고, 상기 드레인 전극(43)은 상기 제2 콘택홀(39)을 통해 상기 반도체 패턴의 드레인 영역(43)에 전기적으로 연결될 수 있다.
도 3l에 도시한 바와 같이, 기판(1) 상에 도전막이 형성되고 상기 도전막이 패터닝되어 제1 전극(61)이 형성될 수 있다.
상기 제1 전극(61)은 드레인 전극(43)에 직접 전기적으로 연결될 수 있다. 즉 상기 제1 전극(61)은 상기 드레인 전극(43)의 에지 영역의 상면 및 측면에 접촉 형성될 수 있다. 상기 제1 전극(61)은 화소 영역에 형성될 수 있다.
제3 실시예는 하부 발광식 유기발광 표시장치이므로, 상기 제1 전극(61) 상에 이후에 형성될 유기 발광층에서 발생된 광이 하부 방향으로 진행되도록 하기 위해 투명한 도전 물질로 형성될 수 있다.
예컨대, 상기 투명한 도전 물질로는 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx 및 RuOx/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 단층 또는 다층이 사용되지만, 이에 대해 한정하지는 않는다.
도 3m에 도시한 바와 같이, 상기 기판(1)의 전 영역 상에 절연막이 형성될 수 있다.
상기 절연막은 하프톤 마스크에 의한 노광 공정을 수행함으로써, 개구부, 뱅크층(63) 및 스페이서(65)가 동시에 형성될 수 있다.
상기 개구부는 상기 제1 전극(61) 상에 형성될 수 있다. 상기 개구부는 상기 제1 전극(61)이 노출되도록 상기 절연막이 제거되어 형성될 수 있다. 상기 개구부에 의해 화소 영역이 정의될 수 있다.
상기 스페이서(65)는 상기 뱅크층(63)보다 더 두꺼운 두께를 가질 수 있다. 상기 스페이서(65)는 필요에 따라 형성될 수도 있고 형성되지 않을 수도 있다.
상기 개구부 내의 상기 제1 전극(61) 상에 유기 발광층(67)이 형성되고, 상기 유기 발광층(67) 상에 제2 전극(69)이 형성될 수 있다.
제1 전극(61), 유기 발광층(67) 및 제2 전극(69)에 의해 유기발광 소자(70)가 형성될 수 있다.
상기 제2 전극(69)은 상기 유기 발광층(67)에서 발생한 광이 하부 방향으로 진행하도록 반사시킬 수 있는 반사 도전 물질로 형성될 수 있다. 상기 반사 도전 물질로는 Al, Ni, Ag, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 Hf로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 단층 또는 다층이 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
제3 실시예는 제1 및 제2 실시예에 달리 상면이 평평한 면을 갖는 제3 절연막이 형성되지 않게 되고, 제1 전극(61)이 콘택홀을 통하지 않고 직접 드레인 전극(43)에 전기적으로 연결될 수 있다.
따라서, 제3 실시예는 마스크 수가 제1 및 제2 실시예보다 더욱 줄어들 수 있다.
도 4a 내지 도 4i는 제4 실시예에 따른 하부 발광식 유기발광 표시장치의 제조 방법을 설명하는 단면도이다.
도 4a는 제1 실시예를 설명하는 도 1a 내지 도 1b와 동일하므로, 이에 대한 상세한 설명은 생략한다.
도 4b에 도시한 바와 같이, 기판(1)의 전 영역 상에 제1 절연막(11)이 형성될 수 있다.
상기 제1 절연막(11) 상에 도전막(13)과 금속막(15)이 순차적으로 형성되고, 상기 금속막(15) 상에 감광막(17)이 형성되며, 상기 감광막(17) 상에 하프톤 마스크(200)가 배치될 수 있다.
제4 실시예의 하프톤 마스크(200)는 도 3c의 하프톤 마스크(100)와는 상이하다. 즉, 상기 하프톤 마스크(200)는 제1 캐패시턴스 전극이 형성될 영역과 제1 전극이 형성될 영역에 각각 대응되어 반투과 영역(220)을 가질 수 있다. 아울러, 상기 하프톤 마스크(200)는 박막 트랜지스터의 반도체 패턴이 형성될 영역에 대응되어 차단 영역(230)을 가질 수 있다.
도 4c에 도시한 바와 같이, 상기 하프톤 마스크(200)를 대상으로 노광 공정을 수행하여, 상기 감광막(17)으로부터 제1 및 제2 감광 패턴(17a, 17b)이 형성될 수 있다.
상기 제1 감광 패턴(17a)은 상기 하프톤 마스크(200)의 차단 영역(230)에 대응되어 형성되고, 상기 제2 감광 패턴(17b)은 상기 하프톤 마스크(200)의 반투과 영역(220)에 대응되어 형성될 수 있다.
상기 제1 감광 패턴(17a)의 폭은 제1 반도체 패턴(5a)의 폭보다 작다. 따라서, 상기 제1 감광 패턴(17a)의 폭과 상기 제1 반도체 패턴(5a)의 폭 사이의 간격에 대응하는 상기 제1 반도체 패턴(5a) 상에는 제1 감광 패턴(17a)이 형성되지 않게 된다.
도 4d에 도시한 바와 같이, 상기 제1 및 제2 감광 패턴(17a, 17b)을 마스크로 하여 식각 공정이 수행될 수 있다.
먼저, 금속막(15)이 선택적으로 제거되어, 상기 제1 감광 패턴(17a) 아래에 제1 금속 패턴(15a)이 형성되고, 상기 제2 감광 패턴(17b) 아래에 제2 및 제3 금속 패턴(15b, 15c)이 각각 형성될 수 있다.
이어서, 도전막(13)이 선택적으로 제거되어, 상기 제1 금속 패턴(15a) 아래에 제1 도전 패턴(13a)이 형성되고, 상기 제2 및 제3 금속 패턴(15b, 15c) 아래에 제2 및 제3 도전 패턴(13b, 13c)이 각각 형성될 수 있다.
상기 제1 내지 제3 금속 패턴(15a, 15b, 15c)과 상기 제1 내지 제3 도전 패턴(13a, 13b, 13c)은 적어도 상기 제1 및 제2 감광 패턴(17a, 17b)의 폭보다 작아지도록 과식각이 수행될 수 있다.
이는 나중에 제1 감광 패턴(17a)이 폭과 상기 제1 도전 패턴(13a)의 폭 사이의 간격에 대응하는 제1 반도체 패턴(5a)으로 이온 주입이 가능하도록 하기 위함이다. 자세한 내용은 나중에 설명하기로 한다.
상기 제1 및 제2 감광 패턴(17a, 17b)을 마스크로 하여 1차적으로 이온 주입 공정이 수행될 수 있다.
이온 도펀트는 상기 제1 감광 패턴(17a)의 폭과 상기 제1 반도체 패턴(5a)의 폭 사이의 간격에 대응하는 상기 제1 반도체 패턴(5a)으로 주입되어, 소오스 영역(21a)과 드레인 영역(21b)이 형성될 수 있다.
도 4e에 도시한 바와 같이, 상기 제1 및 제2 감광 패턴(17a, 17b)을 대상으로 애싱 공정(ashing process)가 수행될 수 있다.
이러한 애싱 공정에 의해 상기 제1 및 제2 감광 패턴(17a, 17b)은 두께나 폭이 감소되게 된다. 이러한 애싱 공정은 상기 제2 감광 패턴(17b)이 모두 제거될 때까지 수행될 수 있다.
상기 제1 감광 패턴(17a)은 상기 제2 감광 패턴(17b)에 비해 두께나 폭이 모두 크므로, 상기 제2 감광 패턴(17b)이 제거될 때, 상기 제1 감광 패턴(17a)은 두께와 폭이 감소된 제3 감광 패턴(17c)으로 형성될 수 있다.
상기 제3 감광 패턴(17c)은 상기 제1 도전 패턴(13a)과 동일한 폭 또는 사이즈를 가질 수 있다.
상기 제3 감광 패턴(17c)의 폭은 상기 제1 도전 패턴(13a)의 폭과 동일하므로, 상기 제1 감광 패턴(17a)의 폭과 상기 제1 도전 패턴(13a)의 폭 사이의 간격에 대응하는 상기 제1 반도체 패턴(5a)으로 이온 주입이 가능하게 된다.
상기 제3 감광 패턴(17c)을 마스크로 하여 식각 공정이 수행될 수 있다. 즉, 상기 제1 금속 패턴(15a)의 에지 영역이 제거되는 과식각(overetch)이 수행될 수 있다. 이에 따라, 상기 제1 금속 패턴(15a)은 상기 제1 도전 패턴(13a)보다 작은 폭 또는 사이즈를 가질 수 있다. 다시 말해, 상기 제1 금속 패턴(15a)의 폭과 상기 제3 감광 패턴(17c)의 폭 사이의 간격에 대응하는 제1 반도체 패턴(5a)으로 이온 주입이 가능하다.
상기 과식각된 제1 금속 패턴(15a)과 상기 제1 도전 패턴(13a)은 게이트 전극(33)이 될 수 있다.
상기 식각 공정에 의해 상기 제2 금속 패턴(15b)이 제거되어, 상기 제2 도전 패턴(13b)이 남게 된다. 상기 제2 도전 패턴(13b)은 제2 캐패시턴스 전극(23)이 될 수 있다.
또한, 상기 식각 공정에 의해 상기 제3 도전 패턴(13c) 상의 상기 제3 금속 패턴(15c)이 제거되어, 상기 제3 금속 패턴(15c) 아래의 상기 제3 도전 패턴(13c)이 제1 전극(71)이 될 수 있다.
도 4f에 도시한 바와 같이, 상기 제3 감광 패턴(17c)이 스트립 공정에 의해 제거될 수 있다.
이어서, 상기 제1 금속 패턴(15a)을 마스크로 하여 2차적으로 이온 주입 공정이 수행될 수 있다.
이온 도펀트는 상기 제1 금속 패턴(15a)의 폭과 상기 제1 도전 패턴(13a)의 폭 사이의 간격에 대응하는 제1 반도체 패턴(5a)에 주입되어, GOLDD 영역(29a, 29b)이 형성될 수 있다.
이와 동시에, 이온 도펀트는 상기 제1 도전 패턴(13a)의 폭과 상기 제1 감광 패턴(17a)의 폭 사이의 간격에 대응하는 제1 반도체 패턴(5a)에 주입되어, LDD 영역(27a, 27b)이 형성될 수 있다.
이와 동시에, 이온 도펀트는 제2 캐패시턴스 전극(23)을 통과하여 제2 반도체 패턴(5b)으로 주입되어, 제1 캐패시턴스 전극(25)이 형성될 수 있다.
상기 제1 및 제2 캐패시턴스 전극(25, 23)은 이들 사이의 제1 절연막(11)과 함께 캐패시터가 형성될 수 있다.
제4 실시예는 GOLDD 영역(29a, 29b), LDD 영역(27a, 27b) 및 제1 캐패시턴스 전극(25)이 동시에 형성될 수 있으므로, GOLDD 영역(29a, 29b), LDD 영역(27a, 27b) 및 제1 캐패시턴스 전극(25)이 개별적으로 형성되는 것에 비해 마스크 수가 줄어들 수 있다.
도 4g에 도시한 바와 같이, 상기 게이트 전극(33), 상기 제2 캐패시턴스 전극(23) 및 상기 제1 절연막(11) 상에 제2 절연막(35)이 형성되고, 상기 제2 절연막(35)에 제1 및 제2 콘택홀(37, 39) 또는 비어 홀 및 제1 개구부(60)가 형성될 수 있다.
상기 제1 콘택홀(37)에 의해 상기 소오스 영역(21a)이 노출되고, 상기 제2 콘택홀(39)에 의해 상기 드레인 영역(21b)이 노출되며, 상기 제1 개구부(60)에 의해 상기 제1 전극(71)이 노출될 수 있다.
도 4h에 도시한 바와 같이, 상기 제1 콘택홀(37)과 그 주변에 소오스 전극(73)이 형성되고, 상기 제2 콘택홀(39)과 그 주변에 드레인 전극(75)이 형성될 수 있다.
상기 소오스 전극(73)은 상기 제1 콘택홀(37)을 통해 반도체 패턴의 소오스 영역(21a)에 전기적으로 연결될 수 있다.
상기 드레인 전극(75)은 상기 제2 콘택홀(39)을 통해 상기 반도체 패턴의 드레인 영역(21b)에 전기적으로 연결되고, 상기 제1 개구부(60)를 통해 상기 제1 전극(71)에 전기적으로 연결될 수 있다. 다시 말해, 상기 드레인 전극(75)은 상기 드레인 영역(21b)으로부터 상기 제2 절연막(35)의 상면과 제1 개구부(60)의 내측면을 경유하여 상기 제1 전극(71)에 전기적으로 연결될 수 있다.
상기 반도체 패턴, 상기 게이트 전극(33), 상기 소오스 전극(73) 및 상기 드레인 전극(75)에 의해 박막 트랜지스터가 형성될 수 있다.
도 4i에 도시한 바와 같이, 상기 제2 절연막(35) 상에 절연막이 형성될 수 있다.
이어서, 상기 절연막은 하프톤 마스크에 의한 노광 공정을 수행함으로써, 제2 개구부, 뱅크층(77) 및 스페이서(79)가 동시에 형성될 수 있다.
상기 제2 개구부는 상기 제1 전극(71) 상에 형성될 수 있다. 상기 제2 개구부는 상기 제1 개구부(60) 내에 형성된 절연막에 의해 정의될 수 있다. 상기 제2 개구부의 폭은 상기 제1 개구부(60) 내에 형성된 절연막으로 인해 상기 제1 개구부(60)의 폭보다 작을 수 있다.
상기 제2 개구부는 상기 제1 전극(71)이 노출되도록 상기 제1 전극(71) 상의 상기 절연막이 제거되어 형성될 수 있다. 상기 제2 개구부에 의해 화소 영역이 정의될 수 있다.
상기 스페이서(79)는 상기 뱅크층(77)보다 더 두꺼운 두께를 가질 수 있다.
상기 스페이서(79)는 필요에 따라 형성할 수도 있고 형성하지 않을 수도 있다.
상기 제2 개구부 내의 상기 제1 전극(71) 상에 유기 발광층(81)이 형성되고, 상기 유기발광층(81) 상에 제2 전극(83)이 형성될 수 있다.
제1 전극(71), 유기 발광층(81) 및 제2 전극(83)에 의해 유기발광 소자(85)가 형성될 수 있다.
상기 제2 전극(83)은 유기 발광층(81)에서 발생된 광이 하부 방향으로 진행하도록 반사시킬 수 있는 반사 도전 물질로 형성될 수 있다.
상기 반사 도전 물질로는 Al, Ni, Ag, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 Hf로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 단층 또는 다층이 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
도 5a 내지 도 5i는 제5 실시예에 따른 하부 발광식 유기발광 표시장치의 제조 방법을 설명하는 단면도이다.
제5 실시예는 제4 실시예와 유사하다. 다만, 제5 실시예는 제4 실시예와 비교하여 개구부 영역에 금속 패턴과 도전 패턴의 이중층을 갖다가, 드레인 전극 형성시 금속 패턴이 제거되어 도전 패턴이 제1 전극으로 형성되고 금속 패턴의 일부 영역이 연결 전극으로 형성되는 점이 다르다.
도 5a에 도시한 바와 같이, 기판(1) 상에 버퍼층(3)이 형성되고, 상기 버퍼층(3) 상에 결정화 방법에 의해 결정화되고 패턴된 제1 및 제2 반도체 패턴(5a, 5b)이 형성될 수 있다.
도 5b에 도시한 바와 같이, 상기 기판(1)의 전 영역 상에 제1 절연막(11)이 형성되고, 그 위에 제1 도전막(13), 제1 금속막(15) 및 감광막(17)이 형성되고, 그 위에 하프톤 마스크(300)가 배치될 수 있다.
상기 하프톤 마스크(300)는 제4 실시예의 도 4b에 도시된 하프톤 마스크(200)와는 달리 하나의 반투과 영역(320)과 2개의 차단 영역(330)을 포함할 수 있다.
다시 말해, 도 4b의 하프톤 마스크(200)은 나중에 제1 전극이 형성될 영역에 대응되어 반투과 영역(420)이 형성되었지만, 도 5b의 하프톤 마스크(300)은 나중에 제1 전극이 형성될 영역에 대응되어 차단 영역(330)이 형성될 수 있다.
상기 하프톤 마스크(300)를 대상으로 노광 공정이 수행될 수 있다.
도 5c에 도시한 바와 같이, 노광 공정에 의해 상기 감광막(17)으로부터 제1 및 제2 감광 패턴(17a, 17b)이 형성될 수 있다.
상기 제1 감광 패턴(17a)은 상기 하프톤 마스크(300)의 차단 영역(330)에 대응되어 형성되고, 상기 제2 감광 패턴(17b)은 상기 하프톤 마스크(300)의 반투과 영역(320)에 대응되어 형성될 수 있다.
상기 제1 감광 패턴(17a)은 나중에 박막 트랜지스터가 형성될 기판(1)의 제1 영역과 나중에 제1 전극이 형성될 기판(1)의 제2 영역에 형성되고, 상기 제2 감광 패턴(17b)은 나중에 제1 캐패시턴스 전극이 형성될 기판(1)의 제3 영역에 형성될 수 잇다.
상기 기판(1)의 제1 영역에 형성된 상기 제1 감광 패턴(17a)의 폭은 제1 반도체 패턴(5a)의 폭보다 작다. 따라서, 상기 제1 감광 패턴(17a)의 폭과 상기 제1 반도체 패턴(5a)의 폭 사이의 간격에 대응하는 상기 제1 반도체 패턴(5a) 상에는 제1 감광 패턴(17a)이 형성되지 않게 된다.
도 5d에 도시한 바와 같이, 상기 제1 및 제2 감광 패턴(17a, 17b)을 마스크로 하여 식각 공정이 수행될 수 있다.
먼저, 금속막(15)이 선택적으로 제거되어, 상기 제1 감광 패턴(17a) 아래에 제1 및 제3 금속 패턴(15a, 15c)이 형성되고, 상기 제2 감광 패턴(17b) 아래에 제2 금속 패턴(15b)이 각각 형성될 수 있다.
이어서, 도전막(13)이 선택적으로 제거되어, 상기 제1 및 제3 금속 패턴(15a, 15c) 아래에 제1 및 제3 도전 패턴(13a, 13c)이 형성되고, 상기 제2 금속 패턴(15b) 아래에 제2 도전 패턴(13b)이 각각 형성될 수 있다.
상기 제1 내지 제3 금속 패턴(15a, 15b, 15c)과 상기 제1 내지 제3 도전 패턴(13a, 13b, 13c)은 적어도 상기 제1 및 제2 감광 패턴(17a, 17b)의 폭보다 작아지도록 과식각이 수행될 수 있다.
상기 제1 및 제2 감광 패턴(17a, 17b)을 마스크로 하여 1차적으로 이온 주입 공정이 수행될 수 있다.
이온 도펀트는 상기 제1 감광 패턴(17a)의 폭과 상기 제1 반도체 패턴(5a)의 폭 사이의 간격에 대응하는 상기 제1 반도체 패턴(5a)으로 주입되어, 소오스 영역(21a)과 드레인 영역(21b)이 형성될 수 있다.
도 5e에 도시한 바와 같이, 상기 제1 및 제2 감광 패턴(17a, 17b)을 대상으로 애싱 공정(ashing process)가 수행될 수 있다.
이러한 애싱 공정에 의해 상기 제1 및 제2 감광 패턴(17a, 17b)은 두께나 폭이 감소되게 된다. 이러한 애싱 공정은 상기 제2 감광 패턴(17b)이 모두 제거될 때까지 수행될 수 있다.
상기 제1 감광 패턴(17a)은 상기 제2 감광 패턴(17b)에 비해 두께나 폭이 모두 크므로, 상기 제2 감광 패턴(17b)이 제거될 때, 상기 제1 감광 패턴(17a)은 두께와 폭이 감소된 제3 감광 패턴(17c)으로 형성될 수 있다.
상기 제3 감광 패턴(17c)은 기판(1)의 제1 영역과 제3 영역 상에 형성될 수 있다.
상기 기판(1)의 제1 영역 상에 형성된 상기 제3 감광 패턴(17c)은 상기 제1 도전 패턴(13a)과 동일한 폭 또는 사이즈를 가질 수 있다.
상기 제3 감광 패턴(17c)의 폭은 상기 제1 도전 패턴(13a)의 폭과 동일하므로, 상기 제1 감광 패턴(17a)의 폭과 상기 제1 도전 패턴(13a)의 폭 사이의 간격에 대응하는 상기 제1 반도체 패턴(5a)으로 이온 주입이 가능하게 된다.
상기 제3 감광 패턴(17c)을 마스크로 하여 식각 공정이 수행될 수 있다. 즉, 상기 제1 금속 패턴(15a)의 에지 영역이 제거되는 과식각(overetch)이 수행될 수 있다. 이에 따라, 상기 제1 금속 패턴(15a)은 상기 제1 도전 패턴(13a)보다 작은 폭 또는 사이즈를 가질 수 있다. 다시 말해, 상기 제1 금속 패턴(15a)의 폭과 상기 제3 감광 패턴(17c)의 폭 사이의 간격에 대응하는 제1 반도체 패턴(5a)으로 이온 주입이 가능하다.
상기 과식각된 제1 금속 패턴(15a)과 상기 제1 도전 패턴(13a)은 게이트 전극(33)이 될 수 있다.
상기 식각 공정에 의해 상기 제2 금속 패턴(15b)이 제거되어, 상기 제2 도전 패턴(13b)은 제2 캐패시턴스 전극(23)이 될 수 있다.
도 5f에 도시한 바와 같이, 상기 제3 감광 패턴(17c)이 스트립 공정에 의해 제거될 수 있다.
이에 따라, 기판(1)의 제1 영역 상에는 제1 도전 패턴(13a)과 제1 금속 패턴(15a)을 포함하는 게이트 전극(33)이 형성되고, 기판(1)의 제2 영역 상에는 제2 도전 패턴(13b)에 의한 제2 캐패시턴스 전극(23)이 형성되며, 기판(1)의 제3 영역 상에는 제3 도전 패턴(13c)과 제3 금속 패턴(15c)의 이중층이 형성될 수 있다.
이어서, 상기 제1 금속 패턴(15a)을 마스크로 하여 2차적으로 이온 주입 공정이 수행될 수 있다.
이온 도펀트는 상기 제1 금속 패턴(15a)의 폭과 상기 제1 도전 패턴(13a)의 폭 사이의 간격에 대응하는 제1 반도체 패턴(5a)에 주입되어, GOLDD 영역(29a, 29b)이 형성될 수 있다.
이와 동시에, 이온 도펀트는 상기 제1 도전 패턴(13a)의 폭과 상기 제1 감광 패턴(17a)의 폭 사이의 간격에 대응하는 제1 반도체 패턴(5a)에 주입되어, LDD 영역(27a, 27b)이 형성될 수 있다.
이와 동시에, 이온 도펀트는 제2 캐패시턴스 전극(23)을 통과하여 제2 반도체 패턴(5b)으로 주입되어, 제1 캐패시턴스 전극(25)이 형성될 수 있다.
상기 제1 및 제2 캐패시턴스 전극(25, 23)은 이들 사이의 제1 절연막(11)과 함께 캐패시터가 형성될 수 있다.
제5 실시예는 GOLDD 영역(29a, 29b), LDD 영역(27a, 27b) 및 제1 캐패시턴스 전극(25)이 동시에 형성될 수 있으므로, GOLDD 영역(29a, 29b), LDD 영역(27a, 27b) 및 제1 캐패시턴스 전극(25)이 개별적으로 형성되는 것에 비해 마스크 수가 줄어들 수 있다.
도 5g에 도시한 바와 같이, 상기 게이트 전극(33), 상기 제2 캐패시턴스 전극(23) 및 상기 제1 절연막(11) 상에 제2 절연막(35)이 형성되고, 상기 제2 절연막(35)에 제1 및 제2 콘택홀(37, 39) 또는 비어 홀 및 제1 개구부(60)가 형성될 수 있다.
상기 제1 개구부(60) 내에 형성된 제2 절연막(35)은 적어도 상기 제3 금속 패턴(15c)의 에지 영역의 상면에 중첩되도록 형성될 수 있다.
상기 제1 콘택홀(37)에 의해 상기 소오스 영역(21a)이 노출되고, 상기 제2 콘택홀(39)에 의해 상기 드레인 영역(21b)이 노출되며, 상기 제1 개구부(60)에 의해 상기 제3 금속 패턴(15c)이 노출될 수 있다.
도 5h에 도시한 바와 같이, 상기 제1 콘택홀(37)과 그 주변에 소오스 전극(73)이 형성되고, 상기 제2 콘택홀(39)과 그 주변에 드레인 전극(75)이 형성될 수 있다.
상기 소오스 전극(73)과 상기 드레인 전극(75)을 형성할 때, 상기 제1 개구부(60)에 의해 노출된 제3 금속 패턴(15c)이 선택적으로 제거되고, 제거되지 않은 제3 금속 패턴(15c)은 연결 전극(89)으로 형성될 수 있다. 이때, 상기 제3 금속 패턴(15c) 아래의 제3 도전 패턴(13c)은 제1 전극(87)이 될 수 있다.
상기 연결 전극(89)은 적어도 상기 제1 개구부(60) 내에 형성된 제2 절연막(35)과의 중첩된 영역만큼 형성되거나 상기 제1 개구부(60) 내에 형성된 상기 드레인 전극(75)과의 중첩된 영역만큼 형성될 수 있다.
상기 소오스 전극(73)은 상기 제1 콘택홀(37)을 통해 상기 반도체 패턴의 소오스 영역(21a)에 전기적으로 연결될 수 있다.
상기 드레인 전극(75)은 상기 제2 콘택홀(39)을 통해 상기 반도체 패턴의 드레인 영역(21b)에 전기적으로 연결되고, 상기 제1 개구부(60)를 통해 상기 연결 전극(89)에 전기적으로 연결될 수 있다. 다시 말해, 상기 드레인 전극(75)은 상기 드레인 영역(21b)으로부터 상기 제2 절연막(35)의 상면과 제1 개구부(60)의 내측면을 경유하여 상기 연결 전극(89)에 전기적으로 연결될 수 있다.
상기 연결 전극(89)은 상기 제1 전극(87)과 전기적으로 연결될 수 있다.
상기 반도체 패턴, 상기 게이트 전극(33), 상기 소오스 전극(73) 및 상기 드레인 전극(75)에 의해 박막 트랜지스터가 형성될 수 있다.
도 5i에 도시한 바와 같이, 상기 제2 절연막(35) 상에 절연막이 형성될 수 있다.
이어서, 상기 절연막은 하프톤 마스크에 의한 노광 공정을 수행함으로써, 제2 개구부, 뱅크층(77) 및 스페이서(79)가 동시에 형성될 수 있다.
상기 제2 개구부는 상기 제1 전극(87) 상에 형성될 수 있다. 상기 제2 개구부는 상기 제1 개구부(60) 내에 형성된 절연막에 의해 정의될 수 있다. 상기 제2 개구부의 폭은 상기 제1 개구부(60) 내에 형성된 절연막으로 인해 상기 제1 개구부(60)의 폭보다 작을 수 있다.
상기 스페이서(79)는 필요에 따라 형성할 수도 있고 형성하지 않을 수도 있다.
상기 제2 개구부 내의 상기 제1 전극(87) 상에 유기 발광층(91)이 형성되고, 상기 유기 발광층(91) 상에 제2 전극(93)이 형성될 수 있다.
상기 제2 전극(93)은 유기 발광층(91)에서 발생된 광이 하부 방향으로 진행하도록 반사시킬 수 있는 반사 도전 물질로 형성될 수 있다.
제2 내지 제5 실시예에서 누락되거나 생략된 설명은 제1 실시예에 적용될 수 있고, 제1 실시예의 설명이나 제1 실시예에 관한 도면들로부터 용이하게 이해될 수 있을 것이다.
도 6a 및 도 6b는 종래와 실시예의 전류 및 전압 특성을 비교한 도면이다.
도 6a는 LDD 영역과 GOLDD 영역이 없는 경우에 있어서의 종래에의 유기발광 표시장치의 박막 트랜지스터의 전류 및 전압 특성을 도시한 도면이다.
도 6b는 LDD 영역과 GOLDD 영역이 있는 경우에 있어서의 실시예의 유기발광 표시장치의 박막 트랜지스터의 전류 및 전압 특성을 도시한 도면이다.
도 6a 도시한 바와 같이, 종래의 박막 트랜지스터에서는 OV 내지 10V 사이의 오프 전류가 비교적 급격히 증가하는 경향을 보였다.
이에 반해, 도 6b에 도시한 바와 같이, 실시예의 박막 트랜지스터에서는 0V 내지 10V 사이의 오프 전류가 비교적 완만하게 증가하는 경향을 보였다.
예컨대, 실험 결과 종래의 박막 트랜지스터의 오프 전류는 2.2pA인데 반해, 실시예의 박막 트랜지스터의 오프 전류는 0.7pA였다.
아울러, 예컨대, 종래의 박막 트랜지스터의 문턱 전압(Vth)은 -3.00V인데 반해, 실시예의 박막 트랜지스터의 오프 전류는 -2.69V였다.
따라서, 오프 전류 특성이 종래에 비해 실시예에서 더욱 더 향상됨을 알 수 있다.
실시예는 종래에 비해 전기적인 특성도 향상시키면서, 마스크 수를 최소화하여 제조 시간을 줄이고 제조 비용을 절감하며 생산 효율을 향상시킬 수 있다.
1: 기판 3: 버퍼층
5: 반도체막 11: 제1 절연막
13: 도전막 15: 금속막
33: 게이트 전극 23: 제2 캐패시턴스 전극
25: 제1 캐패시턴스 전극 21a: 소오스 영역
21b: 드레인 영역 27a, 27b: LDD 영역
29a, 29b: GOLDD 영역 31: 활성 영역
35: 제2 절연막 37, 39, 47: 콘택홀
40: 제3 캐패시턴스 전극 41, 73: 소오스 전극
43, 75: 드레인 전극 45: 제3 절연막
49, 61, 71, 87: 제1 전극 51, 63, 77: 뱅크층
53, 65, 79: 스페이서 55, 67, 81, 91: 유기 발광층
57, 69, 83, 93: 제2 전극 59, 70, 85, 95: 유기발광 소자
60: 개구부 89: 연결 전극
100, 200, 300: 하프톤 마스크

Claims (16)

  1. 기판 상에 결정화 공정에 의해 결정화된 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴 상에 제1 절연막, 도전막 및 금속막을 형성하는 단계;
    상기 금속막 상에 상기 반도체 패턴보다 작은 폭을 갖는 제1 감광 패턴을 형성하는 단계;
    상기 제1 감광 패턴을 마스크로 하여 상기 금속막과 상기 도전막을 식각하여 제1 금속 패턴과 도전 패턴을 형성하는 단계;
    상기 제1 감광 패턴을 마스크로 하여 1차 이온 주입 공정을 수행하여 상기 반도체 패턴에 소오스 영역 및 드레인 영역을 형성하는 단계;
    애싱 공정을 수행하여 상기 제1 감광 패턴보다 작은 폭을 갖는 제2 감광 패턴을 형성하는 단계;
    상기 제2 감광 패턴을 마스크로 하여 상기 제1 금속 패턴을 식각하여 상기 제2 감광 패턴보다 작은 폭을 갖는 제2 금속 패턴을 형성하는 단계- 상기 도전 패턴과 상기 제2 금속 패턴에 의해 게이트 전극이 형성됨;
    상기 제2 감광 패턴을 마스크로 하여 2차 이온 주입 공정을 수행하여 상기 반도체 패턴에 LDD 영역을 형성하는 단계;
    상기 제2 감광 패턴을 제거하는 단계;
    상기 제2 금속 패턴을 마스크로 하여 3차 이온 주입 공정을 수행하여 상기 반도체 패턴에 GOLDD 영역을 형성하는 단계;
    상기 게이트 전극 상에 제2 절연막을 형성하는 단계; 및
    상기 제2 절연막 상에 상기 소오스 영역과 상기 드레인 영역과 전기적으로 연결된 소오스 전극과 드레인 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터의 제조 방법.
  2. 기판 상에 결정화 공정에 의해 결정화된 반도체 패턴을 형성하는 단계;
    상기 반도체 패턴 상에 제1 절연막, 도전막 및 금속막을 형성하는 단계;
    상기 금속막 상에 상기 반도체 패턴보다 작은 폭을 갖는 제1 감광 패턴을 형성하는 단계;
    상기 제1 감광 패턴을 마스크로 하여 상기 금속막과 상기 도전막을 식각하여 제1 금속 패턴과 도전 패턴을 형성하는 단계;
    상기 제1 감광 패턴을 마스크로 하여 1차 이온 주입 공정을 수행하여 상기 반도체 패턴에 소오스 영역 및 드레인 영역을 형성하는 단계;
    애싱 공정을 수행하여 상기 제1 감광 패턴보다 작은 폭을 갖는 제2 감광 패턴을 형성하는 단계;
    상기 제2 감광 패턴을 마스크로 하여 상기 제1 금속 패턴을 식각하여 상기 제2 감광 패턴보다 작은 폭을 갖는 제2 금속 패턴을 형성하는 단계- 상기 도전 패턴과 상기 제2 금속 패턴에 의해 게이트 전극이 형성됨;
    상기 제2 감광 패턴을 제거하는 단계;
    상기 제2 금속 패턴을 마스크로 하여 2차 이온 주입 공정을 수행하여 상기 반도체 패턴에 LDD 영역과 GOLDD 영역을 형성하는 단계;
    상기 게이트 전극 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 상기 소오스 영역과 상기 드레인 영역과 전기적으로 연결된 소오스 전극과 드레인 전극을 형성하는 단계
    를 포함하는 박막 트랜지스터의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 금속 패턴과 상기 도전 패턴은 상기 제1 감광 패턴보다 작은 폭을 갖도록 과식각되는 박막 트랜지스터의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 소오스 영역과 상기 드레인 영역은 상기 반도체 패턴의 폭과 상기 제1 감광 패턴의 폭 사이의 간격에 대응하는 상기 반도체 패턴에 형성되는 박막 트랜지스터의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 소오스 영역과 상기 드레인 영역은 상기 제1 내지 제3 이온 주입 공정에 의한 이온 도펀트를 포함하고, 상기 LDD 영역은 상기 제2 및 제3 이온 주입 공정에 의한 이온 도펀트를 포함하는 박막 트랜지스터의 제조 방법.
  6. 제1항 또는 제2항에 있어서,
    상기 LDD 영역은 상기 제1 감광 패턴의 폭과 상기 도전 패턴의 폭 사이의 간격에 대응하는 상기 반도체 패턴에 형성되는 박막 트랜지스터의 제조 방법.
  7. 제1항 또는 제2항에 있어서,
    상기 GOLDD 영역은 상기 도전 패턴의 폭과 상기 제2 금속 패턴의 폭 사이의 간격에 대응하는 상기 반도체 패턴에 형성되는 박막 트랜지스터의 제조 방법.
  8. 제1항 또는 제2항에 있어서,
    상기 GOLDD 영역은 이온 도펀트가 상기 도전 패턴을 통과하여 상기 반도체 패턴으로 주입되어 형성되는 박막 트랜지스터의 제조 방법.
  9. 제2항에 있어서,
    상기 LDD 영역과 상기 GOLDD 영역은 동일한 이온 주입 공정에 의해 동시에 형성되는 박막 트랜지스터의 제조 방법.
  10. 제2항에 있어서,
    상기 LDD 영역과 상기 GOLDD 영역 사이의 이온 농도는 GOLDD 영역 상에 상기 도전 패턴에 의해 조절되는 박막 트랜지스터의 제조 방법.
  11. 기판 상에 결정화 공정에 의해 결정화된 제1 및 제2 반도체 패턴을 형성하는 단계;
    상기 제1 및 제2 반도체 패턴 상에 제1 절연막, 도전막 및 금속막을 형성하는 단계;
    상기 금속막 상에 상기 반도체 패턴보다 작은 폭을 갖는 제1 감광 패턴과 상기 제2 반도체 패턴에 대응하는 제2 감광 패턴을 형성하는 단계;
    상기 제1 및 제2 감광 패턴을 마스크로 하여 상기 금속막과 상기 도전막을 식각하여 제1 및 제2 금속 패턴과 제1 및 제2 도전 패턴을 형성하는 단계;
    상기 제1 감광 패턴을 마스크로 하여 1차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 소오스 영역 및 드레인 영역을 형성하는 단계;
    애싱 공정을 수행하여 제2 감광 패턴은 제거하고 상기 제1 감광 패턴보다 작은 폭을 갖는 제3 감광 패턴을 형성하는 단계;
    상기 제3 감광 패턴을 마스크로 하여 상기 제1 금속 패턴을 식각하여 상기 제3 감광 패턴보다 작은 폭을 갖는 제1 금속 패턴을 형성하고 상기 제2 금속 패턴을 제거하여 상기 제2 도전 패턴으로부터 제2 캐패시턴스 전극을 형성하는 단계- 상기 도전 패턴과 상기 제1 금속 패턴에 의해 게이트 전극이 형성됨;
    상기 제3 감광 패턴을 마스크로 하여 2차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 LDD 영역을 형성하는 단계;
    상기 제3 감광 패턴을 제거하는 단계;
    상기 제2 금속 패턴을 마스크로 하여 3차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 GOLDD 영역을 형성하고 상기 제2 반도체 패턴으로부터 제1 캐패시턴스 전극을 형성하는 단계;
    상기 기판의 전 영역 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 상기 소오스 영역과 상기 드레인 영역과 전기적으로 연결된 소오스 전극과 드레인 전극을 형성하는 단계;
    상기 제2 절연막 상에 제3 절연막을 형성하는 단계;
    상기 제3 절연막 상에 상기 드레인 전극에 전기적으로 연결된 제1 전극을 형성하는 단계;
    상기 제3 절연막 상에 상기 제1 전극이 노출된 개구부를 갖는 뱅크층을 형성하는 단계; 및
    상기 제1 전극 상에 유기 발광층 및 제2 전극을 형성하는 단계
    를 포함하는 유기발광 표시장치의 제조 방법.
  12. 기판 상에 결정화 공정에 의해 결정화된 제1 및 제2 반도체 패턴을 형성하는 단계;
    상기 제1 및 제2 반도체 패턴 상에 제1 절연막, 도전막 및 금속막을 형성하는 단계;
    상기 금속막 상에 상기 반도체 패턴보다 작은 폭을 갖는 제1 감광 패턴과 상기 제2 반도체 패턴에 대응하는 제2 감광 패턴을 형성하는 단계;
    상기 제1 및 제2 감광 패턴을 마스크로 하여 상기 금속막과 상기 도전막을 식각하여 제1 및 제2 금속 패턴과 제1 및 제2 도전 패턴을 형성하는 단계;
    상기 제1 감광 패턴을 마스크로 하여 1차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 소오스 영역 및 드레인 영역을 형성하는 단계;
    애싱 공정을 수행하여 상기 제2 감광 패턴은 제거하고 상기 제1 감광 패턴보다 작은 폭을 갖는 제3 감광 패턴을 형성하는 단계;
    상기 제3 감광 패턴을 마스크로 하여 상기 제1 금속 패턴을 식각하여 상기 제3 감광 패턴보다 작은 폭을 갖는 제1 금속 패턴을 형성하고 상기 제2 금속 패턴을 제거하여 상기 제2 도전 패턴으로부터 제2 캐패시턴스 전극을 형성하는 단계- 상기 도전 패턴과 상기 제1 금속 패턴에 의해 게이트 전극이 형성됨;
    상기 제3 감광 패턴을 제거하는 단계;
    상기 제2 금속 패턴을 마스크로 하여 2차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 LDD 영역과 GOLDD 영역을 형성하고, 상기 제2 반도체 패턴으로부터 제1 캐패시턴스 전극을 형성하는 단계;
    상기 게이트 전극 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 상기 소오스 영역과 상기 드레인 영역과 전기적으로 연결된 소오스 전극과 드레인 전극을 형성하는 단계;
    상기 제2 절연막 상에 제3 절연막을 형성하는 단계;
    상기 제3 절연막 상에 상기 드레인 전극에 전기적으로 연결된 제1 전극을 형성하는 단계;
    상기 제3 절연막 상에 상기 제1 전극이 노출된 개구부를 갖는 뱅크층을 형성하는 단계; 및
    상기 제1 전극 상에 상기 제1 전극과 함께 유기발광 소자를 형성하기 위한 유기 발광층 및 제2 전극을 형성하는 단계
    를 포함하는 유기발광 표시장치의 제조 방법.
  13. 기판 상에 결정화 공정에 의해 결정화된 제1 및 제2 반도체 패턴을 형성하는 단계;
    상기 제1 및 제2 반도체 패턴 상에 제1 절연막, 도전막 및 금속막을 형성하는 단계;
    상기 금속막 상에 상기 반도체 패턴보다 작은 폭을 갖는 제1 감광 패턴과 상기 제2 반도체 패턴에 대응하는 제2 감광 패턴을 형성하는 단계;
    상기 제1 및 제2 감광 패턴을 마스크로 하여 상기 금속막과 상기 도전막을 식각하여 제1 및 제2 금속 패턴과 제1 및 제2 도전 패턴을 형성하는 단계;
    상기 제1 감광 패턴을 마스크로 하여 1차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 소오스 영역 및 드레인 영역을 형성하는 단계;
    애싱 공정을 수행하여 제2 감광 패턴은 제거하고 상기 제1 감광 패턴보다 작은 폭을 갖는 제3 감광 패턴을 형성하는 단계;
    상기 제3 감광 패턴을 마스크로 하여 상기 제1 금속 패턴을 식각하여 상기 제3 감광 패턴보다 작은 폭을 갖는 제1 금속 패턴을 형성하고 상기 제2 금속 패턴을 제거하여 상기 제2 도전 패턴으로부터 제2 캐패시턴스 전극을 형성하는 단계- 상기 도전 패턴과 상기 제1 금속 패턴에 의해 게이트 전극이 형성됨;
    상기 제3 감광 패턴을 마스크로 하여 2차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 LDD 영역을 형성하는 단계;
    상기 제3 감광 패턴을 제거하는 단계;
    상기 제2 금속 패턴을 마스크로 하여 3차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 GOLDD 영역을 형성하고 상기 제2 반도체 패턴으로부터 제1 캐패시턴스 전극을 형성하는 단계;
    상기 기판의 전 영역 상에 제2 절연막을 형성하는 단계;
    상기 제2 절연막 상에 상기 소오스 영역과 상기 드레인 영역과 전기적으로 연결된 소오스 전극과 드레인 전극을 형성하는 단계;
    상기 제2 절연막 상에 도전막을 형성하고 패터닝하여 상기 드레인 전극에 전기적으로 연결된 제1 전극을 형성하는 단계;
    상기 제2 절연막 상에 상기 제1 전극이 노출된 개구부를 갖는 뱅크층을 형성하는 단계;
    상기 제1 전극 상에 상기 제1 전극과 함께 유기발광 소자를 형성하기 위한 유기 발광층 및 제2 전극을 형성하는 단계
    를 포함하는 유기발광 표시장치의 제조 방법.
  14. 제1 내지 제3 영역을 갖는 기판 상에 결정화 공정에 의해 결정화된 제1 및 제2 반도체 패턴을 형성하는 단계;
    상기 제1 및 제2 반도체 패턴 상에 제1 절연막, 도전막 및 금속막을 형성하는 단계;
    상기 기판의 제1 영역 상에 상기 반도체 패턴보다 작은 폭을 갖는 제1 감광 패턴, 상기 기판의 제2 영역 상에 상기 제2 반도체 패턴에 대응하는 제2 감광 패턴 및 상기 기판의 제3 영역 상에 제3 감광 패턴을 형성하는 단계;
    상기 제1 내지 제3 감광 패턴을 마스크로 하여 상기 금속막과 상기 도전막을 식각하여 제1 내지 제3 금속 패턴과 제1 내지 제3 도전 패턴을 형성하는 단계;
    상기 제1 감광 패턴을 마스크로 하여 1차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 소오스 영역 및 드레인 영역을 형성하는 단계;
    애싱 공정을 수행하여 상기 제2 및 제3 감광 패턴은 제거하고 상기 제1 감광 패턴보다 작은 폭을 갖는 제4 감광 패턴을 형성하는 단계;
    상기 제4 감광 패턴을 마스크로 하여 상기 제1 금속 패턴을 식각하여 상기 제4 감광 패턴보다 작은 폭을 갖는 제1 금속 패턴을 형성하고 상기 제2 금속 패턴을 제거하여 상기 제2 도전 패턴으로부터 제2 캐패시턴스 전극을 형성하며 상기 제3 금속 패턴을 제거하여 상기 제3 도전 패턴으로붙 제1 전극을 형성하는 단계- 상기 도전 패턴과 상기 제1 금속 패턴에 의해 게이트 전극이 형성됨;
    상기 제3 감광 패턴을 제거하는 단계;
    상기 제2 금속 패턴을 마스크로 하여 2차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 LDD 영역과 GOLDD 영역을 형성하고 상기 제2 반도체 패턴으로부터 제1 캐패시턴스 전극을 형성하는 단계;
    상기 기판 상에 제2 절연막을 형성하고 상기 제1 기판이 노출된 제1 개구부를 형성하는 단계;
    상기 제2 절연막 상에 상기 소오스 영역과 전기적으로 연결된 소오스 전극과 상기 소오스 영역과 상기 제1 전극에 전기적으로 연결된 드레인 전극을 형성하는 단계;
    상기 제2 절연막 상에 상기 제1 전극이 노출된 제2 개구부를 갖는 뱅크층을 형성하는 단계; 및
    상기 제1 전극 상에 상기 제1 전극과 함께 유기발광 소자를 형성하기 위한 유기 발광층 및 제2 전극을 형성하는 단계
    를 포함하는 유기발광 표시장치의 제조 방법.
  15. 제1 내지 제3 영역을 갖는 기판 상에 결정화 공정에 의해 결정화된 제1 및 제2 반도체 패턴을 형성하는 단계;
    상기 제1 및 제2 반도체 패턴 상에 제1 절연막, 도전막 및 금속막을 형성하는 단계;
    상기 기판의 제1 영역 상에 상기 반도체 패턴보다 작은 폭을 갖는 제1 감광 패턴, 상기 기판의 제2 영역 상에 상기 제2 반도체 패턴에 대응하는 제2 감광 패턴 및 상기 기판의 제3 영역 상에 제3 감광 패턴을 형성하는 단계;
    상기 제1 내지 제3 감광 패턴을 마스크로 하여 상기 금속막과 상기 도전막을 식각하여 제1 내지 제3 금속 패턴과 제1 내지 제3 도전 패턴을 형성하는 단계;
    상기 제1 감광 패턴을 마스크로 하여 1차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 소오스 영역 및 드레인 영역을 형성하는 단계;
    애싱 공정을 수행하여 상기 제2 감광 패턴은 제거하고 상기 제1 감광 패턴보다 작은 폭을 갖는 제4 감광 패턴과 상기 제3 감광 패턴으로부터 제5 감광 패턴을 형성하는 단계;
    상기 제4 감광 패턴을 마스크로 하여 상기 제1 금속 패턴을 식각하여 상기 제4 감광 패턴보다 작은 폭을 갖는 제1 금속 패턴을 형성하고 상기 제2 금속 패턴을 제거하여 상기 제2 도전 패턴으로부터 제2 캐패시턴스 전극을 형성하는 단계- 상기 도전 패턴과 상기 제1 금속 패턴에 의해 게이트 전극이 형성됨;
    상기 제3 감광 패턴을 제거하는 단계;
    상기 제2 금속 패턴을 마스크로 하여 2차 이온 주입 공정을 수행하여 상기 제1 반도체 패턴에 LDD 영역과 GOLDD 영역을 형성하고 상기 제2 반도체 패턴으로부터 제1 캐패시턴스 전극을 형성하는 단계;
    상기 기판 상에 제2 절연막을 형성하고 상기 제3 금속 패턴이 노출된 제1 개구부를 형성하는 단계;
    상기 제2 절연막 상에 금속막을 형성하고 상기 금속막과 상기 제3 금속 패턴을 패터닝하여 소오스 전극, 드레인 전극, 연결 전극 및 제1 전극을 형성하는 단계;
    상기 제2 절연막 상에 상기 제1 전극이 노출된 제2 개구부를 갖는 뱅크층을 형성하는 단계; 및
    상기 제1 전극 상에 상기 제1 전극과 함께 유기발광 소자를 형성하기 위한 유기 발광층 및 제2 전극을 형성하는 단계
    를 포함하는 유기발광 표시장치의 제조 방법.
  16. 제15항에 있어서,
    상기 연결 전극은 상기 제3 금속 패턴이 선택적으로 식각되어 상기 제3 금속 패턴의 에지 영역으로부터 형성되고, 상기 제1 전극은 상기 제3 도전 패턴으로부터 형성되는 유기발광 표시장치의 제조 방법.
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