KR20130027215A - 박막 트랜지스터 및 그의 제조 방법 - Google Patents

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KR20130027215A
KR20130027215A KR1020110090670A KR20110090670A KR20130027215A KR 20130027215 A KR20130027215 A KR 20130027215A KR 1020110090670 A KR1020110090670 A KR 1020110090670A KR 20110090670 A KR20110090670 A KR 20110090670A KR 20130027215 A KR20130027215 A KR 20130027215A
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thin film
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assembled monolayer
film transistor
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홍병희
김경은
박재성
김영수
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그래핀스퀘어 주식회사
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Abstract

본원은, 자기조립단분자층을 이용하여 그래핀의 표면 개질을 통한 박막 트랜지스터 및 그의 제조방법에 관한 것이다.

Description

박막 트랜지스터 및 그의 제조 방법{THIN FILM TRANSISTOR AND PREPARING METHODE OF THE SAME}
본원은, 자기조립단분자층 및 그래핀층을 포함하는 채널 영역을 이용한 박막 트랜지스터, 및 그의 제조방법에 관한 것이다.
그래핀은 차세대 반도체 기술에 사용하기 위한 잠재적인 대안 물질로서 상당한 주목을 받고 있다. 그래핀의 발견 이후로, 그래핀-기반 전자 디바이스는 단층 그래핀과 SiO2 사이에 광학 콘트라스트(optical contrast)를 이용하기 위함과 금속 산화물 반도체 (metal-oxide-semiconductor; MOS) 구조를 가진 디바이스의 제작의 용이성 때문에 SiO2/Si 기재 상에서 제조되었다. 그러나 SiO2 기재 상에 형성된 그래핀 전계효과 트랜지스터(FETs)의 성능은 하전된 불순물 산란, 표면 포논(phonon)에 의한 외인성 산란, 원자 스케일 결함으로부터의 공명 산란 및 잔여 흡착물질에 의한 주름(corrugation) 또는 도핑에 의해 제한된다. 이러한 성능 한계를 극복하기 위해, 고유전 상수(k)를 가지는 유전체가 이용되었다. 높은-k 매체에 의해 유도된 유전 차폐는 향상된 전기적 특성으로 이어지면서, 장범위 쿨롱 산란을 감소시킨다. 그러나, 높은-k유전체는 그래핀과 유전체 사이의 특유의 상호작용이 전하 전송을 지배할 수 있기 때문에 항상 전계효과를 개선하지는 않는다. 또 다른 접근은 불포화 결합(dangling bonds) 및 전하 트랩의 저밀도를 포함하는 신규 절연층 (6 각형 질화 붕소)의 사용을 포함하였다.
다른 한편, 버퍼층이 SiO2의 표면 특성을 개질하기 위해 그래핀과 게이트 유전체 사이에 삽입될 수 있다. 이 접근법은 하전된 불순물 산란 또는 흡착물질-제한된 도핑을 감소시키기 위한 대안적인 방법을 제공한다.
그러나, 그래핀 FETs의 전기적 특성이 영향을 받은 메커니즘은 명료해지지 않았고, 그래핀 FETs의 성능의 버퍼층의 효과의 체계적 연구가 필요하다. 이전의 실험은 주로 기계적으로 박리된 그래핀 플레이크를 시험하였다. 박리화 과정이 기재의 표면 성질에 의존하기 때문에, 큰 샘플-대-샘플 변화는 그래핀의 이러한 근원(source)으로부터 예상된다. 이것 때문에, 최근 K. S. Kim 등에 의해 발표된 Nature 2009, 457, 706 및 X. S. Li 등에 의해 발표된 Colombo, R. S. Ruoff, Science 2009, 324, 1312에 의한 화학 기상 증착(chemical vapor deposition; CVD) 방법은 대면적 균일한 고품질 그래핀의 합성을 가능하게 했다. CVD 그래핀의 유용성은 그래핀 FETs의 버퍼층의 체계적 연구에서 사용된다.
본원은, 자기조립단분자층 및 그래핀층을 포함하는 채널 영역을 이용한 박막 트랜지스터, 및 그의 제조방법에 관한 것으로서, 상기 자기조립단분자층 의하여 그래핀의 표면을 개질하여 그래핀의 전기적 특성을 향상시킴으로써 개선된 소자 특성을 가지는 박막 트랜지스터, 및 그의 제조 방법을 제공하고자 한다.
그러나, 본원이 해결하고자 하는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본원의 제 1 측면은, 기재; 상기 기재 상에 형성되는 소스 전극 및 드레인 전극; 및 상기 소스 전극과 상기 드레인 전극 사이에 전기적으로 연결되는 채널 영역:을 포함하는, 박막 트랜지스터로서, 상기 채널 영역은 자기조립단분자층(Self Assembled Monolyers; SAMs) 및 상기 자기조립단분자층 상에 형성된 그래핀층을 포함하는 것인, 박막 트랜지스터를 제공할 수 있다.
본원의 일 구현예에 따르면, 상기 자기조립단분자층은 소수성을 가지는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 자기조립단분자층은 알킬기를 포함하는 자기조립단분자층 형성용 화합물을 이용하여 형성된 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 자기조립단분자층 형성용 화합물에 포함된 알킬기는 약 1 내지 약 30의 탄소수를 가지는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 알킬기는 약 1 내지 약 30, 약 1 내지 약 25, 약 1 내지 약 20, 약 5 내지 약 30, 또는 약 5 내지 약 25, 또는 약 5 내지 약 20의 탄소수를 가지는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 자기조립단분자층 형성용 화합물은 알킬실란계 화합물을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 알킬실란계 화합물은 알킬트리클로로실란계 화합물을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 상기 자기조립단분자층 형성용 화합물은 옥틸트리클로로실란(Octyltrichlorosilane; OTS), 헥사메틸디실란(Hexamethyldisilazane; HMDS), 옥타데실트리클로로실란 (Octadecyltrichlorosilane; ODTS), (3-아미노프로필)트리메톡시실란[(3-Aminopropyl)trimethoxysilane; APS], 퍼플루오로데실트리클로로실란(Perfluorodecyltrichlorosilane; PFS), 메르캅토프로필트리메톡시실란(Mercaptopropyltrimethoxysilane; MPTMS), 옥타데실트리메톡시실란(Octadecyltrimethoxysilane; OTMS), (헵타데카플루오로-1,1,2,2-테트라하이드로데실)트리클로로실란[(Heptadecafluoro-1,1,2,2-tetrahydrodecyl)trichlorosilane; FDTS], 퍼플루오로데실트리클로로실란(1H,1H,2H,2H-perfluorodecyltrichlorosilane; FOTS), 디클로로디메틸실란(Dichlorodimethylsilane; DDMS) 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 소스 전극 및 드레인 전극은 각각 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, Zn 및 이들의 조합들로 이루어진 군에서 선택되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 기재는 금속 산화물 기재, 반도체 기재, 유리 기재 또는 플라스틱 기재일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 그래핀층은 화학기상증착법에 의하여 제조된 그래핀을 상기 소수성 자기조립단분자층 상에 전사하여 형성된 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 제 2 측면은 기재 상에 자기조립단분자층을 형성하고; 상기 자기조립단분자층 상에 그래핀층을 형성하여 채널 영역을 형성하고; 및 상기 채널 영역 양측과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 형성하는 것:을 포함하는, 박막 트랜지스터의 제조 방법을 제공할 수 있다.
본원의 일 구현예에 따르면, 상기 자기조립단분자층은 소수성을 가지는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 자기조립단분자층은 알킬기를 포함하는 자기조립단분자층 형성용 화합물을 이용하여 형성된 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 자기조립단분자층 형성용 화합물에 포함된 알킬기는 약 1 내지 약 30의 탄소수를 가지는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 알킬기는 약 1 내지 약 30, 약 1 내지 약 25, 약 1 내지 약 20, 약 5 내지 약 30, 또는 약 5 내지 약 25, 또는 약 5 내지 약 20의 탄소수를 가지는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 자기조립단분자층 형성용 화합물은 알킬실란계 화합물을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 알킬실란계 화합물은 알킬트리클로로실란계 화합물을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 자기조립단분자층은, 옥틸트리클로로실란(Octyltrichlorosilane; OTS), 헥사메틸디실란(Hexamethyldisilazane; HMDS), 옥타데실트리클로로실란 (Octadecyltrichlorosilane; ODTS), (3-아미노프로필)트리메톡시실란[(3-Aminopropyl)trimethoxysilane; APS], 퍼플루오로데실트리클로로실란(Perfluorodecyltrichlorosilane; PFS), 메르캅토프로필트리메톡시실란(Mercaptopropyltrimethoxysilane; MPTMS), 옥타데실트리메톡시실란(Octadecyltrimethoxysilane; OTMS), (헵타데카플루오로-1,1,2,2-테트라하이드로데실)트리클로로실란[(Heptadecafluoro-1,1,2,2-tetrahydrodecyl)trichlorosilane; FDTS], 퍼플루오로데실트리클로로실란(1H,1H,2H,2H-perfluorodecyltrichlorosilane; FOTS), 디클로로디메틸실란(Dichlorodimethylsilane; DDMS) 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 소스 전극 및 드레인 전극은 각각 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, Zn 및 이들의 조합들로 이루어진 군에서 선택되는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 기재는 금속 산화물 기재, 반도체 기재, 유리 기재 또는 플라스틱 기재일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 그래핀층은 화학기상증착법에 의하여 제조된 그래핀을 상기 소수성 자기조립단분자층 상에 전사하여 형성된 것일 수 있으나, 이에 제한되는 것은 아니다.
본원의 일 구현예에 따르면, 상기 소스 전극 및 드레인 전극을 형성하는 것은, 새도우 마스크를 사용하여 상기 채널 영역 상에 양측과 각각 전기적으로 연결되는 상기 소스 전극 및 드레인 전극을 상기 기재 상에 증착하는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
본원에 의하여, 자기조립단분자층을 이용하여 그래핀층의 표면을 개질하여 상기 그래핀층의 전기적 특성을 향상시킬 수 있다. 구체적으로, 기재 상에 소수성 자기조립단분자층을 형성하고 상기 소수성 자기조립단분자층 상에 그래핀층을 형성함으로써 SiO2기재와 같은 기재에 기인된 그래핀층의 p-도핑 효과를 줄여줌으로써 그래핀층의 전자 이동도를 증가시킬 수 있다. 이에 따라, 상기 자기조립단분자층을 이용하여 표면 개질된 그래핀층을 함유하는 채널층을 이용하여 그래핀 FETs를 제조함으로서 소자의 전기적 특성을 향상시킬 수 있다. 또한 상기 자기조립단분자층을 이용하여 표면 개질된 그래핀층을 다양한 반도체 소자에 응용할 수 있다. 이러한 상기 자기조립단분자층을 이용하여 표면 개질된 그래핀층을 이용한 박막 트랜지스터와 같은 소자는 반도체 성질을 조절하고 고감도 센서로 응용이 가능하며, 디스플레이, 터치스크린, OLED의 응용과 유기물과의 일함수 차이가 크지 않은 장점으로 유기태양전지로 사용 가능하다.
도 1a 내지 도 1c는 본원의 일 구현예에 따른 자기조립단분자층을 이용하여 개질된 그래핀 채널층을 포함하는 박막 트랜지스터의 제조 과정을 나타내는 개략도이다.
도 2는, 본원의 일 실시예에 있어서, (a) 및 (b) 여러가지 상이한 SAMs에 의하여 개질된 SiO2기재의 XPS 스펙트럼, (c) 다른 알킬 사슬 길이를 가지는 SAMs의 FT-IR 스펙트럼, 및 (d) SiO2위의 HMDS와 유기실란의 화학적 구조를 나타내는 모식도이다.
도 3은, 본원의 일 실시예에 있어서, 다양한 SAMs에 의하여 개질된 SiO2/Si 기재 위에 단층 그래핀의 (a) 라만 스펙트럼 및 (b) 2D/G의 강도비율과 2D 밴드 넓이 비교, 다양한 SAMs으로 개질된 SiO2/Si 기재 위의 한층 그래핀의 (c) 자외선 광자 방출 스펙트럼 및 (d) 그래핀 일함수 비교 그래프이다.
도 4는, 본원의 일 실시예에 있어서, (a) 그래핀과 SiO2 사이의 버퍼층으로서 SAMs을 이용한 그래핀 FETs의 모식도; 다양한 SAMs이 개질된 SiO2/Si 기재 위의 그래핀 FETs의 (b) VG에 따른 전도도, (c) 디락 포인트 전압, (d) 전자와 정공의 전계효과 이동도를 나타내는 그래프, (e) 전하밀도에 따른 전도도를 나타내는 그래프 및 (f) 게이트 전압에 따른 전도도를 나타내는 그래프이다.
아래에서는 첨부한 도면을 참조하여 본원이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본원의 실시예를 상세히 설명한다. 그러나 본원은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본원 명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부재가 다른 부재 “상에” 위치하고 있다고 할 때, 이는 어떤 부재가 다른 부재에 접해 있는 경우뿐 아니라 두 부재 사이에 또 다른 부재가 존재하는 경우도 포함한다.
본원 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 본원 명세서 전체에서 사용되는 정도의 용어 "약", "실질적으로" 등은 언급된 의미에 고유한 제조 및 물질 허용오차가 제시될 때 그 수치에서 또는 그 수치에 근접한 의미로 사용되고, 본원의 이해를 돕기 위해 정확하거나 절대적인 수치가 언급된 개시 내용을 비양심적인 침해자가 부당하게 이용하는 것을 방지하기 위해 사용된다. 본원 명세서 전체에서 사용되는 정도의 용어 "~(하는) 단계" 또는 "~의 단계"는 "~ 를 위한 단계"를 의미하지 않는다.
본원 명세서 전체에서, 마쿠시 형식의 표현에 포함된 “이들의 조합”의 용어는 마쿠시 형식의 표현에 기재된 구성 요소들로 이루어진 군에서 선택되는 하나 이상의 혼합 또는 조합을 의미하는 것으로서, 상기 구성 요소들로 이루어진 군에서 선택되는 하나 이상을 포함하는 것을 의미한다.
본원 명세서 전체에서, "자기조립단분자층(self-assembled monolayers, SAMs)" 이란 표면활성 작용기를 포함하는 분자가 자발적으로 특정 기질(금속 또는 산화금속 등) 표면에 흡착하여 화학적 결합을 형성하는 단분자층을 일컫는 것으로서, 단일 분자 단위에서 그 형태와 물성을 조절, 변형할 수 있는 특성을 갖는다. 상기 자기조립단분자층은 주어진 기재의 표면에 자발적으로 입혀진 규칙적으로 잘 정렬된 단분자 유기 분자막이다. 상기 자기조립단분자층에 이용되는 자기조립물질은 세 개의 부분으로 이루어져 있다. 예를 들어, 상기 자기조립단분자층을 형성하는 화합물은 기재와 결합하는 머리(head) 부분의 반응기, 규칙적인 분자 막 형성을 가능하게 하는 몸통 부분의 긴 알킬 사슬, 및 분자막의 기능을 좌우하는 꼬리 부분의 작용기를 포함할 수 있다. 상기 작용기는 수소 원자 또는 알킬기일 수 있으나 분자막에 특수한 기능을 부여하기 위해서는 여러 가지 다른 그룹들, 예를 들면, NH2, OH, 또는 COOH를 포함할 수 있으나, 이에 제한되는 것은 아니다.
이하, 본원에 대하여 도면을 참조하여 구현예와 실시예를 이용하여 구체적으로 설명한다. 그러나, 본원이 이러한 구현예와 실시예에 제한되는 것은 아니다.
도 1a 내지 도 1c는 본원의 일 구현예에 따른 박막 트랜지스터의 제조 방법 및 이에 의한 박막 트랜지스터의 구조를 나타내는 모식도이다. 이하에서는, 도 1a 내지 도 1c를 참조하여, 본원의 일 구현예에 따른 박막 트랜지스터의 제조 방법 및 이에 의한 박막 트랜지스터에 대하여 구체적으로 설명한다.
먼저, 도 1a에 나타낸 바와 같이, 기재(100) 상에 자기조립단분자층(200)을 형성할 수 있다.
상기 기재(100)는 일반적으로 반도체 소자용으로 사용되는 기재라면 특별히 제한 없이 사용할 수 있다. 예를 들어, 상기 기재(100)로서, 유리(glass), 석영(quartz), Al2O3, SiC, MgO 등의 투명한 무기물 기재; 폴리에틸렌디옥시티오펜(polyethylenedioxythiopene; PEDOT), 폴리스티렌설포네이트(polystyrenesulfonate; PSS), PEDOT/PSS, 폴리비닐피롤리돈(polyvinylpyrrolidone; PVP), 폴리에틸렌 테레프탈레이트(PET), 폴리부틸렌테레프탈레이트(PBT), 폴리실란(polysilane), 폴리실록산(polysiloxane), 폴리실라잔(polysilazane), 폴리에틸렌(PE), 폴리카르보실란(polycarbosilane), 폴리아크릴레이트(polyacrylate), 폴리메타크릴레이트(polymethacrylate), 폴리메틸아크릴레이트(polymethylacrylate), 폴리메틸메타크릴레이트(PMMA), 폴리에틸아크릴레이트(polyethylacrylate), 사이클릭 올레핀 코폴리머(COC), 폴리에틸메타크릴레이트(polyethylmetacrylate), 사이클릭 올레핀 폴리머(COP), 폴리프로필렌(PP), 폴리이미드(PI), 폴리스타이렌(PS), 폴리비닐클로라이드(PVC), 폴리아세탈(POM), 폴리에테르에테르케톤(PEEK), 폴리에스테르설폰(PES), 폴리테트라플루오로에틸렌(PTFE), 폴리비닐리덴플로라이드(PVDF), 퍼플루오로알킬 (PFA) 고분자 등의 투명성, 유연성, 및 연신 가능성 중 하나 이상의 특성을 가지는 유기물 기재; 또는 Si, Ge, GaAs, InP, InSb, InAs, AlAs, AlSb, CdTe, ZnTe, ZnS, CdSe, CdSb, GaP 등의 기재를 사용할 수 있으나, 이에 제한되는 것은 아니다.
상기 자기조립단분자층(200)은, 소수성을 가지는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 자기조립단분자층(200)은 약 1 내지 약 30, 약 1 내지 약 25, 약 1 내지 약 20, 약 3 내지 약 30, 또는 약 3 내지 약 25, 또는 약 3 내지 약 20의 탄소수를 가지는 알킬기를 포함하는 자기조립단분자층 형성용 화합물을 이용하여 형성된 것일 수 있으나, 이에 제한되는 것은 아니다. 상기 자기조립단분자층 형성용 화합물은 알킬실란계 화합물을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 알킬실란계 화합물은, 옥틸트리클로로실란(Octyltrichlorosilane; OTS), 헥사메틸디실란(Hexamethyldisilazane; HMDS), 옥타데실트리클로로실란 (Octadecyltrichlorosilane; ODTS), (3-아미노프로필)트리메톡시실란[(3-Aminopropyl)trimethoxysilane; APS], 퍼플루오로데실트리클로로실란(Perfluorodecyltrichlorosilane; PFS), 메르캅토프로필트리메톡시실란(Mercaptopropyltrimethoxysilane; MPTMS), 옥타데실트리메톡시실란(Octadecyltrimethoxysilane; OTMS), (헵타데카플루오로-1,1,2,2-테트라하이드로데실)트리클로로실란[(Heptadecafluoro-1,1,2,2-tetrahydrodecyl)trichlorosilane; FDTS], 퍼플루오로데실트리클로로실란(1H,1H,2H,2H-perfluorodecyltrichlorosilane; FOTS), 디클로로디메틸실란(Dichlorodimethylsilane; DDMS) 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있으나, 이에 제한되는 것은 아니다.
상기 자기조립단분자층을 형성하기 위한 알킬실란계 화합물은 알킬트리클로로실란 화합물을 포함할 수 있으나, 이에 제한되는 것은 아니다. 예를 들어, 상기 알킬트리클로로실란 화합물에 포함된 알킬기의 탄소수는 약 1 내지 약 30, 약 1 내지 약 25, 약 1 내지 약 20, 약 3 내지 약 30, 또는 약 3 내지 약 25, 또는 약 3 내지 약 20의 약 1 내지 약 20, 또는 약 3 내지 약 20일 수 있으나, 이에 제한되는 것은 아니다. 상기 알킬트리클로로실란 화합물의 비제한적 예로서, 옥틸트리클로로실란 (Octyltrichlorosilane; OTS), 옥타데실트리클로로실란 (Octadecyltrichlorosilane; ODTS), 헥사메틸디실란 (Hexamethyldisilazane; HMDS), 알릴트리클로로실란 (Allyltrichlorosilane) 등을 들 수 있으나, 이에 제한되는 것은 아니다.
상기 자기조립단분자층(200)은 일정한 방향으로 유기 분자들이 배열되어 상기 자기조립단분자층(200)이 증착되는 층의 분자 배열을 조절하거나 층의 미세구조를 개선하여 전기 이동도를 향상시킬 수 있다. 구체적으로, 기재 상에 소수성 자기조립단분자층을 형성하고 상기 소수성 자기조립단분자층 상에 그래핀층을 형성함으로써 상기 소수성 자기조립단분자층에 의하여 상기 그래핀층이 개질되어 전기특성이 향상될 수 있다. 즉, 상기 기재와 상기 그래핀층 사이에 형성된 상기 소수성 자기조립단분자층이 버퍼층의 역할을 하여 SiO2 기재와 같은 기재에 기인된 그래핀층의 p-도핑 효과를 줄여줌으로써 그래핀층을 개질시켜 전자 이동도를 증가시킬 수 있다. 또한, 상기 소수성 자기조립단분자층에 포함되는 알킬기의 탄소수 또는 구조조를 조절함으로써 상기 그래핀층의 개질 정도 및 전기특성 향상 정도를 조절할 수 있다.
본원의 일 구현예에 따르면, 상기 자기조립단분자층(200)은, 코팅 방법, 디핑(dipping) 방법 또는 프린팅 방법에 의해 형성되는 것일 수 있으나, 이에 제한되는 것은 아니다. 일 구현예에 있어서, 상기 자기조립단분자층은 용액의 형태로 스핀 코팅 방법에 의해 기재에 도포하여 형성할 수 있거나 용액상태의 자기조립단분자층이 디핑된 욕조에 기재를 디핑시킴으로써 기재 상에 도포할 수 있다. 예를 들어, 톨루엔 용매 속에 OTS를 용해시켜 약 10 mM 농도를 만들고 약 300 K의 온도에서 약 20초 동안 침잠시켜 형성할 수 있다. 또한 상기 자기조립단분자층은 프린팅 방법에 의해 원하는 위치에 프린팅함으로써 형성할 수도 있으나, 이에 제한되는 것은 아니다.
이어서, 도 1b에 나타낸 바와 같이, 상기 자기조립단분자층(200) 상에 그래핀층(300)을 형성하여 채널 영역을 형성할 수 있다.
상기 그래핀은 복수개의 탄소원자들이 서로 공유결합으로 연결되어 형성된 폴리시클릭 방향족 분자를 의미하며, 상기 공유결합으로 연결된 탄소원자들은 기본 반복단위로서 6원환을 형성하나, 5원환 및/또는 7원환을 더 포함하는 것도 가능하다. 따라서 상기 그래핀은 서로 공유결합된 탄소원자들(통상 sp2 결합)의 단일층으로서 보이게 된다. 상기 그래핀은 다양한 구조를 가질 수 있으며, 이와 같은 구조는 그래핀 내에 포함될 수 있는 5원환 및/또는 7원환의 함량에 따라 달라질 수 있다. 상기 그래핀은 단일층으로 이루어질 수 있으나, 이들이 여러 개 서로 적층되어 복수층을 형성하는 것도 가능하며, 최대 약 100 nm까지의 두께를 형성하게 된다.
상기 그래핀층(300)은 당업계에 공지된 방법으로 제조된 것을 사용할 수 있다. 예를 들어, 상기 그래핀은 화학기상증착(chemical vapor deposition; CVD)법을 이용하여 형성되는 것일 수 있으나, 이에 제한되지 않고 당업계에 공지된 방법을 이용하여 제조된 것을 특별히 제한 없이 사용할 수 있다. 상기 그래핀은 화학기상증착법을 이용하여 형성되는 것인 경우, 예를 들어, 금속 촉매층 상에 화학기상증착법을 이용하여 그래핀층을 성장시키기 위해 통상적으로 사용되는 방법이라면 특별히 제한 없이 사용될 수 있다. 예를 들어, 상기 그래핀층은 금속 촉매층 상에서 화학기상증착법을 이용할 수 있으며, 상기 화학기상증착법은 고온 화학기상증착(Rapid Thermal Chemical Vapour Deposition; RTCVD), 유도결합플라즈마 화학기상증착(Inductively Coupled Plasma-Chemical Vapor Deposition; ICP-CVD), 저압 화학기상증착(Low Pressure Chemical Vapor Deposition; LPCVD), 상압 화학기상증착(Atmospheric Pressure Chemical Vapor Deposition; APCVD), 금속 유기화학기상증착(Metal Organic Chemical Vapor Deposition; MOCVD), 및 플라즈마 화학기상증착(Plasma-Enhanced Chemical Vapor Deposition; PECVD)을 포함할 수 있으나, 이제 제한되는 것은 아니다.
상기 금속 촉매층은 상기 그래핀층(300)의 성장을 용이하게 하는 촉매 역할을 하며, 그의 재료, 두께, 및 형태에 있어, 특별히 제한 없이 사용될 수 있다. 예를 들어, 상기 금속 촉매층은 Ni, Co, Fe, Pt, Au, Al, Cr, Cu, Mg, Mn, Mo, Rh, Si, Ta, Ti, W, U, V, Zr, 황동(brass), 청동(bronze), 백동, 스테인레스 스틸(stainless steel) 및 Ge 로 이루어진 그룹으로부터 선택된 하나 이상의 금속 또는 합금을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 도 1c에 나타낸 바와 같이, 상기 기재(100) 양측 상에 각각 소스 전극(420) 및 드레인 전극(440)을 형성하여 상기 채널 영역과 전기적으로 연결시킬 수 있다.
상기 소스 전극(420) 및 드레인 전극(440)은 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, Zn 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것일 수 있다.
상기 소스 전극(420) 및 드레인 전극(440)은 쉐도우 마스크(shadow mask)를 이용하여 화학기상증착법, 플라즈마 여기 CVD(plasma enhanced CVD; PECVD), 저압 CVD(low pressure CVD; LPCVD), 물리기상증착법(physical vapor deposition; PVD), 스퍼터링(sputtering), 원자층 증착법(atomic layer deposition; ALD), 증발법(evaporation) 등의 증착 방법에 의하여 형성될 수 있으나, 이에 제한되는 것은 아니다.
예를 들어, 상기 그래핀 채널 영역 양측 상에 새도우 마스크 등을 이용하여 소스 전극 및 드레인 전극을 각각 직접적으로 형성함으로써 식각 공정에 이용되는 포토레지스트의 사용을 줄여 상기 그래핀 채널 영역에 대한 p-도핑 효과를 감소시킬 수 있다.
상기와 같이 제조된 박막 트랜지스터는 상기 자기조립단분자층(200)을 통해 상기 기재와 상기 그래핀층과의 거리가 증가할수록 p-도핑 효과가 감소됨으로써 상기 그래핀층의 간섭성을 줄여주고 전하 이동도를 증가시키는 효과를 확인할 수 있다. 따라서, 자기조립단분자층을 이용하여 투명전극 및 그래핀 박막트랜지스터의 전기적 특성이 향상된 고성능 박막 트랜지스터의 제작이 가능할 수 있으며, 이와 같은, 고성능 박막 트랜지스터 제작하여 소자 성능을 향상시켜 반도체 성질을 조절하고 고감도 센서로 응용이 가능하고, 디스플레이, 터치스크린, OLED의 응용과 유기물과의 일함수 차이가 크지 않은 장점으로 유기태양전지로 사용 가능하다.
이하, 실시예와 도면을 참조하여 구체적으로 설명하도록 한다. 그러나, 본원이 이러한 실시예와 도면에 제한되는 것은 아니다.
물질 및 디바이스 제조
SiO2/Si 기재 상에 SAMs 를 제조하기 위하여, SiO2/Si 기재를 70% H2SO4 와 30% H2O2 로 구성된 뜨거운 피라나 용액 중에 세정하였다. 증류수로 세정한 후에, 상기 기재는 진공건조 반응 플라스크 중에 위치시켰다. 그리고 나서, 톨루엔 20 ml 를 실란 커플링제(silane coupling agent) 10 mM 과 함께 반응 플라스크에 첨가하였다. 이후, 상기 기재 상에 옥틸트리크로로실란(OTS), 옥타데실트리클로로실란(ODTS) 및 헥사메틸디실란(HMDS)을 각각 사용하여 소수성 자기조립단분자층 (SAMs)을 형성하였다. 옥틸트리크로로실란(OTS), 옥타데실트리클로로실란(ODTS)을 각각 이용한 자기조립단분자층 (SAMs) 형성을 아르곤 분위기 하에서 1 시간 동안 진행하였다. 상기 반응이 끝난 후에, 상기 SAMs 처리된 기재를 120℃ 에서 20 분 동안 베이킹하였고, 2 분 동안 초음파 처리를 수행하고, 톨루엔으로 세정하고, 진공 하에서 건조되었다. 한편, HMDS 는 깨끗한 SiO2/Si 기재 상에 스핀코팅시키고, 상기 기재는 150℃에서 1 시간 동안 베이킹하였다. 이어서, 상기 HMDS 처리된 기재는 에탄올로 세정하였고, 진공 하에서 건조되었다.
그래핀은 CVD 공정으로 합성되었다. 구리 호일 상에서 성장된 단층 그래핀 필름은 폴리메틸메타크릴레이트(PMMA, Mw = 240 kg mol-1)로 코팅하였고, 0.1 M 암모니아 퍼술페이트((NH2)4S2O8) 용액의 수용액 중에 띄웠다. 모든 구리 층을 에칭한 후에, PMMA 지지대를 가진 상기 그래핀 필름은 다양한 SAM-개질된 SiO2 (300 nm, capacitance = 10.8 nFcm-2)/Si 기재로 전사하였다. 아세톤으로 PMMA 지지층을 제거한 후에 상기 그래핀 필름은 실리콘 기재 상에 남았다. 그래핀 FETs 중에 소스/드레인 전극으로서, 쉐도우 마스크(채널 길이 30 ㎛, 채널 넓이 300 ㎛)를 통해 Au 를 열 증착하였다.
측정
준비된 SAMs의 표면 에너지는 2 탐침 액체(탈이온수 및 다이아이오도메탄(diiodomethane))의 접촉각을 측정함으로써 측정되었다. SAMs 의 두께는 엘립소미터(ellipsometer, M-2000V, J. A. Woollam)를 이용하여 측정하였고, 평균 제곱근(root-mean-square; rms) 거칠기는 원자힘 현미경(atomic force microscopy; AFM, Digital Instrument)에 의해 측정되었다. SAMs 에 포함된 알킬 사슬의 패킹 밀도는 Al Kα X-선 라인(1486.6 eV)을 가진 VG ESCALAB 220i 분광기를 이용한 X선 광자방출 분광법에 의해 측정되었다. 상기 알킬 사슬의 FT-IR 분광기(Bruker IFS 66v)에 의해 조사되었다. 그래핀 필름의 광학 특성은 2.41 eV (514 nm, Ar+ 이온 레이저)의 여기 에너지를 가지는 라만 분광기(Renishaw, RM-1000 Invia)에 의해 획득되었다. 그래핀 필름의 일함수는 대한민국, 포항 가속기 연구소 4B1 빔라인에서 UPS에 의해 2차 전자 차단 스펙트럼을 측정함으로써 측정되었다. 그래핀 FETs 의 전류-전압 특성은 Keithley 2636A 반도체 파라미터 분석기를 이용하여 분석되었다.
그래핀 FETs의 성능에 대한 상기 자기조립단분자층의 버퍼층으로서의 효과에 대하여 체계적 분석은 CVD-성장 대면적 그래핀을 이용하여 수행되었다. 그래핀/유전체(SiO2) 상호작용의 화학적 및 물리적 특성은 SiO2 기재를 C1의 알킬 사슬 길이를 가지는 HMDS와 마찬가지로 다양한 알킬 사슬 길이(각각 C8 또는 C18)를 가지는 두 유기 알킬 실란, 옥틸트리클로로실란(OTS) 및 옥타데실트리클로로실란(ODTS)의 소수성 자기조립단분자층층(SAMs)으로 처리함으로써 조절되었다. 상기 버퍼층은 그래핀 FETs의 전기적 응답을 변조한 그래핀을 가지는 상호작용의 화학 물질과 물리적 성질을 개질하였다. 따라서, 그래핀 FET의 성능은 SAM 버퍼층의 존재로 인해서 현저하게 향상되었다.
SAMs는 단순하고 간단한 방법에서 제조하였다. OTS및 ODTS-SAMs는 자발적으로 가수분해 및 응축을 포함하는 표면 반응을 통해 게이트 유전체(SiO2) 표면 상에서 자기조립했다. 상기 HMDS 버퍼층은 스핀코팅에 의해 SiO2 표면 상에 준비하였다. 상기 SAMs의 물리적 특성과 SAM-개질된 SiO2 표면의 표면 습윤성은 하기 표 1에 나타내었다. 기대한 대로, SAMs의 두께는 알킬 사슬 길이를 증가시키는 것과 함께 증가하였다.
Figure pat00001
도 2는 알킬 사슬 길이가 증가함에 따라 SAMs의 두께가 증가할 것으로 예상하여 SAMs의 체인 패킹 밀도를 알아보기 위한 XPS 스펙트럼을 측정한 것이다. 도 2a의 C1s 피크가 284.6 eV에서 관찰되었고, 알킬 사슬 길이 (HMDS＜OTS＜ODTS)가 증가함에 따라 피크가 증가함을 보였다. 반면 Si2p 피크는 99.3(Si0) 과 103.3(Si4 +) eV에서 관찰되었고 알킬 사슬 길이가 증가함에 따라 피크가 감소되는 것을 보였다.
SAMs의 두께에 의해 정상화된 C1s/Si2p 피크 비율은 관련된 알킬 사슬 패킹 밀도의 표준으로 사용되었다. ODTS-SAMs는 HMDS및 OTS-SAMs의 패킹 밀도와 관련하여 높은 패킹 밀도(10%)를 나타내었다. 이 관측은 푸리에 변환 적외선 (FT-IR) 분광학에 의한 OTS와 ODTS-SAMs의 물리적 구조를 특성화함으로써 연구되었다. C 원자의 수가 8개(OTS)에서 18개(ODTS)로 증가함에 따라, CH2 대칭 진동은 2855에서 2851 cm-1로, 비대칭 진동은 2927에서 2920 cm-1로 피크의 위치가 낮은 파장대로 이동하였다. 피크의 이동은 SAMs에서 알킬 사슬의 배열 상태가 무질서(OTS)에서 질서가 있는(ODTS) 상태로 변했다는 것을 나타낸다. 알킬 사슬의 변화는 더 긴 알킬 사슬 사이에서 반 데르 발스 힘에 의해 영향을 받았다. 반면 HMDS가 있는 SiO2 표면은 도 2d 에 나타낸 바와 같이 하나의 알킬 사슬을 갖는 특징 때문에 CH2 진동을 포함하지 않는다. HMDS가 SiO2에서 오직 실란올(silanol) 그룹과 반응하고 자기 축합 과정으로 만들어지지 않는다. 하나의 알킬 사슬 길이와 HMDS의 반응 지점의 제한 때문에 HMDS가 있는 SiO2의 표면 에너지는 OTS와 ODTS-SAMs으로 개질된 SiO2의 표면에너지보다 훨씬 높다.
도 3a는 그래핀의 화학적, 물리적 성질을 분석하기 위해 다양한 SAMs이 개질된 SiO2위에서 라만 스펙트라를 분석한 것이다. 알킬 사슬 길이가 증가함(Untreated＜HMDS＜OTS＜ODTS)에 따라 2D 밴드 강도가 증가하는 것을 관찰할 수 있었다. 게다가 OTS와 ODTS SAMs이 개질된 SiO2에서 G 밴드의 위치가 아무 처리 하지 않은 SiO2 기재의 피크 위치로부터 분명하게 red-shift 한 것을 보였다. 2D/G 밴드의 강도 비율과 2D 밴드의 FWHM(full width at half maximum)은 보통 그래핀에서 도핑을 확인하기 위해 이용된다. 2D/G 밴드 강도 비율은 알킬 사슬 길이가 증가함에 따라 증가하고, 2D 밴드 넓이는 반대의 경향을 보였다. 이러한 피크 강도와 넓이의 변화는 긴 알킬 사슬 길이를 가지고 있는 SAMs을 버퍼층으로 사용함으로써 도핑이 효과적으로 감소될 수 있다는 것을 설명한다.
상기 도핑 특성은 도 2c에 나타낸 바와 같이, 자외 광자 방출 스펙트라로부터 그래핀 필름의 일함수를 계산함으로써 측정되었다. 2차 전자의 온셋(onset) 에서 변화는 그래핀 중에 일 함수의 변화와 일치한다 :
Figure pat00002
여기서 ħω= 21.2 eV (He I 소스), Esec 은 2 차 방출의 온셋, 및 EFE 은 페르미 엣지(Fermi edge, 가전자대 스펙트럼으로부터 22.0 eV, -5 V의 샘플 바이어스 하에서, 포항 가속기 연구소에서 4B1 빔 라인에서 측정됨)이다.
그래핀의 일함수는 아무 처리되지 않은 SiO2는 4.5 eV, ODTS로 개질된 SiO2는 4.25 eV로 SAMs의 알킬 사슬 길이가 증가함에 따라 감소하였다. SiO2/Si 기재 위의 그래핀은 그래핀에서 SiO2 기재 위에서 산소와 물 분자들과 같은 다양한 흡착물질로의 전하 이동 때문에 정공 도핑이 일어난다고 알려져 있다. SAMs이 SiO2 기재 위에 있을 때, 이 버퍼층은 SiO2에서 가장 반응성이 좋은 지점을 효과적으로 막아주고, SiO2 위에서 흡착물의 커플링을 막는다. 막음 효과는 결합 특징에 의해 달라질 수 있었다. 잘 배열되고 밀접하게 패킹된 ODTS SAMs은 정공 도핑을 막는 가장 높은 막음 효과를 나타내고 ODTS SAMs 위의 그래핀은 가장 낮은 일함수를 나타내었다. 반면에, SiO2 위의 HMDS는 하나의 알킬 사슬 특징으로 자기 축합 과정에서의 한계 때문에 일함수가 아주 낮다. 그러므로, 그래핀의 일함수로부터 알 수 있는 정공 도핑은 ODTS＜OTS＜ HMDS＜Untreated 순으로 커졌다.
그래핀의 전기적 특성에 대해 SAMs 버퍼층의 효과를 시험하기 위해 Au 소스/드레인 전극을 포토리소그래피 공정을 사용하지 않고 그래핀 위에 직접적으로 증착하였다(도 4a). 그래핀 위에 감광액이 남아있으면 그래핀 도핑을 시키기 때문에 넓이 300 ㎛, 길이 30 ㎛ 쉐도우 마스크를 이용하여 전극을 만들었다. 도 4b는 다양한 SAMs으로 개질된 SiO2/Si 위의 그래핀 FETs 의 전도도를 나타낸다. VG에서 전도도는 SAMs에 크게 영향 받는 것을 알 수 있었다. 아무런 처리되지 않은 SiO2의 VG는 52 V에서 ODTS로 개질된 SiO2의 VG가 24 V로 점차적으로 변화하였다. 이 전이 전압이 그래핀에 남아 있는 과잉 전하 캐리어에 의해 결정되기 때문에, 직접적으로 그래핀 필름 중에 도핑 타입과 크기와 서로 관련되었다. 도 4c 에 나타낸 바와 같이, VG Dirac 는 증가된 SAMs 의 알킬 사슬 길이로서 VG = 0 V 으로부터 더 변화하였다. 그래핀 FETs에서 VG Dirac가 양의 값을 나타내는 것은 그래핀 표면을 덮고 있는 PMMA 고분자 잔여물에 의해 그래핀의 정공 도핑 때문이다.
캐리어 이동도는 다음 방정식을 이용하여 선형 레짐(linear regime)에서 계산되었다.
Figure pat00003
여기서, Ci = 1.08×10-8 Fcm-2, gm = dID / dVG, VD = 0.01 V, L = 30 ㎛ 및 W = 300 ㎛이다.
도 4d및 하기 표 2에서와 같이 SAMs의 알킬 사슬 길이가 증가함에 따라 전자, 정공 이동도가 증가한다(Untreated＜HMDS＜OTS＜ODTS).
Figure pat00004
정공과 전자 이동도 중에 관찰된 비대칭은 정공과 전자를 위한 산란 단면적 차이 또는 기재로부터의 대전된 불순물 중에 드리프트(drift) 때문일지도 모른다.
분명히, 전자와 정공 이동도 모두 긴 알킬 사슬을 가진 SMAs로부터 만들어진 버퍼층에 대한 3-폴드보다 더 증가하였다. SiO2 상에 SMAs의 증착 후에 관찰된 표면 거칠기가 감소시키지 않았기 때문에(표 1), 향상된 이동도는 직접적으로 SiO2 표면의 SiO2 표면은 하전된 불순물 때문에 그래핀 이동도를 제한하는 효과적인 스크리닝과 서로 관련된다. 본 실시예에서 획득된 이동도는 확산되는 이동 레짐(transport regime)에 해당되는 것보다 상대적으로 낮았다. 대전된 불순물 산란은 그래핀 중에 잔류 불순물이 전자와 정공 퍼들(hole puddles) 아래서 캐리어 전송에 대한 책임이 있다면 우세한 산란 메카니즘을 제공할 수 있다.
불순물 도핑의 존재 중에 VG에 의해 유발된 그래핀의 캐리어 밀도
Figure pat00005
는 방정식을 이용하여 계산되었다 :
Figure pat00006
여기서 η= 7.2×1010 cm-2V- 1 이다.
도 4e는 VG Dirac 근처 캐리어 밀도의 함수로서 전도도의 플롯을 나타낸다. 최소 전도도(즉, σ(VG = VG Dirac)) 및 최소 전도도에서의 플래토(plateau) 폭은 그래핀과 SiO2 표면 사이에 삽입된 SAMs의 유사성에 달려있었다. 1) VG Dirac, 2)전자와 정공 이동도, 3)최소 전도도 및 4)플래토 폭의 경향이 대전된 불순물 산란을 위한 캐리어 전송 매커니즘과 잘 일치한다. 대전된 불순물의 밀도가 감소한 것처럼, FETs은 낮은 VG Dirac 값, 더 높은 정공/전자 이동도, 더 높은 최소 전도도 및 더 좁은 플래토 폭을 나타냈다.
도 4e는 전하밀도에 따른 전도도를 보여준 그래프이며, 그래프를 통하여 그래핀 FETs의 도 4f와 같이 전자와 정공의 이동도가 확연히 증가함을 알 수 있었다.
그래핀 FETs 의 전기적 특성은 ODTS < OTS < HMDS < Untreated 순서로 기재처리를 하지 않은 것보다 HMDS, OTS, ODTS로 표면 처리를 했을 때 전도도가 점점 증가하는 것을 확인할 수 있다. 뿐만 아니라, 높은 VG 에서 버금선형(sublinear) 전도도는 도 4f와 같이, ODTS SAM 에 대한 전달전도성 (transconductance) gm 곡선에서 분명히 관찰되며, 장거리 산란에서 단거리 산란까지 산란 매커니즘 중에 변화와 연관성이 있다. 전기적 측정은 긴 알킬 사슬 길이를 가진 SAMs가 SiO2 표면의 흡착물질에서 발생하는 대전된 불순물을 효과적으로 스크리닝했다는 것을 확인하였고, 그래핀과 SiO2사이에 삽입될 때 그래핀 도핑을 감소시켰고, 그래핀 FETs의 전기적 성질을 개선하였다.
결론적으로, CVD 성장된 대면저 그래핀과 SiO2 기재 사이에 삽입된 다양한 소수성 SAMs 영향은 보고되었다. 그래핀의 화학적 및 물리적 특성과 그래핀 FETs의 전기적 특성은 다양한 SAMs 에 대해 연구되었다. SAMs의 알킬 사슬 길이가 증가함에 따라 그래핀의 표면 유도 도핑에 대한 영향을 적게 받고 그래핀 FETs는 디락 포인트 전압의 더 낮은 값을 가지고 있는 곳에서 정공/전자 이동도가 더 높게 나타난다.
게다가, 존재하는 SAMs 중에 전기적 특성의 변화는 그래핀 중에 대전된 불순물이 그래핀과 SiO2 기재 사이에 삽입된 SAM 의 알킬 사슬 길이에 의해 조절될 수 있었던 것을 나타낸 대전된 불순물 산란에 의해 설명될 수 있다.
다양한 SAMs을 이용한 표면 개질은 그래핀 FETs의 전기적 성질을 강화시켜 그래핀 소자 특성을 향상시키는 큰 역할을 한다는 것을 알 수 있었다.
전술한 본원의 설명은 예시를 위한 것이며, 본원이 속하는 기술분야의 통상의 지식을 가진 자는 본원의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본원의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본원의 범위에 포함되는 것으로 해석되어야 한다.
100: 기재
200: 자기조립단분자층
300: 그래핀층
420: 소스 전극
440: 드레인 전극

Claims (18)

  1. 기재;
    상기 기재 상에 형성되는 소스 전극 및 드레인 전극; 및
    상기 소스 전극과 상기 드레인 전극 사이에 전기적으로 연결되도록 상기 기재상에 형성되는 채널 영역:
    을 포함하는, 박막 트랜지스터로서,
    상기 채널 영역은 자기조립단분자층(Self Assembled Monolayers; SAMs) 및 상기 자기조립단분자층 상에 형성된 그래핀층을 포함하는 것인,
    박막 트랜지스터.
  2. 제 1 항에 있어서,
    상기 자기조립단분자층은 소수성을 가지는 것인, 박막 트랜지스터.
  3. 제 1 항에 있어서,
    상기 자기조립단분자층은 알킬기를 포함하는 자기조립단분자층 형성용 화합물을 이용하여 형성된 것인, 박막 트랜지스터.
  4. 제 3 항에 있어서,
    상기 알킬기는 1 내지 30의 탄소수를 가지는 것인, 박막 트랜지스터.
  5. 제 3 항에 있어서,
    상기 자기조립단분자층 형성용 화합물은 알킬실란계 화합물을 포함하는 것인, 박막 트랜지스터.
  6. 제 3 항에 있어서,
    상기 자기조립단분자층 형성용 화합물은 옥틸트리클로로실란(Octyltrichlorosilane; OTS), 헥사메틸디실란(Hexamethyldisilazane; HMDS), 옥타데실트리클로로실란 (Octadecyltrichlorosilane; ODTS), (3-아미노프로필)트리메톡시실란[(3-Aminopropyl)trimethoxysilane; APS], 퍼플루오로데실트리클로로실란(Perfluorodecyltrichlorosilane; PFS), 메르캅토프로필트리메톡시실란(Mercaptopropyltrimethoxysilane; MPTMS), 옥타데실트리메톡시실란(Octadecyltrimethoxysilane; OTMS), (헵타데카플루오로-1,1,2,2-테트라하이드로데실)트리클로로실란[(Heptadecafluoro-1,1,2,2-tetrahydrodecyl)trichlorosilane; FDTS], 퍼플루오로데실트리클로로실란(1H,1H,2H,2H-perfluorodecyltrichlorosilane; FOTS), 디클로로디메틸실란(Dichlorodimethylsilane; DDMS) 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것인, 박막 트랜지스터.
  7. 제 1 항에 있어서,
    상기 소스 전극 및 드레인 전극은 각각 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, Zn 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것인, 박막 트랜지스터.
  8. 제 1 항에 있어서,
    상기 기재는 금속 산화물 기재, 반도체 기재, 유리 기재 또는 플라스틱 기재인, 박막 트랜지스터.
  9. 제 1 항에 있어서,
    상기 그래핀층은 화학기상증착법에 의하여 제조된 그래핀을 상기 소수성 자기조립단분자층 상에 전사하여 형성된 것인, 박막 트랜지스터.
  10. 기재 상에 소수성 자기조립단분자층을 형성하고;
    상기 소수성 자기조립단분자층 상에 그래핀층을 형성하여 채널 영역을 형성하고; 및
    상기 채널 영역 양측과 각각 전기적으로 연결되는 소스 전극 및 드레인 전극을 상기 기재 상에 형성하는 것
    을 포함하는, 박막 트랜지스터의 제조 방법.
  11. 제 10 항에 있어서,
    상기 소수성 자기조립단분자층은 알킬기를 포함하는 자기조립단분자층 형성용 화합물을 이용하여 형성된 것인, 박막 트랜지스터의 제조 방법.
  12. 제 11 항에 있어서,
    상기 알킬기는 1 내지 30의 탄소수를 가지는 것인, 박막 트랜지스터의 제조 방법.
  13. 제 11 항에 있어서,
    상기 자기조립단분자층 형성용 화합물은 알킬실란계 화합물을 포함하는 것인, 박막 트랜지스터의 제조 방법.
  14. 제 11 항에 있어서,
    상기 자기조립단분자층 형성용 화합물은 옥틸트리클로로실란(Octyltrichlorosilane; OTS), 헥사메틸디실란(Hexamethyldisilazane; HMDS), 옥타데실트리클로로실란 (Octadecyltrichlorosilane; ODTS), (3-아미노프로필)트리메톡시실란[(3-Aminopropyl)trimethoxysilane; APS], 퍼플루오로데실트리클로로실란(Perfluorodecyltrichlorosilane; PFS), 메르캅토프로필트리메톡시실란(Mercaptopropyltrimethoxysilane; MPTMS), 옥타데실트리메톡시실란(Octadecyltrimethoxysilane; OTMS), (헵타데카플루오로-1,1,2,2-테트라하이드로데실)트리클로로실란[(Heptadecafluoro-1,1,2,2-tetrahydrodecyl)trichlorosilane; FDTS], 퍼플루오로데실트리클로로실란(1H,1H,2H,2H-perfluorodecyltrichlorosilane; FOTS), 디클로로디메틸실란(Dichlorodimethylsilane; DDMS) 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것인, 박막 트랜지스터의 제조 방법.
  15. 제 10 항에 있어서,
    상기 소스 전극 및 드레인 전극은 각각 Au, Al, Ag, Be, Bi, Co, Cu, Cr, Hf, In, Mn, Mo, Mg, Ni, Nb, Pb, Pd, Pt, Rh, Re, Ru, Sb, Ta, Te, Ti, V, W, Zr, Zn 및 이들의 조합들로 이루어진 군에서 선택되는 것을 포함하는 것인, 박막 트랜지스터의 제조 방법.
  16. 제 10 항에 있어서,
    상기 기재는 금속 산화물 기재, 반도체 기재, 유리 기재 또는 플라스틱 기재인, 박막 트랜지스터의 제조 방법.
  17. 제 10 항에 있어서,
    상기 그래핀층은 화학기상증착법에 의하여 제조된 그래핀을 상기 소수성 자기조립단분자층 상에 전사하여 형성된 것인, 박막 트랜지스터의 제조 방법.
  18. 제 10 항에 있어서,
    상기 소스 전극 및 드레인 전극을 형성하는 것은, 새도우 마스크를 사용하여 상기 채널 영역 상에 양측과 각각 전기적으로 연결되는 상기 소스 전극 및 드레인 전극을 상기 기재 상에 증착하는 것을 포함하는 것인, 박막 트랜지스터의 제조 방법.
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