KR20130025233A - 발광 소자 - Google Patents
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Abstract
실시 예에 따른 발광 소자는 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하는 발광 구조물, 상기 제2 도전형 반도체층 아래에 배치되는 전류 차단층, 및 상기 제2 도전형 반도체층 및 상기 전류 차단층 아래에 배치되는 오믹층을 포함하며, 상기 전류 차단층의 두께는 상기 오믹층의 두께의 1.5배보다 작다.
Description
실시 예는 발광 소자에 관한 것이다.
발광 소자가 조명용으로 응용되기 위해서는 LED를 이용하여 백색광을 얻을 수 있어야 한다. 백색 반도체 발광 장치를 구현하는 방법에는 크게 3가지가 알려져 있다.
첫 번째 방법은 빛의 삼원색인 적색, 녹색, 청색을 내는 3개의 LED를 조합하여 백색을 구현하는 방법이다. 두 번째 방법은 자외선 LED를 광원으로 이용하여 삼원색 형광체를 여기시켜 백색을 구현하는 방법으로서, R,G,B 형광체를 발광 물질로서 이용한다. 세 번째 방법은 청색 LED를 광원으로 이용하여 황색 형광체를 여기시킴으로써 백색을 구현하는 방법이며, 일반적으로 YAG:Ce 형광체를 발광 물질로서 이용한다.
일반적으로 발광 소자는 빛을 발생하는 발광 구조물과, 전원이 공급되는 제1 전극과 제2 전극과, 전류 분산을 목적으로 하는 전류 차단층과, 발광 구조물과 오믹 접촉하는 오믹층과, 광추출 효율을 향상시키기 위한 반사층을 포함할 수 있다. 일반적인 발광 소자의 구조에 대해서는 공개번호 10-2011-0041270에 개시되어 있다.
실시 예는 신뢰성 및 수율의 저하를 방지할 수 있는 발광 소자를 제공한다.
실시 예에 따른 발광 소자는 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하는 발광 구조물, 상기 제2 도전형 반도체층 아래에 배치되는 전류 차단층, 및 상기 제2 도전형 반도체층 및 상기 전류 차단층 아래에 배치되는 오믹층을 포함하며, 상기 전류 차단층의 두께는 상기 오믹층의 두께의 1.5배보다 작다.
상기 발광 소자는 상기 제1 도전형 반도체층 상에 배치되는 제1 전극, 및 상기 오믹층 아래에 배치되는 반사층을 더 포함할 수 있다. 상기 전류 차단층의 두께는 3nm ~ 100nm일 수 있다.
상기 발광 소자는 상기 반사층 아래에 배치되는 배리어층을 더 포함할 수 있다. 상기 배리어층은 상기 발광 구조물이 위치하는 제1 영역 및 상기 제1 영역을 제외한 가장 자리 영역인 제2 영역을 포함하며, 상기 제2 영역의 배리어층의 상부 표면은 상기 전류 차단층의 하면보다 낮게 위치할 수 있다.
상기 배리어층의 하면으로부터 상기 제2 영역의 배리어층의 상부 표면까지의 높이는 상기 배리어층의 상기 하면으로부터 상기 전류 차단층의 상기 하면까지의 높이보다 작을 수 있다.
상기 발광 소자는 상기 발광 구조물의 측면 및 제2 영역의 배리어층 상에 배치되는 패시베이션층을 더 포함할 수 있다. 상기 패시베이션층의 하면은 상기 전류 차단층의 상기 하면보다 낮게 위치할 수 있다.
상기 제1 전극은 상기 제1 도전형 반도체층 상면의 가장 자리를 따라 배치되는 외부 전극 및 상기 외부 전극의 내부에 배치되는 내부 전극을 포함하며, 상기 전류 차단층은 상기 제2 도전형 반도체층의 가장 자리 영역 상에 위치하고, 상기 외부 전극과 오버랩되는 제1 부분 및 상기 제1 부분 내부에 위치하고, 상기 내부 전극과 오버랩되는 제2 부분을 포함하며, 상기 제1 부분의 일 측면은 상기 발광 구조물의 측면과 동일 평면 상에 위치할 수 있다.
상기 전류 차단층은 ZnO, SiO2, SiON, Si3N4, Al2O3 , TiO2, AiN 중 적어도 하나를 포함하며, 상기 오믹층은 In, Zn, Sn, Ni, 및 Pt 중 적어도 하나를 포함하며, 상기 배리어층은 Pt, Ti, W, V, Fe, Mo 중 적어도 하나를 포함할 수 있다.
실시 예는 신뢰성 및 수율 저하를 방지할 수 있다.
도 1은 실시 예에 따른 발광 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자를 AB 방향으로 절단한 단면도를 나타낸다.
도 3은 도 2에 도시된 발광 소자의 확대도를 나타낸다.
도 4는 도 3에 도시된 발광 소자의 일 부분도를 나타낸다.
도 5는 일반적인 발광 소자의 전류 차단층과 오믹층의 일부 확대도를 나타낸다.
도 6은 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다.
도 7은 실시 예에 따른 발광 소자 패키지를 포함하는 조명 장치의 분해 사시도이다.
도 8은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 2는 도 1에 도시된 발광 소자를 AB 방향으로 절단한 단면도를 나타낸다.
도 3은 도 2에 도시된 발광 소자의 확대도를 나타낸다.
도 4는 도 3에 도시된 발광 소자의 일 부분도를 나타낸다.
도 5는 일반적인 발광 소자의 전류 차단층과 오믹층의 일부 확대도를 나타낸다.
도 6은 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다.
도 7은 실시 예에 따른 발광 소자 패키지를 포함하는 조명 장치의 분해 사시도이다.
도 8은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예들의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 발광 소자, 그 제조 방법, 및 발광 소자 패키지에 대해 설명한다.
도 1은 실시 예에 따른 발광 소자(100)의 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자(100)를 AB 방향으로 절단한 단면도를 나타내며, 도 3은 도 2에 도시된 발광 소자(100)의 확대도를 나타내며, 도 4는 도 3에 도시된 발광 소자(100)의 일 부분도를 나타낸다. 도 2의 패시베이션층(250)은 설명의 편의를 위하여 도 3에서는 생략한다.
도 1 내지 도 4를 참조하면, 발광 소자(100)는 발광 구조물(light emitting structure, 240), 제1 전극(260), 전류 차단층(current blocking layer, 235), 오믹층(ohmic layer, 230), 반사층(reflective layer, 225), 배리어층(barrier layer, 220), 접합층(bonding layer, 215), 지지층(supporter, 210), 및 패시베이션층(passivation layer, 250)을 포함한다.
발광 구조물(240)은 빛을 발생하며, 복수의 반도체층들을 포함할 수 있다. 발광 구조물(240)의 측면은 단위 칩으로 구분하는 아이솔레이션(isolation) 에칭을 통하여 경사면이 될 수 있다.
발광 구조물(240)은 복수의 3족 내지 5족 원소의 화합물 반도체층들을 포함할 수 있다. 발광 구조물(240)은 제1 도전형 반도체층(246), 활성층(244), 및 제2 도전형 반도체층(242)을 포함할 수 있다.
제2 도전형 반도체층(242)은 제1 도전형 반도체층(246) 아래에 위치하며, 활성층(244)은 제1 도전형 반도체층(246)과 제2 도전형 반도체층(242) 사이에 위치할 수 있다.
제2 도전형 반도체층(242)은 제2 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체일 수 있다. 제2 도전형 반도체층(242)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
활성층(244)은 제2 도전형 반도체층(142) 상에 배치되며, 제2 도전형 반도체층(242) 및 제1 도전형 반도체층(246)으로부터 제공되는 전자(electron)와 정공(hole)의 재결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다. 활성층(244)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다.
활성층(244)이 양자우물구조로 형성된 경우, 활성층(244)은 예컨데, InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 InaAlbGa1 -a-bN(0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 포함하는 단일 또는 다중 양자 우물 구조일 수 있다. 우물층은 장벽층의 에너지 밴드 갭보다 낮은 밴드 갭을 갖는 물질로 형성될 수 있다.
제1 도전형 반도체층(246)은 활성층(244) 상에 배치되며, 제1 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체일 수 있다. 제1 도전형 반도체층(246)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
활성층(244)과 제1 도전형 반도체층(246) 사이, 또는 활성층(244)과 제2 도전형 반도체층(242) 사이에는 도전형 클래드층(clad layer)이 배치될 수도 있으며, 도전형 클래드층은 질화물 반도체(예컨대, AlGaN)로 형성될 수 있다.
발광 구조물(240)은 제2 도전형 반도체층(242) 아래에 제3 도전형 반도체층(미도시)을 더 포함할 수 있으며, 제3 도전형 반도체층은 상기 제2 도전형 반도체층(242)과 반대의 극성을 가질 수 있다. 제1 도전형 반도체층(242)은 P형 반도체층이고, 제2 도전형 반도체층(242)은 N형 반도체층으로 구현될 수 있으며, 이에 따라 발광 구조물(240)은 N-P 접합, P-N 접합, N-P-N 접합, 및 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
제1 전극(260)은 발광 구조물(240) 상에 배치된다. 즉 제1 전극(260)은 제1 도전형 반도체층(246) 상에 배치될 수 있다. 제1 전극(260)은 소정의 패턴 형상일 수 있다. 제1 도전형 반도체층(246)의 상면은 광 추출 효율을 증가시키기 위해 거칠기(roughness, 255)가 형성될 수 있다. 또한 광 추출 효율을 증가시키기 위하여 제1 전극(260)의 표면에도 거칠기(미도시)가 형성될 수 있다.
제1 전극(260)은 제1 도전형 반도체층(246)의 상면 가장 자리를 따라 배치되는 외부 전극(92a, 92b, 92c, 92d)과, 외부 전극(92a,92b, 92c,92d)의 내부에 배치되는 내부 전극(94a, 94b)을 포함할 수 있다.
도 1 및 도 2는 외부 전극(92a,92b,92c,92d) 및 내부 전극(94a, 및 94b)의 일 실시 예를 도시하나, 제1 전극(260)은 도 1 및 도 2에 도시된 구조에 한정되는 것은 아니며, 다양한 형태로 구현될 수 있다.
외부 전극(92a,92b,92c,92d)은 제1 외부 전극(92a), 제2 외부 전극(92b), 제3 외부 전극(92c), 및 제4 외부 전극(92d)을 포함할 수 있다. 내부 전극(94a 및 94b)은 제1 내부 전극(94a), 및 제2 내부 전극(94b)을 포함할 수 있다.
외부 전극(92a, 92b,92c,92d)은 제1 도전형 반도체층(246)의 최외곽부로부터 일정 거리(예컨대, 50㎛) 이격하여 배치될 수 있다. 외부 전극(92a,92b,92c,92d)은 4개의 변과 4개의 꼭지점을 갖는 사각형 형태일 수 있다. 제1 외부 전극(92a) 및 제2 외부 전극(92b)은 제1 방향(예컨대, y축 방향)으로 연장될 수 있다. 제3 외부 전극(92c) 및 제4 외부 전극(92d)은 제1 방향에 수직한 제2 방향(예컨대, x축 방향)으로 연장되어 제1 외부 전극(92a)과 제2 외부 전극(92b)과 연결될 수 있다.
제1 전극(260)은 외부 전원이 공급되도록 와이어가 본딩되는 패드부(101a, 102b)를 더 포함할 수 있다. 패드부(102a, 102b)는 외부 전극(92a,92b,92c,92d)이 서로 만나는 곳 또는 외부 전극(92a,92b,92c,92d)과 내부 전극(94a 및 94b)이 서로 만나는 곳에 마련될 수 있다.
패드부(102a, 102b)는 제1 패드부(102a)와 제2 패드부(102b)를 포함할 수 있다. 제1 패드부(102a)는 제1 외부 전극(92a)과 제3 외부 전극(92c)이 접하는 부분에 배치되고, 제2 패드부(102b)는 제2 외부 전극(92b)과 제3 외부 전극(92c)이 접하는 부분에 배치될 수 있다.
제1 내부 전극(94a)은 제1 방향으로 연장되어 제3 외부 전극(92c) 및 제4 외부 전극(92d)을 연결한다. 제2 내부 전극(94b)은 제3 방향으로 연장되고, 제1 내부 전극(94a)과 연결된다. 또한 제2 내부 전극(94b)은 제1 외부 전극(92a) 및 제2 외부 전극(92b)을 서로 연결할 수 있다.
전류 차단층(235)은 발광 구조물(240) 아래에 배치되며, 제2 도전형 반도체층(242)의 하면에 접촉할 수 있다. 예컨대, 전류 차단층(235)은 제2 도전형 반도체층(242) 하면의 일부 영역 상에 배치될 수 있다.
전류 차단층(235)은 제1 전극(160)과 제2 전극층(201) 사이에 위치하는 발광 구조물(240)의 특정 영역에 전류가 집중되는 현상을 완화하여 발광 소자(100)의 발광 효율을 향상시킬 수 있다.
전류 차단층(235)은 제1 전극(260)에 상응하여 배치되며, 수직 방향으로 제1 전극(260)과 적어도 일부가 오버랩된다. 전류 차단층(235)은 제1 전극(260)의 패턴에 대응하는 패턴 형상을 가질 수 있다. 여기서 수직 방향은 제2 도전형 반도체층(242)으로부터 제1 도전형 반도체층(246)으로 향하는 방향일 수 있다.
전류 차단층(235)은 반사층(225) 또는 오믹층(230)보다 전기 전도성이 낮은 물질, 또는 제2 도전형 반도체층(242)과 쇼트키 접촉(Schottky contact)을 형성하는 물질, 또는 전기 절연성 물질일 수 있다. 예를 들어, 전류 차단층(235)은 ZnO, SiO2, SiON, Si3N4, Al2O3 , TiO2, AiN 중 적어도 하나를 포함할 수 있다.
전류 차단층(235)은 제1 부분(235-1) 및 제2 부분(235-2)을 포함할 수 있다. 제1 부분(235-1)은 제2 도전형 반도체층(242)의 가장 자리 영역에 위치하고, 외부 전극(92a,92b,92c,92d)과 수직 방향으로 오버랩될 수 있다. 제2 부분(235-2)은 제1 부분(235-1) 내부에 위치하고, 내부 전극(94a 및 94b)과 수직 방향으로 오버랩될 수 있다.
오믹층(230)은 발광 구조물(240) 아래에 배치되며, 제2 도전형 반도체층(242)과 오믹 접촉한다. 오믹층(230)은 제2 전극층(201)으로부터 발광 구조물(240)로 전원이 원활히 공급되도록 하는 역할을 한다. 예컨대, 오믹층(230)은 In, Zn, Sn, Ni, 및 Pt 중 적어도 하나를 포함할 수 있다.
도 3 및 도 4를 참조하면, 오믹층(230)은 제2 도전형 반도체층(242)과 접촉하고, 전류 차단층(235)을 덮는다. 전류 차단층(235)의 상면(332, 334)은 제2 도전형 반도체층(142)과 접촉하고, 전류 차단층(235)의 하면(301,302) 및 측면(314, 324)은 오믹층(230)과 접촉할 수 있다.
오믹층(230)은 전류 차단층(235)이 배치된 영역을 제외한 제2 도전형 반도체층(242) 나머지 영역과 접촉하고, 전류 차단층(235)의 제2 부분(235-2)의 하면(302) 및 측면(324) 상에 배치되고, 제1 부분(235-1)의 제1 측면(314) 및 하면(301) 일부 상에 배치될 수 있다. 이때 제1 측면(314)은 제2 부분(235-2)과 마주보는 제1 부분(235-1)의 일 측면일 수 있다.
전류 차단층(235)의 두께(t1)는 오믹층(230)의 두께(t2)의 1.5배보다 작거나 같을 수 있다(t1 ≤1.5×t2). 예컨대, 전류 차단층(235)의 두께(t1)는 3nm ~ 100nm일 수 있다.
즉 오믹층(230)의 제1 부분 및 제2 부분 각각의 두께(t2)는 전류 차단층(235)의 두께(t1)의 1.5배 이하일 수 있다. 여기서 제1 부분은 전류 차단층(235)의 측면과 상면을 감싸는 오믹층(230) 부분이고, 제2 부분은 제2 도전형 반도체층(242)과 접촉하는 전류 차단층(235) 사이에 위치하는 오믹층(230) 부분일 수 있다. 예컨대, 오믹층(230)의 두께(t2)는 150nm 이하일 수 있다.
반사층(225)은 오믹층(230) 아래에 배치되며, 발광 구조물(240)로부터 입사되는 광을 반사시켜 발광 소자(100)의 광 추출 효율을 향상시킨다. 반사층(225)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 이들의 합금으로 형성될 수 있다. 반사층(225)은 오믹층(230)의 최외각 측면과 접하며, 오믹층(230)의 둘레를 감쌀 수 있다.
배리어층(220)은 반사층(225) 아래에 배치되며, 지지층(210)의 금속 이온이 반사층(225)과 오믹층(230)으로 전달 또는 확산하는 것을 방지한다. 배리어층(220)은 배리어 금속 물질, 예컨대, Pt, Ti, W, V, Fe, Mo 중 적어도 하나를 포함하며, 단일층(single layer) 또는 멀티층(multilayer)일 수 있다.
배리어층(220)은 발광 구조물(240)이 위치하는 제1 영역(S1) 및 발광 구조물(240)로부터 노출되고, 제1 영역(S1)을 제외한 가장 자리 영역인 제2 영역(S2)을 포함할 수 있다. 이때 제2 영역(S2)은 칩과 칩 사이에 분리되는 경계 영역(예컨대, 채널 영역)을 포함할 수 있다.
배리어층(220)의 제2 영역(S2)의 상부 표면(340)은 전류 차단층(235)의 하면(301, 302)보다 낮게 위치한다. 예컨대, 배리어층(220)의 하면(221)으로부터 제2 영역(S2)의 상부 표면(340)까지의 높이(H)는 배리어층(220)의 하면(221)으로부터 전류 차단층(235)의 하면(301,302)까지의 높이(H2)보다 작을 수 있다.
배리어층(220)의 제2 영역(S2)의 상부 표면(340)이 전류 차단층(235)의 하면(301,302)보다 낮은 이유는 전류 차단층(235)의 두께가 얇기 때문에 칩을 분리하기 위한 아이솔레이션 에칭(isolation etching)시 제2 영역(S2)에 존재했던 전류 차단층(235) 및 그 하부에 위치하는 배리어층(220) 부분이 식각되기 때문이다.
제1 부분(235-1)의 제2 측면(312)은 배리어층(220)의 제2 영역(S2)에 의하여 노출되며, 발광 구조물(240)의 측면(240-1)과 동일 평면상에 위치할 수 있다. 이때 제1 부분(235-1)의 제2 측면(312)은 제1 측면(314)의 반대 측면일 수 있으며, 제2 영역(S2)으로 노출되는 측면일 수 있다.
지지층(210)은 배리어층(220) 아래에 배치되고, 접합층(215)은 배리어층(220)과 지지층(210) 사이에 배치된다. 지지층(210)은 발광 구조물(240)을 지지하며, 발광 구조물(240)에 제2 전원(예컨대, 양의 전원)을 제공할 수 있다.
예컨대, 지지층(210)은 구리(Cu), 텅스텐(W), 및 몰리브덴(Mo) 중 적어도 하나를 포함하는 금속층일 수 있으며, Si, Ge, GaAs, ZnO, SiC 중 적어도 하나를 포함하는 반도체일 수 있다.
접합층(215)은 지지층(210)을 배리어층(220)에 접합시키는 역할을 한다. 예컨대, 접합층(215)은 Au, Sn, Ni, Nb, In, Cu, Ag 및 Pd 중 적어도 하나를 포함할 수 있다.
접합층(215)은 지지층(210)을 본딩 방식으로 배리어층(220)에 접합하기 위한 것이므로 지지층(210)이 도금이나 증착 방법으로 형성되는 경우에는 접합층(215)은 생략될 수 있다.
패시베이션층(250)은 발광 구조물(240)의 측면 및 상면 중 적어도 하나에 배치된다. 도 1 및 도 2에 도시된 실시 예에서는 발광 구조물(240)의 측면 및 상면 상에 패시베이션층(250)이 형성되는 것을 도시하였으나, 이에 한정되는 것은 아니다. 예컨대, 패시베이션층(250)은 발광 구조물(240)의 측면 상에 형성될 수도 있다.
패시베이션층(250)은 배리어층(220)의 제2 영역(S2) 상에 배치될 수 있다. 예컨대, 패시베이션층(250)은 발광 구조물(240)의 측면 및 제2 영역(S2)의 노출되는 배리어층(220)을 덮을 수 있다. 배리어층(220)과 접촉하는 패시베이션층(250)의 하면은 전류 차단층(235)의 하면(301,302)보다 낮게 위치할 수 있다.
패시베이션층(250)은 발광 구조물(240)을 전기적으로 보호하기 위하여 발광 구조물(240)을 감쌀 수 있다. 또한 패시베이션층(250)은 제1 도전형 반도체층(246)의 상면에 배치되어, 제1 전극(260)과 접촉할 수 있다. 패시베이션층(250)은 절연 물질, 예컨대, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 로 형성될 수 있다.
일반적으로 전류 차단층의 두께는 오믹층의 두께에 비하여 매우 두껍기 때문에 제2 도전형 반도체층에 반사층이 직접 접촉할 수 있다.
도 5는 일반적인 발광 소자의 전류 차단층과 오믹층의 일부 확대도를 나타낸다. 도 5를 참조하면, 일반적으로 전류 차단층(420)의 두께(예컨대, 700nm)가 오믹층(430)의 두께(예컨대, 20nm)보다 매우 두껍기 때문에 오믹층(430)이 전류 차단층(420) 및 제2 도전형 반도체층(410)을 충분히 감싸지 못하고, 제2 도전형 반도체층(410)의 일부가 노출될 수 있다. 그리고 오믹층(430) 상에 형성되는 반사층(440)이 제2 도전형 반도체층(410)과 직접 접촉하는 부분(440)이 발생할 수 있다.
제2 도전형 반도체층(410)과 직접 접촉하는 부분(450)을 통하여 반사층(440)의 물질(예컨대, Ag)이 제2 도전형 반도체층(410)으로 침투하게 되어 발광 소자의 신뢰성 및 수율을 감소시킬 수 있다.
그러나 실시 예는 전류 차단층(235)의 두께를 오믹층(230)의 두께의 1.5배 이하로 한정함으로써 오믹층(230)이 전류 차단층(235) 및 제2 도전형 반도체층(242)을 밀봉함으로써 반사층(225)이 제2 도전형 반도체층과 직접 접촉하는 것을 방지하고, 발광 소자(100)의 신뢰성 및 수율이 저하되는 것을 방지할 수 있다.
도 6은 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지(200)를 나타낸다. 도 6을 참조하면, 발광 소자 패키지(200)는 패키지 몸체(510), 제1 금속층(512), 제2 금속층(514), 발광 소자(520), 반사판(525), 와이어(530), 및 수지층(resin layer, 540)을 포함한다.
패키지 몸체(510)는 일측 영역에 캐버티(cavity)가 형성된 구조일 수 있다. 이때 캐버티의 측벽은 경사지게 형성될 수 있다. 패키지 몸체(510)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다.
제1 금속층(512) 및 제2 금속층(514)은 열 배출이나 발광 소자(520)의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(510)의 표면에 배치된다. 예컨대, 제1 금속층(512) 및 제2 금속층(514)은 캐버티 내에 배치될 수 있다.
발광 소자(520)는 제1 금속층(512) 및 제2 금속층(514)과 전기적으로 연결되며, 발광 소자(520)로부터 발생하는 열은 제1 금속층(512) 및 제2 금속층(514)을 통하여 방출될 수 있다. 여기서 발광 소자(520)는 실시 예에 따른 발광 소자(100)일 수 있다.
발광 소자(100)의 지지층(210)은 제2 금속층(514)에 전기적으로 연결될 수 있다. 제1 전극(260)은 와이어(530)에 의하여 제1 금속층(512)과 전기적으로 연결될 수 있다. 예컨대, 와이어(530)의 일측은 제1 패드부(102a) 및 제2 패드부(102b)에 접합될 수 있다.
반사판(525)은 발광 소자(520)에서 방출된 빛을 소정의 방향으로 지향하도록 패키지 몸체(510)의 캐버티 측벽에 형성된다. 반사판(525)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.
수지층(540)은 패키지 몸체(510)의 캐버티 내에 위치하는 발광 소자(520)를 포위하여 발광 소자(520)를 외부 환경으로부터 보호한다. 수지층(540)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어진다. 수지층(540)은 발광 소자(520)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체가 포함될 수 있다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또 다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 7은 실시 예에 따른 발광 소자 패키지(200)를 포함하는 조명 장치의 분해 사시도이다. 도 7을 참조하면, 실시 예에 따른 조명 장치는 광을 투사하는 광원(750)과 광원(750)이 내장되는 하우징(700)과 광원(750)의 열을 방출하는 방열부(740) 및 광원(750)과 방열부(740)를 하우징(700)에 결합하는 홀더(760)를 포함한다.
하우징(700)은 전기 소켓(미도시)에 결합되는 소켓 결합부(710)와, 소켓 결합부(710)와 연결되고 광원(750)이 내장되는 몸체부(730)를 포함한다. 몸체부(730)에는 하나의 공기 유동구(720)가 관통하여 형성될 수 있다.
하우징(700)의 몸체부(730) 상에 복수 개의 공기 유동구(720)가 구비되며, 공기 유동구(720)는 하나이거나, 복수 개일 수 있다. 공기 유동구(720)는 몸체부(730)에 방사상으로 배치되거나 다양한 형태로 배치될 수 있다.
광원(750)은 기판(754) 상에 구비되는 복수 개의 발광 소자 패키지(752)를 포함한다. 기판(754)은 하우징(700)의 개구부에 삽입될 수 있는 형상일 수 있으며, 후술하는 바와 같이 방열부(740)로 열을 전달하기 위하여 열전도율이 높은 물질로 이루어질 수 있다.
광원(750)의 하부에는 홀더(760)가 구비되며, 홀더(760)는 프레임 및 다른 공기 유동구를 포함할 수 있다. 또한, 도시되지는 않았으나 광원(750)의 하부에는 광학 부재가 구비되어 광원(750)의 발광 소자 패키지(752)에서 투사되는 빛을 확산, 산란 또는 수렴시킬 수 있다. 실시 예에 따른 조명 장치는 동작 전압이 낮은 발광 소자를 포함하는 발광 소자 패키지를 사용하여, 조명 장치의 광 출력 효율을 향상시킬 수 있다.
도 8은 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 8을 참조하면, 표시 장치(800)는 바텀 커버(810)와, 바텀 커버(810) 상에 배치되는 반사판(820)과, 광을 방출하는 발광 모듈(830, 835)과, 반사판(820)의 전방에 배치되며 상기 발광 모듈(830,835)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(840)과, 도광판(840)의 전방에 배치되는 프리즘 시트들(850,860)을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널(870)과, 디스플레이 패널(870)과 연결되고 디스플레이 패널(870)에 화상 신호를 공급하는 화상 신호 출력 회로(872)와, 디스플레이 패널(870)의 전방에 배치되는 컬러 필터(880)를 포함할 수 있다. 여기서 바텀 커버(810), 반사판(820), 발광 모듈(830,835), 도광판(840), 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
발광 모듈은 기판(830) 상의 발광 소자 패키지(835)를 포함하여 이루어진다. 여기서, 기판(830)은 PCB 등이 사용될 수 있다. 발광 소자 패키지(835)는 실시 예에 따른 발광 소자 패키지(200)일 수 있다.
바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 그리고, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있으며, 도광판(840)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
그리고, 도광판(830)은 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.
그리고, 제1 프리즘 시트(850)는 지지 필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성될 수 있으며, 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.
그리고, 제2 프리즘 시트(860)에서 지지 필름 일면의 마루와 골의 방향은, 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사 시트로부터 전달된 빛을 디스플레이 패널(1870)의 전면으로 고르게 분산하기 위함이다.
그리고, 도시되지는 않았으나, 도광판(840)과 제1 프리즘 시트(850) 사이에 확산 시트가 배치될 수 있다. 확산 시트는 폴리에스터와 폴리카보네이트 계열의 재료로 이루어질 수 있으며, 백라이트 유닛으로부터 입사된 빛을 굴절과 산란을 통하여 광 투사각을 최대로 넓힐 수 있다. 그리고, 확산 시트는 광확산제를 포함하는 지지층과, 광출사면(제1 프리즘 시트 방향)과 광입사면(반사시트 방향)에 형성되며 광확산제를 포함하지 않는 제1 레이어와 제2 레이어를 포함할 수 있다.
실시 예에서 확산 시트, 제1 프리즘시트(850), 및 제2 프리즘시트(1860)가 광학 시트를 이루는데, 광학 시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산 시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.
디스플레이 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 표시 장치가 구비될 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
201: 제2 전극층, 210: 지지층,
215: 접합층, 220: 배리어층,
225: 반사층, 230: 오믹층,
235: 전류 차단층, 240: 발광 구조물,
242: 제2 도전형 반도체층, 244: 활성층,
246: 제1 도전형 반도체층, 250: 패시베이션층,
255: 거칠기, 260: 제1 전극.
215: 접합층, 220: 배리어층,
225: 반사층, 230: 오믹층,
235: 전류 차단층, 240: 발광 구조물,
242: 제2 도전형 반도체층, 244: 활성층,
246: 제1 도전형 반도체층, 250: 패시베이션층,
255: 거칠기, 260: 제1 전극.
Claims (10)
- 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하는 발광 구조물;
상기 제2 도전형 반도체층 아래에 배치되는 전류 차단층; 및
상기 제2 도전형 반도체층 및 상기 전류 차단층 아래에 배치되는 오믹층을 포함하며,
상기 전류 차단층의 두께는 상기 오믹층의 두께의 1.5배보다 작은 발광 소자. - 제1항에 있어서,
상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 및
상기 오믹층 아래에 배치되는 반사층을 더 포함하는 발광 소자. - 제1항에 있어서,
상기 전류 차단층의 두께는 3nm ~ 100nm인 발광 소자. - 제1항에 있어서,
상기 반사층 아래에 배치되는 배리어층을 더 포함하는 발광 소자. - 제4항에 있어서, 상기 배리어층은,
상기 발광 구조물이 위치하는 제1 영역; 및
상기 제1 영역을 제외한 가장 자리 영역인 제2 영역을 포함하며,
상기 제2 영역의 배리어층의 상부 표면은 상기 전류 차단층의 하면보다 낮게 위치하는 발광 소자. - 제5항에 있어서,
상기 배리어층의 하면으로부터 상기 제2 영역의 배리어층의 상부 표면까지의 높이는 상기 배리어층의 상기 하면으로부터 상기 전류 차단층의 상기 하면까지의 높이보다 작은 발광 소자. - 제5항에 있어서,
상기 발광 구조물의 측면 및 제2 영역의 배리어층 상에 배치되는 패시베이션층(passivation layer)을 더 포함하는 발광 소자. - 제7항에 있어서,
상기 패시베이션층의 하면은 상기 전류 차단층의 상기 하면보다 낮게 위치하는 발광 소자. - 제5항에 있어서, 상기 제1 전극은,
상기 제1 도전형 반도체층 상면의 가장 자리를 따라 배치되는 외부 전극; 및
상기 외부 전극의 내부에 배치되는 내부 전극을 포함하며,
상기 전류 차단층은,
상기 제2 도전형 반도체층의 가장 자리 영역 상에 위치하고, 상기 외부 전극과 오버랩되는 제1 부분; 및
상기 제1 부분 내부에 위치하고, 상기 내부 전극과 오버랩되는 제2 부분을 포함하며,
상기 제1 부분의 일 측면은 상기 발광 구조물의 측면과 동일 평면 상에 위치하는 발광 소자. - 제1항에 있어서,
상기 전류 차단층은 ZnO, SiO2, SiON, Si3N4, Al2O3 , TiO2, AiN 중 적어도 하나를 포함하며, 상기 오믹층은 In, Zn, Sn, Ni, 및 Pt 중 적어도 하나를 포함하며, 상기 배리어층은 Pt, Ti, W, V, Fe, Mo 중 적어도 하나를 포함하는 발광 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110088637A KR20130025233A (ko) | 2011-09-01 | 2011-09-01 | 발광 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110088637A KR20130025233A (ko) | 2011-09-01 | 2011-09-01 | 발광 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20130025233A true KR20130025233A (ko) | 2013-03-11 |
Family
ID=48176986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110088637A KR20130025233A (ko) | 2011-09-01 | 2011-09-01 | 발광 소자 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20130025233A (ko) |
-
2011
- 2011-09-01 KR KR1020110088637A patent/KR20130025233A/ko not_active Application Discontinuation
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