KR20130024523A - Semiconductor package - Google Patents

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KR20130024523A
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semiconductor
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package substrate
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KR1020110088022A
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최은경
김상원
홍지석
송현정
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삼성전자주식회사
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Abstract

PURPOSE: A semiconductor package is provided to protect an active layer by using a double molding layer. CONSTITUTION: A first semiconductor chip(100) is laminated on a package substrate. An inner solder ball(125) electrically connects the package substrate and the first semiconductor chip. A second semiconductor chip(200) is laminated on the first semiconductor chip. An upper molding layer(300) covers the first and the second semiconductor chip. A lower molding layer(130) is formed in the lower surface of the first semiconductor chip.

Description

반도체 패키지{Semiconductor package}Semiconductor Package {Semiconductor package}

본 발명은 반도체 패키지에 관한 것으로, 보다 구체적으로 뒤틀림을 방지하는 반도체 패키지에 관한 것이다. The present invention relates to a semiconductor package, and more particularly to a semiconductor package that prevents distortion.

전자 제품이 소형화, 슬림화, 고밀도화 되는 추세에 따라 인쇄회로 기판도 함께 소형화와 슬림화가 동시에 진행되고 있다. 또한, 전자기기의 휴대화와 더불어 다기능, 고용량의 데이터 송수신등으로 인쇄 회로 기판의 설계가 복잡해지고 고난이도의 기술이 요구되고 있다. 이에 따라 전원회로, 접지회로 및 신호회로 등이 형성되는 다층 인쇄회로 기판에 대한 수요가 증대되고 있다.As electronic products become smaller, slimmer, and denser, printed circuit boards are also becoming smaller and slimmer. In addition, the design of a printed circuit board is complicated due to the multifunctional, high-capacity data transmission and the like, along with the portability of electronic devices, and a high level of technology is required. Accordingly, the demand for multilayer printed circuit boards on which power circuits, ground circuits, signal circuits, and the like are formed is increasing.

다층 인쇄회로 기판 상에 중앙처리 장치나 전력 집적 회로와 같은 다양한 반도체 칩들이 장착된다. 인쇄회로 기판 상에 실장되는 복수개의 반도체 칩들은 마이크로미터 단위의 얇은 웨이퍼 상에서 형성되므로 뒤틀림(Warpage)에 취약하며, 후속 공정 진행에 따라 뒤틀림이 크게 발생하여 인쇄회로 기판 실장 시 불량이 발생하는 문제점이 있다.Various semiconductor chips, such as central processing units or power integrated circuits, are mounted on a multilayer printed circuit board. Since a plurality of semiconductor chips mounted on a printed circuit board are formed on a thin wafer of micrometers, they are vulnerable to warpage, and a large amount of warpage occurs as a result of the subsequent process, so that defects occur when mounting a printed circuit board. have.

본 발명이 해결하려는 과제는 신뢰성이 향상된 반도체 패키지를 제공하는데 있다. An object of the present invention is to provide a semiconductor package with improved reliability.

본 발명에 따른 반도체 패키지는 패키지 기판, 상기 패키지 기판 상에 적층된 제 1 반도체 칩, 상기 패키지 기판 및 상기 제 1 반도체 칩을 전기적으로 연결하는 적어도 하나의 내부 솔더볼, 상기 제 1 반도체 칩 상에 적층된 제 2 반도체 칩; 및 상기 제 1 및 제 2 반도체 칩을 덮는 상부 몰딩막을 포함하되, 상기 제 1 반도체 칩은 그 하부면에 형성된 하부 몰딩막을 포함할 수 있다. 상기 패키지 기판은 적층된 다층의 절연막들, 도전층들, 및 관통 비아를 포함하고, 상기 관통 비아는 상기 절연막들을 관통하여 상기 도전층들을 연결하되, 상기 도전층들은 신호패턴, 전원층, 및 접지층 중 적어도 하나를 포함할 수 있다.The semiconductor package according to the present invention includes a package substrate, a first semiconductor chip stacked on the package substrate, at least one internal solder ball electrically connecting the package substrate and the first semiconductor chip, and stacked on the first semiconductor chip. A second semiconductor chip; And an upper molding layer covering the first and second semiconductor chips, wherein the first semiconductor chip may include a lower molding layer formed on a lower surface thereof. The package substrate includes stacked multilayer insulating layers, conductive layers, and through vias, and the through vias penetrate the insulating layers to connect the conductive layers, wherein the conductive layers are a signal pattern, a power layer, and a ground. It may comprise at least one of the layers.

상기 상부 몰딩막의 상부면은 상기 제 2 반도체 칩의 상부면과 공통면을 가질 수 있다. 상기 하부 몰딩막은 상기 내부 솔더볼을 노출시킬 수 있다. 이 경우, 상기 하부 몰딩막과 상기 패키지 기판 사이에 언더필 수지막을 더 포함할 수 있다. 상기 하부 몰딩막은 상기 패키지 기판과 접하도록 형성될 수 있다. An upper surface of the upper molding layer may have a common surface with an upper surface of the second semiconductor chip. The lower molding layer may expose the internal solder balls. In this case, an underfill resin film may be further included between the lower molding film and the package substrate. The lower molding layer may be formed to contact the package substrate.

상기 상부 및 하부 몰딩막은 열성 에폭시(Thermal epoxy)로 이루어질 수 있다. 상기 상부 및 하부 몰딩막은 같은 물질로 형성될 수 있으며, 서로 다른 물질로 형성될 수도 있다. The upper and lower molding layers may be made of a thermal epoxy. The upper and lower molding layers may be formed of the same material, or may be formed of different materials.

상기 제 1 및 제 2 반도체 칩들을 덮는 패키지 캡(Package cap)을 더 포함할 수 있다. 상기 패키지 캡과 상기 패키지 기판 사이에 패키지 접착 패턴을 더 포함하되, 상기 패키지 접착 패턴은 도전성을 가질 수 있다.The package cap may further include a package cap covering the first and second semiconductor chips. A package adhesive pattern may be further included between the package cap and the package substrate, wherein the package adhesive pattern may have conductivity.

본 발명의 일 실시예에 따른 반도체 패키지는 제 1 반도체 칩의 상부면과 하부면에 각각 상부 몰딩막 및 하부 몰딩막을 이중으로 형성한다. 이로써, 반도체 패키지 공정 진행에 따라 발생할 수 있는 뒤틀림(Warpage)을 방지할 수 있다. 또한 상기 제 1 반도체 칩의 하부면에 형성되는 상기 하부 몰딩막은 공정 진행 중에 상기 제 1 반도체 칩의 액티브(active) 층을 보호할 수 있다. 이로써, 인쇄회로 기판에 반도체 칩을 실장하는 과정에서 불량이 발생하는 것을 방지할 수 있다.In the semiconductor package according to the exemplary embodiment, the upper molding layer and the lower molding layer are formed on the upper and lower surfaces of the first semiconductor chip, respectively. As a result, warpage that may occur as the semiconductor package process proceeds may be prevented. In addition, the lower molding layer formed on the lower surface of the first semiconductor chip may protect the active layer of the first semiconductor chip during the process. As a result, defects can be prevented from occurring in the process of mounting the semiconductor chip on the printed circuit board.

본 발명의 다른 실시예에 따른 반도체 패키지는 상기 제 1 반도체 칩의 하부면에 형성되는 하부 몰딩막이 상기 인쇄회로 기판과 접하도록 형성되어 상기 제 1 반도체 칩과 상기 인쇄회로 기판 사이의 빈 공간을 채운다. 그 결과, 후속 언더필(underfill) 수지막 형성을 생략할 수 있어 제조 공정을 단순화 할 수 있다.In a semiconductor package according to another embodiment of the present invention, a lower molding film formed on a lower surface of the first semiconductor chip is formed to contact the printed circuit board to fill an empty space between the first semiconductor chip and the printed circuit board. . As a result, subsequent underfill resin film formation can be omitted, and the manufacturing process can be simplified.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 설명하기 위한 단면도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 형성 방법을 설명하기 위한 단면도들이다.
도 9 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 패키지의 구조 및 형성 방법을 설명하기 위한 단면도들이다.1 is a cross-sectional view illustrating a structure of a semiconductor package according to an embodiment of the present invention.
2 to 8 are cross-sectional views illustrating a method of forming a semiconductor package in accordance with an embodiment of the present invention.
9 to 10 are cross-sectional views illustrating a structure and a method of forming a semiconductor package according to another embodiment of the present invention.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features, and advantages of the present invention will become more readily apparent from the following description of preferred embodiments with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are provided so that the disclosure can be thorough and complete, and will fully convey the scope of the invention to those skilled in the art.

본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막을 다른 영역 또는 막과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시예에의 제1막질로 언급된 막질이 다른 실시예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다.In this specification, when it is mentioned that a film is on another film or substrate, it means that it may be formed directly on another film or substrate, or a third film may be interposed therebetween. Further, in the drawings, the thicknesses of the films and regions are exaggerated for an effective explanation of the technical content. Also, while the terms first, second, third, etc. in various embodiments of the present disclosure are used to describe various regions, films, etc., these regions and films should not be limited by these terms . These terms are only used to distinguish any given region or film from another region or film. Thus, the membrane referred to as the first membrane in one embodiment may be referred to as the second membrane in another embodiment. Each embodiment described and exemplified herein also includes its complementary embodiment.

도 1은 본 발명의 일 실시예에 따른 반도체 패키지의 구조를 설명하기 위한 단면도이다. 1 is a cross-sectional view illustrating a structure of a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 반도체 패키지(1000)는 패키지 기판(400) 상에 실장된 제 1 반도체 칩(100)과 제 2 반도체 칩(200)을 포함한다. 상기 패키지 기판(400) 상에서 상기 제 2 반도체 칩(200)과 상기 제 1 반도체 칩(100)은 패키지 캡(500)으로 덮일 수 있다. Referring to FIG. 1, the semiconductor package 1000 according to the present exemplary embodiment includes a first semiconductor chip 100 and a second semiconductor chip 200 mounted on a package substrate 400. The second semiconductor chip 200 and the first semiconductor chip 100 may be covered with a package cap 500 on the package substrate 400.

상기 패키지 기판(400)은 다층으로 구성된 인쇄회로기판일 수 있다. 상기 패키지 기판(400)은 복수층의 절연막들(401)을 포함할 수 있다. 상기 절연막들(401) 중에 최하위층에 위치하는 절연막 하부면에는 제 1 신호패턴들(402)이 배치될 수 있다. 상기 제 1 신호패턴들(402)은 패키지 캡 연결용 신호패턴, 접지전압용 신호패턴, 또는 전원전압용 신호패턴을 포함할 수 있다. 상기 절연막들(401) 중에 최상층에 위치하는 절연막 상에는 제 2 신호패턴들(403)이 배치될 수 있다. 상기 제 2 신호패턴들(403)은 패키지 캡 연결용 신호패턴, 접지전압용 신호패턴, 또는 전원전압용 신호패턴을 포함할 수 있다. 상기 절연막들(401) 사이에는 제 3 신호패턴들(404)이 배치될 수 있다. 상기 절연막들(401) 사이에는 전원층(power layer, 405)과 접지층(ground layer, 406)이 서로 다른 높이에서 배치될 수 있다. 상기 제 1 신호패턴들(402), 상기 제 2 신호패턴들(403), 상기 제 3 신호패턴들(404), 상기 전원층(power layer, 405), 및 접지층(ground layer, 406)은 도전층으로 형성될 수 있다. 상기 패키지 기판(400)은 상기 절연막들(401)을 관통하는 복수의 패키지 기판 관통비아들(407)을 포함할 수 있다. 상기 패키지 기판 관통비아들(407)은 패키지 캡 연결용 관통비아, 칩 접지전압용 관통 비아, 또는 전원전압용 관통비아를 포함할 수 있다. 상기 패키지 캡 연결용 관통비아(408)는 상기 패키지 기판(400)의 가장자리에 인접하도록 배치될 수 있다. The package substrate 400 may be a printed circuit board composed of multiple layers. The package substrate 400 may include a plurality of insulating layers 401. First signal patterns 402 may be disposed on a lower surface of the insulating layer positioned on the lowest layer among the insulating layers 401. The first signal patterns 402 may include a package cap connection signal pattern, a ground voltage signal pattern, or a power voltage signal pattern. Second signal patterns 403 may be disposed on the insulating layer positioned on the uppermost layer of the insulating layers 401. The second signal patterns 403 may include a package cap connection signal pattern, a ground voltage signal pattern, or a power voltage signal pattern. Third signal patterns 404 may be disposed between the insulating layers 401. A power layer 405 and a ground layer 406 may be disposed at different heights between the insulating layers 401. The first signal patterns 402, the second signal patterns 403, the third signal patterns 404, the power layer 405, and the ground layer 406 It may be formed of a conductive layer. The package substrate 400 may include a plurality of package substrate through vias 407 penetrating the insulating layers 401. The package substrate through vias 407 may include a through via for connecting a package cap, a through via for a chip ground voltage, or a through via for a power supply voltage. The through via 408 for connecting the package cap may be disposed to be adjacent to an edge of the package substrate 400.

상기 제 1 신호패턴들(402) 하부에는 외부 솔더볼들(410)이 부착된다. 상기 외부 솔더볼들(410)은 패키지 캡 연결용 외부 솔더볼, 칩 접지전압용 외부 솔더볼, 또는 전원전압용 외부 솔더볼을 포함할 수 있다. External solder balls 410 are attached to the lower portion of the first signal patterns 402. The external solder balls 410 may include an external solder ball for connecting a package cap, an external solder ball for a chip ground voltage, or an external solder ball for a power voltage.

상기 패키지 기판(400) 상에 제 1 및 제 2 반도체 칩(100, 200)이 실장될 수 있다. 상기 제 2 반도체 칩(200)은 상기 제 1 반도체 칩(100) 보다 좁은 폭을 가질 수 있다. 상기 제 1 반도체칩(100)은 로직(logic) 칩일 수 있고, 상기 제 2 반도체 칩(200)은 메모리 칩일 수 있다. 상기 제 1 반도체 칩(100)은 반도체 기판(105), 상기 반도체 기판(105)을 관통하는 칩 관통비아(101), 상기 칩 관통비아(101)와 상기 반도체 기판(105) 사이의 베리어막(102), 및 상기 칩 관통 비아(101)와 전기적으로 연결되는 도전 패턴들(103, 104)을 포함할 수 있다. First and second semiconductor chips 100 and 200 may be mounted on the package substrate 400. The second semiconductor chip 200 may have a narrower width than the first semiconductor chip 100. The first semiconductor chip 100 may be a logic chip, and the second semiconductor chip 200 may be a memory chip. The first semiconductor chip 100 may include a semiconductor substrate 105, a chip through via 101 penetrating through the semiconductor substrate 105, and a barrier film between the chip through via 101 and the semiconductor substrate 105. 102, and conductive patterns 103 and 104 electrically connected to the chip through via 101.

상기 반도체 기판(105)의 하부면에 차례로 층간절연막(110), 제 1 패시베이션 막(120), 및 제 1 칩 볼랜드들(126)이 형성될 수 있다. 상기 제 1 칩 볼랜드들(126) 상에 제 1 내부 솔더볼들(125)이 형성될 수 있다. 상기 제 1 내부 솔더볼들(125)이 형성된 상기 제 1 반도체 칩(100)의 하부면에 하부 몰딩막(130)이 형성된다. 상기 하부 몰딩막(130)은 에폭시 수지 계열의 물질로 이루어질 수 있다.The interlayer insulating film 110, the first passivation film 120, and the first chip borlands 126 may be formed on the lower surface of the semiconductor substrate 105 in order. First internal solder balls 125 may be formed on the first chip lands 126. The lower molding layer 130 is formed on the lower surface of the first semiconductor chip 100 on which the first internal solder balls 125 are formed. The lower molding layer 130 may be made of an epoxy resin-based material.

상기 제 1 반도체 칩(100)은 상기 제 1 칩 볼랜드들(126), 상기 제 1 내부 솔더볼들(125), 및 상기 제 2 신호패턴들(403)에 의해 상기 패키지 기판(400)과 전기적으로 연결될 수 있다. 상기 하부 몰딩막(130)의 하부면과 상기 패키지 기판(400) 사이의 공간은 제 1 언더필 수지막(420)으로 채워질 수 있다. 상기 제 1 반도체 칩(100)은 상기 패키지 기판(400) 상에 플립칩 본딩 방식으로 실장될 수 있다. The first semiconductor chip 100 is electrically connected to the package substrate 400 by the first chip borlands 126, the first internal solder balls 125, and the second signal patterns 403. Can be connected. The space between the lower surface of the lower molding layer 130 and the package substrate 400 may be filled with the first underfill resin layer 420. The first semiconductor chip 100 may be mounted on the package substrate 400 by flip chip bonding.

상기 제 2 반도체 칩(200)과 상기 제 1 반도체 칩(100)은 제 2 내부 솔더볼들(205)에 의해 전기적으로 연결될 수 있다. 상기 제 2 내부 솔더볼들(205) 사이 공간은 제 2 언더필 수지막(210)으로 채워질 수 있다. 상기 제 2 반도체 칩(200)은 상기 제 1 반도체 칩(100) 상에 플립칩 본딩 방식으로 실장될 수 있다.The second semiconductor chip 200 and the first semiconductor chip 100 may be electrically connected by second internal solder balls 205. The space between the second inner solder balls 205 may be filled with the second underfill resin film 210. The second semiconductor chip 200 may be mounted on the first semiconductor chip 100 by flip chip bonding.

상기 제 1 반도체 칩(100)의 상부면과 상기 제 2 반도체 칩(200)의 측면은 상부 몰딩막(300)으로 덮인다. 상기 제 2 반도체 칩(200)의 상부면과 상기 상부 몰딩막(300)의 상부면은 공면을 이룰 수 있다. 상기 상부 몰딩막(300)은 에폭시 수지 계열의 물질로 이루어질 수 있다. An upper surface of the first semiconductor chip 100 and a side surface of the second semiconductor chip 200 are covered with an upper molding layer 300. An upper surface of the second semiconductor chip 200 and an upper surface of the upper molding layer 300 may be coplanar. The upper molding layer 300 may be made of an epoxy resin-based material.

상기 패키지 캡(500)과 상기 제 2 반도체 칩(200) 사이 그리고 상기 패키지 캡(500)과 상기 상부 몰딩막(300) 사이에는 열 경계 물질(Thermal interface material)막(310)이 개재될 수 있다. 상기 열 경계 물질막(310)은 열성(Thermal) 유지(油脂, grease), 에폭시 물질, 또는 이에 섞인 금속 고체 입자들을 포함할 수 있다. 상기 열 경계 물질막(310)은 접착 기능을 할 수 있다. A thermal interface material layer 310 may be interposed between the package cap 500 and the second semiconductor chip 200 and between the package cap 500 and the upper molding layer 300. . The thermal boundary material layer 310 may include thermal grease, an epoxy material, or metal solid particles mixed therewith. The thermal boundary material layer 310 may function as an adhesive.

상기 패키지 캡(500)은 금속으로 형성될 수 있다. 상기 패키지 캡(500)의 하단부와 상기 패키지 기판(400)의 가장자리 사이에는 패키지 접착 패턴(409)이 개재될 수 있다. 상기 패키지 접착 패턴(409)은 상기 패키지 캡(500)을 상기 패키지 기판(400) 상에 접착 및 고정시키는 역할을 할 수 있다. 상기 패키지 접착 패턴(409)은 도전성을 가질 수 있다. The package cap 500 may be formed of metal. A package adhesive pattern 409 may be interposed between the lower end of the package cap 500 and the edge of the package substrate 400. The package adhesive pattern 409 may serve to adhere and fix the package cap 500 on the package substrate 400. The package adhesive pattern 409 may have conductivity.

본 발명은 상기 제 1 반도체 칩(100)의 하부면에 형성되는 하부 몰딩막(130) 및 상기 제 1 반도체 칩(100) 상에 형성되고 상기 제 2 반도체 칩(200)의 측면에 인접하는 상부 몰딩막(300)을 포함함으로써, 제조 공정을 진행함에 따라 발생할 수 있는 뒤틀림(warpage)을 방지하고, 상기 제 1 패시베이션막(120) 및 상기 제 1 내부 솔더볼들(125)을 보호할 수 있는 반도체 패키지를 제공한다. According to the present invention, the lower molding layer 130 formed on the lower surface of the first semiconductor chip 100 and the upper portion formed on the first semiconductor chip 100 and adjacent to the side surface of the second semiconductor chip 200 are provided. By including the molding layer 300, a semiconductor that prevents warpage that may occur as the manufacturing process proceeds and protects the first passivation layer 120 and the first internal solder balls 125. Provide the package.

즉, 일반적인 반도체 패키지는 상기 상부 몰딩막(300)을 형성하고 그라인딩(Grinding) 과정을 거쳐 상기 상부 몰딩막(300)의 부피를 최소화하여 상기 제 2 반도체 칩(200)을 노출시킨 구조를 가진다. 이 경우, 잔존하는 상기 상부 몰딩막(300)에 의해 아래로 볼록한 형태의 뒤틀림(warpage)이 발생할 수 있다. 또한 상기 반도체 패키지의 제조 공정 중 캐리어 기판을 제거하는 과정에서 레이져(Laser)를 사용함에 따라 상기 제 1 패시베이션막(120) 및 상기 제 1 내부 솔더볼들(125)을 손상시킬 수 있다.That is, the general semiconductor package has a structure in which the second semiconductor chip 200 is exposed by minimizing the volume of the upper molding layer 300 by forming the upper molding layer 300 and grinding. In this case, warpage of the convex shape may be caused by the remaining upper molding layer 300. In addition, as the laser is used in the process of removing the carrier substrate during the manufacturing process of the semiconductor package, the first passivation layer 120 and the first internal solder balls 125 may be damaged.

본 발명에 따른 반도체 패키지(1000)는 상기 제 1 반도체 칩(100)의 하부면에 하부 몰딩막(130)을 형성함으로써, 위로 볼록한 형태의 뒤틀림을 유발할 수 있다. 이에 따라 상부 몰딩막(300)에 의한 아래로 볼록한 형태의 뒤틀림을 상쇄시켜 결과적으로 뒤틀림 현상을 감소시킬 수 있다. 또한 상기 하부 몰딩막(130)에 의해 상기 제 1 반도체 칩(100)의 하부면을 보호함으로써 상기 캐리어 기판의 제거 공정에서 레어져에 의한 손상을 방지할 수 있다. In the semiconductor package 1000 according to the present invention, the lower molding layer 130 is formed on the lower surface of the first semiconductor chip 100, thereby causing a convex upward distortion. Accordingly, the downward convex distortion caused by the upper molding layer 300 may be canceled, and consequently, the distortion may be reduced. In addition, the lower surface of the first semiconductor chip 100 may be protected by the lower molding layer 130, thereby preventing damage caused by the resin in the removal process of the carrier substrate.

도 2 내지 도 8은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 단면도들이다. 도 2 내지 도 8을 참조하여 일 실시예에 따른 반도체 패키지의 제조 방법을 설명한다.2 to 8 are cross-sectional views illustrating a method of manufacturing a semiconductor package in accordance with an embodiment of the present invention. A method of manufacturing a semiconductor package according to an embodiment will be described with reference to FIGS. 2 through 8.

도 2를 참조하면, 서로 대향하는 제 1 면(105a)과 제 2 면(105b)을 포함하고, 복수의 단위 칩 영역들(A, B)을 포함하는 반도체 기판(105)에 복수의 칩 관통비아들(101)을 형성한다. 상기 칩 관통비아들(101)과 상기 반도체 기판(105) 사이에는 베리어막(102)이 형성될 수 있다. 상기 반도체 기판(105)의 제 1 면(105a) 상에는 층간절연막(110)과 상기 칩 관통비아들(101)과 전기적으로 연결되는 복수개의 도전 패턴들(103, 104)이 형성될 수 있다. 상기 층간절연막(110) 상에는 제 1 칩 볼랜드(126)와 이를 부분적으로 노출시키는 제 1 칩 패시베이션막(120)이 형성될 수 있다. 상기 제 1 칩 볼랜드(126)에는 제 1 내부 솔더볼들(125)이 부착될 수 있다.Referring to FIG. 2, a plurality of chips penetrate a semiconductor substrate 105 including a first surface 105a and a second surface 105b facing each other and a plurality of unit chip regions A and B. Referring to FIG. Vias 101 are formed. A barrier layer 102 may be formed between the chip through vias 101 and the semiconductor substrate 105. A plurality of conductive patterns 103 and 104 electrically connected to the interlayer insulating layer 110 and the chip through vias 101 may be formed on the first surface 105a of the semiconductor substrate 105. The first chip borland 126 and the first chip passivation layer 120 partially exposing the first chip borland 126 may be formed on the interlayer insulating layer 110. First internal solder balls 125 may be attached to the first chip borland 126.

상기 제 1 내부 솔더볼들(125)이 부착된 면 상에 하부 몰딩막(130)이 형성된다. 상기 하부 몰딩막(130)은 상기 반도체 기판(105)의 제 1 면(105a) 상의 전면에 형성될 수 있으며, 일례로 상기 제 1 내부 솔더볼들(125)의 두께보다 얇게 형성되어 상기 제 1 내부 솔더볼들(125)이 일부 노출되도록 형성될 수 있다.The lower molding layer 130 is formed on the surface on which the first internal solder balls 125 are attached. The lower molding layer 130 may be formed on the entire surface of the first surface 105a of the semiconductor substrate 105. For example, the lower molding layer 130 may be formed to be thinner than the thickness of the first internal solder balls 125. The solder balls 125 may be formed to partially expose the solder balls 125.

도 3을 참조하면, 상기 반도체 기판(105)을 상기 제 2면(105b)이 위를 향하도록 뒤집는다. 상기 하부 몰딩막(130)이 형성된 상기 반도체 기판(105)의 상기 제 1 면(105a) 상에 캐리어 기판(140)을 부착시킨다. 상기 제 2 면(105b)에 인접한 상기 반도체 기판(105)의 일부분을 갈아 상기 칩 관통비아들(101)의 하부면들을 노출시킨다. 이 후, 상기 반도체 기판(105)의 제 2 면(105b) 상에 재배선 공정을 진행하여 제 2 칩 볼랜드(106)와 제 2 칩 패시베이션막(107)을 형성할 수 있다.Referring to FIG. 3, the semiconductor substrate 105 is turned upside down with the second surface 105b facing up. The carrier substrate 140 is attached to the first surface 105a of the semiconductor substrate 105 on which the lower molding layer 130 is formed. A portion of the semiconductor substrate 105 adjacent to the second surface 105b is ground to expose lower surfaces of the chip through vias 101. Thereafter, a redistribution process may be performed on the second surface 105b of the semiconductor substrate 105 to form the second chip borland 106 and the second chip passivation layer 107.

도 4를 참조하면, 상기 단위 칩 영역들(A, B)에 각각 제 2 반도체 칩(200)을 실장한다. 상기 제 2 반도체 칩(200)은 상기 제 1 반도체 칩(100) 보다 좁은 폭을 가질 수 있다. 상기 제 2 반도체 칩(200)은 상기 제 1 반도체 칩과 제 2 내부 솔더볼들(205)에 의해 플립칩 본딩 방식으로 실장될 수 있다. 상기 제 2 내부 솔더볼들(205)은 상기 제 2 칩 볼랜드(106)와 전기적으로 연결될 수 있다. 상기 제 1 반도체 칩(100)과 상기 제 2 반도체 칩(200) 사이에는 상기 제 2 내부 솔더볼(205) 사이의 빈 공간을 채우는 제 2 언더필 수지막(210)을 형성할 수 있다. Referring to FIG. 4, a second semiconductor chip 200 is mounted in the unit chip regions A and B, respectively. The second semiconductor chip 200 may have a narrower width than the first semiconductor chip 100. The second semiconductor chip 200 may be mounted by flip chip bonding by the first semiconductor chip and the second internal solder balls 205. The second internal solder balls 205 may be electrically connected to the second chip borland 106. A second underfill resin film 210 may be formed between the first semiconductor chip 100 and the second semiconductor chip 200 to fill an empty space between the second internal solder balls 205.

도 5를 참조하면, 몰딩 공정을 진행하여 상기 제 1 및 제 2 반도체 칩(100, 200) 상에 상부 몰딩막(300)을 형성한다. 상기 상부 몰딩막(300)은 상기 제 1 반도체 칩(100) 상에 형성되고 상기 제 2 반도체 칩(200)의 상부면을 덮도록 형성될 수 있다. Referring to FIG. 5, a molding process is performed to form an upper molding layer 300 on the first and second semiconductor chips 100 and 200. The upper molding layer 300 may be formed on the first semiconductor chip 100 and cover the upper surface of the second semiconductor chip 200.

도 6을 참조하면, 상기 상부 몰딩막(300)을 그라인딩(grinding)하여 상기 제 2 반도체 칩(200)의 상부면을 노출시킬 수 있다. 이로써 상기 상부 몰딩막(300)은 상기 제 1 반도체 칩(100)의 노출된 상부면을 덮고, 상기 제 2 반도체 칩(200)의 측면에 인접하도록 형성될 수 있다.Referring to FIG. 6, an upper surface of the second semiconductor chip 200 may be exposed by grinding the upper molding layer 300. Thus, the upper molding layer 300 may be formed to cover the exposed upper surface of the first semiconductor chip 100 and to be adjacent to the side surface of the second semiconductor chip 200.

상기 제 2 반도체 칩(200)의 상부면과 상기 몰딩막(300)의 상부면을 덮는 열 경계 물질막(310)을 더 포함할 수 있다. 상기 열 경계 물질막(310)은 페이스트(paste) 방식, 잉크젯 프린팅, 또는 스핀 코팅 등의 방식으로 형성될 수 있다. 그 후, 상기 캐리어 기판(140)을 제거하여 상기 제 1 내부 솔더볼들(125)을 노출시킬 수 있다. The semiconductor device may further include a thermal boundary material layer 310 covering an upper surface of the second semiconductor chip 200 and an upper surface of the molding layer 300. The thermal boundary material layer 310 may be formed by a paste method, inkjet printing, or spin coating. Thereafter, the carrier substrate 140 may be removed to expose the first internal solder balls 125.

도 7을 참조하면, 절단(Sawing) 공정을 진행하여 상기 제 2 반도체 칩(200)이 실장된 상기 제 1 반도체 칩들을 포함하는 상기 반도체 기판(105)을 단위 칩 별로 분리시킨다. Referring to FIG. 7, a cutting process is performed to separate the semiconductor substrate 105 including the first semiconductor chips on which the second semiconductor chip 200 is mounted, for each unit chip.

도 8을 참조하면, 패키지 기판(400) 상에 단위 칩 별로 분리된 상기 반도체 기판(105)을 부착시킨다. 상기 패키지 기판(400)은 다층 인쇄회로 기판으로 복수층의 절연막들(401), 제 1 신호패턴들(402), 제 2 신호패턴들(403), 제 3 신호패턴들(404), 패키지 전원층(power layer, 405), 패키지 접지층(ground layer, 406), 및 패키지 기판 관통비아들(407) 중 적어도 하나를 포함할 수 있다. 상기 제 1 내부 솔더볼들(125)과 상기 패키지 기판(400)의 최상층에 위치하는 절연막(401) 상에 형성되는 상기 제 2 신호패턴들(403)은 상기 제 1 내부 솔더볼들(125)과 전기적으로 연결되도록 하여, 상기 제 1 반도체 칩(100)을 상기 패키지 기판(400) 상에 실장시킨다. 상기 하부 몰딩막(130)과 상기 패키지 기판(400) 사이에는 상기 제 1 내부 솔더볼(125) 사이의 빈 공간을 채우는 제 1 언더필 수지막(420)을 형성할 수 있다. 상기 패키지 기판(400) 상에 댐(425)을 형성할 수 있다. 상기 댐(425)은 상기 제 1 언더필 수지막(420)을 형성하기 위한 언더필 수지액이 바깥 영역으로 침범하지 않도록 막는 기능을 할 수 있다. 그 후, 상기 패키지 기판(400)의 하부에 외부 솔더볼들(410)을 부착시킬 수 있다.Referring to FIG. 8, the semiconductor substrate 105 separated for each unit chip is attached to the package substrate 400. The package substrate 400 is a multilayer printed circuit board, and includes a plurality of insulating layers 401, first signal patterns 402, second signal patterns 403, third signal patterns 404, and package power supplies. It may include at least one of a power layer 405, a package ground layer 406, and package substrate through vias 407. The second signal patterns 403 formed on the first internal solder balls 125 and the insulating layer 401 disposed on the top layer of the package substrate 400 may be electrically connected to the first internal solder balls 125. The first semiconductor chip 100 is mounted on the package substrate 400 to be connected to each other. A first underfill resin layer 420 may be formed between the lower molding layer 130 and the package substrate 400 to fill an empty space between the first internal solder balls 125. The dam 425 may be formed on the package substrate 400. The dam 425 may function to prevent the underfill resin liquid for forming the first underfill resin film 420 from invading the outer region. Thereafter, the external solder balls 410 may be attached to the lower portion of the package substrate 400.

다시 도 1을 참조하여, 상기 패키지 기판(400)의 노출된 패키지 캡 연결용 신호패턴(408) 상에 패키지 접착 패턴(409)을 형성할 수 있다. 상기 패키지 접착 패턴(409)은 도전성 접착제를 페이스트 또는 잉크제팅하여 형성될 수 있다. 상기 패키지 접착 패턴(409)과 접하면서 상기 제 1 및 제 2 반도체 칩들을 덮도록 패키지 캡(500)을 형성할 수 있다. 이때, 상기 패키지 캡(500)은 상기 열 경계 물질막(310)과 접하도록 형성될 수 있다. 상기 열 경계 물질막(310)은 도 7의 단계에서 미리 형성될 수도 있고, 상기 패키지 캡(500)을 씌우기 바로 직전에 형성될 수도 있다. 상기 외부 솔더볼들(410)은 상기 패키지 캡(500)을 씌운 후에 부착될 수도 있다. 이로써 도 1의 반도체 패키지(1000)를 완성할 수 있다. Referring back to FIG. 1, a package adhesive pattern 409 may be formed on the signal pattern 408 for exposing the package cap of the package substrate 400. The package adhesive pattern 409 may be formed by paste or ink jetting a conductive adhesive. The package cap 500 may be formed to cover the first and second semiconductor chips while contacting the package adhesive pattern 409. In this case, the package cap 500 may be formed to contact the thermal boundary material layer 310. The thermal boundary material layer 310 may be formed in advance in FIG. 7, or may be formed immediately before the package cap 500 is covered. The external solder balls 410 may be attached after covering the package cap 500. As a result, the semiconductor package 1000 of FIG. 1 may be completed.

도 9 내지 도 10은 본 발명의 다른 실시예에 따른 반도체 패키지의 구조 및 제조 방법을 설명하기 위한 단면도들이다.9 to 10 are cross-sectional views illustrating a structure and a manufacturing method of a semiconductor package according to another embodiment of the present invention.

도 2 내지 도 8에서 기술된 내용과 중복되는 내용을 생략하고 본 실시예의 특징을 중심으로 설명하기로 한다.Descriptions will be omitted based on the features of the present embodiment with the description overlapping the contents described with reference to FIGS. 2 to 8.

도 9를 참조하면, 제 1 반도체 칩(100)을 형성하기 위하여, 도 2에서 설명한 바와 같이 칩 관통비아(101), 및 상기 칩 관통 비아(101)와 전기적으로 연결되는 도전 패턴들(103, 104)을 포함한 반도체 기판(105)을 형성한다. 상기 반도체 기판(105)의 제 1 면(105a) 상에 차례로 층간절연막(110), 제 1 칩 패시베이션막(120), 및 제 1 칩 볼랜드(126)가 형성될 수 있다. 상기 제 1 칩 볼랜드(126)에는 제 1 내부 솔더볼들(125)이 부착될 수 있다.9, in order to form the first semiconductor chip 100, as described with reference to FIG. 2, the chip through via 101 and the conductive patterns 103 electrically connected to the chip through via 101. The semiconductor substrate 105 including the 104 is formed. An interlayer insulating film 110, a first chip passivation film 120, and a first chip borland 126 may be sequentially formed on the first surface 105a of the semiconductor substrate 105. First internal solder balls 125 may be attached to the first chip borland 126.

상기 제 1 내부 솔더볼들(125)이 부착된 면 상에 하부 몰딩막(130)이 형성된다. 상기 하부 몰딩막(130)은 상기 반도체 기판(105)의 제 1 면(105a) 상의 전면에 형성될 수 있으며, 일례로 상기 제 1 내부 솔더볼들(125)의 두께보다 두껍게 형성되어 상기 제 1 내부 솔더볼들(125)이 노출되지 않도록 형성될 수 있다. The lower molding layer 130 is formed on the surface on which the first internal solder balls 125 are attached. The lower molding layer 130 may be formed on the entire surface of the first surface 105a of the semiconductor substrate 105. For example, the lower molding layer 130 may be formed to be thicker than the thickness of the first internal solder balls 125. The solder balls 125 may be formed so as not to be exposed.

도 10을 참조하면, 도 3 내지 도 8에서 설명한 바와 같이 상기 제 1 반도체 칩(100) 상에 제 2 반도체 칩(200)을 형성하고, 상기 제 1 및 제 2 반도체 칩(100, 200)을 덮도록 상부 몰딩막(300)을 형성한다. 상기 제 2 반도체 칩(200)의 상부면과 상기 상부 몰딩막(300)의 상부면은 공면을 이룰 수 있다. 상기 제 2 반도체 칩(200)의 상부면과 상기 몰딩막(300)의 상부면을 덮는 열 경계 물질막(310)을 더 포함할 수 있다. Referring to FIG. 10, as described with reference to FIGS. 3 to 8, a second semiconductor chip 200 is formed on the first semiconductor chip 100, and the first and second semiconductor chips 100 and 200 are formed. The upper molding layer 300 is formed to cover. An upper surface of the second semiconductor chip 200 and an upper surface of the upper molding layer 300 may be coplanar. The semiconductor device may further include a thermal boundary material layer 310 covering an upper surface of the second semiconductor chip 200 and an upper surface of the molding layer 300.

상기 제 1 및 제 2 반도체 칩(100, 200)을 준비된 패키지 기판(400) 상에 실장시킨다. 이 때, 상기 제 1 내부 솔더볼들(125)을 덮은 상기 하부 몰딩막(130)을 그라인딩하여 상기 제 1 내부 솔더볼들(125)의 표면을 노출시킨다. 그 후 상기 제 1 내부 솔더볼들(125)과 상기 패키지 기판(400) 내에 형성된 제 2 신호패턴들(403)이 접하도록 상기 제 1 반도체 칩(100)을 상기 패키지 기판(400) 상에 실장시킬 수 있다. 상기 하부 몰딩막(130)은 상기 제 1 내부 솔더볼들(125)의 표면을 노출시키되 상기 패키지 기판(400)의 표면과 접하도록 실장되어 상기 패키지 기판(400)과의 빈 공간을 채울 수 있다. The first and second semiconductor chips 100 and 200 are mounted on the prepared package substrate 400. At this time, the lower molding layer 130 covering the first internal solder balls 125 is ground to expose surfaces of the first internal solder balls 125. Thereafter, the first semiconductor chip 100 may be mounted on the package substrate 400 so that the first internal solder balls 125 and the second signal patterns 403 formed in the package substrate 400 are in contact with each other. Can be. The lower molding layer 130 may be exposed to expose surfaces of the first internal solder balls 125, but may contact the surface of the package substrate 400 to fill an empty space with the package substrate 400.

본 실시예에서, 상기 하부 몰딩막(130)은 상기 제 1 내부 솔더볼들(125) 보다 두껍게 형성되어 상기 제 1 내부 솔더볼들(125)을 덮도록 형성될 수 있다. 이 후 상기 하부 몰딩막(130)을 그라인딩하여 상기 패키지 기판(400) 상에 상기 제 1 반도체 칩(100)을 실장하는 경우, 상기 하부 몰딩막(130)이 상기 제 1 내부 솔더볼들(125) 사이의 빈 공간을 모두 채울 수 있다. 그 결과, 상기 제 1 반도체 칩(100)과 상기 패키지 기판(400) 사이의 빈 공간을 채우기 위한 별도의 언더필 수지막 형성 과정이 생략될 수 있으며, 그에 따라 제조 공정을 단순화시킬 수 있다.In the present exemplary embodiment, the lower molding layer 130 may be formed thicker than the first internal solder balls 125 to cover the first internal solder balls 125. Subsequently, when the lower molding layer 130 is ground to mount the first semiconductor chip 100 on the package substrate 400, the lower molding layer 130 is the first internal solder balls 125. You can fill in all the empty spaces in between. As a result, a separate underfill resin film forming process for filling the empty space between the first semiconductor chip 100 and the package substrate 400 may be omitted, thereby simplifying the manufacturing process.

Claims (10)

패키지 기판;
상기 패키지 기판 상에 적층된 제 1 반도체 칩;
상기 패키지 기판 및 상기 제 1 반도체 칩을 전기적으로 연결하는 적어도 하나의 내부 솔더볼;
상기 제 1 반도체 칩 상에 적층된 제 2 반도체 칩; 및
상기 제 1 및 제 2 반도체 칩을 덮는 상부 몰딩막을 포함하되,
상기 제 1 반도체 칩은 그 하부면에 형성된 하부 몰딩막을 포함하는 반도체 패키지.
A package substrate;
A first semiconductor chip stacked on the package substrate;
At least one internal solder ball electrically connecting the package substrate and the first semiconductor chip;
A second semiconductor chip stacked on the first semiconductor chip; And
An upper molding layer covering the first and second semiconductor chips,
The first semiconductor chip includes a lower molding layer formed on a lower surface thereof.
제 1 항에 있어서,
상기 패키지 기판은 적층된 다층의 절연막들, 도전층들, 및 관통 비아를 포함하고, 상기 관통 비아는 상기 절연막들을 관통하여 상기 도전층들을 연결하되,
상기 도전층들은 신호패턴, 전원층, 및 접지층 중 적어도 하나를 포함하는 반도체 패키지.
The method of claim 1,
The package substrate may include stacked multilayer insulating layers, conductive layers, and through vias, and the through vias may pass through the insulating layers to connect the conductive layers.
The conductive layers include at least one of a signal pattern, a power layer, and a ground layer.
제 1 항에 있어서,
상기 상부 몰딩막의 상부면은 상기 제 2 반도체 칩의 상부면과 공통면을 갖는 반도체 패키지.
The method of claim 1,
The upper surface of the upper molding film has a common surface with the upper surface of the second semiconductor chip.
제 1 항에 있어서,
상기 하부 몰딩막은 상기 내부 솔더볼을 노출시키는 반도체 패키지.
The method of claim 1,
The lower molding layer exposes the internal solder balls.
제 4 항에 있어서,
상기 하부 몰딩막과 상기 패키지 기판 사이에 언더필 수지막을 더 포함하는 반도체 패키지.
The method of claim 4, wherein
The semiconductor package further comprises an underfill resin film between the lower molding film and the package substrate.
제 1 항에 있어서,
상기 하부 몰딩막은 상기 패키지 기판과 접하도록 형성된 반도체 패키지.
The method of claim 1,
The lower molding layer is formed in contact with the package substrate.
제 1 항에 있어서,
상기 상부 및 하부 몰딩막은 열성 에폭시(Thermal epoxy)로 이루어지는 것을 특징으로 하는 반도체 패키지.
The method of claim 1,
The upper and lower molding film is a semiconductor package, characterized in that made of a thermal epoxy (Thermal epoxy).
제 1 항에 있어서,
상기 상부 및 하부 몰딩막은 같은 물질로 형성되는 것을 특징으로 하는 반도체 패키지.
The method of claim 1,
The upper and lower molding film is a semiconductor package, characterized in that formed of the same material.
제 1 항에 있어서,
상기 제 1 및 제 2 반도체 칩들을 덮는 패키지 캡(Package cap)을 더 포함하는 반도체 패키지.
The method of claim 1,
And a package cap covering the first and second semiconductor chips.
제 9 항에 있어서,
상기 패키지 캡과 상기 패키지 기판 사이에 패키지 접착 패턴을 더 포함하되, 상기 패키지 접착 패턴은 도전성인 것을 특징으로 하는 반도체 패키지.The method of claim 9,
And a package adhesion pattern between the package cap and the package substrate, wherein the package adhesion pattern is conductive.
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