KR20130010362A - 반도체 장치의 제조방법 - Google Patents

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윤두성
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Abstract

반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은 기판 상에 게이트 전극과 소오스 및 드레인 영역을 포함하는 트랜지스터를 형성하고, 트렌지스터를 덮는 층간 절연막을 형성하고, 층간 절연막 내에 소오스 및 드레인 영역의 상면을 노출시키는 콘택홀을 형성하되, 콘택홀과 소오스 및 드레인 영역의 상면의 계면에는 자연 박막이 형성되고, 비플라즈마 분위기에서 식각 공정을 수행하여 자연 박막을 선택적으로 제거하고, 자연 박막이 제거된 소오스 및 드레인 영역에 오믹 콘택막을 형성하고, 도전 물질로 콘택홀을 매립하여 콘택 플러그를 형성하는 것을 포함한다.

Description

반도체 장치의 제조방법 {Method for fabricating semiconductor device}
본 발명은 반도체 장치의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 요구되면서 반도체 소자의 디자인 룰(design rule)이 급격하게 감소되고 있으며, 이에 따라 저전력 및 고속화를 요구하는 반도체 소자들이 사용되고 있다. 반도체 소자의 선폭이 미세화됨에 따라 생기는 저항 증가 문제를 해결하기 위해, 실리사이드(silicide)를 게이트와 소오스 또는 드레인과 같은 콘택이 형성되는 영역에 형성하여 면저항과 접촉저항을 낮춰주는 방법이 사용되고 있다.
그런데, 실리사이드용 콘택홀을 형성하기 위한 식각 공정에서, 콘택홀에 의해 노출된 소오스 또는 드레인 영역의 표면 상에 자연 박막이 형성되어, 실리사이드가 안정적으로 형성되지 못하는 문제점이 있었다.
본 발명이 해결하고자 하는 기술적 과제는 실리사이드층의 콘택 신뢰도를 개선시키는 반도체 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 게이트 전극과 소오스 및 드레인 영역을 포함하는 트랜지스터를 형성하고, 상기 트렌지스터를 덮는 층간 절연막을 형성하고, 상기 층간 절연막 내에 상기 소오스 및 드레인 영역의 상면을 노출시키는 콘택홀을 형성하되, 상기 콘택홀과 상기 소오스 및 드레인 영역의 상면의 계면에는 자연 박막이 형성되고, 비플라즈마 분위기에서 식각 공정을 수행하여 상기 자연 박막을 선택적으로 제거하고, 상기 자연 박막이 제거된 상기 소오스 및 드레인 영역에 오믹 콘택막을 형성하고, 도전 물질로 상기 콘택홀을 매립하여 콘택 플러그를 형성하는 것을 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 기판 상에 제1 게이트 전극과 제1 소오스 및 드레인 영역을 포함하는 제1 트랜지스터와, 제2 게이트 전극과 제2 소오스 및 드레인 영역을 포함하는 제2 트랜지스터를 포함하는 제2 트렌지스터를 형성하고, 상기 제1 및 제2 트렌지스터를 덮는 층간 절연막을 형성하고, 상기 층간 절연막 내에 상기 제1 소오스 및 드레인 영역의 상면을 노출시키는 노말 콘택홀을 형성하고, 상기 층간 절연막 내에 상기 제2 소오스 및 드레인 영역의 상면을 노출시키는 자기정렬 콘택홀을 형성하고, 상기 노말 콘택홀의 상기 제1 소오스 및 드레인 영역의 상면과, 상기 자기정렬 콘택홀의 상기 제2 소오스 및 드레인 영역의 상면의 계면에는 자연 박막이 형성되고, 비플라즈마 분위기에서 식각 공정을 수행하여 상기 자연 박막을 선택적으로 제거하고, 상기 자연 박막이 제거된 상기 제1 소오스 및 드레인 영역 및 상기 제2 소오스 및 드레인 영역에 제1 오믹 콘택막 및 제2 오믹 콘택막을 각각 형성하고, 도전 물질로 상기 노말 콘택홀 및 상기 자기정렬 콘택홀을 매립하여 제1 콘택 플러그 및 제2 콘택 플러그를 각각 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 효과를 설명하기 위한 막대그래프이다.
도 11는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다.
도 12 내지 도 18는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "상(on)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "하부(lower)"로 기술된 소자는 다른 소자의 "상(on)"에 놓여질 수 있다. 소자는 다른 방향(예를 들어, 측면방향)으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 구성도를 참고하여 설명될 것이다. 따라서, 제조 기술 등에 의해 구성도의 형태나 구조가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 그로부터 변형된 형태도 포함하는 것이다. 즉, 도시된 구성은 본 발명의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
우선, 도 1 내지 도 10을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 2 내지 도 9는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다. 도 10은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 효과를 설명하기 위한 막대그래프이다.
먼저, 도 1 및 도 2를 참조하여, 기판(101) 상에 게이트 전극(110)과 소오스 및 드레인 영역(130)을 포함하는 트랜지스터(100)를 형성한다(S110).
기판(101)은 단결정 실리콘 기판, 폴리 실리콘 기판 또는 선택적 에피택셜 성장에 의해 형성된 실리콘 기판 등일 수 있으나, 이는 예시적인 것에 불과하다.
더욱 구체적으로, 트랜지스터(100)는 게이트 절연막(105) 상에 형성된 게이트 전극(110)과 소오스 및 드레인 영역(130)을 포함할 수 있다. 또한, 게이트 전극(110)은 도전막(111) 및 하드 마스크막(113)을 포함할 수 있다. 예를 들어, 도전막(111)은 폴리 실리콘막, 실리사이드막, 금속막과 같은 단일의 도전막으로 이루어지거나, 또는 이들이 적층된 형태일 수 있다. 게이트 전극(110)은 최상부에 하드 마스크막(113)을 포함할 수 있다. 나아가, 도면에 도시된 바와 같이, 게이트 전극(110)의 양 측벽에는 스페이서(120)를 더 포함할 수 있다. 소오스 및 드레인 영역(130)은 인접하는 게이트 전극(110) 사이의 기판(101) 내에 형성될 수 있다. 도면으로 도시하지는 않았으나, 소오스 및 드레인 영역(130)은 LDD 구조로 형성될 수 있다.
게이트 절연막(105)은 기판(101)을 열산화시켜 형성할 수 있다. 예를 들어, 게이트 절연막(105)은 실리콘 산화막, SiON, GexOyNz, GexSiyOz, 고유전율 물질, 이들의 조합물 또는 이들이 차례로 적층된 적층막등이 사용될 수 있다. 고유전율 물질은 HfO2, ZrO2, Al2O3, Ta2O5, 하프늄 실리케이트, 지르코늄 실리케이트 또는 이들의 조합막 등을 예로 들수 있다.
기판(101) 상에 이러한 트랜지스터(100)를 형성하는 공정은 당업계에 잘 알려진 공정에 의할 수 있으며, 본 발명이 이러한 제조 방법에 의해 제한되지 않음은 물론이다.
이어서, 도 1 및 도 3을 참조하여, 기판(101) 상에 층간 절연막(310)을 형성한다(S120).
예를 들어, 층간 절연막(310)은 화학기상증착(CVD) 등의 증착 공정으로 산화막 또는 질화막 계열의 단일막 또는 복합막으로 형성할 수 있다. 예를 들어, 층간 절연막(310)은 TEOS (tetraethylortho silicate)로 형성할 수 있다.
이어서, 도 1 및 도 4를 참조하여, 층간 절연막(310) 내에 콘택홀(410)을 형성하되, 소오스 및 드레인 영역(130)의 상면의 계면에는 자연 박막(415)이 형성된다(S130).
예를 들어, 콘택홀(410) 형성 영역을 제외한 나머지 부분을 마스킹하는 포토 레지스트 패턴(미도시)을 층간 절연막(310) 상에 형성하고, 포토 레지스트 패턴에 의해 노출된 콘택홀 형성 영역을 식각하여 소오스 및 드레인 영역(130)의 상면을 노출시키는 콘택홀(410)을 형성할 수 있다. 콘택홀(410)을 형성하기 위한 식각 공정에서, 식각 가스로 예를 들어 CF4를 사용할 수 있다. 이러한 식각 공정은, 예를 들어 건식 식각 공정일 수 있다.
이 때, 소오스 및 드레인 영역(130)의 상면 상에는 자연 박막(415)이 형성된다.
콘택홀(410)을 형성하기 위한 식각 공정에 사용된 식각 가스가 층간 절연막(310)에 포함된 산소와의 상호 반응 작용을 일으킬 수 있다. 이에 따라, 콘택홀(410)에 의해 노출되는 소오스 및 드레인 영역(130)에 박막이 형성될 수 있다. 이러한 자연 박막(415)은 약 3nm 내지 약 5nm의 두께로 형성될 수 있다. 자연 박막(415)의 두께는 콘택홀(410)을 형성하기 위한 식각 공정의 공정 시간 등과 같은 공정 조건에 따라 다르게 형성될 수 있음은 물론이다.
도면에 도시된 바와 같이, 자연 박막(415)은 콘택홀(410)과 소오스 및 드레인 영역(130)의 상면의 계면에는 형성될 수 있다. 즉, 콘택홀(410)에 의해 노출된 소오스 및 드레인 영역(130)의 상면 표면에 자연 박막(415)이 형성될 수 있다. 이러한 자연 박막(415)은, 예를 들어, 기판(101)이 실리콘 기판일 경우, Si, O, F, C 및 N 원소를 포함할 수 있다. 더욱 구체적으로, 상기 Si 원소를 35% 이상 45% 이하, 상기 O 원소를 30% 이상 35% 이하, 상기 F 원소를 5% 이상 11% 이하, 상기 C 원소를 25% 이상 30% 이하, 및 상기 N 원소를 0% 초과 1%이하로 포함할 수 있다.
이어서, 도 1, 도 5 내지 도 7을 참조하여, 비플라즈마 분위기에서 식각 공정(610)을 수행하여 자연 박막(415)을 선택적으로 제거한다(S140).
도 5에 도시된 바와 같이, 비플라즈마 분위기에서 식각 공정(610)을 수행할 수 있다. 여기서, 비플라즈마 분위기에서 식각 공정을 수행한다는 것은, 식각 공정을 수행함에 있어서 플라즈마를 이용하지 않는 것을 의미할 수 있다. 예를 들어, 식각 공정(610)을 약 25℃ 이상 약 80℃ 이하의 공정 온도로 수행할 수 있다.
나아가, 자연 박막(415)을 선택적으로 제거하는 것은, 층간 절연막(310) 대비 자연 박막(415)을 매우 높은 선택비로 식각하는 것을 의미할 수 있다. 예를 들어, 자연 박막(415): 층간 절연막(310)의 식각 선택비를 약 20:1 내지 약 30:1로 조절할 수 있다. 이러한 높은 선택비를 획득하기 위해, 식각 공정을 약 1500mT 이상 약 2200mT 이하의 공정 압력에서 자연 박막(415) 선택 제거 공정을 수행할 수 있다.
또한, 자연 박막(415)을 선택적으로 제거하는 것은, 식각 가스로 HF 가스, N2 가스 및 불활성 가스를 제공하는 것을 포함할 수 있다. 예를 들어, 불활성 가스는 Ar 가스일 수 있다. 더욱 구체적으로, 식각 가스를 제공하는 것은, HF 가스를 50sccm 이상 120sccm 이하, N2 가스를 200sccm 이상 300sccm 이하, 및 불활성 가스를 100sccm 이상 150sccm 이하의 유량으로 제공하는 것을 포함할 수 있다.
자연 박막(415)을 높은 선택비로 제거하기 위해서, 앞서 설명한 공정 조건, 즉 공정 온도, 공정 압력, 및 식각 가스의 유량을 동시에 조절하여 식각 공정을 수행할 수 있다. 예를 들어, 약 25℃ 이상 약 80℃ 이하의 온도 조건과, 약 1500mT 이상 약 2200mT 이하의 공정 압력하에서, HF 가스는 60sccm 이상 120sccm 이하의 유량으로, N2 가스는 220sccm 이상 250sccm이하의 유량으로, 불활성 가스는 100sccm 이상 150sccm 이하의 유량으로 제공하면서, 식각 공정을 수행할 수 있다.
이처럼, 식각 공정을 다양한 방법으로 제어하여, 도 6에 도시된 바와 같이, 층간 절연막(310) 대비 자연 박막(415)에 대한 식각 선택비를 훨씬 향상시킬 수 있다. 이에 따라, 자연 박막(415)을 제거하기 위한 식각 공정을 수행하는 동안, 층간 절연막(310)의 동반 식각에 의한 콘택홀(410) 확장 현상을 방지할 수 있다. 콘택홀(410)이 확장되는 경우, 추후 콘택홀(410)을 도전 물질로 매립함에 따라 게이트 전극(110)과 콘택홀(410) 간의 쇼트 현상이 발생할 수 있다. 즉, 본 발명의 실시예들에 따른 반도체 소자에 따르면, 보다 신뢰성이 향상된 반도체 소자를 제조할 수 있다.
나아가, 자연 박막(415)을 제거하기 위한 식각 공정에 의해, 콘택홀(410) 확장 현상을 방지할 수 있으므로, 게이트 전극(110)과 콘택홀(410) 사이의 마진(margin)을 감소시킬 수 있어 반도체 소자의 집적도를 향상시킬 수도 있다.
상기와 같이 자연 박막(415)에 대한 높은 선택비로 식각 공정을 수행하여, 도 7에 도시된 바와 같이, 자연 박막(도 5의 415 참고)을 제거할 수 있다. 도 7에서는 자연 박막(도 5의 415 참고)이 모두 제거된 것으로 도시하고 있으나, 이는 자연 박막(415)이 '실질적으로' 모두 제거된 것을 의미한다. 여기서, 자연 박막이 실질적으로 제거된다고 하는 것은, 자연 박막이 모두 제거된 경우는 물론, 자연 박막의 일부가 잔존하나 후속 공정에 의해 형성된 콘택 플러그 및 반도체 소자의 불량을 유발하지 않는 범위로 잔존하는 경우를 포함할 수 있다.
이어서, 도 1 및 도 8을 참조하여, 소오스 및 드레인 영역(130)에 오믹 콘택막(430)을 형성한다(S150).
도 8에 도시된 바와 같이, 콘택홀(410)에 의해 노출된 소오스 및 드레인 영역(130)에 오믹 콘택막(430)을 형성한다. 이 때, 오믹 콘택막(430)은 금속 실리사이드막일 수 있다.
예를 들어, 오믹 콘택막(430)은 층간 절연막(310)의 상면, 콘택홀(410)의 내벽 및 소오스 및 드레인 영역(130)의 상면에 금속층(420)을 ALD 또는 PVD 등의 공정을 이용하여 형성할 수 있다. 이어서, 열처리 공정을 수행하여, 소오스 및 드레인 영역(130)의 상면과 금속층(420)이 선택적으로 실리사이드화되어 금속 실리사이드막을 형성할 수 있다. 이와 같이, 금속층을 형성하는 공정과 실리사이드화 공정을 별도로 진행하는 경우, 금속층(420)을 증착하는 온도는 금속층(420)과 소오스 및 드레인 영역(130)의 상면이 실리사이드화 반응이 일어나지 않는 온도에서 진행할 수 있다.
또 다른 실시예에서, 금속층(420)을 형성하는 것과 동시에 오믹 콘택막(430)을 형성할 수도 있다. 예를 들어, 약 400 내지 약 800 ℃의 온도에서 플라즈마 화학적 기상 증착(PECVD) 공정을 통해 금속층(420)을 형성할 수 있다. 이에 따라, 금속 성분이 증착되어 금속층(420)을 형성함과 동시에, 소오스 및 드레인 영역(130)의 상면에서는 금속 성분이 선택적으로 실리사이드화되어 금속 실리사이드막, 즉 오믹 콘택막(430)을 형성할 수 있다.
이어서, 도 1 및 도 9를 참조하여, 콘택 플러그(440)를 형성한다(S160).
더욱 구체적으로, 도면으로 도시하지는 않았으나, 미반응된 금속층(도 8의 420 참조)을 제거할 수 있다. 즉, 금속 실리사이드막인 오믹 콘택막(430)은 잔류시키되, 실리사이드화되지 않은 금속층(420)만을 선택적으로 제거할 수 있다. 금속층(420)은 예를 들어, 금속 실리사이드막(440) 대비 금속층(420)에 대한 선택비가 높은 건식 식각 또는 습식 식각을 수행하여 제거할 수 있다. 즉, 도 9에 도시된 바와 같이, 콘택홀(410)을 매립하는 도전 물질, 예를 들어 금속 물질을 형성하고, 층간 절연막(310)의 상면이 노출되도록 화학적 기계적 연마(CMP) 등의 공정을 수행할 수 있다.
이하, 도 10 내지 도 11b를 참조하여, 다음의 구체적인 실험예를 통해 본 발명에 관한 보다 상세한 내용을 설명한다. 여기에 기재되지 않은 내용은 본 발명의 기술 분야의 당업자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
< 실험예 >
본 발명에 적용된 식각 공정에 있어서, 자연 박막에 대한 높은 선택비를 알아보기 위한 실험예를 실시하였다. 더욱 구체적으로, 비교예 1내지 4와 실험예 1의 공정 조건하에서의 층간 절연막의 식각량(etch amount), 자연 박막의 식각량 및 층간절연막의 식각량과 자연 박막의 식각량의 비율을 조사하였으며, 그에 대한 결과를 도 10의 그래프에 나타내었다.
비교예 1은 증류수(DIW): HF의 부피비가 200:1인 경우이고, 비교예 2는 증류수:HF의 부피비가 1000:1인 경우이고, 비교예 3은 식각 가스로 NH3 및 HF가스를 제공하되, COR설비를 이용하여 산화막 20Å을 식각 목적량으로 설정한 경우이고, 비교예 4는 식각 가스로 NH3 및 HF가스를 제공하되, COR설비를 이용하여 산화막 40Å을 식각 목적량으로 설정한 경우이다.
실험예 1은 35℃의 공정 온도, 1200mT의 공정 압력하에서, 식각 가스로 HF 가스를 80sccm, N2 가스를 120sccm, 및 Ar 가스를 220sccm의 유량으로 제공하였다.
도 10에 도시된 바와 같이, 비교예 1에서는 자연 박막(EIO; Etch Induced Oxide)이 13.5Å, 층간절연막(LDTEOS)이 6.2Å 식각되었으며, 자연박막의 식각량:층간절연막의 식각량은 2.2:1이었고, 비교예 2에서는 자연 박막이 7.7Å, 층간절연막이 5.3Å 식각되었으며, 자연박막의 식각량:층간절연막의 식각량은 1.5:1이었다. 비교예 3에서는 자연 박막이 17.2Å, 층간절연막이 18.0Å 식각되었으며, 자연박막의 식각량:층간절연막의 식각량은 1.0:1이었고, 비교예 4에서는 자연 박막이 18.3Å, 층간절연막이 38.0Å 식각되었으며, 자연박막의 식각량:층간절연막의 식각량은 0.5:1이었다.
이에 반하여, 실험예 1에서는 자연 박막이 14.8Å, 층간절연막이 0.5Å 식각되었으며, 자연박막의 식각량:층간절연막의 식각량은 27.4:1이었다. 이와 같이, 실험예 1의 공정 조건하에서, 층간 절연막에 대한 자연 박막의 식각 선택비가 다른 공정 조건에 비해 월등히 높게 관찰되었다. 이에 따라, 자연 박막을 제거하기 위한 식각 공정을 수행하는 동안, 층간 절연막이 함께 식각되는 양이 매우 적다는 것을 알 수 있다. 즉, 자연 박막을 매우 선택적으로 제거할 수 있으며, 이에 따라 자연 박막을 식각하는 동안 층간 절연막이 손실되는 것, 다시 말하면 콘택홀이 확장되는 것을 방지할 수 있다.
이하, 도 11 내지 도 18을 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명한다. 도 11은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 순서도이다. 도 12 내지 도 18은 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법은, 기판이 제1 트랜지스터가 형성된 제1 영역과 제2 트랜지스터가 형성된 제2 영역을 포함하며, 제1 영역에는 노말 콘택홀이, 제2 영역에는 자기 정렬 콘택홀이 형성된다는 점에서 상술한 실시예와 구별된다. 설명의 편의를 위해 상술한 실시예와 실질적으로 동일한 구성 요소에 대한 구체적인 설명은 생략하거나 간략히 한다.
먼저, 도 11 및 도 12를 참조하여, 기판(101) 상에 제1 트랜지스터(100)와 제2 트랜지스터(200)를 형성한다(S210).
상술한 바와 같이, 제1 트랜지스터(100)는 기판(101)의 제1 영역(I)에 형성되고, 제2 트랜지스터(200)는 기판(101)의 제2 영역(II)에 형성할 수 있다. 제1 트랜지스터(100)는 제1 게이트 전극(110)과, 제1 소오스 및 드레인 영역(130)을 포함하고, 제2 트랜지스터(200)는 제2 게이트 전극(210)과 제2 소오스 및 드레인 영역(230)을 포함할 수 있다.
더욱 구체적으로, 제1 트랜지스터(100)는 기판(101)의 제1 영역(I)에 형성하며, 예를 들어, 기판(101)을 열산화시켜 형성된 게이트 절연막(105) 상에 제1 게이트 전극(110)을 형성할 수 있다. 예를 들어, 제1 소오스 및 드레인 영역(130)은 예를 들어, 이온 주입 공정을 수행하여 형성될 수 있다. 나아가, 제1 게이트 전극(110)의 양 측벽에 제1 스페이서(120)를 형성할 수 있다. 제2 트랜지스터(200)는 기판(101)의 제2 영역(II)에 형성하며, 제1 트랜지스터(100)와 실질적으로 유사한 방식으로 형성할 수 있다. 이에 대한 상세한 설명은 생략한다.
이어서, 도 11 및 도 13을 참조하여, 층간 절연막(310, 320)을 형성한다(S220). 예를 들어, 화학 기상 증착과 같은 증착 공정을 수행하여 제1 트랜지스터(100) 및 제2 트랜지스터(200)가 형성된 기판(101) 상에 층간 절연막(310, 320)을 형성할 수 있다. 이 때, 층간 절연막(310, 320)은 LDTEOS일 수 있다.
이어서, 도 11 및 도 14를 참조하여, 층간 절연막(310, 320) 내에 노말 콘택홀(410) 및 자기 정렬 콘택홀(510)을 형성하되, 제1 소오스 및 드레인 영역(130)과 제2 소오스 및 드레인 영역(230)의 상면에 자연 박막(415, 417)이 형성된다(S230).
여기서, 노말 콘택(normal contact)은 인접하는 게이트 사이의 공간이 콘택홀을 형성하기 위한 사진 식각 공정의 마진 이상으로 충분하여, 콘택홀의 이미지가 전사된 포토레지스트 패턴만을 식각 마스크로 하여 형성한 콘택을 의미할 수 있다. 또한, 자기 정렬 콘택(self-aligned contact)은 인접하는 게이트 사이의 공간이 콘택홀을 형성하기 위한 사진 공정의 마진보다 작아서, 사진 공정의 마진에 해당하는 콘택홀의 미이지가 전사된 포토 레지스트 패턴을 형성하되, 실질적인 식각 마스크로는 포토레지스트 패턴 하부의 게이트 측벽에 형성된 스페이서를 사용하여 콘택홀이 측벽 스페이서에 의해 정렬되어 형성되는 콘택을 의미할 수 있다.
더욱 구체적으로, 노말 콘택홀(410) 및 자기 정렬 콘택홀(510)을 형성하기 위한 영역을 제외한 나머지 부분을 마스킹하는 포토 레지스트 패턴(미도시)을 층간 절연막(310, 320) 상에 형성하고, 포토 레지스트 패턴에 의해 노출된 영역을 식각하여 제1 소오스 및 드레인 영역(130)의 상면을 노출시키는 노말 콘택홀(410)과, 제2 소오스 및 드레인 영역(230)의 상면을 노출시키는 자기 정렬 콘택홀(510)을 형성할 수 있다. 이 때, 노말 콘택홀(410) 및 자기 정렬 콘택홀(510)을 형성하기 위한 식각 공정에서는, 식각 가스로 예를 들어 CF4가스를 사용할 수 있다. 또한, 이러한 식각 공정은, 예를 들어 건식 식각 공정일 수 있다.
도면에 도시된 바와 같이, 제1 소오스 및 드레인 영역(130)과 제2 소오스 드레인 영역(230)의 상면 상에는 자연 박막(415, 417)이 형성된다. 더욱 구체적으로, 노말 콘택홀(410) 및 자기 정렬 콘택홀(510)을 형성하기 위한 식각 공정에 사용된 식각 가스가 층간 절연막(310, 320)에 포함된 산소와 상호 반응을 일으킬 수 있다. 이로 인해, 노말 콘택홀(410)에 의해 노출되는 제1 소오스 및 드레인 영역(130)의 상면 표면과, 자기 정렬 콘택홀(510)에 의해 노출되는 제2 소오스 및 드레인 영역(230)의 상면 표면에 자연 박막(415, 417)이 형성될 수 있다. 이러한 자연 박막(415, 417)의 두께 및 조성은 앞선 실시예와 실질적으로 동일하므로 반복적인 설명은 생략한다.
이어서, 도 11, 도 15 및 도 16을 참조하여, 비플라즈마 분위기에서 식각 공정(610)을 수행하여 자연 박막(415, 417)을 선택적으로 제거한다(S240).
도 15에 도시된 바와 같이, 비플라즈마 분위기에서 식각 공정(610)을 수행할 수 있다. 여기서, 비플라즈마 분위기에서 식각 공정을 수행한다는 것은, 식각 공정을 수행함에 있어서 플라즈마를 이용하지 않는 것을 의미할 수 있다. 예를 들어, 식각 공정(610)을 약 30℃ 이상 약 65℃ 이하의 공정 온도로 수행할 수 있다.
또한, 자연 박막(415, 417)을 선택적으로 제거한다는 것은, 층간 절연막(310, 320) 대비 자연 박막(415, 417)을 고선택비로 제거하는 것을 의미할 수 있다. 예를 들어, 자연 박막(415, 417): 층간 절연막(310, 320)의 식각 선택비를 약 20:1 내지 약 30:1로 조절할 수 있다. 더욱 구체적으로, 자기 정렬 콘택홀(510)을 형성함에 있어서, 자연 박막(415, 417)을 전택적으로 제거한다는 것은, 층간 절연막(310, 320) 및 제2 스페이서(220) 대비 자연 박막(415, 417)을 고선택비로 제거하는 것을 포함할 수 있다.
이러한 높은 선택비를 획득하기 위해, 식각 공정을 약 1900mT 이상 약 2100mT 이하의 공정 압력에서 자연 박막(415, 417) 선택 제거 공정을 수행할 수 있다. 나아가, 식각 공정(610)을 수행함에 있어서, 식각 가스로 HF 가스, N2 가스 및 불활성 가스를 사용할 수 있다. 예를 들어, 불활성 가스는 Ar 가스일 수 있다. 더욱 구체적으로, HF 가스를 80sccm 이상 100sccm 이하, N2 가스를 220sccm 이상 250sccm 이하, 및 불활성 가스를 110sccm 이상 130sccm 이하의 유량으로 제공하는 것을 포함할 수 있다.
자연 박막(415, 417)을 높은 선택비로 제거하기 위해서, 앞서 설명한 공정 조건, 즉 공정 온도, 공정 압력, 및 식각 가스의 유량을 동시에 조절하여 식각 공정을 수행할 수 있다. 예를 들어, 약 30℃ 이상 약 65℃ 이하의 온도 조건과, 약 1900mT 이상 약 2100mT 이하의 공정 압력하에서, HF 가스는 80sccm 이상 100sccm 이하의 유량으로, N2 가스는 220sccm 이상 250sccm이하의 유량으로, 불활성 가스는 110sccm 이상 130sccm 이하의 유량으로 제공하면서, 식각 공정을 수행할 수 있다.
이와 같은 자연 박막(415, 417)에 대한 높은 선택비로 식각 공정을 수행함으로써, 도 16에 도시된 바와 같이, 자연 박막을 실질적으로 모두 제거할 수 있다. 이에 따라, 보다 신뢰성이 향상된 반도체 소자를 제조할 수 있을 뿐만 아니라, 상술한 실시예에서와 마찬가지로 반도체 소자의 집적도도 향상시킬 수 있다.
이어서, 도 11 및 도 17을 참조하여, 제1 소오스 및 드레인 영역(130)과 제2 소오스 및 드레인 영역(230)에 제1 오믹 콘택막(410) 및 제2 오믹 콘택막(510)을 각각 형성한다(S250).
도 17에 도시된 바와 같이, 노말 콘택홀(410)에 의해 노출된 제1 소오스 및 드레인 영역(130)에 제1 오믹 콘택막(410)을, 자기 정렬 콘택홀(510)에 의해 노출된 제2 소오스 및 드레인 영역(230)에 제2 오믹 콘택막(510)을 형성할 수 있다. 이 때, 제1 및 제2 오믹 콘택막(435, 535)은 금속 실리사이드막일 수 있다. 제1 및 제2 오믹 콘택막(435, 535)의 형성 방법에 관한 내용은 앞선 실시예와 실질적으로 동일하므로 반복적인 설명은 생략한다.
이어서, 도 11 및 도 18을 참조하여, 제1 콘택 플러그(440) 및 제2 콘택 플러그(540)를 각각 형성한다(S260).
더욱 구체적으로, 도면으로 도시하지는 않았으나, 미반응된 제1 및 제2 금속층(도 17의 420, 520 참조)을 제거할 수 있다. 즉, 금속 실리사이드막인 제1 및 제2 오믹 콘택막(435, 535)은 잔류시키되, 실리사이드화되지 않은 제1 및 제2 금속층(420, 520)만을 선택적으로 제거할 수 있다. 제1 및 제2 금속층(420, 520)은 예를 들어, 금속 실리사이드막(435, 535) 대비 금속층(420, 520)에 대한 선택비가 높은 건식 식각 또는 습식 식각을 수행하여 제거할 수 있다. 즉, 도 9에 도시된 바와 같이, 노말 콘택홀(410) 및 자기 정렬 콘택홀(510)을 매립하는 도전 물질, 예를 들어 금속 물질을 형성하고, 층간 절연막(310, 320)의 상면이 노출되도록 화학적 기계적 연마(CMP) 등의 공정을 수행할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100, 200: 트랜지스터 101: 기판
105, 205: 게이트 절연막 110, 210: 게이트 전극
120, 220: 스페이서 130, 230: 소오스 및 드레인 영역
310, 320: 층간 절연막 410, 520: 콘택홀
415, 417: 자연 박막 420, 520: 금속층
430, 530: 오믹 콘택막 440, 540: 콘택 플러그

Claims (10)

  1. 기판 상에 게이트 전극과 소오스 및 드레인 영역을 포함하는 트랜지스터를 형성하고,
    상기 트렌지스터를 덮는 층간 절연막을 형성하고,
    상기 층간 절연막 내에 상기 소오스 및 드레인 영역의 상면을 노출시키는 콘택홀을 형성하되, 상기 콘택홀과 상기 소오스 및 드레인 영역의 상면의 계면에는 자연 박막이 형성되고,
    비플라즈마 분위기에서 식각 공정을 수행하여 상기 자연 박막을 선택적으로 제거하고,
    상기 자연 박막이 제거된 상기 소오스 및 드레인 영역에 오믹 콘택막을 형성하고,
    도전 물질로 상기 콘택홀을 매립하여 콘택 플러그를 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1 항에 있어서,
    상기 자연 박막은 Si, O, F, C, 및 N 원소를 포함하는 막질인 반도체 소자의 제조 방법.
  3. 제2 항에 있어서,
    상기 자연 박막은 상기 Si 원소를 35% 이상 45% 이하, 상기 O 원소를 30% 이상 35% 이하, 상기 F 원소를 5% 이상 11% 이하, 상기 C 원소를 25% 이상 30% 이하, 및 상기 N 원소를 0% 초과 1%이하로 포함하는 반도체 소자의 제조 방법.
  4. 제1 항에 있어서,
    상기 자연 박막을 선택적으로 제거하는 것은,
    상기 자연 박막: 상기 층간 절연막의 식각 선택비를 20:1 내지 30:1로 조절하는 것을 포함하는 반도체 소자의 제조 방법.
  5. 제1 항에 있어서,
    상기 비플라즈마 분위기에서 식각 공정을 수행하는 것은,
    상기 식각 공정을 30℃ 이상 65℃이하의 공정 온도에서 수행하는 것을 포함하는 반도체 소자의 제조 방법.
  6. 제1 항에 있어서,
    상기 자연 박막을 선택적으로 제거하는 것은,
    상기 식각 공정의 식각 가스로 HF 가스, N2 가스, 및 불활성 가스를 제공하는 것을 포함하는 반도체 소자의 제조 방법.
  7. 제6 항에 있어서,
    상기 식각 가스를 제공하는 것은,
    상기 HF 가스를 80sccm 이상 100sccm 이하, 상기 N2 가스를 220sccm 이상 250sccm 이하, 및 상기 불활성 가스를 110sccm 이상 130sccm 이하의 유량으로 제공하는 것을 포함하는 반도체 소자의 제조 방법.
  8. 제1 항에 있어서,
    상기 비플라즈마 분위기에서 식각 공정을 수행하여 상기 자연 박막을 선택적으로 제거하는 것은,
    상기 식각 공정을 30℃ 이상 65℃이하의 공정 온도 및 1900mT이상 2100mT이하의 공정 압력에서 진행하되,
    식각 가스로 HF 가스를 80sccm 이상 100sccm 이하, N2 가스를 220sccm 이상 250sccm 이하, 및 Ar 가스를 110sccm 이상 130sccm 이하의 유량으로 제공하는 것을 포함하는 반도체 소자의 제조 방법.
  9. 제1 항에 있어서,
    상기 층간 절연막은 TEOS인 반도체 소자의 제조 방법.
  10. 기판 상에 제1 게이트 전극과 제1 소오스 및 드레인 영역을 포함하는 제1 트랜지스터와, 제2 게이트 전극과 제2 소오스 및 드레인 영역을 포함하는 제2 트랜지스터를 포함하는 제2 트렌지스터를 형성하고,
    상기 제1 및 제2 트렌지스터를 덮는 층간 절연막을 형성하고,
    상기 층간 절연막 내에 상기 제1 소오스 및 드레인 영역의 상면을 노출시키는 노말 콘택홀을 형성하고,
    상기 층간 절연막 내에 상기 제2 소오스 및 드레인 영역의 상면을 노출시키는 자기정렬 콘택홀을 형성하고,
    상기 노말 콘택홀의 상기 제1 소오스 및 드레인 영역의 상면과, 상기 자기정렬 콘택홀의 상기 제2 소오스 및 드레인 영역의 상면의 계면에는 자연 박막이 형성되고,
    비플라즈마 분위기에서 식각 공정을 수행하여 상기 자연 박막을 선택적으로 제거하고,
    상기 자연 박막이 제거된 상기 제1 소오스 및 드레인 영역 및 상기 제2 소오스 및 드레인 영역에 제1 오믹 콘택막 및 제2 오믹 콘택막을 각각 형성하고,
    도전 물질로 상기 노말 콘택홀 및 상기 자기정렬 콘택홀을 매립하여 제1 콘택 플러그 및 제2 콘택 플러그를 각각 형성하는 것을 포함하는 반도체 소자의 제조 방법.
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