KR20130009517A - 액정표시장치 - Google Patents
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Abstract
액정표시장치는, 공통 플레이트와, 공통 플레이트 상에 다수의 화소 전극 바를 포함하는 화소 전극과, 화소 전극에 인접하는 공통 전극을 포함한다. 공통 전극에 인접하는 최외곽 화소 전극 바는 최외곽 화소 전극 바를 제외한 나머지 화소 전극 바의 각 폭보다 적어도 큰 폭을 갖는다.
Description
실시예는 액정표시장치에 관한 것이다.
정보를 표시하기 위한 표시 장치가 활발히 개발되고 있다.
표시 장치는 액정표시장치, 유기전계발광 표시장치, 플라즈마 디스플레이 패널 및 전계방출 표시장치를 포함한다.
이 중에서 액정표시장치는 고 해상도, 고 화질, 고 콘트라스트, 저 소비 전력 및 풀컬러 동영상 구현 등의 장점을 가지므로, 표시장치의 주류로 각광받고 있다.
액정표시장치는 시야각이 좁은 단점이 있었다.
최근에 시야각을 개선하기 위한 다양한 방안이 제시되었다.
하지만, 시야각을 획기적으로 개선한 방안은 제시되지 않고 있다.
실시예는 시야각을 개선한 액정표시장치를 제공한다.
실시예는 액정의 복원력 저하로 인한 터치 흔적 불량을 방지할 수 있는 액정표시장치를 제공한다.
실시예에 따르면, 액정표시장치는, 공통 플레이트; 상기 공통 플레이트 상에 다수의 화소 전극 바를 포함하는 화소 전극; 및 상기 화소 전극에 인접하는 공통 전극을 포함하고, 상기 공통 전극에 인접하는 최외곽 화소 전극 바는 상기 최외곽 화소 전극 바를 제외한 나머지 화소 전극 바의 각 폭보다 적어도 큰 폭을 갖는다.
실시예에 따르면, 액정표시장치는, 다수의 화소 영역을 정의하는 게이트 라인 및 데이터 라인; 상기 화소 영역에서 상기 게이트 라인과 동일 층에 형성된 공통 플레이트; 상기 공통 플레이트 상에 다수의 화소 전극 바; 및 상기 화소 영역의 경계에 배치되는 공통 전극을 포함하고, 상기 화소 전극 바와 상기 공통 전극은 상기 화소 영역의 중간에서의 기준선에 인접한 제1 절곡 영역과 상기 기준선의 제2 절곡 영역에서 절곡되고, 상기 화소 전극 바 중 제1 화소 전극 바는 제2 화소 전극 바보다 적어도 큰 폭을 갖고, 상기 제1 화소 전극 바는 상기 공통 전극에 인접하는 화소 전극 바이다.
실시예는 화소 전극 바와 공통 전극 바의 제2 절곡 각도(θ2)를 제1 절곡 각도(θ1)보다 크도록 함으로써, 제2 절곡 영역에 위치된 액정이 프린지 필드에 영향을 거의 받지 않도록 하여 액정 왜곡(disclination)이 발생되지 않게 된다. 이에 따라, 더욱 더 향상된 시야각이 확보될 수 있다.
실시예는 화소 전극 바와 공통 전극 바의 제1 절곡 각도(θ1)를 최적화하여, 터치 흔적 불량이 방지될 수 있다.
실시예와 같이, 제1 화소 전극 바의 폭을 제2 화소 전극 바의 폭보다 크게 형성함으로써, 상기 공통 전극과 상기 제1 화소 전극 바에 의해 구동되는 액정이 상기 제1 화소 전극 바와 상기 공통 플레이트 사이의 전계에 의해 거의 영향을 받지 않게 되어, 터치 흔적 불량이 방지될 수 있다.
도 1은 실시예에 따른 액정표시장치를 도시한 평면도이다.
도 2는 도 1의 H-H' 라인, I-I' 라인 및 J-J' 라인을 따라 절단한 단면도이다.
도 3은 화소 영역의 에지 영역에서의 액정의 구동 모습을 도시한 도면이다.
도 4는 제1 및 제2 절곡 영역에서의 화소 전극의 배열 모습을 도시한 도면이다.
도 2는 도 1의 H-H' 라인, I-I' 라인 및 J-J' 라인을 따라 절단한 단면도이다.
도 3은 화소 영역의 에지 영역에서의 액정의 구동 모습을 도시한 도면이다.
도 4는 제1 및 제2 절곡 영역에서의 화소 전극의 배열 모습을 도시한 도면이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 실시예에 따른 액정표시장치를 도시한 평면도이다.
도 1을 참조하면, 실시예에 따른 액정표시장치는 박막 트랜지스터(30), 공통 플레이트(9), 화소 전극(36), 화소 전극 바(36a, 36b, 36c, 36d, 36e) 및 공통 전극(39)을 포함한다.
제1 방향을 따라 다수의 게이트 라인(3)이 배치되고, 제2 방향을 따라 다수의 데이터 라인(23)이 배치될 수 있다. 제1 방향은 가로 방향이고, 제2 방향은 제1 방향에 대해 간의 각도는 0° 내지 90° 사이에 위치될 수 있다.
상기 게이트 라인(3)과 상기 데이터 라인(23)은 교차하도록 배치될 수 있다.
상기 게이트 라인(3)과 상기 데이터 라인(23)의 교차에 의해 다수의 화소 영역이 정의될 수 있다.
상기 화소 영역은 제1 방향을 따라 정의되고 제2 방향을 따라 정의될 수 있다.
상기 화소 영역은 매트릭스로 배열될 수 있다.
상기 화소 영역에 상기 박막 트랜지스터(30), 상기 공통 플레이트(9), 상기 화소 전극(36), 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e) 및 상기 공통 전극(39)이 형성될 수 있다.
상기 공통 전극(39)은 화소 영역들 간에 공통으로 연결될 수 있다. 즉, 상기 화소 영역마다 공통 전극(39)이 형성되고, 각 공통 전극(39) 간에는 연결 전극(38)에 의해 연결될 수 있다. 상기 각 공통 전극(39)과 상기 연결 전극(38)은 일체로 형성될 수 있다. 상기 인접하는 공통 전극(39) 각각으로부터 연장되어 연결 전극(38)이 형성될 수 있다.
상기 공통 전극(39)은 공통 콘택홀(33)을 통해 공통 라인(12)에 전기적으로 연결될 수 있다.
상기 박막 트랜지스터(30)는 게이트 전극(6), 반도체층(17), 소오스 전극(25) 및 드레인 전극(27)을 포함할 수 있다.
상기 게이트 전극(6)은 상기 게이트 라인(3)으로부터 연장 형성될 수 있다. 상기 게이트 라인(3) 상에 반도체층(17)과 소오스 및 드레인 전극(27)이 형성되는 경우, 상기 게이트 전극(6)은 형성될 필요가 없다.
상기 게이트 라인(3)과 상기 게이트 전극(6)은 도전 패턴(4a)과 금속 패턴(5a)의 이중 층을 포함할 수 있다.
상기 금속 패턴(5a)은 상기 도전 패턴(4a)과 면접촉으로 형성될 수 있다.
상기 게이트 전극(6)의 상기 도전 패턴(4a)과 동일 층에 상기 공통 플레이트(9)가 형성될 수 있다. 상기 공통 플레이트(9)는 상기 화소 영역에 판 형상으로 형성될 수 있다.
실시예에서 상기 공통 플레이트(9)는 직사각형으로 형성되고 있지만, 이에 한정하지 않는다.
상기 도전 패턴(4a)과 상기 공통 플레이트(9)는 동일 층에 투명한 도전 물질로 형성될 수 있다.
상기 도전 물질로는 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 및 GZO로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있다.
상기 공통 플레이트(9)의 에지 영역에 공통 라인(12)이 형성될 수 있다.
상기 공통 라인(12)은 인접하는 화소 영역의 게이트 라인(3)에 인접하는 공통 플레이트(9)의 에지 영역에 형성될 수 있다.
상기 공통 라인(12)은 상기 게이트 라인(3)과 평행하게 형성될 수 있다.
상기 공통 라인(12)은 상기 게이트 전극(6)의 금속 패턴(5a)과 동일층에 금속 물질로 형성될 수 있다.
상기 금속 물질로는 Cr, Ti, Ni, Al, Pt, Au, W, Cu 및 Mo로 이루어지는 그룹으로부터 선택된 적어도 하나 또는 이들의 합금이 사용될 수 있다.
상기 게이트 전극(6) 상에 반도체층(17)이 형성될 수 있다.
상기 반도체층(17) 상에 소오스 전극(25)과 드레인 전극(27)이 형성될 수 있다. 상기 소오스 전극(25)과 상기 드레인 전극(27)과 동일층에 데이터 라인(23)이 형성될 수 있다.
상기 소오스 전극(25)은 상기 데이터 라인(23)으로부터 연장 형성될 수 있다. 상기 드레인 전극(27)은 상기 소오스 전극(25)으로부터 이격되어 형성될 수 있다.
상기 게이트 전극(6), 상기 반도체층(17), 상기 소오스 전극(25) 및 상기 드레인 전극(27)에 의해 박막 트랜지스터(30)가 형성될 수 있다.
상기 화소 영역에는 화소 전극(36)이 형성될 수 있다. 상기 화소 전극(36)으로부터 다수의 화소 전극 바(36a, 36b, 36c, 36d, 36e)가 연장 형성될 수 있다. 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 상기 데이터 라인(23)에 평행하게 형성될 수 있다.
상기 화소 전극(36)은 제1 및 제2 수평 화소 전극(37a, 37b)을 포함할 수 있다. 상기 제1 및 제2 수평 화소 전극(37a, 37b)은 상기 게이트 라인(3)에 평행하게 형성될 수 있다.
상기 제1 수평 화소 전극(37a)은 드레인 콘택홀(32)을 통해 상기 박막 트랜지스터(30)의 상기 드레인 전극(27)에 전기적으로 연결될 수 있다.
상기 제2 수평 화소 전극(37b)은 상기 제1 수평 화소 전극(37a)과 이격되어 배치될 수 있다. 상기 제2 수평 화소 전극(37b)은 인접하는 화소 영역의 게이트 라인(3)과 평행하게 형성될 수 있다.
상기 제2 수평 화소 전극(37b)은 상기 공통 라인(12)을 따라 중첩되도록 형성될 수 있다.
상기 공통 라인(12)과 상기 수평 화소 전극은 이들 사이의 예컨대 보호막 및 절연막과 함께 스토리지 캐패시터를 형성할 수 있다. 상기 스토리지 캐패시터는 화소 영역으로 인가된 데이터 전압을 한 프레임 동안 유지시켜 주는 역할을 할 수 있다.
상기 제1 및 제2 수평 화소 전극(37a, 37b) 사이에 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e)가 형성될 수 있다. 즉, 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 상기 제1 및 제2 수평 화소 전극(37a, 37b)에 연결될 수 있다. 상기 제1 및 제2 수평 화소 전극(37a, 37b) 각각으로부터 연장 형성되어 다수의 화소 전극 바(36a, 36b, 36c, 36d, 36e)가 형성될 수 있다.
상기 화소 영역의 에지 영역을 따라 공통 전극(39)이 형성될 수 있다. 상기 공통 전극(39)은 상기 데이터 라인(23)과 중첩되도록 형성될 수 있다. 상기 공통 전극(39)은 상기 데이터 라인(23)을 따라 형성될 수 있다.
상기 공통 전극(39)은 적어도 상기 데이터 라인(23)보다 큰 폰을 가질 수 있다. 따라서, 위에서 볼 때, 상기 공통 전극(39)에 의해 상기 데이터 라인(23)이 보이지 않게 된다.
상기 공통 전극(39) 간에는 연결 전극(38)이 형성될 수 있다. 상기 연결 전극(38)에 의해 상기 공통 전극(39)이 연결될 수 있다. 상기 공통 전극(39)이 연장되어 상기 연결 전극(38)이 형성될 수 있다.
상기 공통 전극(39)과 상기 연결 전극(38)은 동일층에 동일한 물질로 형성될 수 있다.
상기 공통 전극(39), 상기 연결 전극(38), 상기 화소 전극(36) 및 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 동일 층에 동일한 투명한 도전 물질로 형성될 수 있다.
상기 도전 물질로는 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 및 GZO로 이루어지는 그룹으로부터 선택된 적어도 하나가 사용될 수 있다.
상기 화소 전극 바(36a, 36b, 36c, 36d, 36e), 상기 화소 영역의 중간에서 제1 방향으로의 기준선을 중심으로 아래 영역은 하부 도메인 영역(제1 도메인 영역)이고, 위 영역은 상부 도메인 영역(제2 도메인 영역)이라 명명될 수 있다.
상기 제1 도메인 영역의 화소 전극 바(36a, 36b, 36c, 36d, 36e), 공통 전극(39) 및 데이터 라인(23)과 상기 제2 도메인 영역의 화소 전극 바(36a, 36b, 36c, 36d, 36e), 공통 전극(39) 및 데이터 라인(23)은 상기 기준선을 중심으로 대칭적으로 배치될 수 있다.
상기 기준선에 인접하는 위 영역 및 아래 영역에서 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e), 상기 공통 전극(39) 및 상기 데이터 라인(23)은 1차 절곡되는데, 이 영역을 제1 절곡 영역(41)이라 명명한다.
상기 화소 전극 바(36a, 36b, 36c, 36d, 36e), 상기 공통 전극(39) 및 상기 데이터 라인(23)은 상기 기준선에서 2차 절곡될 수 있는데, 이 영역을 제2 절곡 영역(44)이라 명명한다.
상부 방향으로 액정이 배향되는 경우, 제1 도메인 영역의 화소 전극 바(36a, 36b, 36c, 36d, 36e), 공통 전극(39) 및 데이터 라인(23)은 액정의 배향 방향에 대해 90° 내지 180° 사이로 기울어지도록 배치되고, 제2 도메인 영역의 화소 전극 바(36a, 36b, 36c, 36d, 36e), 공통 전극(39) 및 데이터 라인(23)은 액정의 배향 방향에 대해 0° 내지 90° 사이로 기울어지도록 배치될 수 있다.
도 4에 도시한 바와 같이, 상기 제1 절곡 영역(41)에서 액정의 배향 방향과 화소 전극 바(36a, 36b, 36c, 36d, 36e), 공통 전극(39) 및 데이터 라인(23) 사이의 각도를 제1 절곡 각도(θ1)라 하고, 상기 제2 절곡 영역(44)에서 액정의 배향 방향과 화소 전극 바(36a, 36b, 36c, 36d, 36e), 공통 전극(39) 및 데이터 라인(23) 사이의 각도를 제2 절곡 각도(θ2)라 한다.
상기 제2 절곡 각도(θ2)는 적어도 상기 제1 절곡 각도(θ1)보다 클 수 있다. 상기 제2 절곡 각도(θ2)를 보다 크게 형성함으로써, 제2 절곡 영역(44)에 위치된 액정이 프린지 필드에 영향을 거의 받지 않도록 하여 액정 왜곡(disclination)이 발생되지 않게 된다. 이에 따라, 더욱 더 향상된 시야각이 확보될 수 있다.
제1 절곡 각도(θ1)는 10° 내지 15°의 범위를 가질 수 있다. 이러한 범위의 제1 절곡 각도(θ1)에 의해 터치 흔적 불량이 방지될 수 있다. 이에 대한 실험 결과는 나중에 설명하기로 한다.
도 3에 도시한 바와 같이, 다수의 화소 전극 바(36a, 36b, 36c, 36d, 36e) 중에서 공통 전극(39)에 인접하는 최외곽 화소 전극 바(36a, 36e)는 다른 화소 전극 바들과 폭이 상이하다.
최외곽 화소 전극 바(36a, 36e)를 제1 화소 전극 바라 명명하고, 다른 화소 전극 바(36b, 36c, 36d)를 제2 화소 전극 바라 명명할 수 있다.
이러한 경우, 상기 제1 화소 전극 바(36a, 36e)는 상기 각 제2 화소 전극 바(36b, 36c, 36d)의 폭의 1.7배 내지 2.3배의 폭을 가질 수 있다.
상기 제1 화소 전극 바(36a, 36e)는 상기 각 제2 화소 전극 바(36b, 36c, 36d)의 폭의 1.8배의 폭을 가질 수 있다.
상기 제1 화소 전극 바(36a, 36e)는 적어도 각 제2 화소 전극 바(36b, 36c, 36d)의 폭보다 큰 폭을 가질 수 있다.
상기 공통 전극(39)과 상기 제1 화소 전극 바(36a, 36e) 사이의 전계에 따라 상기 공통 전극(39) 위, 상기 제1 화소 전극 바(36a, 36e) 위 그리고 상기 공통 전극(39)과 상기 제1 화소 전극 바(36a, 36e) 사이의 액정이 변위될 수 있다.
따라서, 상기 공통 전극(39)과 상기 제1 화소 전극 바(36a, 36e)에서는 IPS 모드(in-plane switching mode)로 액정이 구동될 수 있다.
상기 제1 화소 전극 바(36a, 36e)와 상기 공통 플레이트(9) 그리고 상기 각 제2 화소 전극 바(36b, 36c, 36d)와 상기 공통 플레이트(9) 사이의 전계에 따라 상기 제1 화소 전극 바(36a, 36e) 위, 상기 각 제2 화소 전극 바(36b, 36c, 36d) 위, 상기 제1 화소 전극 바(36a, 36e)와 상기 공통 플레이트(9) 사이 그리고 상기 각 제2 화소 전극 바(36b, 36c, 36d)와 상기 공통 플레이트(9) 사이의 액정이 변위될 수 있다.
따라서, 상기 제1 화소 전극 바(36a, 36e)와 상기 공통 플레이트(9) 사이 그리고 상기 각 제2 화소 전극 바(36b, 36c, 36d)와 상기 공통 플레이트(9) 사이에서는 FFS 모드(fringe field switching mode)로 구동될 수 있다.
실시예와 같이, 최외곽 화소 전극 바인 제1 화소 전극 바(36a, 36e)의 폭을 다른 화소 전극 바인 제2 화소 전극 바(36b, 36c, 36d)의 폭보다 크게 형성함으로써, 상기 공통 전극(39) 위, 상기 제1 화소 전극 바(36a, 36e) 위 및 상기 공통 전극(39)과 상기 제1 화소 전극 바(36a, 36e) 사이의 액정이 상기 제1 화소 전극 바(36a, 36e)와 상기 공통 플레이트(9) 사이의 전계에 거의 영향을 받지 않게 된다. 즉, 상기 공통 전극(39) 위, 상기 제1 화소 전극 바(36a, 36e) 위 및 상기 공통 전극(39)과 상기 제1 화소 전극 바(36a,36e) 사이의 액정은 상기 공통 전극(39)과 상기 제1 화소 전극 바(36a, 36e) 사이의 전계에 의해서만 영향을 받게 된다.
따라서 실시예는 공통 전극(39)과 최외곽 화소 전극 바(36a, 36e) 사이의 전계에 의해 구동되는 액정이 최외곽 화소 전극 바(36a, 36e)와 공통 플레이트(9) 사이의 전계에 영향을 받지 않게 되어, 종래에 발생되던 터치 흔적 불량이 방지될 수 있다.
한편, 상기 제1 화소 전극 바(36a, 36e)는 4㎛ 내지 6㎛이 폭을 가질 수 있고, 상기 제2 화소 전극 바(36b, 36c, 36d)는 2.2㎛ 내지 2.6㎛의 폭을 가질 수 있다.
상기 공통 전극(39)은 상기 제1 화소 전극 바(36a, 36e)의 폭 또는 상기 각 제2 화소 전극 바(36b, 36c, 36d)의 폭보다 크게 형성될 수 있다.
표 1은 터치 흔적 불량을 방지하기 위해 다양하게 실험된 제1 절곡 각도(θ1)와 제1 화소 전극 바의 폭을 보여준다.
| 샘플 Ref. | 제1 절곡 각도(θ1) | 제1 화소 전극 바의 폭(㎛) | 터치 흔적 불량 여부 |
| 샘플 1 | 7 | 2.5 | o |
| 샘플 2 | 7 | 4.0 | o |
| 샘플 3 | 7 | 5.5 | o |
| 샘플 4 | 10 | 2.5 | o |
| 샘플 5 | 10 | 4.0 | x |
| 샘플 6 | 10 | 5.5 | x |
| 샘플 7 | 15 | 2.5 | x |
| 샘플 8 | 15 | 4.0 | x |
| 샘플 9 | 15 | 5.5 | x |
표 1에 보여진 바와 같이, 터치 흔적 불량을 방지하기 위한 최적의 제1 절곡 각도(θ1)는 10° 내지 15°의 범위를 가지고, 최적의 제1 화소 전극 바(36a, 36e)의 폭은 4㎛ 내지 6㎛의 범위를 가질 수 있다. 이러한 범위 조건에서는 터치 흔적 불량이 방지될 뿐만 아니라, 시야각도 더욱더 확대될 수 있다.
도 2는 도 1의 H-H' 라인, I-I' 라인 및 J-J' 라인을 따라 절단한 단면도이다.
도 2를 참조하면, 기판(1) 상에 게이트 라인(3), 게이트 전극(6), 공통 플레이트(9) 및 공통 라인(12)이 형성될 수 있다.
상기 게이트 라인(3)은 제1 방향, 예컨대 가로 방향을 따라 형성될 수 있다.
상기 게이트 전극(6)은 상기 게이트 라인(3)으로부터 연장 형성될 수 있다.
상기 게이트 라인(3)과 상기 게이트 전극(6)은 투명한 도전 패턴(4a)과 금속 패턴(5a)을 포함할 수 있다.
상기 금속 패턴(5a)은 상기 도전 패턴(4a)과 면접촉으로 형성될 수 있다. 상기 도전 패턴(4a)은 투명한 도전 물질로 형성되고, 상기 금속 패턴(5a)은 금속 물질로 형성될 수 있다.
상기 공통 플레이트(9)는 투명한 도전 물질로 형성될 수 있다. 상기 공통 라인(12)은 금속 물질로 형성될 수 있다.
상기 도전 패턴(4a)과 상기 공통 플레이트(9)는 동일한 층에 동일 물질로 형성될 수 있다. 상기 금속 패턴(5a)과 상기 금속 패턴(5a)은 동일한 층에 동일 물질로 형성될 수 있다.
상기 게이트 전극(6), 상기 공통 플레이트(9) 및 상기 공통 라인(12)은 화소 영역에 형성될 수 있다.
상기 공통 라인(12)은 인접한 화소 영역들에 공통으로 형성될 수 있다. 상기 공통 라인(12)은 제1 방향을 따라 정의된 화소 영역들에 공통으로 형성될 수 있다.
상기 공통 라인(12)은 인접한 화소 영역의 또 다른 게이트 라인(3)에 인접하여 상기 또 다른 게이트 라인(3)과 평행하게 형성될 수 있다.
상기 공통 플레이트(9)는 화소 영역 내의 모든 영역에 형성될 수 있다.
상기 게이트 라인(3), 상기 게이트 전극(6), 상기 공통 플레이트(9) 및 상기 공통 라인(12)은 하프톤 마스크를 이용하여 형성될 수 있지만, 이에 한정하지 않는다.
도전 물질로 이루어진 도전막과 금속 물질로 이루어진 금속막이 기판(1) 상에 형성된 후, 하프톤 마스크를 이용하여 상기 게이트 라인(3), 상기 게이트 전극(6), 상기 공통 플레이트(9) 및 상기 공통 라인(12)이 형성될 수 있다.
예컨대, 하프톤 마스크를 이용하여 제1 및 제2 높이를 갖는 제1 감광 패턴이 형성되고, 상기 제1 감광 패턴을 마스크로 하여 게이트 라인(3)과 게이트 전극(6)의 도전 패턴(4a)과 금속 패턴(5a) 그리고 공통 플레이트(9)와 그 위이 금속 패턴(5a)이 형성될 수 있다. 이후, 애싱 공정에 의해 제1 및 제2 높이 중에서 더 낮은 높이의 제1 감광 패턴은 제거되고 더 높은 높이를 갖는 제1 감광 패턴은 줄어들어 제3 놀이를 갖는 제2 감광 패턴으로 형성되며, 상기 제2 감광 패턴을 마스크로 하여 상기 공통 플레이트(9) 위의 금속 패턴(5a)을 부분적으로 제거되어 공통 플레이트(9)의 에지 영역에 공통 라인(12)이 형성될 수 있다.
다른 방안으로, 상기 게이트 전극(6), 상기 공통 플레이트(9) 및 상기 공통 라인(12)은 개별적으로 형성될 수도 있다. 즉, 도전 물질로 이루어진 도전막이 기판(1) 상에 형성되고, 상기 도전막을 패터닝하여 게이트 라인(3)과 게이트 전극(6)용 도전 패턴(4a)과 공통 플레이트(9)이 형성될 수 있다. 이어서, 상기 도전 패턴(4a)과 상기 공통 플레이트(9) 상에 금속 물질로 이루어진 금속막이 형성되고, 상기 금속막을 패터닝하여 게이트 라인(3)과 게이트 전극(6)용 금속 패턴(5a)과 공통 라인(12)이 형성될 수 있다.
상기 게이트 라인(3), 상기 게이트 전극(6), 상기 공통 플레이트(9), 상기 공통 라인(12) 및 상기 기판(1) 상에 절연막이 형성될 수 있다. 상기 절연막은 투명한 무기 절연 물질이나 유기 절연 물질로 형성될 수 있다. 예컨대, 상기 무기 절연 물질로는 SiNx나 SiOx일 수 있다. 예컨대, 상기 유기 절연 물질로는 BCB(benzocyclobutene)일 수 있다.
상기 게이트 전극(6)에 대응하는 상기 절연막 상에 반도체층(17)이 형성될 수 있다. 상기 반도체층(17)은 실리콘으로 이루어진 활성층과 도펀트를 포함하는 실리콘으로 이루어진 오믹 콘택층을 포함할 수있다.
상기 반도체층(17) 및 상기 절연막 상에 소오스 전극(25), 드레인 전극(27) 및 데이터 라인(23)이 형성될 수 있다.
상기 소오스 전극(25)은 상기 데이터 라인(23)으로부터 연장 형성될 수 있다. 상기 데이터 라인(23)은 제2 방향을 따라 형성될 수 있다. 제2 방향은 제1 방향에 대해 0° 내지 90° 사이에 위치된 방향일 수 있다.
상기 데이터 라인(23)은 상기 게이트 라인(3)과 교차하여 화소 영역을 정의할 수 있다.
상기 데이터 라인(23)은 화소 영역의 중간에서 제1 방향으로의 기준선을 기준으로 구분된 제1 도메인 영역과 제2 도메인 영역에서 서로 대칭적으로 형성될 수 있다. 제1 도메인 영역은 상기 기준선의 아래의 화소 영역이고, 제2 도메인 영역은 상기 기준성의 위의 화소 영역일 수 있다.
제1 도메인 영역의 데이터 라인(23)과 제2 도메인 영역의 데이러 라인은 서로 대칭적으로 기울어지도록 형성될 수 있다.
상기 게이트 전극(6), 상기 반도체층(17), 상기 소오스 전극(25) 및 상기 드레인 전극(27)에 의해 박막 트랜지스터(30)가 형성될 수 있다.
상기 소오스 전극(25), 상기 드레인 전극(27), 상기 데이터 라인(23) 및 상기 절연막 상에 보호막이 형성될 수 있다.
상기 보호막은 BCB와 같은 유기 절연 무질로 형성될 수 있다.
상기 보호막에는 상기 드레인 전극(27)이 노출되도록 상기 보호막이 관통되어 형성된 드레인 콘택홀(32)을 포함할 수 있다.
상기 보호막 상에 화소 전극(36)과 공통 전극(39)이 형성될 수 있다.
상기 화소 전극(36)과 상기 공통 전극(39)은 투명한 도전 물질로 형성될 수 있다.
상기 공통 전극(39)은 상기 데이터 라인(23)과 중첩되도록 상기 보호막 상에 형성될 수 있다. 즉, 상기 공통 전극(39)은 상기 데이터 라인(23)을 따라 형성될 수 있다.
상기 공통 전극(39)은 공통 콘택홀(33)을 통해 공통 라인(12)에 전기적으로 연결될 수 있다.
상기 공통 전극(39) 사이는 연결 전극(38)에 의해 연결될 수 있다. 상기 연결 전극(38)은 인접하는 공통 전극(39)으로부터 연장 형성될 수 있다.
상기 화소 전극(36)은 제1 및 제2 수평 화소 전극(37a, 37b) 및 다수의 화소 전극 바(36a, 36b, 36c, 36d, 36e)를 포함할 수 있다. 상기 화소 전극(36)은 상기 화소 영역 내에 형성될 수 있다.
상기 화소 전극(36)은 인접하는 공통 전극(39) 사이에 배치될 수 있다.
즉, 제1 화소 영역의 화소 전극(36)은 상기 제1 화소 영역의 제1 공통 전극(39)과 상기 제2 화소 영역의 제2 공통 전극(39) 사이에 배치될 수 있다.
상기 제1 수평 화소 전극(37a)은 상기 드레인 콘택홀(32)을 통해 상기 드레인 전극(27)과 전기적으로 연결될 수 있다.
상기 제2 수평 화소 전극(37b)은 상기 제1 수평 화소 전극(37a)과 이격되어 형성될 수 있다.
상기 제2 수평 화소 전극(37b)은 인접하는 화소 영역의 또 다른 게이트 라인(3)에 인접하여 형성될 수 있다.
상기 제2 수평 화소 전극(37b)은 공통 라인(12)과 중첩되도록 형성될 수 있다. 상기 제2 수평 화소 전극(37b)은 상기 공통 라인(12)을 따라 형성될 수 있다.
상기 각 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 상기 제1 및 제2 수평 화소 전극(37a, 37b)으로부터 연장 형성될 수 있다.
상기 각 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 상기 제1 및 제2 수평 화소 전극(37a, 37b) 사이에 형성될 수 있다.
상기 제1 및 제2 수평 화소 전극(37a, 37b)은 상기 게이트 라인(3)과 평행하게 형성되고, 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 상기 데이터 라인(23)과 평행하게 형성될 수 있다.
상기 공통 전극(39)과 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 상기 게이트 라인(3)과 동일한 형상으로 형성될 수 있다.
즉, 상기 공통 전극(39)과 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 상기 화소 영역의 중간에 정의된 기준선에 인접한 제1 절곡 영역(41)에서 제1 절곡되고, 상기 기준선의 제2 절곡 영역(44)에서 제2 절곡될 수 있다.
상기 공통 전극(39)과 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e)는 화소 영역에 정의된 제1 도메인 영역과 제2 도메인 영역에서 서로 대칭적으로 기울어지도록 형성될 수 있다.
도 4에 도시한 바와 같이, 화소 전극 바(36a, 36b, 36c, 36d, 36e)의 제1 절곡 영역(41)에서 제1 절곡 각도(θ1)로 화소 전극 바(36a, 36b, 36c, 36d, 36e)가 기울어지도록 형성되고, 화소 전극 바(36a, 36b, 36c, 36d, 36e)의 제2 절곡 영역(44)에서 제2 절곡 각도(θ2)로 화소 전극 바(36a, 36b, 36c, 36d, 36e)가 기울어지도록 형성될 수 있다.
상기 제2 절곡 각도(θ2)는 상기 제1 절곡 각도(θ1)보다 클 수 있다. 상기 제2 절곡 각도(θ2)를 보다 크게 형성함으로써, 제2 절곡 영역(44)에 위치된 액정이 프린지 필드에 영향을 거의 받지 않도록 하여 액정 왜곡(disclination)이 발생되지 않게 된다. 이에 따라, 더욱 더 향상된 시야각이 확보될 수 있다.
아울러, 제1 절곡 각도(θ1)는 10° 내지 15°의 범위를 가질 수 있다. 이러한 범위의 제1 절곡 각도(θ1)에 의해 터치 흔적 불량이 방지될 수 있다.
도 4에는 화소 전극 바(36a, 36b, 36c, 36d, 36e)를 도시하고 있지만, 공통 전극(39) 또한 화소 전극 바(36a, 36b, 36c, 36d, 36e)와 동일한 형상으로 형성될 수 있다.
상기 제1 절곡 각도(θ1)는 제1 절곡 영역(41)에서 액정의 배향 방향과 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e) 및 공통 전극(39) 사이의 각도를 의미하고, 상기 제2 절곡 각도(θ2)는 제2 절곡 영역(44)에서 액정의 배향 방향과 상기 화소 전극 바(36a, 36b, 36c, 36d, 36e) 및 공통 전극(39) 사이의 각도를 의미할 수 있다.
다수의 화소 전극 바(36a, 36b, 36c, 36d, 36e)들의 폭은 상이할 수 있다. 즉, 다수의 화소 전극 바(36a, 36b, 36c, 36d, 36e)들 중에서 최외곽에 배치된 화소 전극 바(36a, 36e)는 최외곽 화소 전극 바일 수 있다.
최외곽 화소 전극 바(36a, 36e)는 나머지 각 화소 전극 바(36b, 36c, 36d)의 폭보다 크게 형성될 수 있다.
최외곽 화소 전극 바(36a, 36e)는 제1 화소 전극 바이고, 나머지 화소 전극 바(36b, 36c, 36d)는 제2 화소 전극 바라고 한다.
도 3에 도시한 바와 같이, 최외곽 화소 전극 바인 제1 화소 전극 바(36a, 36e)의 폭을 d1이라 하고, 나머지 화소 전극 바인 제2 화소 전극 바(36b, 36c, 36d)의 폭을 d2라고 한다.
이러한 경우, 상기 제1 화소 전극 바(36a, 36e)의 폭(d1)은 상기 각 제2 화소 전극 바(36b, 36c, 36d)의 폭(d2)의 1.7배 내지 2.3배의 범우를 가질 수 있다.
상기 제1 화소 전극 바(36a, 36e)의 폭(d1)는 상기 각 제2 화소 전극 바(36b, 36c, 36d)의 폭(d2)의 1.8배를 가질 수 있다.
상기 제1 화소 전극 바(36a, 36e)의 폭(d1)은 적어도 각 제2 화소 전극 바(36b, 36c, 36d)의 폭(d2)보다 크게 형성될 수 있다.
실시예와 같이, 제1 화소 전극 바(36a, 36e)의 폭을 제2 화소 전극 바(36b, 36c, 36d)의 폭보다 크게 형성함으로써, 상기 공통 전극(39)과 상기 제1 화소 전극 바(36a, 36e)에 의해 구동되는 액정이 상기 제1 화소 전극 바(36a, 36e)와 상기 공통 플레이트(9) 사이의 전계에 의해 거의 영향을 받지 않게 되어, 종래에 발생되던 터치 흔적 불량이 방지될 수 있다.
1: 기판 3: 게이트 라인
4a: 도전 패턴 5a: 금속 패턴
6: 게이트 전극 9: 공통 플레이트
12: 공통 라인 17: 반도체층
23: 데이터 라인 25: 소오스 전극
27: 드레인 전극 30: 박막 트랜지스터
32: 드레인 콘택홀 33: 공통 콘택홀
36: 화소 전극 36a, 36b, 36c, 36d, 36e: 화소 전극 바
37a, 37b: 수평 화소 전극 38: 연결 전극
39: 공통 전극 41, 44: 절곡 영역
4a: 도전 패턴 5a: 금속 패턴
6: 게이트 전극 9: 공통 플레이트
12: 공통 라인 17: 반도체층
23: 데이터 라인 25: 소오스 전극
27: 드레인 전극 30: 박막 트랜지스터
32: 드레인 콘택홀 33: 공통 콘택홀
36: 화소 전극 36a, 36b, 36c, 36d, 36e: 화소 전극 바
37a, 37b: 수평 화소 전극 38: 연결 전극
39: 공통 전극 41, 44: 절곡 영역
Claims (17)
- 공통 플레이트;
상기 공통 플레이트 상에 다수의 화소 전극 바를 포함하는 화소 전극; 및
상기 화소 전극에 인접하는 공통 전극을 포함하고,
상기 공통 전극에 인접하는 최외곽 화소 전극 바는 상기 최외곽 화소 전극 바를 제외한 나머지 화소 전극 바의 각 폭보다 적어도 큰 폭을 갖는 액정 표시장치. - 제1항에 있어서,
다수의 화소 영역을 정의하는 게이트 라인 및 데이터 라인을 더 포함하고,
상기 공통 전극은 상기 데이터 라인과 중첩되는 액정표시장치. - 제2항에 있어서,
상기 최외곽 화소 전극 바는 상기 나머지 화소 전극 바의 각 폭의 1.7배 내지 2.3배의 폭을 갖는 액정표시장치. - 제2항에 있어서,
상기 최외곽 화소 전극 바는 상기 나머지 화소 전극 바의 각 폭의 1.8배를 갖는 액정표시장치. - 제3항에 있어서,
상기 최외곽 화소 전극 바는 4㎛ 내지 6㎛이 폭을 갖는 액정표시장치. - 제2항에 있어서,
상기 공통 플레이트와 면접촉하고 상기 공통 전극과 연결되는 공통 라인을 더 포함하는 액정표시장치. - 제6항에 있어서,
상기 게이트 라인은 도전 패턴과 금속 패턴을 포함하는 액정표시장치. - 제7항에 있어서,
상기 공통 플레이트는 상기 도전 패턴과 동일층에 형성되는 액정표시장치. - 제1항 또는 제3항에 있어서,
상기 화소 전극 바와 상기 공통 전극은 상기 화소 영역의 중간에서의 기준선에 인접한 제1 절곡 영역과 상기 기준선의 제2 절곡 영역에서 절곡되는 액정표시장치. - 제9항에 있어서,
상기 화소 전극 바 및 상기 공통 전극 각각은 상기 기준선에 의해 구분된 상기 화소 영역의 제1 도메인 영역과 제2 도메인 영역에서 서로 대칭적으로 기울어지도록 형성되는 액정표시장치. - 제10항에 있어서,
상기 제1 절곡 영역에서 액정 배향 방향과 상기 화소 전극 바 및 상기 공통 전극 각각의 사이의 각도를 제1 절곡 각도(θ1)로 정의하고,
상기 제2 절곡 영역에서 액정 배향 방향과 상기 화소 전극 바 및 상기 공통 전극 각각의 사이의 각도를 제2 절곡 각도(θ2)로 정의하고,
상기 제2 절곡 각도(θ2)는 상기 제1 절곡 각도(θ1)보다 큰 액정표시장치. - 제11항에 있어서,
상기 제1 절곡 각도(θ1)는 10° 내지 15°의 범위를 갖는 액정표시장치. - 다수의 화소 영역을 정의하는 게이트 라인 및 데이터 라인;
상기 화소 영역에서 상기 게이트 라인과 동일 층에 형성된 공통 플레이트;
상기 공통 플레이트 상에 다수의 화소 전극 바; 및
상기 화소 영역의 경계에 배치되는 공통 전극을 포함하고,
상기 화소 전극 바와 상기 공통 전극은 상기 화소 영역의 중간에서의 기준선에 인접한 제1 절곡 영역과 상기 기준선의 제2 절곡 영역에서 절곡되고,
상기 화소 전극 바 중 제1 화소 전극 바는 제2 화소 전극 바보다 적어도 큰 폭을 갖고,
상기 제1 화소 전극 바는 상기 공통 전극에 인접하는 화소 전극 바인 액정표시장치. - 제13항에 있어서,
상기 제1 화소 전극 바는 상기 제1 화소 전극 바의 각 폭의 1.7배 내지 2.3배의 폭을 갖는 액정표시장치. - 제13항에 있어서,
상기 제1 화소 전극 바는 4㎛ 내지 6㎛이 폭을 갖는 액정표시장치. - 제13항 또는 제14항에 있어서,
상기 제2 절곡 영역에서의 상기 제2 절곡 각도(θ2)는 상기 제1 절곡 영역에서의 상기 제1 절곡 각도(θ1)보다 크고,
상기 제1 절곡 각도(θ1) 및 상기 제2 절곡 각도(θ2)는 액정의 배향 방향과 상기화소 전극 바 및 상기 공통 전극 각각의 사이의 각도인 액정표시장치. - 제16항에 있어서,
상기 제1 절곡 각도(θ1)는 10° 내지 15°의 범위를 갖는 액정표시장치.
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