KR20130006272A - Semiconductor device and method of manufacturing the same - Google Patents

Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to easily drive memory cells according to a memory block by forming a first slit on a memory device to separate adjacent memory blocks. CONSTITUTION: A memory block includes a pipe channel(P_CH), a pair of drain side channels(D_CH) and source side channel(S_CH). A first slit is located between adjacent memory blocks. A second slit is located between the pair of source side channel and drain side channel and separates a source side word line(S_WL) from a drain side word line(D_WL). A third slit is located between the adjacent drain side channels and separates the drain side word line from a drain selection line(DSL).

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device,

본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a three-dimensional nonvolatile memory device and a manufacturing method thereof.

비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 비휘발성 메모리 소자가 제안되고 있다.A non-volatile memory device is a memory device in which stored data is retained even if power supply is interrupted. Recently, as the degree of integration of a memory device having a two-dimensional structure in which a memory device is manufactured in a single layer on a silicon substrate has reached its limit, a three-dimensional nonvolatile memory device that stacks memory cells vertically from a silicon substrate has been proposed.

3차원 비휘발성 메모리 소자는 메모리 셀들을 적층시키기 위해 워드라인들을 다층으로 적층한 적층 구조물들을 포함한다. 따라서, 메모리 소자를 제조하는 과정에서 적층 구조물들이 기울어지거나 붕괴되는 문제점이 있다.
The three-dimensional nonvolatile memory device includes stacked structures in which word lines are stacked in multiple layers to stack memory cells. Therefore, there is a problem that the stacked structures are tilted or collapsed in the process of manufacturing the memory device.

본 발명의 일 실시예는 적층 구조물들의 기울어짐 또는 붕괴를 방지하는데 적합한 반도체 장치 및 그 제조 방법을 제공한다.One embodiment of the present invention provides a semiconductor device and a manufacturing method thereof suitable for preventing the tilting or collapse of the stacked structures.

본 발명의 일 실시예에 따른 반도체 장치는 파이프 게이트 내에 매립된 파이프 채널 및 상기 파이프 채널과 연결된 한 쌍의 드레인 사이드 채널 및 소스 사이드 채널을 포함하는 채널들을 포함하는 메모리 블록들; 이웃한 상기 메모리 블록들 사이에 위치된 제1 슬릿들; 및 상기 한 쌍의 소스 사이드 채널과 드레인 사이드 채널 사이에 위치된 제2 슬릿들을 포함한다.In an embodiment, a semiconductor device may include: memory blocks including a pipe channel embedded in a pipe gate and channels including a pair of drain side channels and source side channels connected to the pipe channel; First slits positioned between adjacent memory blocks; And second slits positioned between the pair of source side channel and drain side channel.

본 발명의 다른 실시예에 따른 반도체 장치는 기판으로부터 돌출된 채널들을 포함하는 메모리 블록; 상기 메모리 블록의 슬리밍 영역에 위치된 적어도 하나의 제1 슬릿; 상기 채널들 사이에 위치된 적어도 하나의 제2 슬릿; 및 이웃한 상기 메모리 블록들 사이에 위치된 제3 슬릿들을 포함한다.In another embodiment, a semiconductor device may include a memory block including channels protruding from a substrate; At least one first slit located in a slimming area of the memory block; At least one second slit positioned between the channels; And third slits positioned between neighboring memory blocks.

본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법은 파이프 게이트 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 파이프 게이트 내에 매립된 파이프 채널 및 상기 제1 물질막들 및 상기 제2 물질막들을 관통하면서 상기 파이프 채널과 연결된 한 쌍의 드레인 사이드 채널 및 소스 사이드 채널을 포함하는 채널들을 형성하는 단계; 상기 제1 물질막들 및 제2 물질막들을 식각하여 이웃한 메모리 블록들 사이에 위치된 복수의 제1 슬릿들을 형성하는 단계; 상기 복수의 제1 슬릿들 내에 절연막을 매립하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 한 쌍의 소스 사이드 채널과 드레인 사이드 채널 사이에 위치된 복수의 제2 슬릿들을 형성하는 단계; 상기 복수의 제2 슬릿들에 의해 노출된 상기 제2 물질막들을 리세스하는 단계; 및 상기 제2 물질막들이 리세스된 영역 내에 층간절연막 또는 도전막을 매립하는 단계를 포함한다.In another embodiment, a method of fabricating a semiconductor device includes: alternately forming first and second material layers on a pipe gate; Forming channels including a pipe channel embedded in the pipe gate and a pair of drain side channels and source side channels connected to the pipe channel while passing through the first material layers and the second material layers; Etching the first material layers and the second material layers to form a plurality of first slits positioned between neighboring memory blocks; Embedding an insulating film in the plurality of first slits; Etching the first material layers and the second material layers to form a plurality of second slits positioned between the pair of source side channels and drain side channels; Recessing the second material films exposed by the plurality of second slits; And filling an interlayer insulating film or a conductive film in a region where the second material films are recessed.

본 발명의 또 다른 실시예에 따른 반도체 장치 제조 방법은 기판 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 기판으로부터 돌출되면서 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 채널들을 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여, 메모리 블록의 슬리밍 영역에 위치된 적어도 하나의 제1 슬릿을 형성하는 단계; 상기 제1 슬릿 내에 절연막을 매립하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여, 상기 채널들 사이에 위치된 적어도 하나의 제2 슬릿을 형성하는 단계; 상기 제2 슬릿에 의해 노출된 상기 제2 물질막들을 리세스하는 단계; 및 상기 제2 물질막들이 리세스된 영역 내에 층간절연막 또는 도전막을 매립하는 단계를 포함한다.In another embodiment, a method of manufacturing a semiconductor device includes: alternately forming first and second material layers on a substrate; Forming channels protruding from the substrate and penetrating the first material layers and the second material layers; Etching the first material layers and the second material layers to form at least one first slit positioned in a slimming area of the memory block; Embedding an insulating film in the first slit; Etching the first material layers and the second material layers to form at least one second slit positioned between the channels; Recessing the second material films exposed by the second slit; And filling an interlayer insulating film or a conductive film in a region where the second material films are recessed.

반도체 장치에 포함된 적층 구조물들이 기울어지거나 붕괴되는 것을 방지할 수 있다. It is possible to prevent the stacked structures included in the semiconductor device from tilting or collapse.

도 1은 본 발명의 제1 내지 제5 실시예에 따른 3차원 비휘발성 메모리 소자의 구조를 설명하기 위한 사시도이다.
도 2는 본 발명의 제1 내지 제5 실시예에 따른 3차원 비휘발성 메모리 소자의 구조를 설명하기 위한 레이아웃도이다.
도 3은 본 발명의 제1 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.
도 4a 내지 도 4f는 본 발명의 제1 실시예에 따른 3차원 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 5는 본 발명의 제1 실시예에 따른 3차원 비휘발성 메모리 소자의 또 다른 형성 방법을 설명하기 위한 공정 단면도이다.
도 6은 본 발명의 제2 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.
도 7a 내지 도 7f는 본 발명의 제2 실시예에 따른 3차원 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 8은 본 발명의 제2 실시예에 따른 3차원 비휘발성 메모리 소자의 또 다른 형성 방법을 설명하기 위한 공정 단면도이다.
도 9a 내지 도 9c는 본 발명의 제3 내지 제5 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.
도 10은 본 발명의 제6 내지 제8 실시예에 따른 3차원 비휘발성 메모리 소자의 구조를 설명하기 위한 사시도이다.
도 11a 내지 도 11i는 본 발명의 제6 내지 14실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.
도 12는 본 발명의 제15 내지 제18 실시예에 따른 3차원 비휘발성 메모리 소자의 구조를 설명하기 위한 사시도이다.
도 13은 본 발명의 제15 내지 제 18 실시예에 따른 3차원 비휘발성 메모리 소자의 구조를 설명하기 위한 레이아웃도이다.
도 14는 본 발명의 제15 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.
도 15a 및 도 15b는 본 발명의 제15 실시예에 따른 3차원 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 16은 본 발명의 제15 실시예에 따른 3차원 비휘발성 메모리 소자의또 다른 형성 방법을 설명하기 위한 공정 단면도이다.
도 17a 내지 도 17c는 본 발명의 제16 내지 제18 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.
도 18은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 19는 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.1 is a perspective view illustrating a structure of a three-dimensional nonvolatile memory device according to the first to fifth embodiments of the present invention.
FIG. 2 is a layout diagram illustrating a structure of a 3D nonvolatile memory device according to the first to fifth embodiments of the present invention.
3 is a layout diagram of a three-dimensional nonvolatile memory device according to a first embodiment of the present invention.
4A to 4F are cross-sectional views illustrating a method of manufacturing a 3D nonvolatile memory device according to a first embodiment of the present invention.
FIG. 5 is a cross-sectional view illustrating another method of forming a three-dimensional nonvolatile memory device according to a first embodiment of the present invention.
6 is a layout diagram of a three-dimensional nonvolatile memory device according to a second embodiment of the present invention.
7A to 7F are cross-sectional views illustrating a method of manufacturing a 3D nonvolatile memory device according to a second embodiment of the present invention.
8 is a cross-sectional view illustrating another method of forming a three-dimensional nonvolatile memory device according to a second embodiment of the present invention.
9A to 9C are layout diagrams of three-dimensional nonvolatile memory devices according to third to fifth embodiments of the present invention.
10 is a perspective view illustrating a structure of a three-dimensional nonvolatile memory device according to the sixth to eighth embodiments of the present invention.
11A to 11I are layout views of three-dimensional nonvolatile memory devices according to sixth through fourteenth embodiments of the present invention.
12 is a perspective view illustrating a structure of a three-dimensional nonvolatile memory device according to the fifteenth to eighteenth embodiments of the present invention.
FIG. 13 is a layout diagram illustrating a structure of a 3D nonvolatile memory device according to the fifteenth to eighteenth embodiments of the present invention.
14 is a layout diagram of a three-dimensional nonvolatile memory device according to a fifteenth embodiment of the present invention.
15A and 15B are cross-sectional views illustrating a method of manufacturing a 3D nonvolatile memory device according to a fifteenth embodiment of the present invention.
FIG. 16 is a cross-sectional view illustrating another method for forming a three-dimensional nonvolatile memory device according to a fifteenth embodiment of the present invention.
17A to 17C are layout views of three-dimensional nonvolatile memory devices according to the sixteenth to eighteenth embodiments of the present invention.
18 is a configuration diagram illustrating a configuration of a memory system according to an embodiment of the present invention.
19 is a block diagram illustrating a configuration of a computing system according to an embodiment of the present invention.

이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
Hereinafter, the most preferred embodiment of the present invention will be described. In the drawings, the thickness and spacing are expressed for convenience of description and may be exaggerated compared to the actual physical thickness. In describing the present invention, known configurations irrespective of the gist of the present invention may be omitted. It should be noted that, in the case of adding the reference numerals to the constituent elements of the drawings, the same constituent elements have the same number as much as possible even if they are displayed on different drawings.

도 1은 본 발명의 제1 내지 제5 실시예에 따른 3차원 비휘발성 메모리 소자의 구조를 설명하기 위한 사시도이다. 단, 설명의 편의를 위해 층간절연막들은 생략하여 도시하였다.1 is a perspective view illustrating a structure of a three-dimensional nonvolatile memory device according to the first to fifth embodiments of the present invention. However, for convenience of description, the interlayer insulating films are omitted.

제1 내지 제5 실시예에서는 U자형으로 스트링을 배열시키는 3차원 비휘발성 메모리 소자의 구조 및 제조 방법에 대해 살펴보도록 한다.In the first to fifth embodiments, a structure and a manufacturing method of a 3D nonvolatile memory device in which strings are arranged in a U shape will be described.

도 1에 도시된 바와 같이, 본 발명의 제1 내지 제5 실시예에 따른 3차원 비휘발성 메모리 소자는 파이프 게이트(PG) 내에 매립된 파이프 채널(P_CH), 파이프 채널(P_CH)과 연결된 한 쌍의 소스 사이드 채널(S_CH) 및 드레인 사이드 채널(D_CH)로 구성된 채널(CH)을 구비한다. 여기서, 제2방향(Ⅱ-Ⅱ')으로 이웃한 스트링들(ST0, ST1)의 소스 사이드 채널들(S_CH)은 하나의 소스 라인(SL)에 공통으로 연결되고, 제2방향(Ⅱ-Ⅱ')으로 확장된 스트링 열에 포함된 스트링들(ST0,ST1)의 드레인 사이드 채널들(D_CH)은 하나의 비트라인(BL)에 공통으로 연결된다.As shown in FIG. 1, a three-dimensional nonvolatile memory device according to the first to fifth embodiments of the present invention is a pair connected to a pipe channel P_CH and a pipe channel P_CH embedded in a pipe gate PG. The channel CH includes a source side channel S_CH and a drain side channel D_CH. Here, the source side channels S_CH of the strings ST0 and ST1 neighboring in the second direction II-II 'are commonly connected to one source line SL, and the second direction II-II. The drain side channels D_CH of the strings ST0 and ST1 included in the string column extended by ') are commonly connected to one bit line BL.

또한, 메모리 소자는 소스 사이드 채널(S_CH)을 감싸면서 다층으로 적층된 소스 사이드 워드라인들(S_WL) 및 드레인 사이드 채널(D_CH)을 감싸면서 다층으로 적층된 드레인 사이드 워드라인들(D_WL)을 포함한다. 소스 사이드 워드라인(S_WL)과 드레인 사이드 워드라인(D_WL)은 한 쌍의 소스 사이드 채널(S_CH)과 드레인 사이드 채널(D_CH) 사이에 위치된 슬릿에 의해 분리된다. In addition, the memory device may include source side word lines S_WL stacked in multiple layers while surrounding the source side channel S_CH, and drain side word lines D_WL stacked in multiple layers while surrounding the drain side channel D_CH. do. The source side word line S_WL and the drain side word line D_WL are separated by slits positioned between the pair of source side channel S_CH and the drain side channel D_CH.

소스 사이드 워드라인들(S_WL)의 상부에는 소스 선택 라인(SSL)이 구비되고, 드레인 사이드 워드라인들(D_WL)의 상부에는 드레인 선택 라인(DSL)이 구비된다.The source select line SSL is disposed on the source side word lines S_WL, and the drain select line DSL is disposed on the drain side word lines D_WL.

여기서, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 스트링들(ST0, ST1)의 소스 사이드 워드라인(S_WL), 소스 선택 라인(SSL), 드레인 사이드 워드라인(D_WL) 및 드레인 선택 라인(DSL)은 상호 연결되거나 슬릿에 의해 상호 분리될 수 있다.Here, the source side word line S_WL, the source select line SSL, the drain side word line D_WL, and the drain select line DSL of the strings ST0 and ST1 neighboring in the second direction II-II '. ) May be interconnected or separated by slits.

본 도면에서는 일 예로, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 스트링들(ST0, ST1)의 소스 사이드 워드라인(S_WL) 및 소스 선택 라인(SSL)은 상호 연결되고, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 스트링들(ST0, ST1)의 드레인 사이드 워드라인(D_WL) 및 드레인 선택 라인(DSL)은 슬릿에 의해 상호 분리된 경우에 대해 도시하고 있다.
In the drawing, as an example, the source side word line S_WL and the source select line SSL of the strings ST0 and ST1 neighboring in the second direction II-II 'are interconnected, and the second direction II The drain side word line D_WL and the drain select line DSL of the strings ST0 and ST1 neighboring to -II 'are separated from each other by slits.

이 밖에도, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 스트링들(ST0, ST1)의 드레인 사이드 워드라인(D_WL) 및 드레인 선택 라인(DSL)은 상호 연결되고, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 스트링들(ST0, ST1)의 소스 사이드 워드라인(S_WL) 및 소스 선택 라인(SSL)은 슬릿에 의해 상호 분리될 수 있다.In addition, the drain side word line D_WL and the drain select line DSL of the strings ST0 and ST1 neighboring in the second direction II-II 'are connected to each other and the second direction II-II'. ), The source side word line S_WL and the source select line SSL of the neighboring strings ST0 and ST1 may be separated from each other by slits.

또는, 이웃한 드레인 사이드 채널들(D_CH) 사이 또는 이웃한 소스 사이드 채널들(S_CH) 사이에 위치된 슬릿을 선택 라인이 형성된 깊이로 형성함으로써, 제2 방향(Ⅱ-Ⅱ')으로 이웃한 스트링들(ST0, ST1)의 소스 사이드 워드라인(S_WL) 또는 드레인 사이드 워드라인(D_WL)은 상호 연결시키되, 소스 선택 라인(SSL) 또는 드레인 선택 라인(DSL)은 상호 분리시킬 수 있다.
Alternatively, a string adjacent to the second direction II-II 'may be formed by forming a slit located between the neighboring drain side channels D_CH or between the neighboring source side channels S_CH to a depth at which a selection line is formed. The source side word line S_WL or the drain side word line D_WL of the fields ST0 and ST1 may be connected to each other, but the source select line SSL or the drain select line DSL may be separated from each other.

도 2는 본 발명의 제1 내지 제5 실시예에 따른 3차원 비휘발성 메모리 소자의 구조를 설명하기 위한 레이아웃도로서, 앞서 도 1을 참조하여 설명한 메모리 소자의 레이아웃도이다.FIG. 2 is a layout diagram illustrating a structure of a 3D nonvolatile memory device according to the first to fifth embodiments of the present invention, and is a layout diagram of the memory device described with reference to FIG. 1.

본 도면에서 도면 부호 "30"은 층간절연막들과 도전막들이 교대로 적층된 영역을 나타내고, 도면 부호 "31"은 층간절연막들과 희생막들이 교대로 증착된 영역을 나타낸다. 또한, "ST"는 스트링을 나타내고, "CT"는 콘택 패드에 연결된 콘택 플러그를 나타낸다.In the drawing, reference numeral 30 denotes an area in which interlayer insulating films and conductive films are alternately stacked, and reference numeral 31 denotes an area in which interlayer insulating films and sacrificial films are alternately deposited. In addition, "ST" represents a string and "CT" represents a contact plug connected to a contact pad.

도 2에 도시된 바와 같이, 본 발명의 제1 내지 제5 실시예에 따른 3차원 비휘발성 메모리 소자는 제1 내지 제6 슬릿(S1~S6) 중 적어도 두 개의 슬릿을 포함하며, 제1 내지 제6 슬릿(S1~S6)를 다양하게 조합하여 포함할 수 있다. 특히, 본 발명은 1차 슬릿 형성 단계에 의해 형성된 슬릿에 절연막을 매립한 후에 2차 슬릿 형성 단계를 진행한다. 따라서, 제1 내지 제6 슬릿(S1~S6) 중 어느 슬릿을 먼저 형성하고 어느 슬릿을 나중에 형성할 것인지를 필요에 따라 다양하게 조합할 수 있다. 또한, 각 슬릿 형성 단계에서는 하나의 슬릿을 형성하거나 두 개 이상의 슬릿들을 동시에 형성할 수 있다.As shown in FIG. 2, the three-dimensional nonvolatile memory device according to the first to fifth embodiments of the present invention includes at least two slits among the first to sixth slits S1 to S6. The sixth slits S1 to S6 may be included in various combinations. In particular, the present invention proceeds to the secondary slit forming step after the insulating film is embedded in the slit formed by the primary slit forming step. Therefore, it is possible to variously combine which one of the first to sixth slits S1 to S6 to be formed first and which one to be formed later. In addition, in each slit forming step, one slit may be formed or two or more slits may be simultaneously formed.

제1 슬릿(S1)은 이웃한 메모리 블록들(MB) 사이에 위치되어 이웃한 메모리 블록들을 상호 분리시킨다. 그에 따라, 이웃한 메모리 블록들(MB)의 경계에 위치된 드레인 선택라인(DSL)은 제1 슬릿(S1)에 의해 상호 분리된다. 따라서, 메모리 소자에 제1 슬릿(S1)을 구비시킴으로써, 이웃한 메모리 블록들(MB)의 경계에 형성된 드레인 선택라인들(DSL)을 개별적으로 구동할 수 있다. 즉, 메모리 블록(MB) 별로 메모리 셀들을 용이하게 구동시킬 수 있다.The first slit S1 is positioned between the neighboring memory blocks MB to separate neighboring memory blocks. Accordingly, the drain select line DSL positioned at the boundary of the neighboring memory blocks MB is separated from each other by the first slit S1. Therefore, by providing the first slit S1 in the memory device, the drain select lines DSL formed at the boundary of the neighboring memory blocks MB may be individually driven. That is, the memory cells can be easily driven for each memory block MB.

제2 슬릿(S2)은 한 쌍의 소스 사이드 채널(S_CH)과 드레인 사이드 채널(D_CH) 사이에 위치되어 소스 사이드 워드라인(S_WL)과 드레인 사이드 워드라인(D_WL)을 상호 분리시킨다. 여기서, 제2 슬릿(S2)은 제1방향(I-I')으로 평행하게 확장된 복수의 라인형 슬릿일 수 있다. 또는, 슬리밍 영역의 둘레에서 상기 복수의 라인형 슬릿들을 상호 연결하여 도 4에 도시된 바와 같은 지그재그 형태의 제2 슬릿(S2)을 형성할 수 있다. The second slit S2 is positioned between the pair of source side channel S_CH and the drain side channel D_CH to separate the source side word line S_WL and the drain side word line D_WL from each other. Here, the second slit S2 may be a plurality of linear slits that extend in parallel in the first direction I-I '. Alternatively, the plurality of linear slits may be interconnected around the slimming area to form a second slit S2 having a zigzag shape as illustrated in FIG. 4.

제3 슬릿(S3)은 이웃한 드레인 사이드 채널(D_CH)들 사이 또는 이웃한 소스 사이드 채널들(S_CH) 사이에 위치된다. 제3 슬릿(S3)이 이웃한 드레인 사이드 채널들(D_CH) 사이에 위치되는 경우, 제2방향(Ⅱ-Ⅱ')으로 이웃한 스트링들의 드레인 사이드 워드라인(D_WL) 및 드레인 선택 라인(DSL)을 상호 분리시킨다. 제3 슬릿(S3)이 이웃한 소스 사이드 채널들(S_CH) 사이에 위치되는 경우, 제2방향(Ⅱ-Ⅱ')으로 이웃한 스트링들의 소스 사이드 워드라인(S_WL) 및 소스 선택 라인(SSL)을 상호 분리시킨다.The third slit S3 is located between neighboring drain side channels D_CH or between neighboring source side channels S_CH. When the third slit S3 is positioned between the adjacent drain side channels D_CH, the drain side word line D_WL and the drain select line DSL of the adjacent strings in the second direction II-II '. Separate them from each other. When the third slit S3 is positioned between neighboring source side channels S_CH, the source side word line S_WL and the source select line SSL of neighboring strings in the second direction II-II '. Separate them from each other.

제4 슬릿(S4)은 이웃한 드레인 사이드 채널(D_CH)들 사이 또는 이웃한 소스 사이드 채널들(S_CH)들 사이에 위치되며, 선택 라인(DSL,SSL)이 형성된 깊이로 형성된다. 즉, 제4 슬릿(S4)은 선택 라인(DSL,SSL)만을 상호 분리시킬 정도의 깊이로 형성된다. 따라서, 제2방향(Ⅱ-Ⅱ')으로 이웃한 스트링들의 선택 라인(DSL,SSL)만을 상호 분리시키고, 제2방향(Ⅱ-Ⅱ')으로 이웃한 스트링들의 워드라인(D_WL,S_WL)은 상호 연결된다. The fourth slit S4 is positioned between the neighboring drain side channels D_CH or between the neighboring source side channels S_CH, and is formed to a depth at which the selection lines DSL and SSL are formed. That is, the fourth slit S4 is formed to a depth enough to separate only the selection lines DSL and SSL from each other. Accordingly, only select lines DSL and SSL of strings adjacent in the second direction II-II 'are separated from each other, and word lines D_WL and S_WL of strings adjacent in the second direction II-II' are separated from each other. Are interconnected.

제5 슬릿(S5)은 슬리밍 영역의 내부에 위치되거나 슬리밍 영역의 둘레에 위치되거나 슬리밍 영역의 내부 및 둘레에 위치될 수 있다. 또한, 제5 슬릿(S5)은 라인 형태로 형성되거나, 돌출부를 갖는 라인 형태로 형성될 수 있다. 일반적으로 하나의 메모리 블록(MB)은 상부 슬리밍 영역 및 하부 슬리밍 영역을 구비하는데, 제5 슬릿(S5)은 상부 및 하부 슬리밍 영역에 모두 형성되거나, 둘 중 하나의 슬리밍 영역에 한해 형성될 수 있다. The fifth slit S5 may be located inside the slimming area, located around the slimming area, or located inside and around the slimming area. In addition, the fifth slit S5 may be formed in a line shape or in a line shape having a protrusion. In general, one memory block MB includes an upper slimming area and a lower slimming area, and the fifth slit S5 may be formed in both the upper and lower slimming areas, or may be formed in only one of the slimming areas. .

제5 슬릿(S5)은 1차 슬릿 형성 단계에서 형성되거나 2차 슬릿 형성 단계에서 형성될 수 있다. 일 예로, 제5 슬릿(S5)이 1차 슬릿 형성 단계에서 형성되는 경우 희생막 리세스 단계에서 슬리밍 영역에 형성된 층간절연막들이 붕괴되는 것을 방지될 수 있다. 다른 예로, 제5 슬릿(S5)이 2차 슬릿 형성 단계에서 형성되는 경우 슬리밍 영역 내에 콘택 패드를 형성할 수 있다.The fifth slit S5 may be formed in the first slit forming step or may be formed in the second slit forming step. For example, when the fifth slit S5 is formed in the first slit forming step, the interlayer insulating films formed in the slimming area in the sacrificial film recess step may be prevented from being collapsed. As another example, when the fifth slit S5 is formed in the secondary slit forming step, a contact pad may be formed in the slimming area.

또한, 라인 형태로 제5 슬릿(S5)을 형성하는 경우, 제5 슬릿(S5)은 선택 라인(DSL 또는 SSL) 영역(도면의 'SG Edge' 참조)과 겹치지 않도록 위치된다. In addition, when the fifth slit S5 is formed in the form of a line, the fifth slit S5 is positioned so as not to overlap the selection line DSL or SSL region (see 'SG Edge' in the drawing).

제6 슬릿(S6)은 제1 슬릿(S1)과 슬리밍 영역 사이에 위치된다. 제6 슬릿(S6)이 2차 슬릿 형성 단계에서 형성되는 경우 도 2에 도시된 바와 같이 슬리밍 영역의 양측 가장자리에 콘택 패드를 형성할 수 있다.
The sixth slit S6 is located between the first slit S1 and the slimming area. When the sixth slit S6 is formed in the secondary slit forming step, contact pads may be formed at both edges of the slimming region as shown in FIG. 2.

도 3는 본 발명의 제1 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.3 is a layout diagram of a three-dimensional nonvolatile memory device according to a first embodiment of the present invention.

도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 3차원 비휘발성 메모리 소자는 이웃한 메모리 블록들 사이에 위치된 복수의 제1 슬릿들(S1), 한 쌍의 소스 사이드 채널(S_CH)과 드레인 사이드 채널(D_CH) 사이에 위치된 복수의 제2 슬릿들(S2), 이웃한 드레인 사이드 채널(D_CH)들 사이에 위치된 복수의 제3 슬릿들(S3) 및 제1 슬릿(S1)과 슬리밍 영역 사이에 위치된 제6 슬릿들(S6)을 구비한다. As shown in FIG. 3, the three-dimensional nonvolatile memory device according to the first embodiment of the present invention may include a plurality of first slits S1 and a pair of source side channels (S1) located between neighboring memory blocks. A plurality of second slits S2 positioned between the S_CH and the drain side channel D_CH, a plurality of third slits S3 and a first slit positioned between the neighboring drain side channels D_CH. And sixth slits S6 located between S1) and the slimming area.

이와 같은 구조에 따르면, 제1 슬릿(S1)에 의해 이웃한 메모리 블록들의 경계에 형성된 드레인 선택 라인들(DSL)을 상호 분리시킬 수 있다. 제3 슬릿(S3)에 의해 제2방향(Ⅱ-Ⅱ')으로 이웃한 스트링들의 드레인 사이드 워드라인(D_WL) 및 드레인 선택 라인(DSL)을 상호 분리시킬 수 있다. 또한, 제6 슬릿(S6)에 의해 슬리밍 영역의 양측 가장자리에 콘택 패드를 형성할 수 있다.
According to such a structure, the drain select lines DSL formed at the boundary of neighboring memory blocks may be separated from each other by the first slit S1. The drain side word line D_WL and the drain select line DSL of adjacent strings in the second direction II-II 'may be separated from each other by the third slit S3. In addition, contact pads may be formed at both edges of the slimming area by the sixth slit S6.

도 4a 내지 도 4f는 본 발명의 제1 실시예에 따른 3차원 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도로서, 도 3의 A-A' 단면을 나타낸다.4A through 4F are cross-sectional views illustrating a method of manufacturing a 3D nonvolatile memory device according to a first embodiment of the present invention, and are taken along the line AA ′ of FIG. 3.

도 4a에 도시된 바와 같이, 기판(60) 상에 제1 층간절연막(61) 및 파이프 게이트용 도전막을 형성한 후, 파이프 게이트용 도전막을 식각하여 파이프 게이트들(62)을 형성한다. 이어서, 파이프 게이트용 도전막이 식각된 영역에 절연막(63)을 매립하여 이웃한 메모리 블록들(MB)의 파이프 게이트(62)를 상호 분리시킨다.As shown in FIG. 4A, after the first interlayer insulating layer 61 and the pipe gate conductive film are formed on the substrate 60, the pipe gate conductive layer is etched to form the pipe gates 62. Subsequently, the insulating layer 63 is buried in the region where the pipe gate conductive layer is etched to separate the pipe gates 62 of the neighboring memory blocks MB.

이어서, 파이프 게이트(62)를 식각하여 트렌치를 형성한 후, 트렌치 내에 희생막(미도시됨)을 매립한다.Next, after the pipe gate 62 is etched to form a trench, a sacrificial film (not shown) is buried in the trench.

이어서, 본 도면에는 도시되지 않았으나, 희생막이 매립된 파이프 게이트(62) 상에 캡핑막(미도시됨)을 더 형성할 수 있다. 캡핑막은 후속 슬릿 형성 공정시 식각정지막으로 사용될 수 있다. 또한, 도전막으로 캡핑막을 형성하는 경우, 파이프 게이트(62)만 형성하는 경우에 비해 파이프 채널에 흐르는 셀 전류를 개선할 수 있다.Subsequently, although not shown in the drawing, a capping layer (not shown) may be further formed on the pipe gate 62 in which the sacrificial layer is embedded. The capping film may be used as an etch stop film in a subsequent slit forming process. In addition, when the capping film is formed of the conductive film, the cell current flowing in the pipe channel can be improved as compared with the case in which only the pipe gate 62 is formed.

이어서, 희생막이 매립된 파이프 게이트(62) 상에 제1 물질막들(64) 및 제2 물질막들(65)을 교대로 형성한다. 적층되는 제1 물질막(64) 및 제2 물질막(65)의 수는 적층하고자하는 메모리 셀의 개수에 따라 결정된다.Subsequently, first material layers 64 and second material layers 65 are alternately formed on the pipe gate 62 in which the sacrificial layer is embedded. The number of the first material layer 64 and the second material layer 65 to be stacked is determined according to the number of memory cells to be stacked.

여기서, 제1 물질막(64)은 워드라인들 또는 선택 라인들을 형성하기 위한 것이고, 제2 물질막(65)은 적층된 워드라인들 및 적층된 선택 라인들을 상호 분리시키기 위한 것이다. Here, the first material layer 64 is for forming word lines or selection lines, and the second material layer 65 is for separating the stacked word lines and the stacked selection lines from each other.

제1 물질막(64)과 제2 물질막(65)은 식각 선택비가 큰 물질로 형성된다. 일 예로, 제1 물질막(64)은 폴리실리콘막 등의 도전막으로 형성되고, 제2 물질막(65)은 산화막 등의 절연막으로 형성될 수 있다. 다른 예로, 제1 물질막(64)은 도프드 폴리실리콘막, 도프드 비정질 실리콘막 등의 도전막으로 형성되고, 제2 물질막(65)은 언도프드 폴리실리콘막, 언도프드 비정질 실리콘막 등의 희생막으로 형성될 수 있다. 또 다른 예로, 제1 물질막(64)은 질화막 등의 희생막으로 형성되고, 제2 물질막(65)은 산화막 등의 절연막으로 형성될 수 있다.The first material layer 64 and the second material layer 65 are formed of a material having a large etching selectivity. For example, the first material film 64 may be formed of a conductive film such as a polysilicon film, and the second material film 65 may be formed of an insulating film such as an oxide film. As another example, the first material film 64 may be formed of a conductive film such as a doped polysilicon film or a doped amorphous silicon film, and the second material film 65 may be an undoped polysilicon film or an undoped amorphous silicon film. It may be formed as a sacrificial film. As another example, the first material film 64 may be formed of a sacrificial film such as a nitride film, and the second material film 65 may be formed of an insulating film such as an oxide film.

제1 실시예에서는 제1 물질막(64)은 희생막으로 형성되고, 제2 물질막(65)은 층간절연막으로 형성되는 경우에 대해 설명하도록 한다. In the first embodiment, the first material film 64 is formed of a sacrificial film, and the second material film 65 is formed of an interlayer insulating film.

이어서, 제1 물질막들(64) 및 제2 물질막들(65)을 식각하여 트렌치와 연결된 한 쌍의 채널홀들을 형성한다.Subsequently, the first material layers 64 and the second material layers 65 are etched to form a pair of channel holes connected to the trench.

이어서, 한 쌍의 채널홀들의 저면에 노출된 제1 희생막을 제거한 후, 트렌치 및 한 쌍의 채널홀들의 내면에 전하차단막, 메모리막 및 터널절연막(66)을 차례로 형성한다. 이어서, 터널절연막 상에 채널용 막(67)을 형성하여, 트렌치 내에 파이프 채널(P_CH)을 형성하고, 한 쌍의 채널홀들 내에 소스 사이드 채널(S_CH) 및 드레인 사이드 채널(D_CH)을 형성한다.Subsequently, after removing the first sacrificial layer exposed on the bottom of the pair of channel holes, the charge blocking layer, the memory layer, and the tunnel insulating layer 66 are sequentially formed on the inner surfaces of the trench and the pair of channel holes. Subsequently, a channel layer 67 is formed on the tunnel insulating layer to form a pipe channel P_CH in the trench, and a source side channel S_CH and a drain side channel D_CH are formed in the pair of channel holes. .

여기서, 파이프 채널(P_CH), 소스 사이드 채널(S_CH) 및 드레인 사이드 채널(D_CH)은 트렌치 내에 완전히 매립된 구조로 형성되거나, 중심 영역이 오픈된 구조로 형성될 수 있다. 본 도면에서는 중심 영역이 오픈된 구조로 형성된 경우에 대해 도시하였으며, 이러한 경우, 오픈된 중심 영역 내에 절연막(68)을 매립한다. 또한, 절연막(68)을 일부 깊이 리세스한 후 리세스된 영역 내에 도전성 플러그(69)를 매립하는 것 또한 가능하다.Here, the pipe channel P_CH, the source side channel S_CH, and the drain side channel D_CH may be formed in a structure completely embedded in the trench, or may be formed in a structure in which a central region is open. In the drawing, the case in which the center region is formed in the open structure is illustrated. In this case, the insulating layer 68 is buried in the open center region. It is also possible to embed the conductive plug 69 in the recessed area after the insulating film 68 is partially recessed.

이어서, 제1 물질막들(64) 및 제2 물질막들(65)을 식각하여 이웃한 메모리 블록들(MB) 사이에 위치된 복수의 제1 슬릿들(S1)을 형성한다. 이때, 제1 슬릿(S1) 형성시, 이웃한 드레인 사이드 채널들(D_CH) 사이에 위치된 복수의 제3 슬릿들(S3)을 함께 형성할 수 있다. Subsequently, the first material layers 64 and the second material layers 65 are etched to form a plurality of first slits S1 positioned between the neighboring memory blocks MB. In this case, when the first slit S1 is formed, a plurality of third slits S3 positioned between the neighboring drain side channels D_CH may be formed together.

여기서, 제3 슬릿(S3)의 저면에는 파이프 게이트(62)가 존재하는데 반해 제1 슬릿(S1)의 하부에는 절연막(63)이 매립되어 있다. 따라서, 제3 슬릿(S3) 형성시에는 파이프 게이트(62)가 일종의 식각 정지층으로 역할을 할 수 있는 반면 절연막(63)은 이와 같은 역할을 수행하지 못하므로, 제1 슬릿(S1)은 제3 슬릿(S3)에 비해 더 깊게 형성될 수 있다. Here, the pipe gate 62 is present at the bottom of the third slit S3, whereas the insulating film 63 is buried in the lower part of the first slit S1. Therefore, when the third slit S3 is formed, the pipe gate 62 may serve as a kind of etch stop layer, whereas the insulating layer 63 does not play such a role. It may be formed deeper than the three slits (S3).

도 4b에 도시된 바와 같이, 복수의 제1 슬릿들(S1) 및 복수의 제3 슬릿들(S3) 내에 절연막(70)을 매립한다. 여기서, 절연막(70)은 산화막으로 형성될 수 있다.As shown in FIG. 4B, the insulating layer 70 is filled in the plurality of first slits S1 and the plurality of third slits S3. Here, the insulating film 70 may be formed of an oxide film.

도 4c에 도시된 바와 같이, 제1 물질막들(64) 및 제2 물질막들(65)을 식각하여, 한 쌍의 소스 사이드 채널(S_CH)과 드레인 사이드 채널(D_CH) 사이에 위치된 복수의 제2 슬릿들(S2)을 형성한다. 또한, 본 도면에는 도시되지 않았으나, 복수의 제2 슬릿(S2) 형성시 제1 슬릿(S1)과 슬리밍 영역 사이에 위치된 복수의 제6 슬릿들(S6)을 함께 형성할 수 있다. 여기서, 제2 슬릿(S2) 및 제6 슬릿(S6)은 제1 물질막들(64)을 모두 노출시킬 수 있는 깊이로 형성될 수 있다.As illustrated in FIG. 4C, the first material layers 64 and the second material layers 65 may be etched to locate a plurality of source side channels S_CH and a drain side channel D_CH. Second slits S2 are formed. In addition, although not shown in the drawing, when forming the plurality of second slits S2, the plurality of sixth slits S6 positioned between the first slits S1 and the slimming area may be formed together. Here, the second slit S2 and the sixth slit S6 may be formed to a depth capable of exposing all of the first material layers 64.

본 도면에서는 제2 슬릿(S2) 및 제6 슬릿(S6) 형성시 식각된 제1 물질막을 도면 부호 "64A"로 나타내고, 식각된 제2 물질막을 도면 부호 "65A"로 나타내었다.In the drawing, the first material layer etched when the second slit S2 and the sixth slit S6 is formed is denoted by reference numeral 64A, and the etched second material layer is denoted by reference numeral 65A.

도 4d에 도시된 바와 같이, 복수의 제2 슬릿들(S2) 및 복수의 제6 슬릿들(S6)에 의해 노출된 제1 물질막들(64A)을 리세스하여, 워드라인 영역들 및 선택라인 영역들을 형성한다. 이때, 복수의 제1 슬릿들(S1) 및 복수의 제3 슬릿들(S3) 내에 매립된 절연막(70) 및 제1 물질막들(65A)은 유지되는 상태에서, 제2 물질막들(64A)만 선택적으로 리세스된다. 따라서, 복수의 제1 슬릿들(S1) 및 제3 슬릿들(S3) 내에 매립된 절연막(70)에 의해, 제1 물질막(64A) 제거시 잔류하는 제2 물질막들(65A)이 붕괴되는 것을 방지할 수 있다.As shown in FIG. 4D, the first material layers 64A exposed by the plurality of second slits S2 and the plurality of sixth slits S6 are recessed to select word line regions and selection. Form line regions. In this case, the insulating films 70 and the first material films 65A embedded in the plurality of first slits S1 and the third slits S3 are maintained, and the second material films 64A are maintained. ) Is selectively recessed. Therefore, the second material layers 65A remaining when the first material layer 64A is removed are collapsed by the insulating layer 70 embedded in the plurality of first slits S1 and the third slits S3. Can be prevented.

도 4e에 도시된 바와 같이, 워드라인 영역들 및 선택라인 영역들 내에 제1 도전막을 매립하여 다층으로 적층된 워드라인들(WL) 및 적어도 한 층으로 적층된 선택라인들(DSL,SSL)을 형성한다. 예를 들어, 워드라인 영역들 및 선택라인 영역들이 매립되도록 제1 도전막을 형성한 후, 제2 슬릿들(S2) 및 제6 슬릿들(S6)의 저면 및 내벽에 형성된 제1 도전막을 제거하여, 적층된 워드라인들(WL) 및 선택라인들(DSL,SSL)을 상호 분리시킨다.As shown in FIG. 4E, word lines WL stacked in multiple layers and selection lines DSL and SSL stacked in at least one layer may be formed by filling a first conductive layer in the word line regions and the select line regions. Form. For example, after the first conductive layer is formed to fill the word line regions and the selection line regions, the first conductive layer formed on the bottom and inner walls of the second slits S2 and the sixth slits S6 is removed. The stacked word lines WL and the selection lines DSL and SSL are separated from each other.

이때, 복수의 제1 슬릿들(S1) 내에 절연막(70)이 매립되지 않은 상태에서 제1 도전막을 형성할 경우, 깊이가 깊은 제1 슬릿들(S1) 내에 제1 도전막이 잔류할 수 있는데, 제1 실시예에서는 복수의 제1 슬릿들(S1) 내에 절연막(70)이 매립된 상태에서 제1 도전막이 형성되므로, 제1 도전막이 잔류되는 것을 방지할 수 있다.In this case, when the first conductive film is formed in a state where the insulating film 70 is not embedded in the plurality of first slits S1, the first conductive film may remain in the deep first slits S1. In the first embodiment, since the first conductive film is formed in the state where the insulating film 70 is embedded in the plurality of first slits S1, the first conductive film can be prevented from remaining.

참고적으로, 본 도면에는 도시되지 않았으나, 슬리밍 영역에 매립된 제1 도전막은 적층된 워드라인들(WL)에 콘택플러그들을 각각 연결시키기 위한 콘택 패드를 형성한다.For reference, although not shown in the drawing, the first conductive layer embedded in the slimming region forms contact pads for connecting the contact plugs to the stacked word lines WL, respectively.

도 4f에 도시된 바와 같이, 워드라인들(WL) 및 선택라인들(DSL,SSL)이 형성된 결과물 상에 제3 층간절연막(73)을 형성하여 복수의 제2 슬릿들(S2) 및 복수의 제6 슬릿들(S6)을 매립한다.
As shown in FIG. 4F, a third interlayer insulating film 73 is formed on the resultant word line WL and the select lines DSL and SSL to form a plurality of second slits S2 and a plurality of second slits S2. The sixth slits S6 are buried.

한편, 제1 물질막(64) 및 제2 물질막(65)의 종류에 따라, 제2 슬릿들(S2) 및 제6 슬릿들(S6)을 형성한 후의 공정이 다르게 진행될 수 있다.Meanwhile, depending on the type of the first material layer 64 and the second material layer 65, a process after forming the second slits S2 and the sixth slits S6 may be performed differently.

일 예로, 제1 물질막(64)은 도전막으로 형성되고 제2 물질막(65)은 절연막으로 형성된 경우, 제2 슬릿들(S2) 및 제6 슬릿들(S6)에 의해 노출된 제1 물질막들(64)을 실리사이드화 한 후에 제2 슬릿들(S2) 및 제6 슬릿들(S6) 내에 절연막(73)을 매립한다.As an example, when the first material layer 64 is formed of a conductive layer and the second material layer 65 is formed of an insulating layer, the first material layer 64 is exposed by the second slits S2 and the sixth slits S6. After silicideing the material layers 64, the insulating layer 73 is buried in the second slits S2 and the sixth slits S6.

다른 예로, 제1 물질막(64)은 도전막으로 형성되고 제2 물질막(65)은 희생막으로 형성된 경우, 제2 슬릿들(S2) 및 제6 슬릿들(S6) 내에 노출된 제2 물질막들(65)을 제거한다. 이어서, 제2 물질막들(65)이 제거된 영역들 및 슬릿들 내에 절연막(73)을 매립한다.
As another example, when the first material film 64 is formed of a conductive film and the second material film 65 is formed of a sacrificial film, the second exposed slits in the second slits S2 and the sixth slits S6 are exposed. The material films 65 are removed. Subsequently, the insulating layer 73 is buried in the regions and slits in which the second material layers 65 are removed.

도 5는 본 발명의 제2 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.5 is a layout diagram of a 3D nonvolatile memory device according to a second embodiment of the present invention.

도 5에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 3차원 비휘발성 메모리 소자는 제1 실시예와 유사한 레이아웃을 가지며, 제3 슬릿(S3) 대신에 제4 슬릿(S4)을 포함한다.As shown in FIG. 5, the three-dimensional nonvolatile memory device according to the second embodiment of the present invention has a layout similar to that of the first embodiment, and includes a fourth slit S4 instead of the third slit S3. do.

이와 같은 구조에 따르면, 제2방향(Ⅱ-Ⅱ')으로 이웃한 스트링들(ST)의 드레인 사이드 워드라인들(D_WL)은 상호 연결된 상태에서, 제4 슬릿(S4)에 의해 제2방향(Ⅱ-Ⅱ')으로 이웃한 스트링들(ST)의 드레인 선택 라인(DSL)만을 상호 분리시킬 수 있다.
According to the structure, the drain side word lines D_WL of the strings ST neighboring in the second direction II-II 'are connected to each other in the second direction by the fourth slit S4. II-II '), only the drain select line DSL of the adjacent strings ST can be separated from each other.

도 6a 내지 도 6f는 본 발명의 제2 실시예에 따른 3차원 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도로서, 도 5의 B-B' 단면을 나타낸다. 이하, 앞서 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.6A through 6F are cross-sectional views illustrating a method of manufacturing a 3D nonvolatile memory device according to a second exemplary embodiment of the present invention, which is taken along line BB ′ of FIG. 5. Hereinafter, descriptions that overlap with the above description will be omitted.

도 6a에 도시된 바와 같이, 기판(80) 상에 제1 층간절연막(81), 절연막(83)에 의해 상호 분리된 파이프 게이트들(82), 파이프 게이트(82) 상에 교대로 적층된 제1 물질막들(84) 및 제2 물질막들(85)을 형성한다. 제2 실시예에서는 제1 물질막들(84)이 희생막으로 형성되고, 제2 물질막들(85)이 층간절연막으로 형성된 경우에 대해 설명하도록 한다.As shown in FIG. 6A, the first interlayer insulating film 81 and the pipe gates 82 separated from each other by the insulating film 83 are alternately stacked on the pipe gate 82. One material films 84 and second material films 85 are formed. In the second embodiment, the first material layers 84 are formed as sacrificial layers, and the second material layers 85 are formed as interlayer insulating layers.

이어서, 파이프 게이트(82) 내에 매립된 파이프 채널 및 파이프 채널과 연결된 한 쌍의 소스 사이드 채널 및 드레인 사이드 채널을 포함하는 채널막(87)을 형성한다. 여기서, 채널막(87)은 메모리막(86)에 의해 둘러싸여진다. 또한, 채널막(87)의 중심 영역에는 절연막(88)이 매립되고, 절연막(88)을 리세스한 영역에 도전성 플러그(89)가 형성될 수 있다.Subsequently, a channel film 87 including a pair of source and drain side channels connected to the pipe channel and the pipe channel embedded in the pipe gate 82 is formed. Here, the channel film 87 is surrounded by the memory film 86. In addition, the insulating film 88 may be buried in the center region of the channel film 87, and the conductive plug 89 may be formed in the region where the insulating film 88 is recessed.

이어서, 제1 물질막들(84) 및 제2 물질막들(85)을 식각하여 이웃한 메모리 블록들 사이에 위치된 복수의 제1 슬릿들(S1)을 형성한다. Subsequently, the first material layers 84 and the second material layers 85 are etched to form a plurality of first slits S1 positioned between neighboring memory blocks.

도 6b에 도시된 바와 같이, 복수의 제1 슬릿들(S1) 내에 절연막(90)을 매립한 후, 복수의 제2 희생막들(84) 및 복수의 제2 층간절연막들(85)을 일부 깊이 식각하여 이웃한 드레인 사이드 채널들(D_CH) 사이에 위치된 복수의 제4 슬릿들(S4)을 형성한다. 여기서, 제4 슬릿(S4)은 드레인 선택 라인들(DSL)이 형성되는 깊이로 형성된다. As shown in FIG. 6B, after filling the insulating film 90 in the plurality of first slits S1, the plurality of second sacrificial layers 84 and the plurality of second interlayer insulating layers 85 may be partially disposed. Deep etching is performed to form a plurality of fourth slits S4 positioned between neighboring drain side channels D_CH. Here, the fourth slit S4 is formed to a depth at which the drain select lines DSL are formed.

본 도면에서는 제4 슬릿(S4) 형성시 식각된 제1 물질막을 도면 부호 "84A"로 나타내고, 식각된 제2 물질막을 도면 부호 "85A"로 나타내었다.In the drawing, the first material film etched when the fourth slit S4 is formed is denoted by reference numeral 84A, and the etched second material film is denoted by reference numeral 85A.

도 6c에 도시된 바와 같이, 복수의 제4 슬릿들(S4) 내에 절연막(91)을 매립한다. 여기서, 절연막(91)은 산화막으로 형성될 수 있다.As illustrated in FIG. 6C, an insulating film 91 is embedded in the plurality of fourth slits S4. Here, the insulating film 91 may be formed of an oxide film.

이어서, 제1 물질막들(84A) 및 제2 물질막들(85A)을 식각하여, 한 쌍의 소스 사이드 채널(S_CH)과 드레인 사이드 채널(D_CH) 사이에 위치된 복수의 제2 슬릿들(S2)을 형성한다. 또한, 본 도면에는 도시되지 않았으나, 복수의 제2 슬릿(S2) 형성시 제1 슬릿(S1)과 슬리밍 영역 사이에 위치된 복수의 제6 슬릿들(S6)을 함께 형성한다. 여기서, 제2 슬릿(S2) 및 제6 슬릿(S6)은 제1 물질막들(84A)을 모두 노출시킬 수 있는 깊이로 형성될 수 있다.Subsequently, the first material layers 84A and the second material layers 85A are etched to form a plurality of second slits positioned between the pair of source side channel S_CH and the drain side channel D_CH. S2) is formed. In addition, although not shown in the drawing, when the plurality of second slits S2 are formed, a plurality of sixth slits S6 positioned between the first slits S1 and the slimming area are formed together. Here, the second slit S2 and the sixth slit S6 may be formed to a depth capable of exposing all of the first material layers 84A.

본 도면에서는 제2 슬릿(S2) 및 제6 슬릿(S6) 형성시 식각된 제1 물질막을 도면 부호 "84B"로 나타내고, 식각된 제2 물질막을 도면 부호 "85B"로 나타내었다.In the drawing, the first material film etched when the second slit S2 and the sixth slit S6 is formed is indicated by reference numeral 84B, and the etched second material film is denoted by reference numeral 85B.

도 6d에 도시된 바와 같이, 복수의 제2 슬릿들(S2) 및 복수의 제6 슬릿들(S6)에 의해 노출된 제1 물질막들(84B)을 리세스하여, 워드라인 영역들 및 선택라인 영역들을 형성한다. 이때, 제2 물질막들(85B)은 유지되는 상태에서 제1 물질막들(84B)만 선택적으로 리세스되는데, 복수의 제1 슬릿들(S1) 및 제4 슬릿들(S4) 내에 매립된 절연막(90, 91)에 의해 잔류하는 제2 물질막들(85B)이 붕괴하는 것을 방지할 수 있다.As shown in FIG. 6D, the first material layers 84B exposed by the plurality of second slits S2 and the plurality of sixth slits S6 are recessed to select word line regions and selection. Form line regions. In this case, only the first material layers 84B are selectively recessed in the state where the second material layers 85B are maintained, and the second material layers 85B are embedded in the plurality of first slits S1 and the fourth slits S4. The remaining second material films 85B may be prevented from being collapsed by the insulating films 90 and 91.

도 6e에 도시된 바와 같이, 워드라인 영역들 및 선택라인 영역들 내에 제1 도전막을 매립하여 워드라인들(WL) 및 선택라인들(DSL, SSL)을 형성한다. As shown in FIG. 6E, the first conductive layer is embedded in the word line regions and the select line regions to form word lines WL and select lines DSL and SSL.

도 6f에 도시된 바와 같이, 워드라인들(WL) 및 선택라인들(DSL, SSL)이 형성된 결과물 상에 제3 층간절연막(94)을 형성하여 복수의 제2 슬릿들(S2) 및 복수의 제6 슬릿들(S6)을 매립한다.As shown in FIG. 6F, a third interlayer insulating film 94 is formed on the resultant word lines WL and the selection lines DSL and SSL to form a plurality of second slits S2 and a plurality of second slits S2. The sixth slits S6 are buried.

참고적으로, 제1 물질막(84) 및 제2 물질막(85)의 종류에 따라, 제2 슬릿들(S2) 및 제6 슬릿들(S6)을 형성한 후의 공정이 다르게 진행될 수 있다.
For reference, according to the types of the first material layer 84 and the second material layer 85, a process after forming the second slits S2 and the sixth slits S6 may be performed differently.

도 7a는 본 발명의 제3 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.7A is a layout diagram of a 3D nonvolatile memory device according to a third embodiment of the present invention.

도 7a에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 3차원 비휘발성 메모리 소자는 제1 실시예와 유사한 레이아웃을 가지며, 상부 및 하부의 슬리밍 영역 중 적어도 하나의 내부에 형성된 적어도 하나의 제5 슬릿(S5)을 더 포함한다.As shown in FIG. 7A, the three-dimensional nonvolatile memory device according to the third embodiment of the present invention has a layout similar to that of the first embodiment, and includes at least one formed in at least one of upper and lower slimming regions. It further includes a fifth slit (S5).

제3 실시예에서는, 1차 슬릿 형성 단계에서 제1 슬릿(S1), 제3 슬릿(S3) 및 제5 슬릿(S5)을 형성한 후에 절연막을 매립한다. 이어서, 2차 슬릿 형성 단계에서 제2 슬릿(S2) 및 제6 슬릿(S6)을 형성한 후에 제2 희생막들을 리세스한다. 이러한 경우, 적어도 하나의 제5 슬릿(S5) 내에 매립된 절연막에 의해, 제2 희생막 제거시 상부 슬리밍 영역에 형성된 복수의 제2 층간절연막들이 붕괴되는 것을 효과적으로 방지할 수 있다.
In the third embodiment, after forming the first slit S1, the third slit S3, and the fifth slit S5 in the primary slit forming step, the insulating film is buried. Subsequently, the second sacrificial layers are recessed after the second slit S2 and the sixth slit S6 are formed in the secondary slit forming step. In this case, the insulating layer embedded in the at least one fifth slit S5 may effectively prevent the plurality of second interlayer insulating layers formed in the upper slimming region from being removed when the second sacrificial layer is removed.

도 7b는 본 발명의 제4 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.7B is a layout diagram of a 3D nonvolatile memory device according to a fourth embodiment of the present invention.

도 7b에 도시된 바와 같이, 본 발명의 제4 실시예에 따른 3차원 비휘발성 메모리 소자는 제1 실시예와 유사한 레이아웃을 가지며, 제6 슬릿들(S6) 대신에 상부 및 하부의 슬리밍 영역 중 적어도 하나의 내부에 형성된 적어도 하나의 제5 슬릿(S5)을 더 포함한다.As shown in FIG. 7B, the three-dimensional nonvolatile memory device according to the fourth embodiment of the present invention has a layout similar to that of the first embodiment, and among the upper and lower slimming regions instead of the sixth slits S6. It further includes at least one fifth slit (S5) formed in at least one inside.

제4 실시예에서는, 1차 슬릿 형성 단계에서 제1 슬릿(S1) 및 제3 슬릿(S3)을 형성한 후에 절연막을 매립한다. 이어서, 2차 슬릿 형성 단계에서 제2 슬릿(S2) 및 제5 슬릿들(S5)을 형성한 후에 제2 희생막들을 리세스한다. 이러한 경우, 제5 슬릿들(S5)에 의해 상부 및 하부 슬리밍 영역 중 적어도 하나의 내부에 콘택 패드를 형성할 수 있다.
In the fourth embodiment, the insulating film is embedded after the first slit S1 and the third slit S3 are formed in the primary slit forming step. Subsequently, the second sacrificial layers are recessed after the second slits S2 and the fifth slits S5 are formed in the secondary slit forming step. In this case, contact pads may be formed in at least one of the upper and lower slimming regions by the fifth slits S5.

도 7c는 본 발명의 제5 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.7C is a layout diagram of a 3D nonvolatile memory device according to a fifth embodiment of the present invention.

도 7c에 도시된 바와 같이, 본 발명의 제5 실시예에 따른 3차원 비휘발성 메모리 소자는 제1 실시예와 유사한 레이아웃을 가지며, 상부 및 하부의 슬리밍 영역 중 적어도 하나의 내부에 형성된 적어도 하나의 제5 슬릿(S5)을 더 포함한다.As shown in FIG. 7C, the three-dimensional nonvolatile memory device according to the fifth embodiment of the present invention has a layout similar to that of the first embodiment, and includes at least one formed in at least one of upper and lower slimming regions. It further includes a fifth slit (S5).

제5 실시예에서는, 1차 슬릿 형성 단계에서 제1 슬릿(S1) 및 제3 슬릿(S3)을 형성한 후에 절연막을 매립한다. 이어서, 2차 슬릿 형성 단계에서 제2 슬릿(S2), 제5 슬릿들(S5) 및 제6 슬릿들(S6)을 형성한 후에 제2 희생막들을 리세스한다. 이러한 경우, 상부 슬리밍 영역은 제6 슬릿들(S6)에 의해 슬리밍 영역의 양측 가장자리에 제1 콘택 패드가 형성되고, 하부 슬리밍 영역은 제5 슬릿들(S5)에 의해 슬리밍 영역의 내부에 제2 콘택 패드가 형성된다.
In the fifth embodiment, the insulating film is buried after the first slit S1 and the third slit S3 are formed in the primary slit forming step. Subsequently, the second sacrificial layers are recessed after the second slits S2, the fifth slits S5, and the sixth slits S6 are formed in the secondary slit forming step. In this case, the first slimming area is formed at both edges of the slimming area by the sixth slits S6, and the lower slimming area is formed in the second slimming area by the fifth slits S5. Contact pads are formed.

도 8은 본 발명의 제6 내지 제8 실시예에 따른 3차원 비휘발성 메모리 소자의 구조를 설명하기 위한 사시도이다. 단, 설명의 편의를 위해 층간절연막들은 생략하여 도시하였다.8 is a perspective view illustrating a structure of a three-dimensional nonvolatile memory device according to the sixth to eighth embodiments of the present invention. However, for convenience of description, the interlayer insulating films are omitted.

도 8에 도시된 바와 같이, 본 발명의 제6 내지 제8 실시예에 따른 3차원 비휘발성 메모리 소자는 앞서 도 3에서 설명한 메모리 소자와 유사한 구조를 갖되, 제2방향(Ⅱ-Ⅱ')으로 확장된 하나의 스트링 열이 지그재그 형태로 배열되어 적어도 두 개의 비트라인(BL0, BL1)과 연결된다. 즉, 하나의 스트링 열에 포함된 스트링들(ST0,ST1)이 제1방향(I-I')으로 어긋나게 배열되어 적어도 두 개의 비트라인(BL0, BL1)과 연결된다. 본 도면에서는 스트링(ST0)은 비트라인(BL0)과 연결되고, 스트링(ST1)은 비트라인(BL1)과 연결된 경우에 대해 도시하였다.
As shown in FIG. 8, the three-dimensional nonvolatile memory device according to the sixth to eighth embodiments of the present invention has a structure similar to that of the memory device described with reference to FIG. 3, but in a second direction (II-II ′). One extended string string is arranged in a zigzag form and connected to at least two bit lines BL0 and BL1. That is, the strings ST0 and ST1 included in one string column are arranged to be offset in the first direction I-I 'and connected to at least two bit lines BL0 and BL1. In the drawing, the string ST0 is connected to the bit line BL0, and the string ST1 is connected to the bit line BL1.

도 9a는 본 발명의 제6 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.9A is a layout diagram of a three-dimensional nonvolatile memory device according to a sixth embodiment of the present invention.

도 9a에 도시된 바와 같이, 본 발명의 제6 실시예에 따른 3차원 비휘발성 메모리 소자는 제2방향(Ⅱ-Ⅱ')으로 확장된 하나의 스트링 열이 지그재그 형태로 배열되며(①), 이웃한 메모리 블록들 사이에 위치된 복수의 제1 슬릿들(S1), 한 쌍의 소스 사이드 채널(S_CH)과 드레인 사이드 채널(D_CH) 사이에 위치된 복수의 제2 슬릿들(S2), 이웃한 드레인 사이드 채널(D_CH)들 사이에 위치된 복수의 제4 슬릿들(S4) 및 제1 슬릿(S1)과 상부 및 하부 슬리밍 영역 사이에 위치된 제6 슬릿들(S6)을 구비한다. As shown in FIG. 9A, in the three-dimensional nonvolatile memory device according to the sixth embodiment of the present invention, one string column extending in the second direction (II-II ') is arranged in a zigzag form (①). A plurality of first slits S1 located between neighboring memory blocks, a plurality of second slits S2 located between a pair of source side channel S_CH and a drain side channel D_CH, a neighbor A plurality of fourth slits S4 positioned between one drain side channel D_CH and sixth slits S6 positioned between upper and lower slimming regions and the first slit S1 are provided.

제6 실시예에서는, 1차 슬릿 형성 공정으로 제1 슬릿(S1)을 형성한 후에 절연막을 매립한다. 이어서, 제4 슬릿(S4)을 형성한 후에 절연막을 매립한다. 이어서, 2차 슬릿 형성 공정으로 제2 슬릿(S2) 및 제6 슬릿들(S6)을 형성한 후에 제2 희생막들을 리세스한다.
In the sixth embodiment, the insulating film is embedded after the first slit S1 is formed by the primary slit forming process. Subsequently, after forming the fourth slit S4, the insulating film is embedded. Subsequently, the second sacrificial layers are recessed after the second slits S2 and the sixth slits S6 are formed by the secondary slit forming process.

도 9b는 본 발명의 제7 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다. 9B is a layout diagram of a 3D nonvolatile memory device according to a seventh embodiment of the present invention.

도 9b에 도시된 바와 같이, 본 발명의 제7 실시예에 따른 3차원 비휘발성 메모리 소자는 제6 실시예와 유사한 레이아웃을 가지며, 상부 및 하부의 슬리밍 영역 중 적어도 하나의 내부에 형성된 적어도 하나의 제5 슬릿(S5)을 더 포함한다. As shown in FIG. 9B, the three-dimensional nonvolatile memory device according to the seventh embodiment of the present invention has a layout similar to that of the sixth embodiment, and includes at least one formed in at least one of upper and lower slimming regions. It further includes a fifth slit (S5).

여기서, 5 슬릿들(S5A)은 지그재그 형태로 배열된 제2 슬릿(S2)의 오목부와 인접한 위치에 형성될 수 있다. 따라서, 상부 슬리밍 영역과 하부 슬리밍 영역은 서로 상이한 위치에 상이한 개수의 제5 슬릿들(S5)을 포함할 수 있다.Here, the five slits S5A may be formed at positions adjacent to the recesses of the second slits S2 arranged in a zigzag form. Therefore, the upper slimming area and the lower slimming area may include different numbers of fifth slits S5 at different positions.

제7 실시예에서는, 1차 슬릿 형성 공정으로 제1 슬릿(S1) 및 제5 슬릿(S5)을 형성한 후에 절연막을 매립한다. 이어서, 제4 슬릿(S4)을 형성한 후에 절연막을 매립한다. 이어서, 2차 슬릿 형성 공정으로 제2 슬릿(S2) 및 제6 슬릿(S6)을 형성한 후에 제2 희생막들을 리세스한다. In the seventh embodiment, the insulating film is embedded after the first slit S1 and the fifth slit S5 are formed by the primary slit forming process. Subsequently, after forming the fourth slit S4, the insulating film is embedded. Subsequently, after forming the second slit S2 and the sixth slit S6 by the secondary slit forming process, the second sacrificial layers are recessed.

도 9c는 본 발명의 제8 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다. 9C is a layout diagram of a three-dimensional nonvolatile memory device according to an eighth embodiment of the present invention.

도 9c에 도시된 바와 같이, 본 발명의 제8 실시예에 따른 3차원 비휘발성 메모리 소자는 제7 실시예와 유사한 레이아웃을 가지며, 제4 슬릿(S4) 대신에 제3 슬릿(S3)을 포함한다.As shown in FIG. 9C, the three-dimensional nonvolatile memory device according to the eighth embodiment of the present invention has a layout similar to that of the seventh embodiment, and includes a third slit S3 instead of the fourth slit S4. do.

제8 실시예에서는, 1차 슬릿 형성 공정으로 제1 슬릿(S1), 제3 슬릿(S3) 및 제5 슬릿(S5)을 형성한 후에 절연막을 매립한다. 이어서, 2차 슬릿 형성 공정으로 제2 슬릿(S2) 및 제6 슬릿(S6)을 형성한 후에 제2 희생막들을 리세스한다.
In the eighth embodiment, the insulating film is embedded after the first slit S1, the third slit S3, and the fifth slit S5 are formed by the primary slit forming process. Subsequently, after forming the second slit S2 and the sixth slit S6 by the secondary slit forming process, the second sacrificial layers are recessed.

도 9d는 본 발명의 제9 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.9D is a layout diagram of a three-dimensional nonvolatile memory device according to a ninth embodiment of the present invention.

도 9d에 도시된 바와 같이, 본 발명의 제9 실시예에 따른 3차원 비휘발성 메모리 소자는 이웃한 메모리 블록들 사이에 위치된 복수의 제1 슬릿들(S1), 한 쌍의 소스 사이드 채널(S_CH)과 드레인 사이드 채널(D_CH) 사이에 위치된 복수의 제2 슬릿들(S2), 상부 및 하부 슬리밍 영역 중 적어도 하나의 내부에 형성된 적어도 하나의 제5 슬릿(S5) 및 제1 슬릿(S1)과 상부 및 하부 슬리밍 영역 사이에 위치된 제6 슬릿들(S6)을 구비한다. As shown in FIG. 9D, the three-dimensional nonvolatile memory device according to the ninth embodiment of the present invention may include a plurality of first slits S1 and a pair of source side channels (S1) located between neighboring memory blocks. At least one fifth slit S5 and the first slit S1 formed in the plurality of second slits S2, at least one of the upper and lower slimming regions positioned between the S_CH and the drain side channel D_CH. ) And sixth slits S6 positioned between the upper and lower slimming regions.

여기서, 제5 슬릿들(S5)은 슬리밍 영역의 가장자리에 위치되고, 라인 형태로 형성될 수 있다.Here, the fifth slits S5 may be positioned at the edge of the slimming area and may be formed in a line shape.

제9 실시예에서는, 1차 슬릿 형성 공정으로 제1 슬릿(S1) 및 제5 슬릿(S5)을 형성한 후에 절연막을 매립한다. 이어서, 2차 슬릿 형성 공정으로 제2 슬릿(S2) 및 제6 슬릿(S6)을 형성한 후에 제2 희생막들을 리세스한다.
In the ninth embodiment, the insulating film is embedded after the first slit S1 and the fifth slit S5 are formed by the primary slit forming process. Subsequently, after forming the second slit S2 and the sixth slit S6 by the secondary slit forming process, the second sacrificial layers are recessed.

도 9e는 본 발명의 제10 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.9E is a layout diagram of a three-dimensional nonvolatile memory device according to a tenth embodiment of the present invention.

도 9e에 도시된 바와 같이, 본 발명의 제10 실시예에 따른 3차원 비휘발성 메모리 소자는 제9 실시예와 유사한 레이아웃을 가지며, 제5 슬릿들(S5)의 형태가 상이하다. As shown in FIG. 9E, the three-dimensional nonvolatile memory device according to the tenth exemplary embodiment has a layout similar to that of the ninth exemplary embodiment, and the fifth slits S5 have different shapes.

제5 슬릿들(S5)은 적어도 하나의 돌출부를 갖는 라인 형태로 형성될 수 있다. 돌출부들은 콘택 패드를 향해 돌출되고, 콘택 플러그들은 돌출부들 사이에 위치될 수 있다. 특히, 콘택플러그들은 돌출부들 사이의 오목부 내에 위치될 수 있다. 또한, 상부 슬리밍 영역 내에 형성된 제5 슬릿(S5)과 하부 슬리밍 영역 내에 형성된 제5 슬릿(S5)은 동일한 형태를 갖거나 상이한 형태를 가질 수 있다. The fifth slits S5 may be formed in a line shape having at least one protrusion. The protrusions protrude toward the contact pads and the contact plugs can be located between the protrusions. In particular, the contact plugs may be located in the recesses between the protrusions. In addition, the fifth slit S5 formed in the upper slimming area and the fifth slit S5 formed in the lower slimming area may have the same shape or different shapes.

제10 실시예는 제9 실시예와 동일한 순서로 슬릿들을 형성할 수 있다.
The tenth embodiment may form the slits in the same order as the ninth embodiment.

도 9f는 본 발명의 제11 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.9F is a layout diagram of a three-dimensional nonvolatile memory device according to an eleventh embodiment of the present invention.

도 9f에 도시된 바와 같이, 본 발명의 제11 실시예에 따른 3차원 비휘발성 메모리 소자는 제9 실시예와 유사한 레이아웃을 가지며, 제5 슬릿들(S5)의 형태가 상이하다. As shown in FIG. 9F, the three-dimensional nonvolatile memory device according to the eleventh embodiment has a layout similar to that of the ninth embodiment, and the fifth slits S5 have different shapes.

제5 슬릿들(S5A,S5B)은 제1 방향(I-I')으로 평행하게 확장되는 라인 형태로 형성될 수 있으며, 일부 제5 슬릿들(S5A)은 1차 슬릿 형성 공정으로 형성되고, 나머지 제5 슬릿들(S5B)은 2차 슬릿 형성 공정으로 형성될 수 있다. 이러한 경우, 2차 슬릿 형성 공정으로 형성된 제5 슬릿들(S5B)의 양측으로 콘택 패드가 형성된다. 즉, 상부 및 하부 슬리밍 영역 중 적어도 하나의 내부에 콘택 패드가 형성된다.The fifth slits S5A and S5B may be formed in a line shape extending in parallel in the first direction I-I ', and the fifth slits S5A are formed by a primary slit forming process. The remaining fifth slits S5B may be formed by a secondary slit forming process. In this case, contact pads are formed at both sides of the fifth slits S5B formed by the secondary slit forming process. That is, contact pads are formed in at least one of the upper and lower slimming regions.

제11 실시예에서는, 1차 슬릿 형성 공정으로 제1 슬릿(S1) 및 일부 제5 슬릿들(S5A)을 형성한 후에 절연막을 매립한다. 이어서, 2차 슬릿 형성 공정으로 제2 슬릿(S2), 나머지 제5 슬릿들(S5B) 및 제6 슬릿(S6)을 형성한 후에 제2 희생막들을 리세스한다.
In the eleventh embodiment, the insulating layer is buried after the first slit S1 and some fifth slits S5A are formed by the primary slit forming process. Subsequently, after forming the second slit S2, the remaining fifth slits S5B, and the sixth slit S6 by the secondary slit forming process, the second sacrificial layers are recessed.

도 9g는 본 발명의 제12 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.9G is a layout diagram of a three-dimensional nonvolatile memory device according to a twelfth embodiment of the present invention.

도 9g에 도시된 바와 같이, 본 발명의 제12 실시예에 따른 3차원 비휘발성 메모리 소자는 제11 실시예와 유사한 레이아웃을 가지며, 제5 슬릿들(S5)의 형태가 상이하다. As shown in FIG. 9G, the three-dimensional nonvolatile memory device according to the twelfth embodiment has a layout similar to that of the eleventh embodiment, and the fifth slits S5 have different shapes.

제5 슬릿들(S5) 중 일부 제5 슬릿들(S5A)는 돌출부를 가진 라인 형태를 갖고, 나머지 제5 슬릿들(S5B)은 라인 형태를 갖는다. 여기서, 슬리밍 영역의 가장자리에 위치된 제5 슬릿들(S5A)은 콘택 패드를 향해 돌출된 돌출부들을 갖고, 이웃한 제5 슬릿들(S5A)은 대칭 형태를 가질 수 있다. 즉, 이웃한 제5 슬릿들(S5A)은 서로 다른 방향으로 돌출된 돌출부들을 가질 수 있다. 한편, 슬리밍 영역의 중심부에 위치된 제5 슬릿(S5B)은 라인 형태를 가질 수 있다. Some fifth slits S5A of the fifth slits S5 have a line shape with protrusions, and the remaining fifth slits S5B have a line shape. Here, the fifth slits S5A positioned at the edge of the slimming area may have protrusions protruding toward the contact pad, and the neighboring fifth slits S5A may have a symmetrical shape. That is, the neighboring fifth slits S5A may have protrusions protruding in different directions. Meanwhile, the fifth slit S5B positioned at the center of the slimming area may have a line shape.

제12 실시예는 제11 실시예와 동일한 순서로 슬릿들을 형성할 수 있다.
The twelfth embodiment can form the slits in the same order as the eleventh embodiment.

도 9h는 본 발명의 제13 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.9H is a layout diagram of a three-dimensional nonvolatile memory device according to a thirteenth embodiment of the present invention.

도 9h에 도시된 바와 같이, 본 발명의 제13 실시예에 따른 3차원 비휘발성 메모리 소자는 제11 실시예와 유사한 레이아웃을 가지며, 제5 슬릿들(S5)의 형태가 상이하다. 제5 슬릿들(S5)은 제2 방향(Ⅱ-Ⅱ')으로 평행하게 확장된 라인 형태를 가지며, 각 제5 슬릿(S5)은 콘택 패드들 사이에 위치될 수 있다. As shown in FIG. 9H, the three-dimensional nonvolatile memory device according to the thirteenth embodiment has a layout similar to that of the eleventh embodiment, and the fifth slits S5 have different shapes. The fifth slits S5 may have a line shape extending in parallel in the second direction II-II ', and each fifth slit S5 may be positioned between the contact pads.

제13 실시예는 제11 실시예와 동일한 순서로 슬릿들을 형성할 수 있다.
The thirteenth embodiment may form the slits in the same order as the eleventh embodiment.

도 9i는 본 발명의 제14 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.9I is a layout diagram of a three-dimensional nonvolatile memory device according to the fourteenth embodiment of the present invention.

도 9i에 도시된 바와 같이, 본 발명의 제14 실시예에 따른 3차원 비휘발성 메모리 소자는 제13 실시예와 유사한 레이아웃을 가지며, 제5 슬릿들(S5)의 형태가 상이하다. As shown in FIG. 9I, the three-dimensional nonvolatile memory device according to the fourteenth embodiment has a layout similar to that of the thirteenth embodiment, and the fifth slits S5 have different shapes.

제5 슬릿들(S5) 중 일부 제5 슬릿들(S5A)은 제1 방향(I-I')으로 확장된 제1 라인 패턴과 제2 방향(Ⅱ-Ⅱ')으로 평행하게 확장된 제2 라인 패턴들이 교차된 형태를 갖고, 나머지 제5 슬릿들(S5B)은 제1 방향(I-I')으로 확장된 라인 형태를 가진다.Some fifth slits S5A of the fifth slits S5 have a first line pattern extending in the first direction I-I 'and a second extending parallel in the second direction II-II'. The line patterns cross each other, and the remaining fifth slits S5B have a line shape extending in the first direction I-I '.

여기서, 상부 슬리밍 영역 내에 형성된 제5 슬릿들(S5A)과 하부 슬리밍 영역 내에 형성된 제5 슬릿들(S5A)은 상이한 형태를 가질 수 있으며, 지그재그 형태로 배열된 제2 슬릿(S2)의 오목부와 돌출부 중 어느 부분과 인접한 지에 따라 형태가 상이할 수 있다. 예를 들어, 상부 슬리밍 영역 내에 형성된 제5 슬릿들(S5A)은 제2 슬릿(S2)의 오목부와 인접하므로 제1 방향(I-I')으로 확장된 라인 패턴이 돌출된 형태를 갖는다. 또한, 하부 슬리밍 영역 내에 형성된 제5 슬릿들(S5A)은 제2 슬릿(S2)의 돌출부와 인접하므로, 제1 방향(I-I')으로 확장된 라인 패턴이 돌출되지 않는다.Here, the fifth slits S5A formed in the upper slimming area and the fifth slits S5A formed in the lower slimming area may have different shapes, and the concave portions of the second slits S2 arranged in a zigzag shape may be different from each other. The shape may vary depending on which part of the protrusion is adjacent. For example, since the fifth slits S5A formed in the upper slimming area are adjacent to the concave portion of the second slits S2, the line patterns extending in the first direction I-I 'protrude. In addition, since the fifth slits S5A formed in the lower slimming area are adjacent to the protrusions of the second slits S2, the line patterns extending in the first direction I-I 'do not protrude.

제14 실시예는 제11 실시예와 동일한 순서로 슬릿들을 형성할 수 있다.
The fourteenth embodiment may form the slits in the same order as the eleventh embodiment.

도 10은 본 발명의 제15 내지 제18 실시예에 따른 3차원 비휘발성 메모리 소자의 구조를 설명하기 위한 사시도이다. 단, 설명의 편의를 위해 층간절연막들은 생략하여 도시하였다.10 is a perspective view illustrating a structure of a three-dimensional nonvolatile memory device according to the fifteenth to eighteenth embodiments of the present invention. However, for convenience of description, the interlayer insulating films are omitted.

도 10에 도시된 바와 같이, 본 발명의 제15 내지 제18 실시예에 따른 3차원 비휘발성 메모리 소자는 소스라인(SL)이 구비된 기판(미도시됨) 상에 하부 선택라인(LSL), 복수의 워드라인들(WL) 및 상부선택라인(USL)가 차례로 적층된 구조를 갖는다. 또한, 상부 선택라인(USL)의 상부에는 복수의 비트라인들(BL)이 구비된다. 이와 같은 구조에 따르면, 기판으로부터 돌출된 복수의 채널(CH)들을 따라 복수의 메모리 셀들이 적층되어 기판으로부터 수직으로 스트링이 배열된다. 또한, 제2방향(Ⅱ-Ⅱ')으로 확장된 하나의 채널 열은 지그재그 형태로 배열되어 적어도 두 개의 비트라인(BL0, BL1)과 연결될 수 있다.
As shown in FIG. 10, the three-dimensional nonvolatile memory device according to the fifteenth to eighteenth exemplary embodiments may include a lower selection line LSL on a substrate (not shown) provided with a source line SL, The plurality of word lines WL and the upper selection line USL are sequentially stacked. In addition, a plurality of bit lines BL are provided on the upper selection line USL. According to such a structure, a plurality of memory cells are stacked along a plurality of channels CH protruding from the substrate so that strings are arranged vertically from the substrate. In addition, one channel column extending in the second direction II-II 'may be arranged in a zigzag form and connected to at least two bit lines BL0 and BL1.

도 11은 본 발명의 제15 내지 제18 실시예에 따른 3차원 비휘발성 메모리 소자의 구조를 설명하기 위한 레이아웃도로서, 앞서 도 12를 참조하여 설명한 메모리 소자의 레이아웃도이다.FIG. 11 is a layout diagram illustrating a structure of a 3D nonvolatile memory device according to example embodiments of the present disclosure. The layout of the memory device described with reference to FIG. 12 is described.

도 11에 도시된 바와 같이, 본 발명의 제15 내지 제18 실시예에 따른 3차원 비휘발성 메모리 소자는 제2방향(Ⅱ-Ⅱ')으로 확장된 하나의 채널 열이 지그재그 형태로 배열되며(②), 제1 내지 제7 슬릿(S1~S7) 중 적어도 두 개의 슬릿을 포함한다. 특히, 제1 내지 제7 슬릿(S1~S7)을 다양하게 조합하여 포함할 수 있으며, 슬릿들의 형성 순서를 다양하게 조합할 수 있고, 일부 슬릿들은 동시에 형성될 수 있다.As shown in FIG. 11, in the three-dimensional nonvolatile memory device according to the fifteenth to eighteenth embodiments of the present invention, one channel column extending in the second direction (II-II ') is arranged in a zigzag form ( ②) and at least two slits among the first to seventh slits S1 to S7. In particular, the first to seventh slits S1 to S7 may be included in various combinations, the order of forming the slits may be variously combined, and some slits may be simultaneously formed.

제1 슬릿(S1)은 슬리밍 영역에 위치되는데, 슬리밍 영역의 내부에 위치되거나, 슬리밍 영역의 둘레에 위치되거나, 슬리밍 영역의 내부 및 둘레에 위치된다. 여기서, 제1 슬릿(S1)은 적어도 하나의 라인형 슬릿으로 형성될 수 있으며, 상부 및 하부 슬리밍 영역에 모두 형성되거나, 둘 중 하나의 슬리밍에 한해 형성될 수 있다. 또한, 제1 슬릿(S1)은 1차 슬릿 형성 단계 또는 2차 슬릿 형성 단계에서 형성될 수 있다. 일 예로, 1차 슬릿 형성 단계에서 제1 슬릿(S1)을 형성하고 절연막을 매립한 후에 다른 슬릿을 형성하여 희생막들을 리세스하는 경우, 희생막 리세스시 슬리밍 영역의 층간절연막들이 붕괴되는 것을 방지될 수 있다. 다른 예로, 2차 슬릿 형성 단계에서 제1 슬릿(S1)을 형성하여 희생막들을 제거하는 경우, 슬리밍 영역 내에 콘택 패드를 형성할 수 있다.The first slit S1 is located in the slimming area, which is located inside the slimming area, is located around the slimming area, or is located inside and around the slimming area. Here, the first slit S1 may be formed of at least one line-type slit, and may be formed in both the upper and lower slimming regions, or may be formed only in one slimming. In addition, the first slit S1 may be formed in the first slit forming step or the second slit forming step. For example, in the case of forming the first slit S1 in the first slit forming step and filling the insulating film and then forming another slit to recess the sacrificial films, the interlayer insulating films of the slimming region are prevented from collapsing during the sacrificial film recess. Can be. As another example, when the sacrificial layers are removed by forming the first slit S1 in the secondary slit forming step, a contact pad may be formed in the slimming area.

제2 슬릿(S2), 제4 슬릿(S4) 및 제7 슬릿(S7)은 채널들 사이에 위치된다. 여기서, 제2 슬릿(S2)과 제4 슬릿(S4)은 각각 다른 단계에서 형성된다. 제4 슬릿(S4)은 1차 슬릿 형성 단계에 형성되는 슬릿으로, 희생막 리세스시 잔류하는 층간절연막들의 붕괴를 방지하기 위한 것이다. 제2 슬릿(S2)은 2차 슬릿 형성 단계에서 형성되는 슬릿으로 희생막을 제거하기 위한 것이다. The second slit S2, the fourth slit S4 and the seventh slit S7 are located between the channels. Here, the second slit S2 and the fourth slit S4 are formed at different stages, respectively. The fourth slit S4 is a slit formed in the first slit forming step and is intended to prevent collapse of the interlayer insulating layers remaining during the sacrificial film recess. The second slit S2 is a slit formed in the secondary slit forming step to remove the sacrificial film.

제7 슬릿은 채널들 사이에 위치되며 선택 라인이 형성된 깊이까지 형성된 슬릿이다. 제7 슬릿은 1차 슬릿 형성 단계에 형성되거나, 2차 슬릿 형성 단계에 형성될 수 있다. The seventh slit is a slit positioned between the channels and formed to the depth where the select line is formed. The seventh slit may be formed in the first slit forming step or may be formed in the second slit forming step.

메모리 소자가 제2 슬릿(S2), 제4 슬릿(S4) 및 제7 슬릿(S7) 중 적어도 두개를 포함하는 경우, 각 슬릿들은 서로 다른 위치에 형성된다.When the memory device includes at least two of the second slit S2, the fourth slit S4, and the seventh slit S7, the respective slits are formed at different positions.

제3 슬릿(S3) 및 제6 슬릿(S6)은 이웃한 메모리 블록들 사이에 위치된다. 여기서, 제3 슬릿(S3)과 제6 슬릿(S6)은 각각 다른 단계에서 형성된다. 제3 슬릿(S3)은 1차 슬릿 형성 단계에서 형성되는 슬릿으로, 희생막 리세스시 잔류하는 층간절연막들의 붕괴를 방지하기 위한 것이다. 제6 슬릿(S6)은 2차 슬릿 형성 단계에서 형성되는 슬릿으로 희생막을 제거하기 위한 것이다. 메모리 소자가 제3 슬릿(S3) 및 제6 슬릿(S6)을 둘다 포함하는 경우, 제3 슬릿(S3)과 제6 슬릿(S6)은 각각 다른 위치에 형성된다.The third slit S3 and the sixth slit S6 are located between neighboring memory blocks. Here, the third slit S3 and the sixth slit S6 are formed at different stages, respectively. The third slit S3 is a slit formed in the primary slit forming step and is intended to prevent collapse of the interlayer insulating layers remaining during the sacrificial film recess. The sixth slit S6 is a slit formed in the secondary slit forming step to remove the sacrificial film. When the memory device includes both the third slit S3 and the sixth slit S6, the third slit S3 and the sixth slit S6 are formed at different positions, respectively.

제5 슬릿(S5)은 제3 슬릿(S3)과 슬리밍 영역 사이에 위치된다. 예를 들어, 1차 슬릿 형성 단계에서 제3 슬릿(S3)을 형성한 후에 절연막을 매립한 경우, 2차 슬리밍 형성 단계에서 제5 슬릿(S5)을 형성하여 슬리밍 양 측의 희생막을 제거함으로써 슬리밍 영역의 양측에 콘택 패드를 형성할 수 있다. 여기서, 제5 슬릿(S5)은 제3 슬릿(S3)과 일부 영역 오버랩되어 형성될 수 있다.
The fifth slit S5 is located between the third slit S3 and the slimming area. For example, when the insulating film is embedded after the third slit S3 is formed in the primary slit forming step, the second slimming is formed by forming the fifth slit S5 to remove the slimming sacrificial films on both sides of the slimming. Contact pads may be formed on both sides of the region. Here, the fifth slit S5 may be formed to overlap the third slit S3 with a partial region.

도 12는 본 발명의 제15 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다. 12 is a layout diagram of a three-dimensional nonvolatile memory device according to a fifteenth embodiment of the present invention.

도 12에 도시된 바와 같이, 본 발명의 제15 실시예에 따른 3차원 비휘발성 메모리 소자는 슬리밍 영역 내부에 위치된 적어도 하나의 제1 슬릿들(S1), 채널들 사이에 위치된 적어도 하나의 제2 슬릿들(S2) 및 이웃한 메모리 블록들 사이에 위치된 제6 슬릿들(S6)을 구비한다.
As shown in FIG. 12, the three-dimensional nonvolatile memory device according to the fifteenth embodiment of the present invention includes at least one first slit S1 located inside a slimming area and at least one first slit S1 located between channels. Sixth slits S6 positioned between the second slits S2 and neighboring memory blocks are provided.

도 13a 및 도 13b는 본 발명의 제16 실시예에 따른 3차원 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 공정 단면도로서, 도 14의 C-C' 단면을 나타낸다. 이하, 앞서 설명된 내용과 중복되는 내용은 생략하여 설명하도록 한다.13A and 13B are cross-sectional views illustrating a method of manufacturing a 3D nonvolatile memory device according to a sixteenth embodiment, which is taken along the line CC ′ in FIG. 14. Hereinafter, descriptions that overlap with the above description will be omitted.

도 13a에 도시된 바와 같이, 절연막(107)으로 상호 분리된 소스라인들(SL)이 구비된 기판(미도시됨) 상에 제1 물질막들(101) 및 제2 물질막들(102)을 교대로 형성한다. 여기서, 최하단의 적어도 한 층의 제1 물질막(101)은 하부 선택 라인을 형성하기 위한 것이고, 최상단의 적어도 한 층의 제1 물질막(101)은 상부 선택 라인을 형성하기 위한 것이고, 나머지 제1 물질막들(101)은 워드라인을 형성하기 위한 것이다. 하부 및 상부 선택 라인용 제1 물질막들(101)은 워드라인용 제1 물지람ㄱ들(101)에 비해 두껍게 형성될 수 있다. As shown in FIG. 13A, the first material layers 101 and the second material layers 102 are disposed on a substrate (not shown) having source lines SL separated from each other by the insulating layer 107. Alternately form Here, at least one layer of the first material film 101 is for forming a lower selection line, and at least one layer of the first material film 101 is for forming an upper selection line, and the remaining material The first material layers 101 are used to form a word line. The first material layers 101 for the lower and upper selection lines may be thicker than the first water droplets 101 for the word line.

제16 실시예에서는 제1 물질막(101)은 희생막으로 형성되고, 제2 물질막(102)은 층간절연막으로 형성되는 경우에 대해 설명하도록 한다. In the sixteenth embodiment, a case in which the first material film 101 is formed of a sacrificial film and the second material film 102 is formed of an interlayer insulating film will be described.

이어서, 제1 물질막들(101) 및 제2 물질막들(102)을 식각하여 복수의 트렌치들을 형성한다. Subsequently, the first material layers 101 and the second material layers 102 are etched to form a plurality of trenches.

이어서, 복수의 트렌치들의 내면에 메모리막(103)을 형성한 후, 메모리막(103) 상에 채널용 막(104)을 형성하여 기판으로부터 돌출된 채널들(CH)을 형성한다. Subsequently, after the memory film 103 is formed on the inner surfaces of the plurality of trenches, the channel film 104 is formed on the memory film 103 to form the channels CH protruding from the substrate.

이어서, 제1 물질막들(101) 및 제2 물질막들(102)을 식각하여 슬리밍 영역에 위치된 적어도 하나의 제1 슬릿(S1)을 형성한 후, 적어도 하나의 제1 슬릿(S1) 내에 절연막을 매립한다. 단, 본 도면에서 제1 슬릿(S1)의 위치는 도시되지 않았다.Subsequently, the first material layers 101 and the second material layers 102 are etched to form at least one first slit S1 positioned in the slimming area, and then at least one first slit S1. An insulating film is embedded in the inside. However, in this figure, the position of the first slit S1 is not shown.

이어서, 제1 물질막들(101) 및 제2 물질막들(102)을 식각하여 채널들 사이에 위치된 적어도 하나의 제2 슬릿(S2)을 형성한다. 이때, 이웃한 메모리 블록들 사이에 위치된 복수의 제6 슬릿들(S6)을 함께 형성할 수 있다.Subsequently, the first material layers 101 and the second material layers 102 are etched to form at least one second slit S2 positioned between the channels. In this case, the plurality of sixth slits S6 positioned between neighboring memory blocks may be formed together.

도 13b에 도시된 바와 같이, 복수의 제6 슬릿들(S6) 및 적어도 하나의 제2 슬릿(S2)에 의해 노출된 제1 물질막들(101)을 리세스하여 하부 선택라인 영역, 복수의 워드라인 영역들 및 상부 선택라인 영역을 형성한다. As shown in FIG. 13B, the first material layers 101 exposed by the plurality of sixth slits S6 and the at least one second slit S2 are recessed to recess the lower selection line region. Word line regions and upper select line regions are formed.

이어서, 하부 선택라인 영역, 복수의 워드라인 영역들 및 상부 선택라인 영역 내에 도전막을 매립하여 하부 선택라인(LSL), 복수의 워드라인들(WL) 및 상부 선택라인(USL)을 형성한다.Subsequently, a conductive layer is embedded in the lower select line region, the plurality of word line regions, and the upper select line region to form the lower select line LSL, the plurality of word lines WL, and the upper select line USL.

이어서, 하부 선택라인(LSL), 복수의 워드라인들(WL) 및 상부 선택라인(USL)이 형성된 결과물의 전체 구조상에 절연막(108)을 형성하여 복수의 제6 슬릿들(S6) 및 적어도 하나의 제2 슬릿(S2)을 매립한다.Subsequently, the insulating layer 108 is formed on the entire structure of the resultant product in which the lower select line LSL, the plurality of word lines WL, and the upper select line USL are formed to form the plurality of sixth slits S6 and at least one. The second slit S2 is embedded.

참고적으로, 제1 물질막(101) 및 제2 물질막(102)의 종류에 따라, 제2 슬릿들(S2) 및 제6 슬릿들(S6)을 형성한 후의 공정이 다르게 진행될 수 있다.
For reference, depending on the type of the first material film 101 and the second material film 102, the process after forming the second slits S2 and the sixth slits S6 may be performed differently.

도 14a는 본 발명의 제16 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.14A is a layout diagram of a three-dimensional nonvolatile memory device according to the sixteenth embodiment of the present invention.

도 14a에 도시된 바와 같이, 본 발명의 제16 실시예에 따른 3차원 비휘발성 메모리 소자는 슬리밍 영역의 둘레에 위치된 적어도 하나의 제1 슬릿(S1), 메모리 블록들 사이에 위치된 복수의 제6 슬릿들(S6) 및 채널들 사이에 위치된 적어도 하나의 제2 슬릿(S2)을 구비한다. 특히, 제1 슬릿(S1)은 슬리밍 영역의 둘레에 위치되도록 "ㄷ" 형태로 형성될 수 있다.As shown in FIG. 14A, a three-dimensional nonvolatile memory device according to a sixteenth embodiment of the present invention may include at least one first slit S1 positioned around a slimming area and a plurality of memory blocks located between memory blocks. And sixth slits S6 and at least one second slit S2 positioned between the channels. In particular, the first slit S1 may be formed in a "c" shape so as to be positioned around the slimming area.

제16 실시예에서는, 1차 슬릿 형성 단계에서 제1 슬릿(S1)을 형성한 후에 절연막을 매립한다. 이어서, 2차 슬릿 형성 단계에서 제6 슬릿(S6) 및 제2 슬릿(S2)을 형성한 후에 희생막들을 리세스한다. 이러한 경우, 적어도 하나의 제1 슬릿(S1) 내에 매립된 절연막에 의해 둘러싸인 층간절연막들은 리세스되지 않고, 제6 슬릿(S6)에 의해 슬리밍 영역의 양측에 콘택 패드가 형성된다.
In the sixteenth embodiment, the insulating film is embedded after the first slit S1 is formed in the primary slit forming step. Subsequently, after the sixth slit S6 and the second slit S2 are formed in the secondary slit forming step, the sacrificial layers are recessed. In this case, the interlayer insulating films surrounded by the insulating film embedded in the at least one first slit S1 are not recessed, and contact pads are formed on both sides of the slimming area by the sixth slit S6.

도 14b는 본 발명의 제17 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.14B is a layout diagram of a three-dimensional nonvolatile memory device according to the seventeenth embodiment of the present invention.

도 14b에 도시된 바와 같이, 본 발명의 제17 실시예에 따른 3차원 비휘발성 메모리 소자는 슬리밍 영역 내부에 위치된 적어도 하나의 제1 슬릿(S1), 채널들 사이에 위치된 적어도 하나의 제2, 제4 슬릿(S2, S4), 메모리 블록들 사이에 위치된 복수의 제3 슬릿들(S3) 및 제3 슬릿(S3)과 슬리밍 영역 사이에 위치된 제5 슬릿(S5)을 구비한다. As shown in FIG. 14B, the three-dimensional nonvolatile memory device according to the seventeenth embodiment of the present invention may include at least one first slit S1 located inside the slimming area and at least one first material located between channels. Second and fourth slits S2 and S4, a plurality of third slits S3 positioned between the memory blocks, and a fifth slit S5 positioned between the third slit S3 and the slimming region. .

제17 실시예에서는, 1차 슬릿 형성 단계에서 제1 슬릿(S1), 제3 슬릿(S3) 및 제4 슬릿(S4)을 형성한 후에 절연막을 매립한다. 이어서, 2차 슬릿 형성 단게에서 제2 슬릿(S2) 및 제5 슬릿(S5)을 형성한 후에 희생막들을 리세스한다. 이러한 경우, 제1 슬릿(S1), 제3 슬릿(S3) 및 제4 슬릿(S4) 내에 매립된 절연막에 의해, 희생막 제거시 잔류하는 복수의 층간절연막들이 붕괴되는 것을 효과적으로 방지할 수 있다.
In the seventeenth embodiment, after forming the first slit S1, the third slit S3, and the fourth slit S4 in the first slit forming step, the insulating film is buried. Subsequently, after the second slit S5 and the fifth slit S5 are formed in the secondary slit forming step, the sacrificial layers are recessed. In this case, the insulating layers embedded in the first slit S1, the third slit S3, and the fourth slit S4 can effectively prevent the plurality of interlayer insulating layers remaining when the sacrificial layer is removed from collapse.

도 14c는 본 발명의 제18 실시예에 따른 3차원 비휘발성 메모리 소자의 레이아웃도이다.14C is a layout diagram of a three-dimensional nonvolatile memory device according to an eighteenth embodiment of the present invention.

도 14c에 도시된 바와 같이, 본 발명의 제18 실시예에 따른 3차원 비휘발성 메모리 소자는 슬리밍 영역 내부에 위치된 적어도 하나의 제1 슬릿(S1), 메모리 블록들 사이에 위치된 복수의 제3 슬릿들(S3) 및 채널들 사이에 위치된 적어도 하나의 제2 슬릿(S2)을 구비한다. As shown in FIG. 14C, a three-dimensional nonvolatile memory device according to an eighteenth embodiment of the present invention may include at least one first slit S1 located inside a slimming area and a plurality of first devices located between memory blocks. 3 slits S3 and at least one second slit S2 positioned between the channels.

제18 실시예에서는, 1차 슬릿 형성 단계에서 제3 슬릿(S3)을 형성한 후에 절연막을 매립한다. 이어서, 2차 슬릿 형성 단게에서 제1 슬릿(S1) 및 제2 슬릿(S2)을 형성한 후에 희생막들을 리세스한다. 이러한 경우, 제1 슬릿(S1)에 의해 슬리밍 영역의 내부에 콘택 패드를 형성할 수 있다.
In the eighteenth embodiment, the insulating film is buried after the third slit S3 is formed in the primary slit forming step. Subsequently, the sacrificial layers are recessed after the first slit S1 and the second slit S2 are formed in the secondary slit forming step. In this case, a contact pad may be formed inside the slimming area by the first slit S1.

도 15는 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.15 is a configuration diagram illustrating a configuration of a memory system according to an embodiment of the present invention.

도 15에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다. As shown in FIG. 15, a memory system 100 according to an embodiment of the present invention includes a nonvolatile memory device 120 and a memory controller 110.

비휘발성 메모리 소자(120)는 앞서 제1 내지 제18 실시예에서 설명된 레이아웃에 따른 슬릿들을 포함하도록 구성된다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.The nonvolatile memory device 120 is configured to include slits according to the layout described in the first to eighteenth embodiments. In addition, the nonvolatile memory device 120 may be a multi-chip package composed of a plurality of flash memory chips.

메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.The memory controller 110 is configured to control the nonvolatile memory device 120 and may include an SRAM 111, a CPU 112, a host interface 113, an ECC 114, and a memory interface 115. . The SRAM 111 is used as an operating memory of the CPU 112, the CPU 112 performs various control operations for exchanging data of the memory controller 110, and the host interface 113 is connected to the memory system 100. Host data exchange protocol. In addition, the ECC 114 detects and corrects an error included in data read from the nonvolatile memory device 120, and the memory interface 115 performs an interface with the nonvolatile memory device 120. In addition, the memory controller 110 may further include an RCM that stores code data for interfacing with the host.

이와 같이, 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
As described above, the memory system 100 having the configuration may be a memory card or a solid state disk (SSD) in which the nonvolatile memory element 120 and the controller 110 are combined. For example, if the memory system 100 is an SSD, the memory controller 110 is external (eg, via one of various interface protocols, such as USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE, etc.). For example, it can communicate with the host).

도 16은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.16 is a block diagram illustrating a configuration of a computing system according to an embodiment of the present invention.

도 16에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.As shown in FIG. 16, the computing system 200 according to an embodiment of the present invention includes a CPU 220, a RAM 230, a user interface 240, and a modem 250 electrically connected to a system bus 260. ), May include a memory system 210. In addition, when the computing system 200 is a mobile device, a battery for supplying an operating voltage to the computing system 200 may be further included, and an application chipset, a camera image processor (CIS), and a mobile DRAM may be further included. .

메모리 시스템(210)은 앞서 도 15를 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
As described above with reference to FIG. 15, the memory system 210 may include a nonvolatile memory 212 and a memory controller 211.

본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
It is to be noted that the technical spirit of the present invention has been specifically described in accordance with the above-described preferred embodiments, but it is to be understood that the above-described embodiments are intended to be illustrative and not restrictive. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

60, 80: 기판 61, 81: 제1 층간절연막
62, 82: 파이프 게이트 63, 83: 절연막
64, 74, 84, 95: 제1 물질막 65, 85: 제2 물질막
66, 86: 전하차단막, 메모리막 및 터널절연막
67, 87: 채널용 막 68, 88: 절연막
69, 89: 도전성 플러그 70, 90, 91: 절연막
73, 94: 제3 층간절연막60, 80 substrate 61, 81 first interlayer insulating film
62, 82: pipe gate 63, 83: insulating film
64, 74, 84, 95: first material film 65, 85: second material film
66, 86: charge blocking film, memory film and tunnel insulating film
67, 87: channel film 68, 88 insulating film
69, 89: conductive plug 70, 90, 91: insulating film
73 and 94: third interlayer insulating film

Claims (31)

파이프 게이트 내에 매립된 파이프 채널 및 상기 파이프 채널과 연결된 한 쌍의 드레인 사이드 채널 및 소스 사이드 채널을 포함하는 채널들을 포함하는 메모리 블록들;
이웃한 상기 메모리 블록들 사이에 위치된 제1 슬릿들; 및
상기 한 쌍의 소스 사이드 채널과 드레인 사이드 채널 사이에 위치된 제2 슬릿들
을 포함하는 반도체 장치.
Memory blocks including a pipe channel embedded in a pipe gate and channels including a pair of drain side channel and source side channel connected to the pipe channel;
First slits positioned between adjacent memory blocks; And
Second slits positioned between the pair of source side channel and drain side channel
≪ / RTI >
제1항에 있어서,
이웃한 상기 드레인 사이드 채널들 사이에 위치된 제3 슬릿들을 더 포함하고,
이웃한 상기 채널들은 하나의 소스 사이드 워드라인을 공유하고, 상기 이웃한 채널들의 드레인 사이드 워드라인 및 드레인 선택 라인은 상기 제3 슬릿에 의해 상호 분리된
반도체 장치.The method of claim 1,
Further comprising third slits positioned between adjacent drain side channels,
The neighboring channels share one source side wordline, and the drain side wordline and the drain select line of the neighboring channels are separated from each other by the third slit.
Semiconductor device. 제2항에 있어서,
이웃한 상기 소스 사이드 채널들 사이에 위치된 제3 슬릿들을 더 포함하고,
이웃한 상기 채널들은 하나의 드레인 사이드 워드라인을 공유하고, 상기 이웃한 채널들의 소스 사이드 워드라인 및 소스 선택 라인은 상기 제3 슬릿들에 의해 상호 분리된
반도체 장치.
The method of claim 2,
Further comprising third slits positioned between adjacent source side channels,
The neighboring channels share one drain side wordline, and the source side wordline and the source select line of the neighboring channels are separated from each other by the third slits.
Semiconductor device.
제1항에 있어서,
이웃한 상기 드레인 사이드 채널들 사이에 위치되며, 선택 라인이 형성된 깊이까지 형성된 제4 슬릿들을 더 포함하고,
이웃한 상기 채널들은 하나의 소스 사이드 워드라인을 공유하고, 상기 이웃한 채널들은 하나의 드레인 사이드 워드라인을 공유하고, 상기 이웃한 채널들의 드레인 선택 라인은 상기 제4 슬릿들에 의해 상호 분리된
반도체 장치.
The method of claim 1,
Further comprising fourth slits positioned between adjacent drain side channels and formed to a depth at which a select line is formed,
The neighboring channels share one source side wordline, the neighboring channels share one drain side wordline, and the drain select lines of the neighboring channels are separated from each other by the fourth slits.
Semiconductor device.
제4항에 있어서,
이웃한 상기 소스 사이드 채널들 사이에 위치되며, 선택 라인이 형성된 깊이까지 형성된 제4 슬릿들을 더 포함하고,
이웃한 상기 채널들은 하나의 드레인 사이드 워드라인을 공유하고, 상기 이웃한 채널들은 하나의 소스 사이드 워드라인을 공유하고, 상기 이웃한 채널들의 소스 선택 라인은 상기 제4 슬릿들에 의해 상호 분리된
반도체 장치.
5. The method of claim 4,
Further comprising fourth slits positioned between adjacent source side channels and formed to a depth at which a select line is formed,
The neighboring channels share one drain side wordline, the neighboring channels share one source side wordline, and the source select lines of the neighboring channels are separated from each other by the fourth slits.
Semiconductor device.
제1항에 있어서,
상기 메모리 블록들의 슬리밍 영역 내부에 위치되거나, 상기 슬리밍 영역의 둘레에 위치되거나, 상기 슬리밍 영역의 둘레 및 내부에 위치된 적어도 하나의 제5 슬릿
을 더 포함하는 반도체 장치.
The method of claim 1,
At least one fifth slit located within a slimming area of the memory blocks, located around the slimming area, or located around and inside the slimming area
Further comprising:
제1항에 있어서,
상기 메모리 블록의 슬리밍 영역 내부에 위치되며, 일 방향으로 평행하게 확장된 라인 형태의 제5 슬릿들
을 더 포함하는 반도체 장치.
The method of claim 1,
Fifth slits positioned in the slimming area of the memory block and extending in parallel in one direction
Further comprising:
제7항에 있어서,
상기 슬리밍 영역의 양측 가장자리에 형성된 제1 콘택 패드들; 및
상기 슬리밍 영역 내부의 이웃한 상기 제5 슬릿들 사이에 위치된 제2 콘택 패드들
을 더 포함하는 반도체 장치.
The method of claim 7, wherein
First contact pads formed at both edges of the slimming area; And
Second contact pads positioned between the adjacent fifth slits within the slimming area
Further comprising:
제8항에 있어서,
상기 제5 슬릿들은 상기 제1 또는 제2 콘택 패드들을 향해 돌출된 적어도 하나의 돌출부들을 포함하는 라인 형태를 갖는
반도체 장치.
9. The method of claim 8,
The fifth slits have a line shape including at least one protrusion protruding toward the first or second contact pads.
Semiconductor device.
제1항에 있어서,
상기 메모리 블록의 슬리밍 영역 내부에 위치되며, 제1 방향으로 확장된 제1 라인 패턴과 상기 제1 방향과 교차된 제2 방향으로 평행하게 확장된 제2 라인 패턴들이 교차된 형태의 제5 슬릿들
을 더 포함하는 반도체 장치.
The method of claim 1,
Fifth slits intersecting a first line pattern extending in a first direction and extending in parallel in a second direction crossing the first direction, the first line pattern extending in a slimming area of the memory block;
Further comprising:
제10항에 있어서,
상기 슬리밍 영역의 양측 가장자리에 형성된 제1 콘택 패드들; 및
상기 슬리밍 영역 내부의 이웃한 상기 제5 슬릿들 사이에 위치된 제2 콘택 패드들
을 더 포함하는 반도체 장치.
The method of claim 10,
First contact pads formed at both edges of the slimming area; And
Second contact pads positioned between the adjacent fifth slits within the slimming area
Further comprising:
제1항에 있어서,
상기 제1 슬릿과 상기 슬리밍 영역 사이에 위치된 적어도 하나의 제6 슬릿
을 더 포함하는 반도체 장치.
The method of claim 1,
At least one sixth slit positioned between the first slit and the slimming region
Further comprising:
제1항 내지 제12항 중 어느 한 항에 있어서,
일 방향으로 배열된 상기 채널들을 포함하는 하나의 채널열은 지그재그 형태로 배열되어 적어도 두 개의 비트라인과 연결된
반도체 장치.
13. The method according to any one of claims 1 to 12,
One channel sequence including the channels arranged in one direction is arranged in a zigzag form and connected to at least two bit lines.
Semiconductor device.
기판으로부터 돌출된 채널들을 포함하는 메모리 블록;
상기 메모리 블록의 슬리밍 영역에 위치된 적어도 하나의 제1 슬릿;
상기 채널들 사이에 위치된 적어도 하나의 제2 슬릿; 및
이웃한 상기 메모리 블록들 사이에 위치된 제3 슬릿들
을 포함하는 반도체 장치.
A memory block including channels protruding from the substrate;
At least one first slit located in a slimming area of the memory block;
At least one second slit positioned between the channels; And
Third slits located between adjacent memory blocks
≪ / RTI >
제14항에 있어서,
상기 제3 슬릿들과 상기 슬리밍 영역 사이에 위치된 제4 슬릿들
을 더 포함하는 반도체 장치.
15. The method of claim 14,
Fourth slits positioned between the third slits and the slimming area
Further comprising:
제14항에 있어서,
상기 제1 슬릿은,
상기 메모리 블록의 슬리밍 영역 내부에 위치되거나, 상기 메모리 블록의 슬리밍 영역 둘레에 위치되거나, 상기 메모리 블록의 슬리밍 영역 내부 및 둘레에 위치된
반도체 장치.
15. The method of claim 14,
The first slit,
Located within a slimming area of the memory block, around a slimming area of the memory block, or located within and around a slimming area of the memory block
Semiconductor device.
제14항에 있어서,
상기 채널들 사이에 위치되며, 선택 라인이 형성된 깊이까지 형성된 적어도 하나의 제5 슬릿
을 더 포함하는 반도체 장치.
15. The method of claim 14,
At least one fifth slit positioned between the channels and formed to a depth at which a select line is formed
Further comprising:
제14항 내지 제17항 중 어느 한 항에 있어서,
일 방향으로 배열된 상기 채널들을 포함하는 하나의 채널열은 지그재그 형태로 배열되어 적어도 두 개의 비트라인과 연결된
반도체 장치.
18. The method according to any one of claims 14 to 17,
One channel sequence including the channels arranged in one direction is arranged in a zigzag form and connected to at least two bit lines.
Semiconductor device.
파이프 게이트 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
상기 파이프 게이트 내에 매립된 파이프 채널 및 상기 제1 물질막들 및 상기 제2 물질막들을 관통하면서 상기 파이프 채널과 연결된 한 쌍의 드레인 사이드 채널 및 소스 사이드 채널을 포함하는 채널들을 형성하는 단계;
상기 제1 물질막들 및 제2 물질막들을 식각하여 이웃한 메모리 블록들 사이에 위치된 제1 슬릿들을 형성하는 단계;
상기 제1 슬릿들 내에 절연막을 매립하는 단계;
상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 한 쌍의 소스 사이드 채널과 드레인 사이드 채널 사이에 위치된 제2 슬릿들을 형성하는 단계;
상기 제2 슬릿들에 의해 노출된 상기 제2 물질막들을 리세스하는 단계; 및
상기 제2 물질막들이 리세스된 영역 내에 층간절연막 또는 도전막을 매립하는 단계
를 포함하는 반도체 장치 제조 방법.
Alternately forming first and second material layers on the pipe gate;
Forming channels including a pipe channel embedded in the pipe gate and a pair of drain side channels and source side channels connected to the pipe channel while passing through the first material layers and the second material layers;
Etching the first material layers and the second material layers to form first slits positioned between neighboring memory blocks;
Filling an insulating film in the first slits;
Etching the first material layers and the second material layers to form second slits positioned between the pair of source side and drain side channels;
Recessing the second material films exposed by the second slits; And
Filling an interlayer insulating film or a conductive film in a region where the second material films are recessed;
≪ / RTI >
제19항에 있어서,
상기 제1 슬릿 형성시, 이웃한 상기 드레인 사이드 채널들 사이 또는 이웃한 상기 소스 사이드 채널들 사이에 위치된 제3 슬릿들을 함께 형성하는
반도체 장치 제조 방법.
20. The method of claim 19,
Forming the first slits together with third slits positioned between the adjacent drain side channels or between neighboring source side channels
Semiconductor device manufacturing method.
제19항에 있어서,
상기 제1 슬릿들 내에 절연막을 매립하는 단계 후에,
상기 제1 물질막들 및 제2 물질막들을 선택 라인 깊이까지 식각하여, 이웃한 상기 드레인 사이드 채널들 사이 또는 이웃한 상기 소스 사이드 채널들 사이에 위치된 제4 슬릿들을 형성하는 단계; 및
상기 제4 슬릿들 내에 절연막을 매립하는 단계
를 더 포함하는 반도체 장치 제조 방법.
20. The method of claim 19,
After the step of filling the insulating film in the first slits,
Etching the first material layers and the second material layers to a select line depth to form fourth slits positioned between adjacent drain side channels or between adjacent source side channels; And
Filling an insulating film in the fourth slits
A semiconductor device manufacturing method further comprising.
제19항에 있어서,
상기 제1 슬릿 형성시 또는 상기 제2 슬릿 형성시,
상기 메모리 블록들의 슬리밍 영역 내부에 위치되거나, 상기 슬리밍 영역의 외부에 위치되거나, 상기 슬리밍 영역의 내부 및 외부에 위치된 적어도 하나의 제5 슬릿을 함께 형성하는
반도체 장치 제조 방법.
20. The method of claim 19,
When the first slit is formed or when the second slit is formed,
Forming together at least one fifth slit located within the slimming area of the memory blocks, located outside the slimming area, or located inside and outside the slimming area.
Semiconductor device manufacturing method.
제19항에 있어서,
상기 제2 슬릿 형성시,
상기 제1 슬릿과 상기 슬리밍 영역 사이에 위치된 적어도 하나의 제6 슬릿을 함께 형성하는
반도체 장치 제조 방법.
20. The method of claim 19,
When the second slit is formed,
Together forming at least one sixth slit positioned between the first slit and the slimming region
Semiconductor device manufacturing method.
제19항 내지 제23항 중 어느 한 항에 있어서,
일 방향으로 배열된 상기 채널들을 포함하는 하나의 채널열은 지그재그 형태로 배열되어 적어도 두 개의 비트라인과 연결된
반도체 장치 제조 방법.
The method according to any one of claims 19 to 23,
One channel sequence including the channels arranged in one direction is arranged in a zigzag form and connected to at least two bit lines.
Semiconductor device manufacturing method.
기판 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
상기 기판으로부터 돌출되면서 상기 제1 물질막들 및 상기 제2 물질막들을 관통하는 채널들을 형성하는 단계;
상기 제1 물질막들 및 상기 제2 물질막들을 식각하여, 메모리 블록의 슬리밍 영역에 위치된 적어도 하나의 제1 슬릿을 형성하는 단계;
상기 제1 슬릿 내에 절연막을 매립하는 단계;
상기 제1 물질막들 및 상기 제2 물질막들을 식각하여, 상기 채널들 사이에 위치된 적어도 하나의 제2 슬릿을 형성하는 단계;
상기 제2 슬릿에 의해 노출된 상기 제2 물질막들을 리세스하는 단계; 및
상기 제2 물질막들이 리세스된 영역 내에 층간절연막 또는 도전막을 매립하는 단계
를 포함하는 반도체 장치 제조 방법.
Alternately forming first and second material films on the substrate;
Forming channels protruding from the substrate and penetrating the first material layers and the second material layers;
Etching the first material layers and the second material layers to form at least one first slit positioned in a slimming area of the memory block;
Embedding an insulating film in the first slit;
Etching the first material layers and the second material layers to form at least one second slit positioned between the channels;
Recessing the second material films exposed by the second slit; And
Filling an interlayer insulating film or a conductive film in a region where the second material films are recessed;
≪ / RTI >
제25항에 있어서,
상기 제1 슬릿은,
상기 슬리밍 영역 내부에 형성되거나, 상기 슬리밍 영역의 둘레에 형성되거나, 상기 슬리밍 영역의 내부 및 둘레에 형성된
반도체 장치 제조 방법.
26. The method of claim 25,
The first slit,
Is formed in the slimming region, is formed around the slimming region, or is formed in and around the slimming region
Semiconductor device manufacturing method.
제25항에 있어서,
상기 제1 슬릿 형성시 또는 상기 제2 슬릿 형성시,
이웃한 메모리 블록들 사이에 위치된 제3 슬릿들을 함께 형성하는
반도체 장치 제조 방법.
26. The method of claim 25,
When the first slit is formed or when the second slit is formed,
Together forming third slits located between neighboring memory blocks
Semiconductor device manufacturing method.
제25항에 있어서,
상기 제1 슬릿 형성시,
상기 채널들 사이에 위치된 적어도 하나의 제4 슬릿을 함께 형성하는
반도체 장치 제조 방법.
26. The method of claim 25,
When the first slit is formed,
Together forming at least one fourth slit located between the channels
Semiconductor device manufacturing method.
제25항에 있어서,
상기 제1 슬릿 형성시 이웃한 메모리 블록들 사이에 위치된 제3 슬릿들을 함께 형성하고, 상기 제2 슬릿 형성시 상기 제3 슬릿과 상기 슬리밍 영역 사이에 위치된 제5 슬릿들을 함께 형성하는
반도체 장치 제조 방법.
26. The method of claim 25,
Forming third slits located between neighboring memory blocks together when forming the first slit, and forming fifth slits located between the third slit and the slimming area together when forming the second slit.
Semiconductor device manufacturing method.
제25항에 있어서,
상기 절연막을 매립하는 단계 후에,
상기 제1 물질막들 및 제2 물질막들을 선택 라인 깊이까지 식각하여 상기 채널들 사이에 위치된 적어도 하나의 제6 슬릿을 형성하는 단계; 및
상기 적어도 하나의 제6 슬릿 내에 절연막을 매립하는 단계
를 더 포함하는 반도체 장치 제조 방법.
26. The method of claim 25,
After the step of filling the insulating film,
Etching the first material layers and the second material layers to a select line depth to form at least one sixth slit positioned between the channels; And
Embedding an insulating film in the at least one sixth slit
A semiconductor device manufacturing method further comprising.
제25항 내지 제30항 중 어느 한 항에 있어서,
일 방향으로 배열된 상기 채널들을 포함하는 하나의 채널열은 지그재그 형태로 배열되어 적어도 두 개의 비트라인과 연결된
반도체 장치 제조 방법.
The method according to any one of claims 25 to 30,
One channel sequence including the channels arranged in one direction is arranged in a zigzag form and connected to at least two bit lines.
Semiconductor device manufacturing method.

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