KR20130003594A - 프로그래머블 회로 - Google Patents

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KR20130003594A
KR20130003594A KR1020110065036A KR20110065036A KR20130003594A KR 20130003594 A KR20130003594 A KR 20130003594A KR 1020110065036 A KR1020110065036 A KR 1020110065036A KR 20110065036 A KR20110065036 A KR 20110065036A KR 20130003594 A KR20130003594 A KR 20130003594A
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장동열
신화숙
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삼성전자주식회사
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Abstract

제1 전압 노드와 제2 전압 노드 사이에 병렬로 연결된 제1 경로 및 제2 경로를 포함하고, 상기 제1 경로는, 상기 제1 전압 노드와 상기 제2 전압 노드 사이에 직렬로 연결된 제1 프로그래머블 구성 요소, 제1 노드, 제1 풀-업 트랜지스터, 제2 노드, 및 제1 풀-다운 트랜지스터를 포함하고, 상기 제2 경로는 상기 제1 전압 노드와 상기 제2 전압 노드 사이에 직렬로 연결된 제2 프로그래머블 구성 요소, 제3 노드, 제2 풀-업 트랜지스터, 제4 노드, 및 제2 풀-다운 트랜지스터를 포함하고, 상기 제1 풀-업 트랜지스터의 게이트 전극, 상기 제1 풀-다운 트랜지스터의 게이트 전극, 및 상기 제4 노드가 전기적으로 연결되고, 상기 제2 풀-업 트랜지스터의 게이트 전극, 상기 제2 풀-다운 트랜지스터의 게이트 전극, 및 상기 제2 노드가 전기적으로 연결된 프로그래머블 회로가 제안된다.

Description

프로그래머블 회로{Programmable Circuit}
본 발명은 프로그래머블 회로 및 프로그래머블 회로를 가진 반도체 회로 및 전자 시스템에 관한 것이다.
사용자의 의도에 따라 항상 일정한 출력을 내는 프로그래머블 회로의 필요성이 점차 커지고 있다.
본 발명이 해결하려는 과제는 프로그래머블 회로를 제공하는 것이다.
본 발명이 해결하려는 과제는 프로그래머블 회로를 갖는 반도체 회로, 및 다양한 전자 시스템을 제공하는 것이다.
본 발명이 해결하려는 과제는 프로그램된 회로를 제공하는 것이다.
본 발명이 해결하려는 과제는 프로그램된 회로를 갖는 반도체 회로, 및 다양한 전자 시스템을 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하려는 과제를 달성하기 위한 본 발명의 기술적 사상에 의한 프로그래머블 회로는, 제1 전압 노드와 제2 전압 노드 사이에 병렬로 연결된 제1 경로 및 제2 경로를 포함하고, 상기 제1 경로는, 상기 제1 전압 노드와 상기 제2 전압 노드 사이에 직렬로 연결된 제1 프로그래머블 구성 요소, 제1 노드, 제1 풀-업 트랜지스터, 제2 노드, 및 제1 풀-다운 트랜지스터를 포함하고, 상기 제2 경로는, 상기 제1 전압 노드와 상기 제2 전압 노드 사이에 직렬로 연결된 제2 프로그래머블 구성 요소, 제3 노드, 제2 풀-업 트랜지스터, 제4 노드, 및 제2 풀-다운 트랜지스터를 포함하고, 상기 제1 풀-업 트랜지스터의 게이트 전극, 상기 제1 풀-다운 트랜지스터의 게이트 전극, 및 상기 제4 노드가 전기적으로 연결되고, 상기 제2 풀-업 트랜지스터의 게이트 전극, 상기 제2 풀-다운 트랜지스터의 게이트 전극, 및 상기 제2 노드가 전기적으로 연결될 수 있다.
응용 실시예에서, 상기 제1 프로그래머블 구성 요소는 제1 프로그래머블 전계 효과 트랜지스터를 포함할 수 있다.
응용 실시예에서, 상기 제1 프로그래머블 전계 효과 트랜지스터는, 게이트 전극, 소스 전극, 드레인 전극, 및 벌크를 포함하고, 상기 제1 프로그래머블 전계 효과 트랜지스터의 상기 게이트 전극과 상기 제1 전압 노드가 전기적으로 연결되고, 상기 제1 프로그래머블 전계 효과 트랜지스터의 상기 벌크와 상기 제1 노드가 전기적으로 연결될 수 있다.
응용 실시예에서, 상기 제1 프로그래머블 전계 효과 트랜지스터 상기 소스 전극 및 상기 드레인 전극은, 상기 제1 프로그래머블 전계 효과 트랜지스터의 상기 벌크와 전기적으로 연결될 수 있다.
응용 실시예에서, 상기 제2 프로그래머블 구성 요소는 제2 프로그래머블 전계 효과 트랜지스터를 포함할 수 있다.
응용 실시예에서, 상기 제2 프로그래머블 전계 효과 트랜지스터는, 게이트 전극, 소스 전극, 드레인 전극, 및 벌크를 포함하고, 상기 제2 프로그래머블 전계 효과 트랜지스터의 상기 게이트 전극과 상기 제1 전압 노드가 전기적으로 연결되고, 상기 제2 프로그래머블 전계 효과 트랜지스터의 상기 벌크와 상기 제3 노드가 전기적으로 연결될 수 있다.
응용 실시예에서, 상기 제2 프로그래머블 전계 효과 트랜지스터의 상기 소스 전극 및 상기 드레인 전극은, 상기 제2 프로그래머블 전계 효과 트랜지스터의 상기 벌크와 전기적으로 연결될 수 있다.
응용 실시예에서, 상기 제3 노드와 전기적으로 연결된 드레인 전극을 갖는 제1 입력 트랜지스터를 더 포함할 수 있다.
응용 실시예에서, 상기 제1 노드와 전기적으로 연결된 드레인 전극을 갖는 제2 입력 트랜지스터를 더 포함할 수 있다.
응용 실시예에서, 제4 노드와 전기적으로 연결된 소스 전극을 갖는 출력 트랜지스터를 더 포함할 수 있다.
응용 실시예에서, 상기 제2 노드와 상기 제2 전압 노드 사이에 전기적으로 연결된 제1 설정 트랜지스터를 더 포함할 수 있다.
응용 실시예에서, 상기 제4 노드와 상기 제2 전압 노드 사이에 전기적으로 연결된 제2 설정 트랜지스터를 더 포함할 수 있다.
응용 실시예에서, 상기 제4 노드와 전기적으로 연결되고 인버터를 포함하는 상보 출력 노드를 포함할 수 있다.
응용 실시예에서, 프로그래머블 회로는 공통 전압 노드, 제1 풀-업 트랜지스터, 및 제2 풀업 트랜지스터를 포함하는 차동 증폭 회로, 상기 공통 전압 노드와 상기 제1 풀-업 트랜지스터의 사이에 각각 전기적으로 연결되도록 배치된 제1 프로그래머블 구성 요소, 및 상기 공통 전압 노드와 상기 제2 풀-업 트랜지스터의 사이에 각각 전기적으로 연결되도록 배치된 제2 프로그래머블 구성 요소를 포함할 수 있다.
응용 실시예에서, 상기 제1 프로그래머블 구성 요소는 제1 전계 효과 트랜지스터를 포함하고, 상기 제2 프로그래머블 구성 요소는 제2 전계 효과 트랜지스터를 포함하고, 상기 제1 전계 효과 트랜지스터는 상기 공통 전압 노드와 전기적으로 연결된 제1 게이트 전극 및 상기 제1 풀-업 트랜지스터와 전기적으로 연결된 제1 벌크를 포함하고, 및 상기 제2 전계 효과 트랜지스터는 상기 공통 전압 노드와 전기적으로 연결된 제2 게이트 전극 및 상기 제2 풀-업 트랜지스터와 전기적으로 연결된 제2 벌크를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 프로그래머블/프로그램된 회로, 프로그래머블 회로를 갖는 반도체 소자 및 전자 시스템은, 전기적으로 프로그래밍될 수 있다. 따라서, 레이저 등을 이용한 프로그래밍 방식과 비교하여, 사전 및 사후 공정이 생략될 수 있고 간단해질 수 있다. 또한, 본 발명의 다양한 실시예들에 의한 프로그래머블/프로그램된 회로, 프로그래머블 회로를 갖는 반도체 소자 및 전자 시스템은, 전압을 이용하여 프로그래밍하므로, 전류를 이용하여 프로그래밍하는 경우와 비교하여, 결과에 대한 신뢰성이 높다. 예를 들어, 전압을 이용하여 프로그래밍된 회로는 전류를 이용하여 프로그래밍된 회로와 비교하여, 차동 증폭 대상인 두 전류 경로의 전류차이가 보다 확연하다. 즉, 신뢰성뿐만 아니라, 회로의 동작 속도가 빨라진다. 또한, 전압을 이용하여 프로그래밍하는 것은 전류를 이용하여 프로그래밍하는 경우와 비교하여, 과열될 염려가 없고, 전류에 의한 마이그레이션 현상 등이 없으므로 다른 구성 요소들에 악영향을 주지 않는다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 프로그래머블 회로를 도시한 회로도이다.
도 2는 도 1에 도시된 프로그래머블 회로를 프로그래밍하는 방법을 도시한 회로도이다.
도 3은 도 1에 도시된 프로그래머블 회로)가 도 2에 도시된 방법으로 프로그래밍된 후, 회로적인 동작을 설명하기 위한 회로도이다.
도 4는 도 1에 도시된 프로그래머블 회로를 다르게 프로그래밍하는 방법을 도시한 회로도이다.
도 5는 도 1에 도시된 프로그래머블 회로가 도 4에 도시된 방법으로 프로그래밍된 후, 회로적인 동작을 설명하기 위한 회로도이다.
도 6a 내지 6g는 본 발명의 다른 실시예에 의한 프로그래머블 회로들을 도시한 회로도들이다.
도 7a 및 7d는 도 1의 프로그래머블 회로의 초기 값들을 설정하는 다른 방법들을 예시한 회로도들이다.
도 8a 내지 8c는 본 발명의 기술적 사상의 다른 실시예들에 의한 프로그래머블 회로들을 도시한 회로도이다.
도 9는 본 발명의 기술적 사상에 의한 프로그래머블 회로들을 포함하는 반도체 회로를 도시한 도면들이다.
도 10은 프로그래밍 제어 회로가 프로그래머블 회로를 프로그래밍하는 것을 개념적으로 보여주는 블록도이다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 전압 분배기를 개념적으로 도시한 블록도이다.
도 12는 본 발명의 기술적 사상의 응용 실시예에 의한 전자 시스템을 개념적으로 도시한 블록도이다.
도 13은 본 발명의 기술적 사상의 응용 실시예에 따른 다른 전자 시스템을 개념적으로 도시한 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해 질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려 주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서, "A와 B의 전기적은 연결"은 A와 B가 전도성 배선 등을 이용하여 저항성으로 연결된 것과, 커패시터를 이용하여 커플링된 것을 포함할 수 있다. 즉, 직류적 연결과 교류적 연결을 모두 포함할 수 있다.
본 명세서에서, "프로그래머블(programmable)"이라는 의미는, 프로그램된 경우, 항상 일정한 로직 값을 출력할 수 있다는 의미이다. 예를 들어, 항상 로직 "H" 또는 로직 "L"을 출력하도록 사용자가 원하는 대로 프로그램할 수 있다는 의미이다. 따라서, "프로그램된(programmed)" 회로라는 말은 로직 "H" 또는 로직 "L"를 일정하게 출력하는 회로를 의미할 수 있다.
"프로그래머블" 회로는 실제 사용 시에는 "프로그램된" 회로로 사용될 것이다. 따라서, 본 명세서에서 사용되는 "프로그래머블(programmable)" 이라는 용어는 "프로그램된(programmed)" 이라는 의미를 포함하는 것으로 이해될 수 있다. 즉, 사용되는 소자에서는 "프로그램된(programmed)" 회로가 사용되지만, 본 명세서에서는 "프로그래머블(programmable)" 이라는 용어로 설명될 수 있다.
본 명세서에서, 프로그래머블 트랜지스터(programmable transistor)는 고전압을 인가함으로써, 트랜지스터의 게이트 절연막을 항복(breakdown)시킴으로써, 게이트 전극(gate electrode)과 벌크(bulk)가 전기적으로 연결될 수 있는 트랜지스터를 의미할 수 있다. 프로그래머블 트랜지스터는 매우 얇은 게이트 절연막을 포함할 수 있다. 프로그래머블 트랜지스터의 게이트 절연막을 항복시키는 방법은 게이트 전극과 벌크 사이에 높은 전위차를 인가하는 것을 포함할 수 있다. 게이트 전극과 벌크 사이에 높은 전위차가 인가될 경우, 게이트 전극에서 벌크 방향 또는 벌크 방향에서 게이트 전극 방향으로 전자들이 이동할 때, 게이트 절연막의 원자 결합에 충돌함으로써 물리적 또는 전기적으로 게이트 절연막이 파괴되는 것을 의미할 수 있다. 예를 들어, 파울러-노다임(fowler-nordheim) 효과가 응용될 수 있다. 게이트 절연막이 파괴될 경우, 게이트 전극과 벌크가 전기적으로 단락(short)되어, 프로그래머블 트랜지스터는 저항성 소자로 동작할 수 있다. 프로그램된 트랜지스터는 전기 회로를 단락(short)시키거나 오픈(open)시킬 수 있다. 예를 들어, 프로그램된 트랜지스터는 전기적 퓨즈로 이용될 수 있다.
본 명세서에 예시되는 트랜지스터들의 소스 전극들과 드레인 전극들은 서로 호환되는 용어들인 것으로 이해될 수 있다.
본 명세서에서, 턴-온 전압(Von)은 동작 전압 또는 로직 "H" 전압이고, 턴-오프 전압은 접지 전압 또는 로직 "L" 전압인 것으로 이해될 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 의한 프로그래머블 회로를 도시한 회로도이다. 프로그래밍을 하지 않은 임의의(arbitrary) 상태를 의미할 수 있다.
도 1을 참조하면, 프로그래머블 회로(10)는, 제1 전압 노드(Vn1)와 제2 전압 노드(Vn2) 사이에 병렬로 연결된 제1 경로(P1) 및 제2 경로(p2)를 포함할 수 있다. 제1 전압 노드(Vn1)는 전원 노드(power node), 공급 전압 노드(supplying voltage node), 동작 전압 노드(operating voltage node) 또는 로직 "H(high)" 노드를 포함할 수 있다. 제2 전압 노드(Vn2)는 다양한 기준 전압 노드(reference voltage node), 접지 노드(ground node = 0 volt) 또는 로직 "L(low)" 노드를 포함할 수 있다. 전원 노드, 공급 전압 노드, 동작 전압 노드 또는 로직 "H(high)" 노드라는 이름들은 프로그래머블 회로(10)가 동작하는 상태에 따라 다양한 전압들이 인가될 수 있다는 것을 의미한다. 마찬가지로, 기준 전압 노드, 접지 노드 또는 로직 "L(low)" 노드라는 이름도 프로그래머블 회로(10)가 동작하는 상태에 따라 다양한 전압 레벨들이 인가될 수 있다는 것을 의미한다.
제1 경로(P1)는 직렬로 연결된 제1 전압 노드(Vn1), 제1 노드(n1), 제2 노드(n2) 및 제2 전압 노드(Vn2)를 포함할 수 있다. 제2 경로(P2)는 제1 전압 노드(Vn1), 제3 노드(n3), 제4 노드(n4), 및 제2 전압 노드(Vn2)를 포함할 수 있다.
제1 전압 노드(Vn1)와 제1 노드(n1) 사이에 제1 프로그래머블 구성 요소(Tp1, programmable element)가 배치될 수 있다. 제1 프로그래머블 구성 요소(Tp1)는 전계 효과 트랜지스터를 포함할 수 있다. 이하에서, 제1 프로그래머블 구성 요소(Tp1)가 N형 전계 효과 트랜지스터, 즉 NMOS인 것으로 가정하여 설명된다. 즉, 제1 프로그래머블 구성 요소(Tp1)는 제1 프로그래머블 트랜지스터(Tp1)로 표현되고 NMOS로 도시될 것이다.
제1 전압 노드(Vn1)와 제1 프로그래머블 트랜지스터(Tp1)의 게이트 전극이 전기적으로 연결될 수 있다. 제1 노드(n1)와 제1 프로그래머블 트랜지스터(Tp1)의 벌크가 전기적으로 연결될 수 있다. 제1 프로그래머블 트랜지스터(Tp1)의 소스 전극 및 드레인 전극은 제1 프로그래머블 트랜지스터(Tp1)의 벌크와 전기적으로 연결될 수 있다.
제1 노드(n1)와 제2 노드(n2) 사이에 제1 풀-업 트랜지스터(Tu1)가 배치될 수 있다. 제1 풀-업 트랜지스터(Tu1)는 PMOS를 포함할 수 있다. 제1 노드(n1)와 제1 풀-업 트랜지스터(Tu1)의 소스 전극이 전기적으로 연결될 수 있다. 제1 풀-업 트랜지스터(Tu1)의 드레인 전극과 제2 노드(n2)가 전기적으로 연결될 수 있다.
제2 노드(n2)와 제2 전압 노드(Vn2) 사이에 제1 풀-다운 트랜지스터(Td1)가 배치될 수 있다. 제1 풀-다운 트랜지스터(Td1)는 NMOS를 포함할 수 있다. 제2 노드(n2)와 제1 풀-다운 트랜지스터(Td1)의 드레인 전극이 전기적으로 연결될 수 있다. 제1 풀-다운 트랜지스터(Td1)의 소드 전극과 제2 전압 노드(Vn2)가 전기적으로 연결될 수 있다.
제1 풀-업 트랜지스터(Tu1)의 게이트 전극과 제1 풀-다운 트랜지스터(Td1)의 게이트 전극이 전기적으로 연결될 수 있다. 제1 풀-업 트랜지스터(Tu1)의 게이트 전극과 제1 풀-다운 트랜지스터(Td1)의 게이트 전극은 모두(both) 제4 노드(n4)와 전기적으로 연결될 수 있다.
제1 전압 노드(Vn1)와 제3 노드(n3) 사이에 제2 프로그래머블 구성 요소(Tp2)가 배치될 수 있다. 제2 프로그래머블 구성 요소(Tp2)는 전계 효과 트랜지스터를 포함할 수 있다. 이하에서, 제2 프로그래머블 구성 요소(Tp2)가 전계 효과 트랜지스터, 특히 NMOS인 것으로 가정하여 설명된다. 즉, 제2 프로그래머블 구성 요소(Tp2)는 제2 프로그래머블 트랜지스터(Tp2)로 표현될 것이다. 제1 전압 노드(Vn1)와 제2 프로그래머블 트랜지스터(Tp2)의 게이트 전극이 전기적으로 연결될 수 있다. 제3 노드(n3)와 제2 프로그래머블 트랜지스터(Tp2)의 벌크가 전기적으로 연결될 수 있다. 제2 프로그래머블 트랜지스터(Tp2)의 소스 전극 및 드레인 전극은 제2 프로그래머블 트랜지스터(Tp2)의 벌크와 전기적으로 연결될 수 있다.
제3 노드(n3)와 제4 노드(n4) 사이에 제2 풀-업 트랜지스터(Tu2)가 배치될 수 있다. 제2 풀-업 트랜지스터(Tu2)는 PMOS를 포함할 수 있다. 제3 노드(n3)와 제2 풀-업 트랜지스터(Tu2)의 소스 전극이 전기적으로 연결될 수 있다. 제2 풀-업 트랜지스터(Tu2)의 드레인 전극과 제4 노드(n4)가 전기적으로 연결될 수 있다.
제4 노드(n4)와 제2 전압 노드(Vn2) 사이에 제2 풀-다운 트랜지스터(Td2)가 배치될 수 있다. 제2 풀-다운 트랜지스터(Td2)는 NMOS를 포함할 수 있다. 제4 노드(n4)와 제2 풀-다운 트랜지스터(Td2)의 드레인 전극이 전기적으로 연결될 수 있다. 제2 풀-다운 트랜지스터(Td2)의 소스 전극과 제2 전압 노드(Vn2)가 전기적으로 연결될 수 있다.
제2 풀-업 트랜지스터(Tu2)의 게이트 전극과 제2 풀-다운 트랜지스터(Td2)의 게이트 전극이 전기적으로 연결될 수 있다. 제2 풀-업 트랜지스터(Tu2)의 게이트 전극과 제2 풀-다운 트랜지스터(Td2)의 게이트 전극은 모두 제3 노드와 전기적으로 연결될 수 있다.
본 발명의 기술적 사상에서, 프로그래머블 회로(10)는 차동 증폭 회로를 포함할 수 있다. 구체적으로, 제1 전압 노드(Vn1), 제1 노드(N1), 제1 풀-업 트랜지스터(Tu1), 제2 노드(n2), 제1 풀-다운 트랜지스터(Td1), 및 제2 전압 노드(Vn2)가 전기적으로 연결된 제1 경로(P1)와, 제1 전압 노드(Vn1), 제3 노드(n3), 제2 풀-업 트랜지스터(Tu2), 제4 노드(n4), 제2 풀-다운 트랜지스터(Td2), 및 제2 전압 노드(Vn2)가 전기적으로 연결된 제2 경로(P2)와, 전기적으로 연결된 제1 풀-업 트랜지스터(Tu1)의 게이트 전극, 제1 풀-다운 트랜지스터(Td1)의 게이트 전극, 및 제4 노드(n4)와, 및 전기적으로 연결된 제2 풀-업 트랜지스터(Tu2)의 게이트 전극, 제2 풀-다운 트랜지스터(Td2)의 게이트 전극, 및 제2 노드(n1)는 차동 증폭 회로를 형성할 수 있다. 다른 표현으로, 프로그래머블 회로(10)는 차동 증폭회로를 포함할 수 있고, 차동 증폭 회로는 제1 공통 전압 노드(Vn1) 및 제2 공통 전압 노드(Vn2)를 포함할 수 있다. 차동 증폭 회로는 제1 공통 전압 노드(Vn1) 및 제2 공통 전압 노드(Vn2)의 사이에 병렬로 연결된 제1 풀-업 트랜지스터(Tu1) 및 제2 풀-업 트랜지스터(Tu2)를 포함할 수 있다. 따라서, 프로그래머블 회로(10)는 차동 증폭 회로의 제1 공통 전압 노드(Vn1)와 제1 풀-업 트랜지스터(Tu1)의 사이에 전기적으로 연결된 제1 프로그래머블 구성 요소(Tp1) 및 제1 공통 전압 노드(Vn1)와 제2 풀-업 트랜지스터(Tu2)의 사이에 전기적으로 연결된 제2 프로그래머블 구성 요소(Tp2)를 포함할 수 있다.
또는, 차동 증폭 회로의 제1 전압 노드(Vn1)와 제1 풀-업 트랜지스터(Tu1)의 사이를 제1 풀-업 노드(nu1)라 하고, 제1 전압 노드(Vn1)와 제2 풀-업 트랜지스터(Tu2)의 사이를 제2 풀-업 노드(nu2)라 하면, 프로그래머블 회로(10)는 차동 증폭 회로를 포함하고, 차동 증폭 회로의 제1 풀-업 노드(nu1)에 배치되고 전기적으로 연결된 제1 프로그래머블 구성 요소(Tp1) 및 차동 증폭 회로의 제2 풀-업 노드(nu2)에 전기적으로 연결된 제2 프로그래머블 구성 요소(Tp2)를 포함할 수 있다.
프로그래머블 회로(10)는 제1 입력 트랜지스터(Ti1) 및 제2 입력 트랜지스터(Ti2)를 포함할 수 있다. 제1 입력 트랜지스터(Ti1)의 드레인 전극과 제3 노드(n3)가 전기적으로 연결될 수 있다. 제2 입력 트랜지스터(Ti2)의 드레인 전극과 제1 노드(n1)가 전기적으로 연결될 수 있다. 제1 입력 트랜지스터(Ti1) 및 제2 입력 트랜지스터(Ti2)의 게이트 전극들에는 다양한 전압들이 인가될 수 있고, 서로 다른 전압들이 인가될 수도 있다. 또한, 제1 입력 트랜지스터(Ti1) 및 제2 입력 트랜지스터(Ti2)의 소스 전극들에도 다양한 전압들이 인가될 수 있으며, 서로 다른 전압들이 인가될 수도 있다.
프로그래머블 회로(10)는 출력 트랜지스터(To)를 포함할 수 있다. 출력 트랜지스터(To)의 소스 전극은 제4 노드(n4)와 전기적으로 연결될 수 있다. 출력 트랜지스터(To)의 드레인 전극에는 출력 노드(Vout) 및/또는 상보 출력 노드(Vout_B)가 병렬로 연결될 수 있다. 상보 출력 노드(Vout_B)는 인버터(INV)를 포함할 수 있다. 출력 트랜지스터(To)가 없다면, 프로그래머블 회로(10)를 프로그래밍하는 과정 또는 프로그래머블 회로(10)의 동작이 필요하지 않은 경우, 불필요한 출력 신호가 다른 회로에 전달되어 오동작을 일으킬 수 있다. 따라서, 출력 트랜지스터(To)는 프로그래머블 회로(10)의 출력 값이 다른 회로에 전달되는 것을 막아줄 수 있다. 응용 실시예에서, 프로그래머블 회로(10)의 초기 출력 값이 일정하게 설정된 경우, 또는 프로그램머블 회로(10)의 출력 값이 다른 회로들에 별다른 영향을 주지 않는 경우에는 출력 트랜지스터(To)가 생략될 수도 있다.
응용 실시예에서, 출력 트랜지스터(To)는 PMOS를 포함할 수 있다. 출력 트랜지스터가 PMOS인 경우, 별도의 신호를 주지 않아도 프로그래머블 회로(10)의 출력 값이 외부로 전달되므로, 회로 동작 시 소모되는 전력이 없거나 낮아질 수 있다.
본 발명의 기술적 사상에서, 프로그래머블 트랜지스터들(Tp1, Tp2)은 매우 얇은(ultra thin) 게이트 절연막을 포함할 수 있다. 예를 들어, 게이트 절연막의 두께가 수십 Å 정도로 형성될 수 있다. 본 발명의 실시예들은는 게이트 절연막의 두께를 약 30 내지 40Å 정도로 형성하고, 프로그래밍 전압을 약 7volt 이상으로 설정하고, 동작 전압 및 턴-온 전압을 약 3volt로 설정하고 접지 전압을 0volt로 설정하여 실험되었다. 본 발명의 기술적 사상에서, 게이트 절연막의 두께, 프로그래밍 전압, 및 동작 전압 등은 서로 밀접한 관계를 가지고 있으므로, 구체적인 수치를 제시하는 것은 무의미하다. 따라서, 본 명세서에 제시된 디자인 및 실험 조건들은 본 발명의 기술적 사상이 충분히 실시 가능한 기술적 사상이라는 것을 설명하기 위하여 예시적으로 설정된 실험 조건들일 뿐이다.
도 2는 도 1에 도시된 프로그래머블 회로를 프로그래밍하는 방법을 도시한 회로도이다.
도 2를 참조하면, 제1 전압 노드(Vn1)에 프로그램 전압(Vpp)이 인가되고, 제2 전압 노드(Vn2)에 기준 전압(Vss)이 인가되고, 제1 입력 트랜지스터(Ti1) 및 제2 입력 트랜지스터(Ti2)의 게이트 전극들에 턴-온 전압(Von)이 인가되고, 제1 입력 트랜지스터(Ti1)의 소스 전극에 항복 전압(VB)이 인가되고, 제2 입력 트랜지스터(Ti2)의 소스 전극에 억제 전압(VI, inhibiting voltage)이 인가되고, 및 출력 트랜지스터(To)의 게이트 전극에 턴-오프 전압(Voff)이 인가될 수 있다. 제1 입력 트랜지스터(Ti1) 및 제2 입력 트랜지스터(Ti2)는 턴-온 될 수 있고, 출력 트랜지스터(To)는 턴-오프 될 수 있다. 본 실시예에서, 기준 전압(Vss)이 접지 전압(Vg=0)인 것으로 가정하여 설명된다.
제1 노드(n1)에는 억제 전압(VI)으로부터 제2 입력 트랜지스터(Ti2)의 제2 문턱 전압(Vth2)만큼 낮아진 전압(VI-Vth2)이 인가되고, 제3 노드(n3)에는 항복 전압(VB)으로부터 제1 입력 트랜지스터(Ti1)의 제1 문턱 전압(Vth1)만큼 낮아진 전압(VB-Vth1)이 인가될 것이다. 그러나, 항복 전압(VB)이 제1 문턱 전압(Vth1)보다 낮은 경우, 예를 들어, 접지 전압(Vg)인 인가될 경우, 제3 노드(n3)는 접지 전압(Vg) 또는 제1 문턱 전압(Vth1)이 인가될 것이다. 이 경우, 제1 문턱 전압(Vth1)은 무시될 수 있을 정도의 작은 전압이며, 또한 무시될 수 있을 정도로 작게 형성될 수 있다. 이것은 제1 입력 트랜지스터(Ti1)의 제조 공정에서 제1 문턱 전압(Vth1)을 조절하기 위하여 불순울 이온을 주입하는 공정에 의하여 조절될 수 있다. 마찬가지로, 제2 입력 트랜지스터(Ti2)의 제1 문턱 전압(Vth2)도 무시될 수 있을 정도로 작게 형성될 수 있다. 무시될 수 있을 정도의 작은 전압이라는 의미는, 실리콘의 밴드 갭인 0.67volt 미만이라는 의미로 이해될 수 있다. 만약, 실리콘이 아닌 게르마늄 트랜지스터인 경우, 무시될 수 있을 정도의 작은 전압이라는 의미는 게르마늄의 밴드 갭인 0.3volt 미만이라는 의미로 이해될 수 있다.
제1 및 제2 입력 트랜지스터들(Ti1, Ti2) 및 제1 및 제2 풀-업 트랜지스터들(Tu1, Tu2)이 모두 동일한 문턱 전압(Vth)을 갖는다고 가정하면, 제2 노드(n2)에는 제1 노드(n1)의 전압이 제1 풀-업 트랜지스터(Tu1)의 문턱 전압(Vth)만큼 더 낮아진 VI-2Vth 만큼의 전압이 인가될 수 있다. 제4 노드(n4)는 제3 노드(n3)의 전압이 제2 풀-업 트랜지스터(Tu2)의 문턱 전압(Vth)을 넘어서지 못하므로, 0 또는 0에 가까운 전압이 인가될 수 있다. 이후의 설명에서는 트랜지스터들의 전압 강하 효과가 없거나 무시될 수 있는 것으로 가정하여 설명된다. 따라서, 별도의 설명이 없더라도, 트랜지스터들의 소스 전극들과 드레인 전극들 간의 전위차는 ±Vth가 존재하는 것으로 이해될 수 있다. 따라서, 본 발명의 기술적 사상을 이해하기 쉽도록 하기 위하여, 제1 노드(N1)에는 억제 전압(VI)이 인가되고, 제3 노드(n3)에 항복 전압(VB)이 인가되는 것으로 가정, 설명된다. 보다 쉽게 설명하기 위하여, 전압이 인가되거나 전류가 흐르는 상태는 로직 "H" 상태라는 용어로 설명되고, 전압이 인가되지 않거나 전류가 흐르지 않는 상태는 로직 "L" 상태라는 용어로 설명될 것이다.
다시 도 2를 참조하면, 제1 프로그래머블 트랜지스터(Tp1)의 게이트 전극과 벌크에는 프로그램 전압(Vpp)과 억제 전압(VI)이 각각 인가될 수 있다. 이때, 프로그램 전압(Vpp)과 억제 전압(VI)의 차이는 제1 프로그래머블 트랜지스터(Tp1)의 게이트 절연막을 파괴할 수 없을 정도의 차이를 유지할 수 있다. 예를 들어, 억제 전압(VI)은 프로그램 전압의(Vpp)의 절반(half) 정도일 수 있다.
제2 프로그래머블 트랜지스터(Tp2)의 게이트 전극과 벌크에는 프로그램 전압(Vpp)과 항복 전압(VB)이 각각 인가될 수 있다. 프로그램 전압(Vpp)과 항복 전압(VB)의 차이는 제2 프로그래머블 트랜지스터(Tp2)의 게이트 절연막을 항복시킬 수 있고, 파괴할 수 있다. 예를 들어, 항복 전압(VB)으로 접지 전압(Vg)이 인가될 경우, 프로그램 전압(Vpp)는 게이트 절연막을 항복시킬 수 있는 최저 전압보다 높을 수 있다. 따라서, 제1 프로그래머블 트랜지스터(Tp1)의 게이트 절연막이 항복 또는 파괴되어 제1 프로그래머블 트랜지스터(Tp1)가 저항성 구성 요소로 변화될 수 있다. 제2 프로그래머블 트랜지스터(Tp2)는 아무 변화가 없을 것이다.
출력 트랜지스터(To)가 턴-오프되므로, 출력 노드(Vout) 및 상보 출력 노드(Vout_B)는 임의의 값을 가질 수 있다.
도 3은 도 1에 도시된 프로그래머블 회로)가 도 2에 도시된 방법으로 프로그래밍된 후, 회로적인 동작을 설명하기 위한 회로도이다.
도 3을 참조하면, 프로그래밍된 프로그래머블 회로(10a)에서, 제1 프로그래머블 트랜지스터(Tp1)는 회로적으로 커패시터(C) 또는 오픈 상태로 동작할 수 있고, 제2 프로그래머블 트랜지스터(Tp2)는 회로적으로 저항성 구성 요소(R) 또는 단락(short) 상태로 동작할 수 있다.
보다 상세하게, 제1 전압 노드(Vn1)에 동작 전압(Vdd)이 인가되고, 제2 전압 노드(Vn2)에 접지 전압(Vss)이 인가되고, 제1 입력 트랜지스터(Ti1)의 게이트 전극 및 제2 입력 트랜지스터(Ti2)의 게이트 전극에 모두 턴-오프 전압(Voff)이 인가되고, 출력 트랜지스터(To)의 게이트 전극에 턴-온 전압(Von)이 인가될 수 있다. 동작 전압(Vdd)이란, 본 프로그래머블 회로(10)의 구성 요소들이 전기적으로 심한 스트레스를 받지 않고 정상적으로 동작할 수 있는 상대적으로 높은 전압을 의미할 수 있다. 턴-온 전압(Von)은 특정한 전압이 아니라, 해당 트랜지스터가 턴-온 될 수 있는 전압을 의미할 수 있다. 턴-오프 전압(Voff)도 특정한 전압이 아니라 해당 트랜지스터가 턴-오프될 수 있는 전압을 의미할 수 있다. 즉, 턴-온 전압(Von) 및 턴-오프 전압(Voff)은 각 트랜지스터들 마다 다를 수 있다. 그러므로, 본 명세서에 기재된 턴-온 전압(Von) 및 턴-오프 전압(Voff)은 기능적인 이름이며, 특정한 전압을 의미하지는 않는 것으로 이해될 수 있다.
제1 전압 노드(Vn1)에 동작 전압(Vdd)이 인가되면, 제1 노드(n1)는 로직 "L"상태로 천이될 수 있고, 제3 노드(n3)는 로직 "H" 상태로 천이될 수 있다. 이에 따라, 제2 노드(n2)가 상대적으로 로직 "L" 상태로 천이될 수 있고, 제4 노드(n4)가 상대적으로 로직 "H" 상태로 천이될 수 있다. 제2 노드(n2)의 상대적인 로직 "L" 상태는 제2 풀-업 트랜지스터(Tu2)를 턴-온시키고 제2 풀-다운 트랜지스터(Td2)를 턴-오프 시킬 수 있다. 제4 노드(n4)의 상대적인 로직 "H" 상태는 제1 풀-업 트랜지스터(Tu1)를 턴-오프 시키고, 제1 풀-다운 트랜지스터(Td1)를 턴-온 시킬 수 있다. 이와 같은 차동 증폭 동작(differential amplifying operation)에 의해, 제3 노드(n3)는 확실한 로직 "L" 상태로 천이될 수 있고, 제4 노드(n4)는 확실한 로직 "H" 상태로 천이될 수 있다.
제4 노드(n4)가 확실한 로직 "H"로 천이된 후, 출력 트랜지스터(To)가 턴-온 되면, 전류가 출력 노드(Vout)에 로직 "H"가 출력될 수 있고, 상보 출력 노드(Vout_B)에 로직 "L"이 출력될 수 있다. 상보 출력 노드(Vout_B)에 인버터(INV)가 배치되어, 문턱 전압 강하 효과가 보상될 수 있다. 프로그래밍된 본 프로그래머블 회로(10a)는 항상 일정한 출력 값들(H/L)을 가질 수 있다.
도 4는 도 1에 도시된 프로그래머블 회로를 다르게 프로그래밍하는 방법을 도시한 회로도이다.
도 4를 참조하면, 도 2와 비교하여, 제1 전압 노드(Vn1)에 프로그램 전압(Vpp)이 인가되고, 제2 전압 노드(Vn2)에 기준 전압(Vss)이 인가되고, 제1 입력 트랜지스터(Ti1) 및 제2 입력 트랜지스터(Ti2)의 게이트 전극들에 턴-온 전압(Von)이 인가되고, 제1 입력 트랜지스터(Ti1)의 소스 전극에 억제 전압(VI)이 인가되고, 제2 입력 트랜지스터(Ti2)의 소스 전극에 항복 전압(VB)이 인가되고, 및 출력 트랜지스터(To)의 게이트 전극에 턴-오프 전압(Voff)이 인가될 수 있다. 제1 입력 트랜지스터(Ti1) 및 제2 입력 트랜지스터(Ti2)는 턴-온 될 수 있고, 출력 트랜지스터(To)는 턴-오프 될 수 있다. 본 실시예에서도, 기준 전압(Vss)이 접지 전압(Vg=0)인 것으로 가정하여 설명된다. 제1 노드(n1)에는 항복 전압(VB)이 인가될 수 있고, 제3 노드(n3)에는 억제 전압(VI)이 인가될 수 있다. 제1 프로그래머블 트랜지스터(Tp1)의 게이트 전극과 벌크에는 프로그램 전압(Vpp)과 항복 전압(VB)이 각각 인가될 수 있다. 제2 프로그래머블 트랜지스터(Tp2)의 게이트 전극과 벌크에는 프로그램 전압(Vpp)과 억제 전압(VI)이 각각 인가될 수 있다. 따라서, 제2 프로그래머블 트랜지스터(Tp2)의 게이트 절연막이 항복 또는 파괴되어 제2 프로그래머블 트랜지스터(Tp2)가 저항성 구성 요소로 변화될 수 있다. 제1 프로그래머블 트랜지스터(Tp1)는 아무 변화가 없을 것이다. 또한, 출력 트랜지스터(To)가 턴-오프되므로, 출력 노드(Vout) 및 상보 출력 노드(Vout_B)는 임의의 값을 가질 수 있다. 기타, 특별히 설명되지 않은 내용은 도 2를 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 5는 도 1에 도시된 프로그래머블 회로가 도 4에 도시된 방법으로 프로그래밍된 후, 회로적인 동작을 설명하기 위한 회로도이다.
도 5를 참조하면, 프로그래밍된 프로그래머블 회로(10b)에서, 제1 프로그래머블 트랜지스터(Tp1)는 회로적으로 저항성 구성 요소(R) 또는 단락(short) 상태로 동작할 수 있고, 제2 프로그래머블 트랜지스터(Tp2)는 회로적으로 커패시터(C) 또는 오픈 상태로 동작할 수 있다. 보다 상세하게, 제1 전압 노드(Vn1)에 동작 전압(Vdd)이 인가되고, 제2 전압 노드(Vn2)에 접지 전압(Vss)이 인가되고, 제1 입력 트랜지스터(Ti1)의 게이트 전극 및 제2 입력 트랜지스터(Ti2)의 게이트 전극에 모두 턴-오프 전압(Voff)이 인가되고, 출력 트랜지스터(To)의 게이트 전극에 턴-온 전압(Von)이 인가될 수 있다.
제1 전압 노드(Vn1)에 동작 전압(Vdd)이 인가되면, 제1 노드(n1)는 로직 "H" 상태로 천이될 수 있고, 제3 노드(n3)는 로직 "L" 상태로 천이될 수 있다. 이에 따라, 제2 노드(n2)가 상대적으로 로직 "H" 상태로 천이될 수 있고, 제4 노드(n4)가 상대적으로 로직 "L" 상태로 천이될 수 있다. 제2 노드(n2)의 상대적인 로직 "H" 상태는 제2 풀-업 트랜지스터(Tu2)를 턴-오프 시키고 제2 풀-다운 트랜지스터(Td2)를 턴-온 시킬 수 있다. 제4 노드(n4)의 상대적인 로직 "L" 상태는 제1 풀-업 트랜지스터(Tu1)를 턴-온 시키고, 제1 풀-다운 트랜지스터(Td1)를 턴-오프 시킬 수 있다. 이와 같은 차동 증폭 동작(differential amplifying operation)에 의해, 제3 노드(n3)는 확실한 로직 "H" 상태로 천이될 수 있고, 제4 노드(n4)는 확실한 로직 "L" 상태로 천이될 수 있다.
제4 노드(n4)가 확실한 로직 "L"로 천이된 후, 출력 트랜지스터(To)가 턴-온 되면, 전류가 출력 노드(Vout)에 로직 "L"가 출력될 수 있고, 상보 출력 노드(Vout_B)에 로직 "H"이 출력될 수 있다. 프로그래밍된 본 프로그래머블 회로(10b)도 항상 일정한 출력 값들(L/H)을 가질 수 있다.
기타, 특별히 설명되지 않은 내용은 도 3을 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 6a 내지 6g는 본 발명의 다른 실시예에 의한 프로그래머블 회로들을 도시한 회로도들이다. 프로그래밍을 하지 않은 프로그래머블 회로들의 초기 값들을 미리 설정할 수 있다.
도 6a를 참조하면, 본 발명의 다른 실시예에 의한 프로그래머블 회로(20a)는, 도 1에 도시된 프로그래머블 회로(10)와 비교하여, 초기값을 설정하기 위한 제1 설정(setting) 트랜지스터(Ts1) 및 제2 설정 트랜지스터(Ts2)를 포함할 수 있다. 제1 설정 트랜지스터(Ts1)의 드레인 전극은 제2 노드(n2)와 전기적으로 연결될 수 있고, 제1 설정 트랜지스터(Ts1)의 소스 전극은 제2 전압 노드(Vn2)와 전기적으로 연결될 수 있다. 제2 설정 트랜지스터(Ts2)의 드레인 전극은 제4 노드(n4)와 전기적으로 연결될 수 있고, 제2 설정 트랜지스터(Ts2)의 소스 전극은 제2 전압 노드(Vn2)와 전기적으로 연결될 수 있다. 제1 설정 트랜지스터(Ts1)의 게이트 전극과 제2 설정 트랜지스터(Ts2)의 게이트 전극들은 서로 전기적으로 연결될 수 있다. 즉, 제1 설정 트랜지스터(Ts1)와 제2 설정 트랜지스터(Ts2)는 동시에 턴-온 / 턴-오프 될 수 있다. 제2 전압 노드(Vn2)에는 접지 전압이 인가될 수 있다.
초기 동작 시, 제1 설정 트랜지스터(Ts1)의 게이트 전극 및 제2 설정 트랜지스터(Ts2)의 게이트 전극에 설정 전압(Vini)이 인가될 수 있다. 설정 전압(Vini)에 의해 제1 설정 트랜지스터(Ts1) 및 제2 설정 트랜지스터(Ts2)가 턴-온되는 경우, 다른 트랜지스터들의 동작과 상관없이, 제2 노드(n2) 및 제4 노드(n4)는 로직 "L" 상태로 천이될 수 있다. 따라서, 출력 트랜지스터(To)가 턴-온 될 경우, 출력 노드(Vout)는 무조건 로직 "L" 이고, 상보 출력 노드(Vout_B)는 무조건 로직 "H" 이다. 프로그래밍되지 않은 프로그래머블 회로(20a)의 초기 출력 값을 로직 "H" 또는 로직 "L" 중 어느 하나로 고정하고자 하는 경우, 본 기술적 사상이 응용될 수 있다. 본 실시예에서, 프로그래머블 회로(20a)의 초기 출력 값은 로직 "L" 이고, 상보 초기 출력 값은 로직 "H"이다.
설정 전압(Vini)은 모드 레지스터 셋(MRS, mode register set)에 의해 인가될 수 있다. 프로그래밍 과정은 도 2 및 도 4를 참조하여 이해될 수 있다. 프로그래밍 과정 중 및 프로그래밍된 후, 제1 설정 트랜지스터(Ts1) 및 제2 설정 트랜지스터(Ts2)는 항상 턴-오프 상태를 유지할 수 있다.
도 6b를 참조하면, 본 발명의 다른 실시예에 의한 프로그래머블 회로(20b)는 도 1에 도시된 프로그래머블 회로(10)와 비교하여, 초기값을 설정하기 위한 설정 트랜지스터(Ts)를 포함할 수 있다. 설정 트랜지스터(Ts)의 소스 전극은 제2 노드(n2)와 전기적으로 연결될 수 있고, 설정 트랜지스터(Ts)의 드레인 전극은 제2 전압 노드(Vn2)와 전기적으로 연결될 수 있다. 제2 전압 노드(Vn2)에는 접지 전압이 인가될 수 있다. 초기 동작 시, 설정 트랜지스터(Ts)의 게이트 전극에 설정 전압(Vini)이 인가될 수 있다. 설정 전압(Vini)에 의해 설정 트랜지스터(Ts)가 턴-온되는 경우, 다른 트랜지스터들의 동작과 상관없이, 제2 노드(n2)가 로직 "L" 상태로 천이될 수 있다. 제2 노드(n2)가 로직 "L" 상태로 천이됨으로써, 제4 노드(n4)가 로직 "H" 상태로 천이될 수 있다. 따라서, 출력 트랜지스터(To)가 턴-온 될 경우, 출력 노드(Vout)는 무조건 로직 "H" 이고, 상보 출력 노드(Vout_B)는 무조건 로직 "L" 이다. 프로그래밍되지 않은 프로그래머블 회로(20b)의 초기 출력 값을 로직 "H" 또는 로직 "L" 중 어느 하나로 고정하되, 특히, 초기 출력 값은 로직 "H"이고, 상보 초기 출력 값은 로직 "L"이다.
도 6c를 참조하면, 본 발명의 다른 실시예에 의한 프로그래머블 회로(20c)는 도 1에 도시된 프로그래머블 회로(10)와 비교하여, 초기값을 설정하기 위한 설정 트랜지스터(Ts)를 포함할 수 있다. 설정 트랜지스터(Ts)의 소스 전극은 제4 노드(n4)와 전기적으로 연결될 수 있고, 설정 트랜지스터(Ts)의 드레인 전극은 제2 전압 노드(Vn2)와 전기적으로 연결될 수 있다. 제2 전압 노드(Vn2)에는 접지 전압이 인가될 수 있다. 초기 동작 시, 설정 트랜지스터(Ts)의 게이트 전극에 설정 전압(Vini)이 인가될 수 있다. 설정 전압(Vini)에 의해 설정 트랜지스터(Ts)가 턴-온되는 경우, 다른 트랜지스터들의 동작과 상관없이, 제4 노드(n2)가 로직 "L" 상태로 천이될 수 있다. 따라서, 출력 트랜지스터(To)가 턴-온 될 경우, 출력 노드(Vout)는 무조건 로직 "L" 이고, 상보 출력 노드(Vout_B)는 무조건 로직 "H" 이다. 프로그래밍되지 않은 프로그래머블 회로(20c)의 초기 출력 값을 로직 "H" 또는 로직 "L" 중 어느 하나로 고정하되, 특히, 초기 출력 값은 로직 "L"이고, 상보 초기 출력 값은 로직 "H"이다.
도 6d를 참조하면, 본 발명의 다른 실시예에 의한 프로그래머블 회로(20d)는 도 1에 도시된 프로그래머블 회로(10)와 비교하여, 초기값을 설정하기 위한 설정 트랜지스터(Ts)를 포함할 수 있다. 설정 트랜지스터(Ts)의 드레인 전극이 제1 노드(n1)와 전기적으로 연결될 수 있다. 초기 동작 시, 설정 트랜지스터(Ts)의 게이트 전극에 턴-온 전압(Von)이 인가될 수 있고, 설정 트랜지스터(Ts)의 소스 전극에 설정 전압(Vini)이 인가될 수 있다. 설정 전압(Vini)은 로직 "H" 일 수 있다. 설정 트랜지스터(Ts)에 의해, 제1 노드(n1)가 로직 "H"로 천이될 수 있다. 제1 노드(n1)가 로직 "H"로 천이되면, 제2 노드(n2)가 로직 "H"로 천이되고, 제4 노드(n4)가 로직 "L"로 천이될 수 있다. 따라서, 출력 트랜지스터(To)가 턴-온 될 경우, 출력 노드(Vout)는 무조건 로직 "L" 이고, 상보 출력 노드(Vout_B)는 무조건 로직 "H" 이다. 프로그래밍되지 않은 프로그래머블 회로(20d)의 초기 출력 값을 로직 "H" 또는 로직 "L" 중 어느 하나로 고정하되, 특히, 초기 출력 값은 로직 "L"이고, 상보 초기 출력 값은 로직 "H"이다.
도 6e를 참조하면, 본 발명의 다른 실시예에 의한 프로그래머블 회로(20e)는 도 1에 도시된 프로그래머블 회로(10)와 비교하여, 초기값을 설정하기 위한 설정 트랜지스터(Ts)를 포함할 수 있다. 설정 트랜지스터(Ts)의 드레인 전극이 제2 노드(n2)와 전기적으로 연결될 수 있다. 초기 동작 시, 설정 트랜지스터(Ts)의 게이트 전극에 턴-온 전압(Von)이 인가될 수 있고, 설정 트랜지스터(Ts)의 소스 전극에 설정 전압(Vini)이 인가될 수 있다. 설정 전압(Vini)은 로직 "H" 일 수 있다. 설정 트랜지스터(Ts)에 의해, 제1 노드(n2)가 로직 "H"로 천이될 수 있다. 제1 노드(n2)가 로직 "H"로 천이되면, 제4 노드(n4)가 로직 "H"로 천이되고, 제3 노드(n3)가 로직 "L"로 천이될 수 있다. 따라서, 출력 트랜지스터(To)가 턴-온 될 경우, 출력 노드(Vout)는 무조건 로직 "H" 이고, 상보 출력 노드(Vout_B)는 무조건 로직 "L" 이다. 프로그래밍되지 않은 프로그래머블 회로(20e)의 초기 출력 값을 로직 "H" 또는 로직 "L" 중 어느 하나로 고정하되, 특히, 초기 출력 값은 로직 "L"이고, 상보 초기 출력 값은 로직 "H"이다.
도 6f를 참조하면, 본 발명의 다른 실시예에 의한 프로그래머블 회로(20f)는 도 1에 도시된 프로그래머블 회로(10)와 비교하여, 초기값을 설정하기 위한 설정 트랜지스터(Ts)를 포함할 수 있다. 설정 트랜지스터(Ts)의 드레인 전극이 제1 노드(n1)와 전기적으로 연결될 수 있다. 설정 트랜지스터(Ts)의 게이트 전극과 소스 전극이 전기적으로 연결될 수 있다. 즉, 설정 트랜지스터(Ts)는 다이오드처럼 동작할 수 있다. 초기 동작 시, 설정 트랜지스터(Ts)의 소스 전극 및 게이트 전극에 설정 전압(Vini)이 인가될 수 있다. 설정 전압(Vini)은 로직 "H" 일 수 있다. 설정 트랜지스터(Ts)에 의해, 제1 노드(n1)가 로직 "H"로 천이될 수 있다. 제1 노드(n1)가 로직 "H"로 천이되면, 제2 노드(n2)가 로직 "H"로 천이되고, 제4 노드(n4)가 로직 "L"로 천이될 수 있다. 따라서, 출력 트랜지스터(To)가 턴-온 될 경우, 출력 노드(Vout)는 무조건 로직 "L" 이고, 상보 출력 노드(Vout_B)는 무조건 로직 "H" 이다. 프로그래밍되지 않은 프로그래머블 회로(20d)의 초기 출력 값을 로직 "H" 또는 로직 "L" 중 어느 하나로 고정하되, 특히, 초기 출력 값은 로직 "L"이고, 상보 초기 출력 값은 로직 "H"이다.
도 6g를 참조하면, 본 발명의 다른 실시예에 의한 프로그래머블 회로(20g)는 도 1에 도시된 프로그래머블 회로(10)와 비교하여, 초기값을 설정하기 위한 설정 트랜지스터(Ts)를 포함할 수 있다. 설정 트랜지스터(Ts)의 드레인 전극이 제3 노드(n3)와 전기적으로 연결될 수 있다. 설정 트랜지스터(Ts)의 게이트 전극과 소스 전극이 전기적으로 연결될 수 있다. 즉, 설정 트랜지스터(Ts)는 다이오드처럼 동작할 수 있다. 초기 동작 시, 설정 트랜지스터(Ts)의 소스 전극 및 게이트 전극에 설정 전압(Vini)이 인가될 수 있다. 설정 전압(Vini)은 로직 "H" 일 수 있다. 설정 트랜지스터(Ts)에 의해, 제3 노드(n3)가 로직 "H"로 천이될 수 있다. 제3 노드(n3)가 로직 "H"로 천이되면, 제4 노드(n4)가 로직 "H"로 천이되고, 제3 노드(n4)가 로직 "L"로 천이될 수 있다. 따라서, 출력 트랜지스터(To)가 턴-온 될 경우, 출력 노드(Vout)는 무조건 로직 "L" 이고, 상보 출력 노드(Vout_B)는 무조건 로직 "H" 이다. 프로그래밍되지 않은 프로그래머블 회로(20d)의 초기 출력 값을 로직 "H" 또는 로직 "L" 중 어느 하나로 고정하되, 특히, 초기 출력 값은 로직 "L"이고, 상보 초기 출력 값은 로직 "H"이다.
도 7a 및 7d는 도 1의 프로그래머블 회로의 초기 값들을 설정하는 다른 방법들을 예시한 회로도들이다.
도 7a를 참조하면, 초기 동작에서, 제1 입력 트랜지스터(Ti1) 및 제2 입력 트랜지스터(Ti2)를 턴-온 시키고, 제1 입력 트랜지스터(Ti1)의 소스 전극에 설정 전압(Vini) 또는 로직 "H" 전압을 인가하고, 제2 입력 트랜지스터(Ti2)의 소스 전극에 접지 전압(Vg) 또는 로직 "L" 전압을 인가할 수 있다. 설정 전압(Vini) 또는 로직 "H" 전압에 의해 제3 노드(n3) 및 제4 노드(n4)가 로직 "H"로 천이되고, 제1 노드(n1) 및 제2 노드(n2)가 로직 "L"로 천이될 수 있다. 출력 트랜지스터(To)가 턴-온될 경우, 초기 출력 값은 로직 "H"이고, 상보 초기 출력 값은 로직 "L"일 수 있다.
도 7b를 참조하면, 초기 동작에서, 제1 입력 트랜지스터(Ti1)를 턴-온 시키고 설정 전압(Vini)을 인가하고, 동시에 제2 입력 트랜지스터(Ti2)를 턴-오프 시킬 수 있다. 따라서, 제3 노드(n3) 및 제4 노드(n4)가가 로직 "H"로 천이되고, 제1 노드(n1) 및 제2 노드(n2)가 로직 "L"로 천이될 수 있다. 출력 트랜지스터(To)가 턴-온될 경우, 초기 출력 값은 로직 "H"이고, 상보 초기 출력 값은 로직 "L"일 수 있다.
도 7c를 참조하면, 초기 동작에서, 제1 입력 트랜지스터(Ti1) 및 제2 입력 트랜지스터(Ti2)를 턴-온 시키고, 제1 입력 트랜지스터(Ti1)의 소스 전극에 접지 전압(Vg) 또는 로직 "L" 전압을 인가하고, 제2 입력 트랜지스터(Ti2)의 소스 전극에 설정 전압(Vini) 또는 로직 "H" 전압을 인가할 수 있다. 설정 전압(Vini) 또는 로직 "H" 전압에 의해 제1 노드(n1) 및 제2 노드(n2)가 로직 "H"로 천이되고, 제3 노드(n3) 및 제4 노드(n4)가 로직 "L"로 천이될 수 있다. 출력 트랜지스터(To)가 턴-온될 경우, 초기 출력 값은 로직 "L"이고, 상보 초기 출력 값은 로직 "H"일 수 있다.
도 7d를 참조하면, 초기 동작에서, 제1 입력 트랜지스터(Ti1)를 턴-오프 시키고, 동시에 제2 입력 트랜지스터(Ti2)를 턴-온 시키고 설정 전압(Vini)을 인가할 수 있다. 따라서, 제1 노드(n1) 및 제2 노드(n2)가가 로직 "H"로 천이되고, 제3 노드(n3) 및 제4 노드(n4)가 로직 "L"로 천이될 수 있다. 출력 트랜지스터(To)가 턴-온될 경우, 초기 출력 값은 로직 "L"이고, 상보 초기 출력 값은 로직 "H"일 수 있다.
도 8a 내지 8d는 본 발명의 기술적 사상의 다른 실시예들에 의한 프로그래머블 회로들을 도시한 회로도들이다. 도 1의 프로그래머블 회로(10)를 함께 참조하여 보다 상세하게 이해될 수 있다.
도 8a를 참조하면, 도 1의 프로그래머블 회로(10)과 비교하여, 인버터(INV)가 생략될 수 있다. 즉, 하나의 출력 노드(Vout)만 포함할 수 있다. 만약, 프로그래머블 회로(30a)의 출력이 하나만 필요한 경우, 하나의 출력 노드(Vout)만 포함할 수 있다.
도 8b를 참조하면, 도 8a의 프로그래머블 회로(30a)와 비교하여, 출력 노드(Vout)에 증폭부(Amp)를 포함할 수 있다. 예시적으로, 증폭부(Amp)가 인버터를 포함하는 것으로 도시되었다. 증폭부(Amp)는 다수 개의 인버터를 포함할 수 있다.
도 8c를 참조하면, 프로그래머블 회로(30c)는 도 1의 프로그래머블 회로(10)와 비교하여, 제2 노드(n2)에 전기적으로 연결된 상보 출력 노드(Vout_B)를 더 포함할 수 있다. 프로그래머블 회로(30a)의 출력 노드(Vout)와 상보 출력 노드(Vout_B)는 서로 바뀔 수 있다. 출력 노드(Vout)에는 인버터가 생략될 수 있다. 프로그래머블 회로(30c)는 출력 노드(Vout)에는 제1 출력 트랜지스터(To1)를 포함할 수 있고, 상보 출력 노드(Vout_B)에는 제2 출력 트랜지스터(To2)를 포함할 수 있다.
도 1 내지 8c에 도시된 프로그래머블 회로들(10, 20a-20g, 30a-30c)은 기술적 사상들은 서로 호환될 수 있는 것으로 이해되어야 한다.
도 9는 본 발명의 기술적 사상에 의한 프로그래머블 회로들을 포함하는 반도체 회로를 도시한 도면들이다. 예시적으로 본 발명의 기술적 사상에 의한 프로그래머블 회로들이 리던던시 회로에 이용되는 경우가 설명된다.
도 9를 참조하면, 반도체 회로(100)는, 프로그램 제어부(110), 프로그래머블 회로부(110), 리던던시 회로부(130) 및 메모리 셀(140)을 포함할 수 있다. 프로그래머블 회로부(120)는 다수 개의 프로그래머블 회로들(120-1, 120-2, …, 120-n)을 포함할 수 있다. 프로그램 제어부(110)는 리던던시 정보에 따라 각 프로그래머블 회로들(120-x)로 각각 선택적으로 제어 명령 신호들(C1-Cn)을 보낼 수 있다. 프로그래머블 회로들(120-1, 120-2, …, 120-n)은 각각 프로그램된 상태일 수 있다. 프로그래머블 회로들(120-1, 120-2, …, 120-n)은 각각 프로그램된 상태에 따라 일정한 출력 신호들(f1-fn)을 제1 외부 회로(130), 예를 들어 리던던시 회로부(130)로 출력할 수 있다. 리던던시 회로부(130)는 출력 신호들(f1-fn)에 따라 각각 리던던시 출력 신호들(r1-rn)을 제2 외부 회로(140), 예를 들어 메모리 회로부(140)로 출력할 수 있다.
도 10은 프로그래밍 제어 회로가 프로그래머블 회로를 프로그래밍하는 것을 개념적으로 보여주는 블록도이다. 예시적으로 도 1의 프로그래머블 회로(10)를 포함하는 것으로 가정한다.
도 10을 참조하면, 프로그래밍 제어 회로(110)는 프로그램 전압 신호(CVp), 제1 턴-온 전압 신호(CVon1), 제2 턴-온 전압 신호(CVon2), 제1 프로그램 신호(CVg1), 제2 프로그램 신호(CVg2), 및/또는 출력 전압 신호(CVo)를 프로그래머블 회로(120n)로 전송할 수 있다. 프로그래머블 회로(120n)는 프로그램 전압 신호(CVp), 제1 턴-온 전압 신호(CVon1), 제2 턴-온 전압 신호(CVon2), 제1 프로그램 신호(CVg1), 제2 프로그램 신호(CVg2), 및/또는 출력 전압 신호(CVo)를 받아 각각 제1 전압 노드(Vn1), 제1 입력 트랜지스터(Ti1)의 게이트 전극과 소스 전극, 제2 입력 트랜지스터(Ti2)의 게이트 전극과 소스 전극, 및/또는 출력 트랜지스터(To)의 게이트 전극에 각각 인가할 수 있다. 프로그래밍 동작은 도 2 및 도 4를 참조하여 이해될 수 있을 것이다. 프로그래머블 회로(120n)는 동작 전압(Vdd), 기준 전압(Vss)을 받아 제1 전압 노드(Vn)에 인가할 수 있다. 프로그래머블 회로(120n)는 초기 값을 설정하기 위한 설정 전압 신호(CVon3) 및 설정 입력 신호(CVini)를 받아 도 6a 내지 6g의 프로그래머블 회로들(20a-20g)의 설정 트랜지스터들(Ts)의 게이트 전극 및 소스 전극에 각각 인가할 수 있다.
도 11은 본 발명의 기술적 사상의 일 실시예에 의한 전압 분배기를 개념적으로 도시한 블록도이다.
도 11을 참조하면, 전압 분배기(200)는 프로그래머블 회로부(120) 및 전압 분배 회로부(210)를 포함할 수 있다. 프로그래머블 회로부(120)는 프로그래밍 상태에 따라 다양한 신호들(S1, S2, …, Sn)을 출력할 수 있다. 다양한 신호들(S1, S2, …, Sn)은 각각 로직 "H" 또는 로직 "L" 중 하나일 수 있다. 전압 분배 회로부(210)는 프로그래머블 회로부(120)의 다양한 신호들(S1, S2, …, Sn)에 따라 다양한 출력 전압들(V1, V2, …, Vn)을 출력할 수 있다. 전압 분배 회로부(210)는 내부 전압 발생기(IVG, internal voltage generator)로부터 일정 레벨의 전압을 입력 받아 다양한 레벨의 전압으로 분배, 출력할 수 있다.
도 12는 본 발명의 기술적 사상의 응용 실시예에 의한 전자 시스템을 개념적으로 도시한 블록도이다.
도 12를 참조하면, 전자 시스템은(1000), 버스(1010), 버스(1010)를 통해 입출력(I/O, input/output)하여 통신할 수 있는 센싱부(1020), 중앙 처리 장치(1030), 및 입출력부(1040)를 포함할 수 있다. 전자 시스템(1000)은 메모리 드라이브(1050)을 더 포함할 수 있다. 전자 시스템(1000)은 광학 디스크 드라이브(1060, ODD: optical disk drive)를 더 포함할 수 있다. 전자 시스템(1000)은 통신부(1070)를 더 포함할 수 있다. 중앙 처리 장치(1030)는 마이크로 프로세서를 포함할 수 있다. 입출력부(1040)는 동작 버튼(button), 스위치, 키보드, 마우스, 키패드, 터치 패드, 스캐너, 카메라, 광센서 등을 포함하는 다양한 입력 장치들 중 하나를 포함하거나, LCD, LED 및/또는 CRT 모니터, 프린터, 및/또는 각종 시각적 정보를 보이는 표시 장치 중 하나를 포함할 수 있다. 메모리 드라이브(1050)는 DRAM(dynamic random access memory), SRAM(static random access memory), PRAM(phase changeable random access memory), RRAM(resistive random access memory), MRAM(magnetic random access memory), NVM(non-volatile memory), FLASH, SSD(solid state disk), HD(hard disk) 및/또는 다양한 메모리 장치 또는 그 드라이브를 포함할 수 있다. 광학적 디스크 드라이브(1060)은 예를 들어, CD-ROM 드라이브, DVD 드라이브 등을 포함할 수 있다. 통신부(1070)는 모뎀, 랜 카드, 또는 USB(universal serial bus)등을 포함하며, 외장형 메모리, 와이브로 통신장치, 적외선 통신 장치 등을 포함할 수 있다. 센싱부(1020), 중앙 처리 장치(1030), 입출력부(1040), 메모리 드라이브(1050), 광학 디스크 드라이브(1060) 및/또는 통신부(1070) 중 어느 하나는 본 발명의 기술적 사상에 의한 프로그래머블 회로 또는 프로그래머블 회로를 포함하는 반도체 소자를 포함할 수 있다.
도 13은 본 발명의 기술적 사상의 응용 실시예에 따른 다른 전자 시스템을 개념적으로 도시한 블록도이다.
도 13를 참조하면, 전자 시스템(2100)은 바디(Body; 2110), 마이크로 프로세서 유닛(Micro Processor Unit; 2120), 파워 유닛(Power Unit; 2130), 기능 유닛(Function Unit; 2140), 및/또는 디스플레이 컨트롤러 유닛(Display Controller Unit; 2150)을 포함할 수 있다. 바디(2110)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 상기 마이크로 프로세서 유닛(2120), 상기 파워 유닛(2130), 상기 기능 유닛(2140), 및 상기 디스플레이 컨트롤러 유닛(2150)은 상기 바디(2110)상에 실장 또는 장착될 수 있다. 상기 바디(2110)의 상면 혹은 상기 바디(2110)의 외부에 디스플레이 유닛(2160)이 배치될 수 있다. 예를 들면, 상기 디스플레이 유닛(2160)은 상기 바디(2110)의 표면 상에 배치되어 상기 디스플레이 컨트롤러 유닛(2150)에 의해 프로세싱된 이미지를 표시할 수 있다.
상기 파워 유닛(2130)은 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로 프로세서 유닛(2120), 기능 유닛(2140), 디스플레이 컨트롤러 유닛(2150) 등으로 공급할 수 있다. 마이크로 프로세서 유닛(2120)은 파워 유닛(2130)으로부터 전압을 공급받아 기능 유닛(2140)과 디스플레이 유닛(2160)을 제어할 수 있다. 기능 유닛(2140)은 다양한 전자 시스템(2100)의 기능을 수행할 수 있다. 예를 들어, 상기 전자 시스템(2100)이 휴대폰 같은 모바일 전자 제품인 경우 상기 기능 유닛(2140)은 다이얼링, 또는 외부 장치(External Apparatus; 2170)와의 교신으로 상기 디스플레이 유닛(2160)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다.
다른 응용 실시예에서, 전자 시스템(2100)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2140)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2140)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2180)을 통해 외부 장치(2170)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2100)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2140)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다.
마이크로 프로세서 유닛(2120), 파워 유닛(2130), 기능 유닛(2140) 및/또는 디스플레이 컨트롤러 유닛(2150)은 본 발명의 기술적 사상에 의한 프로그래머블 회로 또는 프로그래머블 회로를 포함하는 반도체 소자를 포함할 수 있다.
그 외, 도면에 참조 부호가 표시되지 않았거나, 참조 부호만 표시된 구성 요소들은 본 명세서의 다른 도면들 및 그 설명들로부터 그 이름과 기능 등이 쉽게 이해될 수 있을 것이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 개략적으로 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10, 10, 30: 프로그래머블 회로
P1: 제1 경로
P2: 제2 경로
Vn1: 제1 전압 노드
Vn2: 제2 전압 노드
Tp1, Tp2: 프로그래머블 트랜지스터
n1-n4: 노드들
Ti1, Ti2: 입력 트랜지스터들
Tu1, Tu2: 풀-업 트랜지스터들
Td1, Td2: 풀-다운 트랜지스터들
To: 출력 트랜지스터
Ts, Ts1, Ts1: 설정 트랜지스터들
Vout: 출력 노드
Vout_B: 상보 출력 노드
INV: 인버터

Claims (10)

  1. 제1 전압 노드와 제2 전압 노드 사이에 병렬로 연결된 제1 경로 및 제2 경로를 포함하고,
    상기 제1 경로는, 상기 제1 전압 노드와 상기 제2 전압 노드 사이에 직렬로 연결된 제1 프로그래머블 구성 요소, 제1 노드, 제1 풀-업 트랜지스터, 제2 노드, 및 제1 풀-다운 트랜지스터를 포함하고,
    상기 제2 경로는, 상기 제1 전압 노드와 상기 제2 전압 노드 사이에 직렬로 연결된 제2 프로그래머블 구성 요소, 제3 노드, 제2 풀-업 트랜지스터, 제4 노드, 및 제2 풀-다운 트랜지스터를 포함하고,
    상기 제1 풀-업 트랜지스터의 게이트 전극, 상기 제1 풀-다운 트랜지스터의 게이트 전극, 및 상기 제4 노드가 전기적으로 연결되고,
    상기 제2 풀-업 트랜지스터의 게이트 전극, 상기 제2 풀-다운 트랜지스터의 게이트 전극, 및 상기 제2 노드가 전기적으로 연결된 프로그래머블 회로.
  2. 제1항에 있어서,
    상기 제1 프로그래머블 구성 요소는 제1 프로그래머블 전계 효과 트랜지스터를 포함하는 프로그래머블 회로.
  3. 제2항에 있어서,
    상기 제1 프로그래머블 전계 효과 트랜지스터는,
    게이트 전극, 소스 전극, 드레인 전극, 및 벌크를 포함하고,
    상기 제1 프로그래머블 전계 효과 트랜지스터의 상기 게이트 전극과 상기 제1 전압 노드가 전기적으로 연결되고,
    상기 제1 프로그래머블 전계 효과 트랜지스터의 상기 벌크와 상기 제1 노드가 전기적으로 연결된 프로그래머블 회로.
  4. 제3항에 있어서,
    상기 제1 프로그래머블 전계 효과 트랜지스터 상기 소스 전극 및 상기 드레인 전극은, 상기 제1 프로그래머블 전계 효과 트랜지스터의 상기 벌크와 전기적으로 연결된 프로그래머블 회로.
  5. 제1항에 있어서,
    상기 제3 노드와 전기적으로 연결된 드레인 전극을 갖는 제1 입력 트랜지스터를 더 포함하는 프로그래머블 회로.
  6. 제5항에 있어서,
    상기 제1 노드와 전기적으로 연결된 드레인 전극을 갖는 제2 입력 트랜지스터를 더 포함하는 프로그래머블 회로.
  7. 제1항에 있어서,
    제4 노드와 전기적으로 연결된 소스 전극을 갖는 출력 트랜지스터를 더 포함하는 프로그래머블 회로.
  8. 제1항에 있어서,
    상기 제2 노드와 상기 제2 전압 노드 사이에 전기적으로 연결된 제1 설정 트랜지스터를 더 포함하는 프로그래머블 회로.
  9. 공통 전압 노드, 제1 풀-업 트랜지스터, 및 제2 풀업 트랜지스터를 포함하는 차동 증폭 회로,
    상기 공통 전압 노드와 상기 제1 풀-업 트랜지스터의 사이에 각각 전기적으로 연결되도록 배치된 제1 프로그래머블 구성 요소, 및
    상기 공통 전압 노드와 상기 제2 풀-업 트랜지스터의 사이에 각각 전기적으로 연결되도록 배치된 제2 프로그래머블 구성 요소를 포함하는 프로그래머블 회로.
  10. 제9항에 있어서,
    상기 제1 프로그래머블 구성 요소는 제1 전계 효과 트랜지스터를 포함하고,
    상기 제2 프로그래머블 구성 요소는 제2 전계 효과 트랜지스터를 포함하고,
    상기 제1 전계 효과 트랜지스터는 상기 공통 전압 노드와 전기적으로 연결된 제1 게이트 전극 및 상기 제1 풀-업 트랜지스터와 전기적으로 연결된 제1 벌크를 포함하고, 및
    상기 제2 전계 효과 트랜지스터는 상기 공통 전압 노드와 전기적으로 연결된 제2 게이트 전극 및 상기 제2 풀-업 트랜지스터와 전기적으로 연결된 제2 벌크를 포함하는 프로그래머블 회로.
KR1020110065036A 2011-06-30 2011-06-30 프로그래머블 회로 KR20130003594A (ko)

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