KR20120130054A - 가산기 - Google Patents

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다쯔야 오누끼
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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은 새로운 로직 인 메모리 구조를 제공한다. 또한, 소비 전력이 더 낮은 신호 처리 회로를 제공한다. 또한, 소비 전력이 더 낮은 전자 기기를 제공한다.
오프 전류가 낮은 트랜지스터를 사용하여 기억 소자를 구성함으로써 기억 기능과 연산 기능을 조합한 회로를 제공한다. 오프 전류가 낮은 트랜지스터를 사용함으로써 오프 전류가 낮은 트랜지스터의 소스 및 드레인 중 하나와 다른 트랜지스터의 게이트 사이 등에 전하를 유지할 수 있다. 따라서, 오프 전류가 매우 낮은 트랜지스터의 소스 및 드레인 중 하나와 다른 트랜지스터의 게이트 사이의 노드 등을 기억 소자로서 사용할 수 있다. 또한, 가산기의 동작에 따른 누설 전류를 현저히 저감시킬 수 있다. 이로써, 소비 전력이 낮은 신호 처리 회로를 구축할 수 있다.

Description

가산기{ADDER}
본 발명은 가산기에 관한 것이다. 또한, 비휘발성 기억 기능을 갖는 신호 처리 회로 및 신호 처리 회로를 사용한 전자 기기에 관한 것이다.
고집적화, 고성능화가 진행되는 실리콘 반도체 집적 회로에서는 집적 회로의 소비 전력, 특히 대기 상태에서 소비되는 정적 소비 전력의 현저한 증대가 문제가 되고 있다. 실리콘 집적 칩에서 정적 소비 전력을 저감시키기 위하여 DRAM이나 SRAM 등 휘발성 메모리 외에, 플래쉬 메모리 등의 비휘발성 메모리를 병용하는 방법이 있다. 이 방법에서는 집적 회로가 대기 상태일 때 데이터를 비휘발성 메모리에 대피시키고 전원을 끊어 전력의 불필요한 소비를 억제할 수 있다. 그러나, 플래쉬 메모리에서는 데이터를 대피 및 복귀하는 데에 있어서 높은 전압과 긴 기록 및 판독 시간이 필요하다.
이 문제를 해결하기 위하여, 예를 들어, 비특허 문헌 1에는 기억 소자로서 TMR(Tunneling Magnetoresistive, 터널 자기 저항) 소자를 사용함으로써 기억 기능과 연산 기능을 조합한 로직 인 메모리 구조가 기재되어 있다. 기억 소자로서 TMR 소자를 사용한 로직 인 메모리 구조로 함으로써 데이터의 대피 및 복귀에 수반되는 전력의 소비를 저감시킬 수 있다. 비특허 문헌 1에는 TMR 소자를 사용한 전가산기(全加算器)로서 24개의 트랜지스터, 2개의 용량 소자, 및 4개의 TMR 소자로 구성된 전가산기가 기재되어 있다.
(비특허 문헌 1) Ikeda et al, "Magnetic Tunnel Junctions for Spintronic Memories and Beyond" IEEE TRANSACTIONS ON ELECTRON DEVICES, 2007, VOL.54, NO.5, pp.991-1002
휴대형 정보 기기의 발전 및 에너지 절약화의 요구에 따라 소비 전력이 낮은 신호 처리 회로가 요구되고 있다. 그러나, TMR 소자를 갖는 로직 인 메모리 구조에서는 TMR 소자에서 소비되는 전력이 크고, 신호 처리 회로 전체에서의 소비 전력의 저감에 한계가 있다.
그래서, 본 발명의 일 형태는 새로운 로직 인 메모리 구조를 제공하는 것을 목적 중 하나로 한다. 또한, 새로운 로직 인 메모리 구조를 갖고 소비 전력이 낮은 신호 처리 회로를 제공하는 것을 목적 중 하나로 한다. 또한, 상기 신호 처리 회로를 갖고 소비 전력이 낮은 전자 기기를 제공하는 것을 목적 중 하나로 한다.
상기 목적을 달성하기 위하여 본 발명의 일 형태에서는 오프 전류가 매우 낮은 트랜지스터(대표적으로는 오프 전류가 매우 낮은 산화물 반도체를 사용한 트랜지스터)를 사용하여 기억 소자를 구성함으로써 기억 기능과 연산 기능을 조합한 회로를 제안한다.
오프 전류가 매우 낮은 트랜지스터를 사용하면, 오프 전류가 매우 낮은 트랜지스터의 소스 및 드레인 중 하나와 다른 트랜지스터의 게이트 사이의 노드 등에 전하를 유지할 수 있다. 따라서, 오프 전류가 매우 낮은 트랜지스터의 소스 및 드레인 중 하나와 다른 트랜지스터의 게이트 사이의 노드 등을 기억 소자로서 사용할 수 있다. 또한, 가산기의 동작에 따른 누설 전류를 현저히 저감시킬 수 있다. 이로써, 소비 전력이 낮은 신호 처리 회로를 구축할 수 있다.
본 발명의 일 형태에 의하여 새로운 로직 인 메모리 구조를 제공할 수 있다. 또한, 새로운 로직 인 메모리 구조를 갖고 소비 전력이 낮은 신호 처리 회로를 제공할 수 있다. 또한, 상기 신호 처리 회로를 갖고 소비 전력이 낮은 전자 기기를 제공할 수 있다.
도 1은 가산기의 블록도.
도 2는 가산기의 블록도.
도 3a는 전가산기의 블록도이고, 도 3b 및 도 3c는 전가산기의 회로도.
도 4a는 전가산기의 블록도이고, 도 4b 및 도 4c는 전가산기의 회로도.
도 5는 전가산기의 회로도.
도 6은 전가산기의 블록도.
도 7은 전가산기의 동작을 도시한 타이밍 차트.
도 8은 전가산기의 회로도.
도 9는 전가산기의 회로도.
도 10a 및 도 10b는 트랜지스터의 구조를 도시한 도면.
도 11a 및 도 11b는 트랜지스터의 구조를 도시한 도면.
도 12a 및 도 12b는 트랜지스터의 구조를 도시한 도면.
도 13a 내지 도 13f는 트랜지스터의 제작 공정을 도시한 도면.
도 14a 내지 도 14d는 트랜지스터의 제작 공정을 도시한 도면.
도 15a 및 도 15b는 트랜지스터의 제작 공정을 도시한 도면.
도 16a 내지 도 16f는 트랜지스터의 제작 공정을 도시한 도면.
도 17a 내지 도 17c는 트랜지스터의 제작 공정을 도시한 도면.
도 18a 내지 도 18e는 산화물 반도체의 결정 구조를 도시한 도면.
도 19는 산화물 반도체의 결정 구조를 도시한 도면.
도 20은 산화물 반도체의 결정 구조를 도시한 도면.
도 21a 및 도 21b는 산화물 반도체의 결정 구조를 도시한 도면.
도 22는 계산에 의하여 얻어진 전계 효과 이동도의 게이트 전압 의존성을 설명하기 위한 도면.
도 23a 내지 도 23c는 계산에 의하여 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하기 위한 도면.
도 24a 내지 도 24c는 계산에 의하여 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하기 위한 도면.
도 25a 내지 도 25c는 계산에 의하여 얻어진 드레인 전류와 전계 효과 이동도의 게이트 전압 의존성을 설명하기 위한 도면.
도 26a 및 도 26b는 계산에 사용한 트랜지스터의 단면 구조를 설명하기 위한 도면.
도 27a 및 도 27b는 산화물 반도체막을 사용한 트랜지스터 특성의 그래프.
도 28은 시료 A 및 시료 B의 XRD 스펙트럼을 도시한 도면.
도 29는 트랜지스터의 오프 전류와 측정시의 기판 온도의 관계를 도시한 도면.
도 30은 가산기를 사용한 CPU의 블록도.
실시형태에 대하여 도면을 사용하여 이하에서 자세히 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위에서 벗어남이 없이 그 형태 및 자세한 내용을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것이 아니다.
또한, "소스"나 "드레인"의 기능은 극성이 다른 트랜지스터를 채용하는 경우나, 회로 동작에서 전류의 방향이 변화되는 경우 등에는 바뀔 경우가 있다. 따라서, 본 명세서에서는 "소스"나 "드레인"의 용어는 바꿔 사용할 수 있는 것으로 한다.
또한, "전기적으로 접속되어 있다"라는 표현에는 "어떠한 전기적 작용을 갖는 것"을 통하여 접속되어 있는 경우가 포함된다. 여기서, "어떠한 전기적 작용을 갖는 것"은 접속 대상들간에서 전기 신호를 주고 받고 할 수 있는 것이면 특별히 제한을 받지 않는다.
또한, 회로도상에서는 독립된 구성 요소들이 전기적으로 접속되어 있는 것처럼 도시되어 있더라도 실제로는, 예를 들어, 배선의 일부분이 전극으로서도 기능하는 경우 등 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 있다. 본 명세서에서 "전기적으로 접속되어 있다"라는 표현은 이러한 하나의 도전막이 복수의 구성 요소의 기능을 겸비하는 경우도 그 범주에 포함한다.
또한, "위"나 "아래"라는 용어는 구성 요소의 위치 관계가 "바로 위" 또는 "바로 아래"임을 한정하는 것이 아니다. 예를 들어, "게이트 절연층 위의 게이트 전극"이라는 표현은 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
또한, 도면 등에 도시된 각 구성의 위치, 크기, 범위 등은 쉽게 이해할 수 있도록 실제 위치, 크기, 범위 등을 나타낸 것이 아닌 경우가 있다. 따라서, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, "제 1", "제 2", "제 3" 등의 서수사는 구성 요소의 혼동을 피하기 위하여 붙인 것이다.
오프 전류가 매우 낮은 트랜지스터로서 실온에서 오프 전류가 1fA/㎛ 이하인 트랜지스터를 사용할 수 있다. 더 바람직하게는 1aA/㎛ 이하, 더 나아가서는 1zA/㎛ 이하인 트랜지스터를 사용할 수 있다. 이러한 오프 전류가 매우 낮은 트랜지스터는 채널이 산화물 반도체층에 형성된 트랜지스터를 적용함으로써 실현할 수 있다. 이하에서는 채널이 산화물 반도체층에 형성된 트랜지스터를 산화물 반도체를 사용한 트랜지스터라고 한다.
오프 전류가 매우 낮은 트랜지스터를 나타내기 위하여 회로도에서 "OS" 부호를 붙일 경우가 있다. 오프 전류가 매우 낮은 트랜지스터를 사용하는 경우에는 이 부호를 부기하고, 특별히 언급되지 않는 경우에는 그 외의 트랜지스터를 사용하는 것으로 하여 설명한다. 오프 전류가 매우 낮은 트랜지스터 외의 트랜지스터로서는 고속 동작이 가능한 트랜지스터를 사용할 수 있다. 고속 동작이 가능한 트랜지스터로서는, 예를 들어, 실리콘층에 채널이 형성된 실리콘 트랜지스터를 들 수 있다.
또한, 신호 처리 회로에 입출력되는 각 신호의 저전위를 데이터 0으로 하고, 고전위를 데이터 1로 한다. 또한, p채널형 트랜지스터에는 p채널형 트랜지스터인 것을 부기하고, 특별히 언급되지 않는 경우에는 n채널형 트랜지스터로서 설명한다. 다만, 트랜지스터의 채널형 및 연산에 관한 각 신호를 반전시키는지 아닌지 등은 적절히 설계할 수 있다. 예를 들어, 일부의 트랜지스터의 도전형을 바꾸고 바뀐 트랜지스터의 게이트에 반전된 신호가 입력되도록 설계하여도 좋다. 또한, 반전된 신호를 생성하기 위하여 적절히 인버터 등을 설치하여도 좋다.
(실시형태 1)
본 실시형태에서는 도 1 내지 도 9를 사용하여 본 발명의 일 형태인 가산기의 일례에 대하여 설명한다. 가산기는 1자릿수의 2진수를 더한 결과인 합(sum)과, 자리올림(carry)이 생겼는지 아닌지를 계산하는 신호 처리 회로다. 또한, 가산기에는 반가산기와 전가산기가 있고, 반가산기는 하위의 자릿수의 carry를 고려하지 않는 신호 처리 회로이고, 전가산기는 하위의 자릿수의 carry를 고려하는 신호 처리 회로다.
<가산기의 블록도>
도 1에 가산기의 구성의 일부인 sum 또는 carry 회로(10)를 블록도로 도시하였다. 가산기는 복수의 2진법의 입력 신호를 가산하고, 연산 결과를 출력한다. sum 또는 carry 회로(10)는 가산기 중 sum의 연산 및 carry의 연산 중 어느 것에 따른 부분이다. 가산기의 진리값표를 표 1에 나타냈다.
X A B sum carry
p_0 0 0 0 0 0
p_1 0 1 0 1 0
p_2 1 0 0 1 0
p_3 0 0 1 1 0
p_4 1 1 0 0 1
p_5 0 1 1 0 1
p_6 1 0 1 0 1
p_7 1 1 1 1 1
도 1의 sum 또는 carry 회로(10)에서는 표 1의 입력 신호 X, 입력 신호 A, 및 입력 신호 B 중 어느 하나를 입력 신호 IN1로 한다. 또한, 입력 신호 X, 입력 신호 A, 및 입력 신호 B 중 입력 신호 IN1과 다른 어느 하나를 입력 신호 IN2로 한다. 또한, 출력 신호 carry 및 출력 신호 sum 중 어느 하나를 출력 신호 OUT1로 한다.
도 1에 도시된 바와 같이, sum 또는 carry 회로(10)는 전위 V1을 공급하는 배선(11), 전위 V2를 공급하는 배선(12), 및 연산부(13)를 갖는다. 또한, 연산부(13)는 접속 제어부(18) 및 출력 신호 OUT1을 출력하는 배선(17)을 갖는다. 접속 제어부(18)는 트랜지스터(14) 및 트랜지스터(15)를 갖는다. 트랜지스터(15)는 오프 전류가 매우 낮은 트랜지스터이고, 소스 및 드레인 중 하나가 트랜지스터(14)의 게이트와 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 하나가 입력 신호 IN1의 입력 단자와 전기적으로 접속되어 있다.
전위 V1 및 전위 V2는 서로 다른 임의의 전위다. 예를 들어, 전위 V1로서 전원 전위를 사용하고, 전위 V2로서 접지 전위를 사용할 수 있다.
트랜지스터(14)는 배선(12)과 배선(17)의 전기적인 접속을 제어함으로써 출력 신호 OUT1로서 전위 V1 또는 전위 V2 중 어느 쪽을 출력할지를 제어한다.
트랜지스터(15)는 입력 신호 IN1의 데이터를 트랜지스터(14)의 게이트에 유지한다. 트랜지스터(15)는 오프 전류가 매우 낮은 트랜지스터이기 때문에 트랜지스터(15)를 오프 상태로 하면, 트랜지스터(14)의 게이트에 전하를 유지할 수 있다.
도 1의 sum 또는 carry 회로(10)는 트랜지스터(15)를 오프 상태로 함으로써 입력 신호 IN1의 데이터를 트랜지스터(14)의 게이트에 유지할 수 있다. 따라서, 입력 신호 IN1의 데이터를 유지하기 위한 레지스터 등이 불필요하고, 기억 기능과 연산 기능을 조합한 로직 인 메모리 구조를 갖는 가산기를 구축할 수 있다. 로직 인 메모리 구조로 함으로써 데이터의 대피 및 복귀에 수반되는 전력의 소비를 저감시킬 수 있다.
또한, 트랜지스터(15)에 오프 전류가 매우 낮은 트랜지스터로서 산화물 반도체를 사용한 트랜지스터를 사용한 경우에는, 다른 트랜지스터에 적층하여 형성할 수 있다. 이로써, 하나당 면적이 작은 가산기로 할 수 있다.
또한, 전하를 더 많이 축적하기 위하여 배선(17)에 용량 소자를 접속시켜도 좋다. 예를 들어, 용량 소자의 전극 중 하나를 배선(17)과 전기적으로 접속하고, 용량 소자의 전극 중 다른 하나의 전위를 접지 전위로 하여도 좋다.
도 2에 가산기의 구성의 다른 일례를 블록도로 도시하였다. 도 2에 도시된 sum 또는 carry 회로(20)의 구성과 도 1의 sum 또는 carry 회로(10)의 구성의 차이점은 sum 또는 carry 회로(20)가 전위 공급 제어부(21) 및 전위 공급 제어부(22)를 갖는 점이다.
전위 공급 제어부(21)는 제 1 기간에 배선(11)과 연산부(13)를 전기적으로 접속시킴으로써 전위 V1을 연산부(13)에 공급한다. 또한, 제 1 기간 후의 제 2 기간에 배선(11)과 연산부(13)를 전기적으로 접속시키지 않는다.
또한, 전위 공급 제어부(22)는 제 1 기간에 배선(12)과 연산부(13)를 전기적으로 접속시키지 않는다. 또한, 제 1 기간 후의 제 2 기간에 배선(12)과 연산부(13)를 전기적으로 접속시킴으로써 전위 V2를 연산부(13)에 공급한다.
연산부(13)는 제 1 기간에 전위 공급 제어부(21)로부터 전위 V1이 공급된다. 또한, 연산부(13)는 제 2 기간에 전위 V1 또는 전위 V2인 배선(17)의 전위를 출력 신호 OUT1로서 출력한다.
제 1 기간과 제 2 기간의 길이는 임의로 설정할 수 있다. 예를 들어, 클록 신호가 저전위일 때를 제 1 기간으로 하고, 클록 신호가 고전위일 때 제 2 기간으로 할 수 있다.
도 2의 sum 또는 carry 회로(20)는 2개의 전위 공급 제어부(전위 공급 제어부(21) 및 전위 공급 제어부(22))가 연산부(13)로의 전위 공급을 제어한다. 이로써, 연산부(13)가 배선(11)과 전기적으로 접속될 때는 배선(12)과 전기적으로 접속되지 않고, 연산부(13)가 배선(12)과 전기적으로 접속될 때는 배선(11)과 전기적으로 접속되지 않는다. 따라서, sum 또는 carry 회로(20)에서는 가산기의 동작에 따른 소비 전력을 대폭으로 저감시킬 수 있다. 이로써, 소비 전력이 더 낮은 가산기를 구축할 수 있다.
도 3a에 전가산기의 구성의 일례를 블록도로 도시하였다. 전가산기(30)는 입력 신호 X, 입력 신호 A, 및 입력 신호 B의 3가지 2진법의 입력 신호를 가산하고, 2개의 출력 신호(출력 신호 sum 및 출력 신호 carry)를 연산 결과로서 출력한다. 입력 신호 X에는 하위 자릿수로부터의 올림(carry)을 입력할 수 있다. 전가산기(30)의 진리값표는 표 1과 같다. 도 3b 및 도 3c의 입력 신호 X, 입력 신호 A, 입력 신호 B, 출력 신호 carry, 및 출력 신호 sum은 표 1의 입력 신호 X, 입력 신호 A, 입력 신호 B, 출력 신호 carry, 및 출력 신호 sum에 대응한다.
또한, 도 3a 내지 도 3c에 도시된 전가산기(30)의 구성과, 도 2에 도시된 sum 또는 carry 회로(20)의 구성의 차이점은 sum 또는 carry 회로(20)가 하나의 연산부(연산부(13))를 갖는 한편, 전가산기(30)는 2개의 연산부(연산부(31) 및 연산부(32))를 갖는 점이다.
도 3a의 전위 공급 제어부(21)는 제 1 기간에 배선(11)과 연산부(31) 및 연산부(32)를 전기적으로 접속시킴으로써 전위 V1을 연산부(31) 및 연산부(32)에 공급한다. 또한, 제 1 기간 후의 제 2 기간에 배선(11)과 연산부(31) 및 연산부(32)를 전기적으로 접속시키지 않는다.
또한, 전위 공급 제어부(22)는 제 1 기간에 배선(12)과 연산부(31) 및 연산부(32)를 전기적으로 접속시키지 않는다. 또한, 제 1 기간 후의 제 2 기간에 배선(12)과 연산부(31) 및 연산부(32)를 전기적으로 접속시킴으로써 전위 V2를 연산부(31) 및 연산부(32)에 공급한다.
도 3b 및 도 3c에 연산부(31) 및 연산부(32)의 일례를 도시하였다. 도 3b에 도시된 연산부(31)는 출력 신호 sum을 출력하는 배선(19a) 및 접속 제어부(41)를 갖는다.
접속 제어부(41)는 트랜지스터(43) 및 트랜지스터(44)를 갖는다. 트랜지스터(44)는 오프 전류가 매우 낮은 트랜지스터이고, 소스 또는 드레인 중 하나가 트랜지스터(43)의 게이트와 전기적으로 접속되어 있고, 소스 또는 드레인 중 다른 하나는 입력 신호 X가 입력되는 단자와 전기적으로 접속되어 있다.
트랜지스터(43)는 배선(12)과 배선(19a)의 전기적인 접속을 제어함으로써 출력 신호 sum로서 전위 V1 또는 전위 V2 중 어느 쪽을 출력할지를 제어한다. 트랜지스터(44)는 입력 신호 X의 데이터를 트랜지스터(43)의 게이트에 유지한다.
접속 제어부(41)는 입력 신호 X, 입력 신호 A, 및 입력 신호 B 중 어느 하나 또는 3개가 저전위가 되었을 때만 배선(19a)과 배선(12)을 전기적으로 접속시킨다. 연산부(31)는 제 2 기간에 배선(19a)의 전위를 출력 신호 sum로서 출력한다.
도 3c에 도시된 연산부(32)는 출력 신호 carry를 출력하는 배선(19b) 및 접속 제어부(45)를 갖는다.
접속 제어부(45)는 트랜지스터(47) 및 트랜지스터(48)를 갖는다. 트랜지스터(48)는 오프 전류가 매우 낮은 트랜지스터이고, 소스 및 드레인 중 하나가 트랜지스터(47)의 게이트와 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 하나는 입력 신호 X가 입력되는 단자와 전기적으로 접속되어 있다.
트랜지스터(47)는 배선(12)과 배선(19b)의 전기적인 접속을 제어함으로써 출력 신호 carry로서 전위 V1 또는 전위 V2 중 어느 쪽을 출력할지를 제어한다. 트랜지스터(48)는 입력 신호 X의 데이터를 트랜지스터(47)의 게이트에 유지한다.
접속 제어부(45)는 입력 신호 X, 입력 신호 A, 및 입력 신호 B 중 2개 이상이 저전위가 되었을 때만 배선(19b)과 배선(12)을 전기적으로 접속시킨다. 연산부(32)는 제 2 기간에 배선(19b)의 전위를 출력 신호 carry로서 출력한다.
도 3a 내지 도 3c의 전가산기(30)는 입력 신호 X, 입력 신호 A, 및 입력 신호 B의 입력을 가산한 결과를 출력 신호 sum 및 출력 신호 carry로서 출력하는 전가산기다. 트랜지스터(44) 및 트랜지스터(48)는 오프 전류가 매우 낮은 트랜지스터이기 때문에 입력 신호 X의 데이터를 트랜지스터(43) 및 트랜지스터(47)의 게이트에 유지한다. 따라서, 입력 신호 X의 데이터를 유지하기 위한 레지스터 등이 불필요하고, 기억 기능과 연산 기능을 조합한 로직 인 메모리 구조를 갖는 전가산기를 구축할 수 있다. 로직 인 메모리 구조로 함으로써 데이터의 대피 및 복귀에 수반되는 전력의 소비를 저감시킬 수 있다.
또한, 오프 전류가 매우 낮은 트랜지스터인 트랜지스터(44) 및 트랜지스터(48)는 다른 트랜지스터에 적층하여 형성할 수 있다. 이로써, 하나당 면적이 작은 가산기로 할 수 있다.
또한, 2개의 전위 공급 제어부(전위 공급 제어부(21) 및 전위 공급 제어부(22))가 연산부(31) 및 연산부(32)로의 전위 공급을 제어한다. 이로써, 연산부(31) 및 연산부(32)가 배선(11)과 전기적으로 접속될 때는 배선(12)과 전기적으로 접속되지 않고, 연산부(31) 및 연산부(32)가 배선(12)과 전기적으로 접속될 때는 배선(11)과 전기적으로 접속되지 않는다. 따라서, 전가산기(30)의 동작에 따른 소비 전력을 저감시킬 수 있다. 이로써, 소비 전력이 더 낮은 전가산기(30)를 구축할 수 있다.
또한, 전하를 더 많이 축적하기 위하여 배선(19a)에 용량 소자를 접속시켜도 좋다. 예를 들어, 용량 소자의 전극 중 하나를 배선(19a)과 전기적으로 접속시키고, 용량 소자의 전극 중 다른 하나의 전위를 접지 전위로 하여도 좋다. 마찬가지로, 배선(19b)에 용량 소자를 접속시켜도 좋다. 예를 들어, 용량 소자의 전극 중 하나를 배선(19b)과 전기적으로 접속시키고, 용량 소자의 전극 중 다른 하나의 전위를 접지 전위로 하여도 좋다.
도 4a에 전가산기의 구성의 다른 일례를 블록도로 도시하였다. 도 4a 내지 도 4c에 도시된 전가산기(35)의 구성과, 도 3a 내지 도 3c에 도시된 전가산기(30)의 구성의 차이점은 전가산기(35)가 갖는 연산부(36) 및 연산부(37)가 접속 제어부(41) 및 접속 제어부(45)에 추가하여 접속 제어부(51), 접속 제어부(52), 접속 제어부(53), 및 접속 제어부(54)를 갖는 점이다.
도 4b 및 도 4c에 연산부(36) 및 연산부(37)의 구성의 일례를 도시하였다. 도 4b에 도시된 연산부(36)는 접속 제어부(41), 접속 제어부(51), 접속 제어부(52), 및 출력 신호 sum을 출력하는 배선(19a)을 갖는다. 도 4c에 도시된 연산부(37)는 접속 제어부(45), 접속 제어부(53), 접속 제어부(54), 및 출력 신호 carry를 출력하는 배선(19b)을 갖는다. 도 4a 내지 도 4c에 도시된 연산부(36) 및 연산부(37)에서는 입력 신호 X에 추가하여 입력 신호 A 및 입력 신호 B의 입력 단자 각각이 오프 전류가 매우 낮은 트랜지스터의 소스 및 드레인 중 하나와 전기적으로 접속되어 있다.
도 4b의 접속 제어부(41)는 트랜지스터(43) 및 트랜지스터(44)를 갖는다. 접속 제어부(51)는 트랜지스터(61) 및 트랜지스터(62)를 갖는다. 접속 제어부(52)는 트랜지스터(63) 및 트랜지스터(64)를 갖는다. 트랜지스터(44), 트랜지스터(62), 및 트랜지스터(64)는 오프 전류가 매우 낮은 트랜지스터다. 트랜지스터(44)의 소스 및 드레인 중 하나가 트랜지스터(43)의 게이트와 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 하나는 입력 신호 X가 입력되는 단자와 전기적으로 접속되어 있다. 트랜지스터(62)의 소스 및 드레인 중 하나가 트랜지스터(61)의 게이트와 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 하나는 입력 신호 A가 입력되는 단자와 전기적으로 접속되어 있다. 트랜지스터(64)의 소스 및 드레인 중 하나가 트랜지스터(63)의 게이트와 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 하나는 입력 신호 B가 입력되는 단자와 전기적으로 접속되어 있다.
트랜지스터(43), 트랜지스터(61), 및 트랜지스터(63)는 배선(12)과 배선(19a)의 전기적인 접속을 제어함으로써 제 2 기간에 출력 신호 sum로서 전위 V1 또는 전위 V2 중 어느 쪽을 출력할지를 제어한다. 트랜지스터(44)는 입력 신호 X의 데이터를 트랜지스터(43)의 게이트에 유지한다. 트랜지스터(62)는 입력 신호 A의 데이터를 트랜지스터(61)의 게이트에 유지한다. 트랜지스터(64)는 입력 신호 B의 데이터를 트랜지스터(63)의 게이트에 유지한다.
연산부(36)는 입력 신호 X, 입력 신호 A, 및 입력 신호 B 중 어느 하나 또는 3개가 저전위가 되었을 때만 배선(19a)과 배선(12)을 전기적으로 접속시킨다. 연산부(36)는 제 2 기간에 배선(19a)의 전위를 출력 신호 sum로서 출력한다.
도 4c의 접속 제어부(45)는 트랜지스터(47) 및 트랜지스터(48)를 갖는다. 접속 제어부(53)는 트랜지스터(65) 및 트랜지스터(66)를 갖는다. 접속 제어부(54)는 트랜지스터(67) 및 트랜지스터(68)를 갖는다. 트랜지스터(48), 트랜지스터(66), 및 트랜지스터(68)는 오프 전류가 매우 낮은 트랜지스터다. 트랜지스터(48)의 소스 및 드레인 중 하나가 트랜지스터(47)의 게이트와 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 하나는 입력 신호 X가 입력되는 단자와 전기적으로 접속되어 있다. 트랜지스터(66)의 소스 및 드레인 중 하나가 트랜지스터(65)의 게이트와 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 하나는 입력 신호 A가 입력되는 단자와 전기적으로 접속되어 있다. 트랜지스터(68)의 소스 및 드레인 중 하나가 트랜지스터(67)의 게이트와 전기적으로 접속되어 있고, 소스 및 드레인 중 다른 하나는 입력 신호 B가 입력되는 단자와 전기적으로 접속되어 있다.
트랜지스터(47), 트랜지스터(65), 및 트랜지스터(67)는 배선(12)과 배선(19b)의 전기적인 접속을 제어함으로써 제 2 기간에 출력 신호 carry로서 전위 V1 또는 전위 V2 중 어느 쪽을 출력할지를 제어한다. 트랜지스터(48)는 입력 신호 X의 데이터를 트랜지스터(47)의 게이트에 유지한다. 트랜지스터(66)는 입력 신호 A의 데이터를 트랜지스터(65)의 게이트에 유지한다. 트랜지스터(68)는 입력 신호 B의 데이터를 트랜지스터(67)의 게이트에 유지한다.
연산부(37)는 입력 신호 X, 입력 신호 A, 및 입력 신호 B 중 2개 이상이 저전위가 되었을 때만 배선(19b)과 배선(12)을 전기적으로 접속시킨다. 연산부(37)는 제 2 기간에 배선(19b)의 전위를 출력 신호 carry로서 출력한다.
도 4a에 도시된 연산부(36) 및 연산부(37)를 갖는 전가산기(35)는 입력 신호 X, 입력 신호 A, 및 입력 신호 B의 데이터를 유지할 수 있다. 전가산기에 입력되는 3개의 데이터 모두를 유지할 수 있으므로, 복수 자릿수를 연산하는 도중에 전원이 끊어져도 전원을 다시 켰을 때 연산을 계속할 수 있다.
<가산기의 구성의 구체적인 예>
도 5에 전가산기의 구성의 구체적인 예를 도시하였다. 도 5의 전가산기(100)는 입력 신호 X, 입력 신호 A, 및 입력 신호 B의 3가지 2진법의 입력 신호를 가산하고, 2개의 출력 신호(출력 신호 sum 및 출력 신호 carry)를 연산 결과로서 출력한다. 전가산기(100)의 진리값표는 표 1과 같다. 도 5의 입력 신호 X, 입력 신호 A, 입력 신호 B, 출력 신호 carry, 및 출력 신호 sum은 표 1의 입력 신호 X, 입력 신호 A, 입력 신호 B, 출력 신호 carry, 및 출력 신호 sum에 대응한다.
도 5의 전가산기(100)는 sum 회로(101) 및 carry 회로(102)를 갖는다. sum 회로(101)는 연산부(103), 전위 공급 제어부(104), 전위 공급 제어부(105), 전위 VDD(전원 전위라고도 함)를 공급하는 배선(151), 및 전위 GND(접지 전위라고도 함)를 공급하는 배선(152)을 갖는다. carry 회로(102)는 연산부(106), 전위 공급 제어부(107), 전위 공급 제어부(108), 전위 VDD(전원 전위라고도 함)를 공급하는 배선(153), 및 전위 GND(접지 전위라고도 함)를 공급하는 배선(154)을 갖는다.
우선, sum 회로(101)에 대하여 설명한다. sum 회로(101)의 연산부(103)는 출력 신호 sum를 출력하는 배선(303), 접속 제어부(109a), 접속 제어부(109b), 및 접속 제어부(109c)를 갖는다. 접속 제어부(109a)는 트랜지스터(201), 트랜지스터(202), 트랜지스터(203), 및 트랜지스터(204)를 갖는다. 접속 제어부(109b)는 트랜지스터(205) 및 트랜지스터(206)를 갖는다. 접속 제어부(109c)는 트랜지스터(207), 트랜지스터(208), 트랜지스터(209), 및 트랜지스터(210)를 갖는다.
전위 공급 제어부(104)는 트랜지스터(211)를 갖는다. 전위 공급 제어부(105)는 트랜지스터(212)를 갖는다.
배선(303)은 트랜지스터(211)의 소스 및 드레인 중 하나, 트랜지스터(205)의 소스 및 드레인 중 하나, 및 트랜지스터(206)의 소스 및 드레인 중 하나와 전기적으로 접속되어 있다.
트랜지스터(201)의 게이트는 트랜지스터(202)의 소스 및 드레인 중 하나와 전기적으로 접속되어 있다. 트랜지스터(201)의 소스 및 드레인 중 하나는 트랜지스터(207)의 소스 및 드레인 중 하나 및 트랜지스터(208)의 소스 및 드레인 중 하나와 전기적으로 접속되어 있다. 트랜지스터(201)의 소스 및 드레인 중 다른 하나는 트랜지스터(203)의 소스 및 드레인 중 하나 및 트랜지스터(212)의 소스 및 드레인 중 하나와 전기적으로 접속되어 있다.
트랜지스터(202)는 오프 전류가 매우 낮은 트랜지스터이고, 트랜지스터(202)의 게이트는 OSG 입력 단자와 전기적으로 접속되어 있고, 트랜지스터(202)의 소스 및 드레인 중 다른 하나는 입력 신호 X의 반전 신호의 입력 단자와 전기적으로 접속되어 있다. 여기서, OSG 신호란 오프 전류가 매우 낮은 트랜지스터의 게이트에 입력되는 신호를 뜻한다.
트랜지스터(203)의 게이트는 트랜지스터(204)의 소스 및 드레인 중 하나와 전기적으로 접속되어 있고, 트랜지스터(203)의 소스 및 드레인 중 다른 하나는 트랜지스터(209)의 소스 및 드레인 중 하나 및 트랜지스터(210)의 소스 및 드레인 중 하나와 전기적으로 접속되어 있다.
트랜지스터(204)는 오프 전류가 매우 낮은 트랜지스터이고, 트랜지스터(204)의 게이트는 OSG 입력 단자와 전기적으로 접속되어 있고, 트랜지스터(204)의 소스 및 드레인 중 다른 하나는 입력 신호 X의 입력 단자와 전기적으로 접속되어 있다.
트랜지스터(205)의 게이트는 입력 신호 A의 입력 단자와 전기적으로 접속되어 있고, 트랜지스터(205)의 소스 및 드레인 중 다른 하나는 트랜지스터(207)의 소스 및 드레인 중 다른 하나 및 트랜지스터(209)의 소스 및 드레인 중 다른 하나와 전기적으로 접속되어 있다.
트랜지스터(206)의 게이트는 입력 신호 A의 반전 신호의 입력 단자와 전기적으로 접속되어 있고, 트랜지스터(206)의 소스 및 드레인 중 다른 하나는 트랜지스터(208)의 소스 및 드레인 중 다른 하나 및 트랜지스터(210)의 소스 및 드레인 중 다른 하나와 전기적으로 접속되어 있다.
트랜지스터(207)의 게이트는 입력 신호 B의 입력 단자와 전기적으로 접속되어 있다.
트랜지스터(208) 및 트랜지스터(209)의 게이트는 입력 신호 B의 반전 신호의 입력 단자와 전기적으로 접속되어 있다.
트랜지스터(210)의 게이트는 입력 신호 B의 입력 단자와 전기적으로 접속되어 있다.
전위 공급 제어부(104)의 트랜지스터(211)는 p채널형 트랜지스터이며, 트랜지스터(211)의 게이트는 클록 신호 입력 단자와 전기적으로 접속되어 있고, 트랜지스터(211)의 소스 및 드레인 중 다른 하나는 배선(151)과 전기적으로 접속되어 있다.
전위 공급 제어부(105)의 트랜지스터(212)의 게이트는 클록 신호 입력 단자와 전기적으로 접속되어 있고, 트랜지스터(212)의 소스 및 드레인 중 다른 하나는 배선(152)과 전기적으로 접속되어 있다.
sum 회로(101)는 입력 신호 X, 입력 신호 A, 및 입력 신호 B 중 어느 하나 또는 3개가 저전위가 되었을 때만 배선(152)과 배선(303)을 전기적으로 접속시킨다. sum 회로(101)는 제 2 기간에 배선(303)의 전위를 출력 신호 sum로서 출력한다.
다음에, carry 회로(102)에 대하여 설명한다. carry 회로(102)의 연산부(106)는 carry를 출력하는 배선(304), 접속 제어부(110a), 접속 제어부(110b), 및 접속 제어부(110c)를 갖는다. 접속 제어부(110a)는 트랜지스터(213) 및 트랜지스터(214)를 갖는다. 접속 제어부(110b)는 트랜지스터(215) 및 트랜지스터(217)를 갖는다. 접속 제어부(110c)는 트랜지스터(216) 및 트랜지스터(218)를 갖는다.
전위 공급 제어부(107)는 트랜지스터(219)를 갖는다. 전위 공급 제어부(108)는 트랜지스터(220)를 갖는다.
트랜지스터(213)의 게이트는 트랜지스터(214)의 소스 및 드레인 중 하나와 전기적으로 접속되어 있고, 트랜지스터(213)의 소스 및 드레인 중 하나는 트랜지스터(217)의 소스 및 드레인 중 하나, 및 트랜지스터(218)의 소스 및 드레인 중 하나와 전기적으로 접속되어 있고, 트랜지스터(213)의 소스 및 드레인 중 다른 하나는 트랜지스터(216)의 소스 및 드레인 중 하나 및 트랜지스터(220)의 소스 및 드레인 중 하나와 전기적으로 접속되어 있다.
트랜지스터(214)는 오프 전류가 매우 낮은 트랜지스터이고, 트랜지스터(214)의 게이트는 OSG 입력 단자와 전기적으로 접속되어 있고, 트랜지스터(214)의 소스 및 드레인 중 다른 하나는 입력 신호 X의 반전 신호의 입력 단자와 전기적으로 접속되어 있다.
트랜지스터(215)는 p채널형 트랜지스터이며, 트랜지스터(215)의 게이트는 입력 신호 A의 입력 단자와 전기적으로 접속되어 있고, 트랜지스터(215)의 소스 및 드레인 중 하나는 배선(304), 트랜지스터(217)의 소스 및 드레인 중 다른 하나, 트랜지스터(218)의 소스 및 드레인 중 다른 하나, 및 트랜지스터(219)의 소스 및 드레인 중 하나와 전기적으로 접속되어 있고, 트랜지스터(215)의 소스 및 드레인 중 다른 하나는 트랜지스터(216)의 소스 및 드레인 중 다른 하나와 전기적으로 접속되어 있다.
트랜지스터(216)는 p채널형 트랜지스터이며, 트랜지스터(216)의 게이트는 입력 신호 B의 입력 단자와 전기적으로 접속되어 있다.
트랜지스터(217)의 게이트는 입력 신호 A의 반전 신호의 입력 단자와 전기적으로 접속되어 있다.
트랜지스터(218)의 게이트는 입력 신호 B의 반전 신호의 입력 단자와 전기적으로 접속되어 있다.
전위 공급 제어부(107)의 트랜지스터(219)는 p채널형 트랜지스터이며, 게이트는 클록 신호 입력 단자와 전기적으로 접속되어 있고, 트랜지스터(219)의 소스 및 드레인 중 다른 하나는 배선(153)과 전기적으로 접속되어 있다.
전위 공급 제어부(108)의 트랜지스터(220)의 게이트는 클록 신호 입력 단자와 전기적으로 접속되어 있고, 트랜지스터(220)의 소스 및 드레인 중 다른 하나는 배선(154)과 전기적으로 접속되어 있다.
carry 회로(102)는 입력 신호 X, 입력 신호 A, 및 입력 신호 B 중 2개 또는 3개가 저전위가 되었을 때만 배선(154)과 배선(304)을 전기적으로 접속시킨다. carry 회로(102)는 제 2 기간에 배선(304)의 전위를 출력 신호 carry로서 출력한다.
상술한 바와 같이, 도 5에 도시된 전가산기(100)는 트랜지스터 17개와 오프 전류가 매우 낮은 트랜지스터 3개로 구성된다. 이와 같이, 오프 전류가 매우 낮은 트랜지스터를 사용함으로써 소수(少數)의 트랜지스터로 로직 인 메모리 구조의 전가산기를 구성할 수 있다.
또한, 전하를 더 많이 축적하기 위하여 배선(303)에 용량 소자를 접속시켜도 좋다. 예를 들어, 용량 소자의 전극 중 하나를 배선(303)과 전기적으로 접속시키고, 용량 소자의 전극 중 다른 하나의 전위를 접지 전위로 하여도 좋다. 배선(304)에도 마찬가지로 용량 소자를 접속시켜도 좋다. 예를 들어, 용량 소자의 전극 중 하나를 배선(304)과 전기적으로 접속시키고, 용량 소자의 전극 중 다른 하나의 전위를 접지 전위로 하여도 좋다.
도 6에 전가산기(100)를 직렬 전가산기로 한 경우의 블록도를 도시하였다. 직렬 전가산기(100)에서는 입력 신호 A의 입력 단자 및 입력 신호 B의 입력 단자에 2개의 복수 자릿수의 신호가 직렬로(가장 하위 자릿수로부터 순차적으로) 입력된다. 또한, carry 출력 단자가 X 입력 단자와 전기적으로 접속되어 있다. 이와 같이 구성됨으로써 2개의 복수 자릿수의 신호를 가장 하위 자릿수로부터 순차적으로 가산할 수 있다.
예를 들어, 복수 자릿수의 신호 중 하나를 (Y3Y2Y1)로 하고 복수 자릿수의 신호 중 다른 하나를 (Z3Z2Z1)로 한 경우의 이들 2개의 복수 자릿수의 신호의 가산에 대하여 설명한다. 우선, 가장 하위의 자릿수의 신호인 신호 Y1 및 Z1을 입력 신호 A1 및 입력 신호 B1로서 입력한다. 가장 하위의 연산에서는 이전의 자릿수로부터의 자리올림이 없으므로, 0을 입력 신호 X1로서 입력한다. 입력 신호 A1, 입력 신호 B1, 및 입력 신호 X1의 연산을 행하여 출력 신호 sum1 및 carry1을 얻는다. 출력 신호 sum1은 출력된다. 이어서, 2번째 하위의 자릿수의 신호인 신호 Y2 및 신호 Z2를 입력 신호 A2 및 입력 신호 B2로서 입력한다. 이전의 자릿수로부터의 자리올림 신호인 출력 신호 carry1을 입력 신호 X2로서 입력한다. 입력 신호 A2, 입력 신호 B2, 및 입력 신호 X2의 연산을 행하여 출력 신호 sum2 및 출력 신호 carry2를 얻는다. 출력 신호 sum2는 출력된다. 마찬가지로, 3번째 하위의 자릿수의 신호인 신호 Y3 및 신호 Z3을 입력 신호 A3 및 입력 신호 B3으로서 입력하고 이전의 자릿수로부터의 자리올림 신호인 출력 신호 carry2를 입력 신호 X3으로서 입력한다. 입력 신호 A3, 입력 신호 B3, 및 입력 신호 X3의 연산을 행하여 출력 신호 sum3 및 출력 신호 carry3을 얻는다. 출력 신호 sum3은 출력된다. 이와 같이 하여 (Y3Y2Y1)와 (Z3Z2Z1)의 가산 결과를 얻는다.
전가산기(100)는 입력 신호 X의 데이터를 오프 전류가 매우 낮은 트랜지스터의 소스 및 드레인 중 하나에 유지한다. 따라서, 입력 신호 X의 데이터를 유지하기 위한 레지스터 등이 불필요하고, 기억 기능과 연산 기능을 조합한 로직 인 메모리 구조를 갖는 전가산기를 구축할 수 있다. 로직 인 메모리 구조로 함으로써 데이터의 대피 및 복귀에 수반되는 전력의 소비를 저감시킬 수 있다.
도 7에 전가산기(100)의 구동 방법 중 일례인 타이밍 차트를 도시하였다. 도 7의 타이밍 차트의 p_0(기간 0이라고도 함) 내지 p_7(기간 7이라고도 함)은 표 1에 나타낸 진리값표의 p_0 내지 p_7의 데이터가 입출력되는 기간에 대응한다.
우선, p_0의 동작에 대하여 설명한다. p_0일 때 입력 신호 X, 입력 신호 A, 및 입력 신호 B에는 저전위(데이터 0)가 입력된다.
p_0에서 클록 신호 CLK가 저전위일 때 전위 공급 제어부(104), 전위 공급 제어부(107)의 트랜지스터(211) 및 트랜지스터(219)가 온 상태가 되어 배선(303) 및 배선(304)에 전하가 충전된다.
그리고, OSG 신호를 저전위에서 고전위로 변화시키고, 트랜지스터(202), 트랜지스터(204), 및 트랜지스터(214)를 온 상태로 한다. OSG 신호의 저전위에서 고전위로의 변화는 클록 신호 CLK가 저전위일 때 행하면 바람직하다. 또한, OSG 신호에 해당하는 전위를 클록 신호 CLK의 전위로 하여도 좋다.
그리고, 클록 신호 CLK가 저전위에서 고전위로 변화되고, 트랜지스터(211) 및 트랜지스터(219)가 오프 상태가 된다. 이 때, sum 회로(101)에서는 입력 신호 X, 입력 신호 A, 및 입력 신호 B에 의거하여 출력 신호 sum가 연산되고, carry 회로(102)에서는 입력 신호 X, 입력 신호 A, 및 입력 신호 B에 의거하여 출력 신호 carry가 연산되고, 각각이 출력된다. p_0에서 배선(303) 및 배선(304)에 충전된 전하는 접지에 의해 소실되어 출력 신호 sum 및 출력 신호 carry는 저전위(데이터 0)가 된다.
p_1 내지 p_7에서도 마찬가지로 클록 신호 CLK가 저전위일 때 충전되고, 클록 신호 CLK가 고전위일 때 출력 신호 sum 및 출력 신호 carry가 연산되어 출력된다. 충전된 전하가 접지에 의해 소실된 경우에는, 저전위(데이터 0)가 출력되고, 접지되지 않은 경우에는 충전된 전하에 의하여 고전위(데이터 1)가 출력된다.
상술한 바와 같이 구동함으로써 전가산기(100)는 표 1의 진리값표에 나타낸 연산을 행할 수 있다.
<가산기의 구성의 구체적인 변형예>
도 8에 전가산기의 구성의 다른 구체적인 예를 도시하였다. 도 8과 도 5의 차이점은 트랜지스터(211), 및 트랜지스터(219)가 n채널형 트랜지스터인 점과, 트랜지스터(211) 및 트랜지스터(219)의 게이트에 클록 신호의 반전 신호의 입력 단자가 전기적으로 접속된 점이다.
또한, 트랜지스터(211), 트랜지스터(212), 트랜지스터(219), 및 트랜지스터(220)로서 오프 전류가 매우 낮은 트랜지스터를 사용하여도 좋다. 오프 전류가 매우 낮은 트랜지스터를 사용함으로써 가산기의 동작에 따른 소비 전력을 더 저감시킬 수 있다.
클록 신호 또는 클록 신호의 반전 신호의 입력 단자와 전기적으로 접속된 트랜지스터를 산화물 반도체 트랜지스터로 함으로써 가산기의 동작에 따른 누설 전류를 더 저감시킬 수 있다. 또한, 산화물 반도체를 사용한 트랜지스터는 다른 트랜지스터에 적층하여 형성할 수 있으므로, 하나당 면적이 작은 가산기로 할 수 있다.
도 9에 전가산기의 구성의 다른 구체적인 예를 도시하였다. 도 9와 도 8의 차이점은 입력 신호 X뿐만 아니라 입력 신호 A 및 입력 신호 B의 데이터가 오프 전류가 매우 낮은 트랜지스터의 소스 및 드레인 중 하나에 유지되는 점이다.
입력 신호 A 및 입력 신호 B의 데이터를 유지하기 위하여 sum 회로(101)는 트랜지스터(221), 트랜지스터(222), 트랜지스터(223), 트랜지스터(224), 및 트랜지스터(225)를 갖고, carry 회로(102)는 트랜지스터(226), 트랜지스터(227), 트랜지스터(228), 및 트랜지스터(229)를 갖는다.
트랜지스터(221) 내지 트랜지스터(229)는 오프 전류가 매우 낮은 트랜지스터이며, 게이트는 OSG 입력 단자와 전기적으로 접속되어 있다.
트랜지스터(221)의 소스 및 드레인 중 하나가 트랜지스터(205)의 게이트와 전기적으로 접속되어 있고, 트랜지스터(221)의 소스 및 드레인 중 다른 하나는 입력 신호 A의 입력 단자와 전기적으로 접속되어 있다.
트랜지스터(222)의 소스 및 드레인 중 하나가 트랜지스터(206)의 게이트와 전기적으로 접속되어 있고, 트랜지스터(222)의 소스 및 드레인 중 다른 하나는 입력 신호 A의 반전 신호의 입력 단자와 전기적으로 접속되어 있다.
트랜지스터(223)의 소스 및 드레인 중 하나가 트랜지스터(207)의 게이트와 전기적으로 접속되어 있고, 트랜지스터(223)의 소스 및 드레인 중 다른 하나는 입력 신호 B의 입력 단자와 전기적으로 접속되어 있다.
트랜지스터(224)의 소스 및 드레인 중 하나가 트랜지스터(208) 및 트랜지스터(209)의 게이트와 전기적으로 접속되어 있고, 트랜지스터(224)의 소스 및 드레인 중 다른 하나는 입력 신호 B의 반전 신호의 입력 단자와 전기적으로 접속되어 있다.
트랜지스터(225)의 소스 및 드레인 중 하나가 트랜지스터(210)의 게이트와 전기적으로 접속되어 있고, 트랜지스터(225)의 소스 및 드레인 중 다른 하나는 입력 신호 B의 입력 단자와 전기적으로 접속되어 있다.
트랜지스터(226)의 소스 및 드레인 중 하나가 트랜지스터(215)의 게이트와 전기적으로 접속되어 있고, 트랜지스터(226)의 소스 및 드레인 중 다른 하나는 입력 신호 A의 입력 단자와 전기적으로 접속되어 있다.
트랜지스터(227)의 소스 및 드레인 중 하나가 트랜지스터(216)의 게이트와 전기적으로 접속되어 있고, 트랜지스터(227)의 소스 및 드레인 중 다른 하나는 입력 신호 B의 입력 단자와 전기적으로 접속되어 있다.
트랜지스터(228)의 소스 및 드레인 중 하나가 트랜지스터(217)의 게이트와 전기적으로 접속되어 있고, 트랜지스터(228)의 소스 및 드레인 중 다른 하나는 입력 신호 A의 반전 신호의 입력 단자와 전기적으로 접속되어 있다.
트랜지스터(229)의 소스 및 드레인 중 하나가 트랜지스터(218)의 게이트와 전기적으로 접속되어 있고, 트랜지스터(229)의 소스 및 드레인 중 다른 하나는 입력 신호 B의 반전 신호의 입력 단자와 전기적으로 접속되어 있다.
도 9에 도시된 전가산기(100)는 입력 신호 X, 입력 신호 A, 및 입력 신호 B의 데이터를 각각 오프 전류가 매우 낮은 트랜지스터의 소스 및 드레인 중 하나에 유지할 수 있다. 전가산기에 입력되는 3개의 데이터 모두를 유지할 수 있으므로, 복수 자릿수를 연산하는 도중에 전원이 끊어져도 전원을 다시 켰을 때 연산을 계속할 수 있다.
상술한 바와 같이, 오프 전류가 매우 낮은 트랜지스터, 예를 들어, 산화물 반도체를 사용한 트랜지스터를 사용함으로써 복수 자릿수를 연산하는 도중에 전원이 끊어져도 전원을 다시 켰을 때 연산을 계속할 수 있는 신호 처리 회로를 실현할 수 있다.
그런데, 비휘발성 기억 소자로서 자기 터널 접합 소자(MTJ 소자)가 알려져 있다. MTJ 소자는 절연막을 개재(介在)하여 상하에 배치된 강자성체막의 자화의 방향이 평행하면 저저항 상태, 반평행하면 고저항 상태가 되어 정보를 기억하는 소자다. 따라서, 본 실시형태에서 기재한 기억 소자의 원리와 전혀 다르다. 표 2는 MTJ 소자와, 본 실시형태에 따른 기억 소자로서 사용한 산화물 반도체를 사용한 트랜지스터의 대비를 나타낸 것이다.
스핀트로닉스(MTJ 소자) 본 실시형태에 따른 기억 소자
1)내열성 큐리 온도 프로세스 온도 500℃
(신뢰성 150℃)
2)구동 방식 전류 구동 전압 구동
3)기록 원리 자성체의 자화 방향을 변경 FET의 온/오프
4)Si LSI 바이폴러 LSI에 적합함
(바이폴러는 고집적화에는 적합하지 않으므로 고집적화 회로에서는 MOS가 더 바람직함. 다만, W가 더 커짐)		 MOS LSI에 적합함
5)오버 헤드 큼
(줄열이 크기 때문임)		 MTJ 소자보다 2자릿수 내지 3자릿수 이상 작음
(기생 용량의 충방전 때문임)
6)비휘발성 스핀을 이용함 오프 전류가 작음을 이용함
7)판독 횟수 무제한 무제한
8)3D화 용이하지 않음
(최대 2층까지)		 용이함(층수에 제한 없음)
9)집적화도(F2) 4F2 내지 15F2 3D화의 적층수로 결정됨
(상층 산화물 반도체 FET 공정의 프로세스 내열성의 확보가 필요함)
10)재료 자성을 갖는 회토류 산화물 반도체 재료
11)비트 당 코스트 높음 낮음
(산화물 반도체 재료에 따라서는(In 등), 비용이 약간 높을 수 있음)
12)자계 내성 약함 강함
MTJ 소자는 자성 재료를 사용하기 때문에 큐리 온도 이상의 온도로 하면 자성이 소실되는 단점이 있다. 또한, MTJ 소자는 전류 구동이기 때문에 실리콘의 바이폴러 디바이스와 잘 맞지만, 바이폴러 디바이스는 고집적화에는 적합하지 않다. 그리고, MTJ 소자는 기록 전류가 미소하지만 메모리의 대용량화에 따라 소비 전력이 증대되는 문제가 있다.
MTJ 소자는 원리적으로 자계에 대한 내성이 약하기 때문에 강한 자계에 노출되면 자화의 방향이 변하기 쉽다. 또한, MTJ 소자에 사용하는 자성체의 나노 스케일화로 인하여 생기는 자기 변동(magnetic fluctuation)을 제어할 필요가 있다.
또한, MTJ 소자는 희토류 원소를 사용하기 때문에 MTJ 소자의 프로세스를 금속 오염을 꺼리는 실리콘 반도체의 프로세스에 조합하는 것은 상당히 주의해야 한다. MTJ 소자는 1비트당 재료 비용도 비싸다.
한편, 본 실시형태에 따른 기억 소자에서는 채널을 형성하는 재료 외는 소자 구조나 동작 원리가 실리콘 MOSFET와 같은 것을 사용한다. 본 실시형태에 따른 기억 소자는 자계의 영향을 받지 않고, 소프트 에러도 발생할 수 없는 특질을 갖는다. 따라서, 실리콘 집적 회로와 정합성이 상당히 좋다고 말할 수 있다.
(실시형태 2)
본 실시형태에서는 실시형태 1에 기재된 오프 전류가 매우 낮은 트랜지스터로서 사용할 수 있는, 산화물 반도체를 사용한 트랜지스터의 일례에 대하여 도 10a 내지 도 12b를 사용하여 설명한다.
산화물 반도체를 사용한 트랜지스터의 일례인 톱 게이트?톱 콘택트 구조를 갖는 코플래너형 트랜지스터의 상면도 및 단면도를 각각 도 10a 및 도 10b에 도시하였다. 도 10a는 트랜지스터의 상면도를 도시한 것이고, 도 10b는 도 10a의 일점 쇄선 A-B에 대응한 단면 A-B를 도시한 것이다.
도 10b에 도시된 트랜지스터는 기판(1100)과, 기판(1100) 위에 형성된 하지 절연막(1102)과, 하지 절연막(1102) 주변에 형성된 보호 절연막(1104)과, 하지 절연막(1102) 및 보호 절연막(1104) 위에 형성된 고저항 영역(1106a) 및 저저항 영역(1106b)을 갖는 산화물 반도체막(1106)과, 산화물 반도체막(1106) 위에 형성된 게이트 절연막(1108)과, 게이트 절연막(1108)을 개재하여 고저항 영역(1106a)과 중첩하여 형성된 게이트 전극(1110)과, 게이트 전극(1110)의 측면과 접하는 측벽 절연막(1112)과, 적어도 저저항 영역(1106b) 및 측벽 절연막(1112)과 접하는 한 쌍의 전극(1114)을 갖는다. 상기 트랜지스터는 상기 트랜지스터를 덮어 형성된 층간 절연막(1116)과, 층간 절연막(1116)에 형성된 개구부를 통하여 한 쌍의 전극(1114)과 접속된 배선(1118)을 가져도 좋다.
또한, 도시하지 않았지만, 층간 절연막(1116) 및 배선(1118)을 덮어 형성된 보호막을 가져도 좋다. 상기 보호막을 형성함으로써 층간 절연막(1116)의 표면 전도에 기인하여 생기는 미소한 누설 전류를 저감시킬 수 있어 트랜지스터의 오프 전류를 저감시킬 수 있다.
산화물 반도체막(1106)에 사용하는 산화물 반도체는 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히, In 및 Zn을 함유하는 것이 바람직하다. 또한, In 및 Zn에 추가하여 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 저감시키기 위한 스테빌라이저를 갖는 것이 바람직하다. 스테빌라이저로서는 갈륨(Ga), 주석(Sn), 하프늄(Hf), 및 알루미늄(Al) 중 적어도 어느 것을 가지면 좋다.
또한, 다른 스테빌라이저로서 란타노이드(lanthanoid)인 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 하나 또는 복수를 가져도 좋다.
예를 들어, 산화물 반도체로서 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
또한, 여기서, 예를 들어, In-Ga-Zn계 산화물이란 In, Ga, 및 Zn을 주성분으로서 갖는 산화물을 뜻하고, In, Ga, 및 Zn의 비율은 불문한다. 또한, In, Ga, 및 Zn 외의 금속 원소가 함유되어도 좋다.
또한, 산화물 반도체로서 InMO3(ZnO)m(m>0)으로 표기되는 재료를 사용하여도 좋다. 또한, M은 Ga, Fe, Mn, 및 Co 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서 In3SnO5(ZnO)n(n>0)로 표기되는 재료를 사용하여도 좋다.
예를 들어, 원자수비가 In:Ga:Zn=1:1:1 또는 In:Ga:Zn=2:2:1인 In-Ga-Zn계 산화물이나 그 조성의 근방의 조성을 갖는 산화물을 사용할 수 있다. 또는 원자수비가 In:Sn:Zn=1:1:1, In:Sn:Zn=2:1:3, 또는 In:Sn:Zn=2:1:5인 In-Sn-Zn계 산화물이나 그 조성의 근방의 조성을 갖는 산화물을 사용하면 좋다.
그러나, 이들에 한정되지 않고, 필요한 반도체 특성(전계 효과 이동도, 임계값, 편차 등)에 따라 적절한 조성을 갖는 것을 사용하면 좋다. 또한, 필요한 반도체 특성을 얻기 위하여 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 및 밀도 등을 적절한 것으로 하는 것이 바람직하다.
예를 들어, In-Sn-Zn계 산화물에서는 비교적 용이하게 높은 전계 효과 이동도를 얻을 수 있다. 그러나, In-Ga-Zn계 산화물에서도 벌크 내의 결함 밀도를 저감함으로써 전계 효과 이동도를 높일 수 있다.
또한, 예를 들어, In, Ga, 및 Zn의 원자수비가 In:Ga:Zn=a:b:c(a+b+c=1)인 산화물의 조성이 원자수비가 In:Ga:Zn=A:B:C(A+B+C=1)인 산화물의 조성의 근방이라는 것은 a, b, 및 c가 (a-A)2+(b-B)2+(c-C)2≤r2를 만족시키는 것을 말하고, r은 예를 들어, 0.05로 하면 좋다. 다른 산화물도 마찬가지다.
산화물 반도체막은 단결정, 다결정(폴리크리스탈이라고도 함), 또는 비정질 등의 상태를 갖는다.
바람직하게는 산화물 반도체막은 CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막으로 한다.
CAAC-OS막은 완전한 단결정이 아니고 완전한 비정질도 아니다. CAAC-OS막은 비정질상에 결정부 및 비정질부를 갖는 결정-비정질 혼상 구조의 산화물 반도체막이다. 또한, 상기 결정부는 하나의 변이 100nm 미만인 입방체 내에 들어가는 크기인 경우가 많다. 또한, 투과형 전자 현미경(TEM: Transmission Electron Microscope)을 사용한 관찰상에서는 CAAC-OS막에 포함된 비정질부와 결정부의 경계는 명확하지 않다. 또한, TEM에 의해 CAAC-OS막에 입계(그레인 바운더리(grain boundary)라고도 함)는 확인되지 않는다. 따라서, CAAC-OS막은 입계에 기인한 전자 이동도의 저하가 억제된다.
CAAC-OS막에 포함된 결정부는 c축이 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향으로 일치되고, 또한 ab면에 수직인 방향에서 관찰하여 삼각형 원자 배열 또는 육각형 원자 배열을 갖고, c축에 수직인 방향에서 관찰하여 금속 원자가 층 형상으로 배열되거나 또는 금속 원자와 산소 원자가 층 형상으로 배열되어 있다. 또한, 다른 결정부간에서 a축 및 b축의 방향이 각각 달라도 좋다. 본 명세서에서 단순히 “수직”이라고 기재하는 경우에는 85° 이상 95° 이하의 범위도 포함되는 것으로 한다. 또한, 단순히 “평행”이라고 기재하는 경우에는 -5° 이상 5° 이하의 범위도 포함되는 것으로 한다.
또한, CAAC-OS막에서 결정부가 균일하게 분포되지 않아도 좋다. 예를 들어, CAAC-OS막의 형성 과정에서 산화물 반도체막의 표면 측에서 결정 성장시킬 때 피형성면 근방보다 표면 근방에서 결정부가 차지하는 비율이 높은 경우가 있다. 또한, CAAC-OS막에 불순물을 첨가함으로써 상기 불순물이 첨가된 영역에서 결정부가 비정질화되는 경우도 있다.
CAAC-OS막에 포함된 결정부의 c축은 CAAC-OS막의 피형성면의 법선 벡터 또는 표면의 법선 벡터에 평행 방향으로 일치되기 때문에 CAAC-OS막의 형상(피형성면의 단면 형상 또는 표면의 단면 형상)에 따라서는 서로 다른 방향을 향하는 경우가 있다. 또한, 결정부의 c축의 방향은 CAAC-OS막이 형성되었을 때의 피형성면의 법선 벡터 또는 표면 법선 벡터에 평행한 방향이 된다. 성막 또는 성막 후의 가열 처리 등의 결정화 처리에 의하여 결정부가 형성된다.
CAAC-OS막을 사용한 트랜지스터는 가시광이나 자외광이 조사됨으로 인한 전기 특성의 변동을 저감시킬 수 있다. 따라서, 상기 트랜지스터는 신뢰성이 높다.
또한, 산화물 반도체막을 구성하는 산소의 일부는 질소로 치환되어도 좋다.
또한, CAAC-OS막과 같이 결정부를 갖는 산화물 반도체막에서는 벌크 내의 결함을 더 저감시킬 수 있고, 표면의 평탄성을 높이면 비정질 상태의 산화물 반도체의 이동도 이상의 이동도를 얻을 수 있다. 표면의 평탄성을 높이기 위해서는 평탄한 표면 위에 산화물 반도체를 형성하는 것이 바람직하고, 구체적으로는 평균 면 거칠기(Ra)가 1nm 이하, 바람직하게는 0.3nm 이하, 더 바람직하게는 0.1nm 이하의 표면 위에 형성하면 좋다.
또한, Ra는 JIS B0601에서 정의되어 있는 중심선 평균 거칠기를 면에 적용할 수 있도록 3차원으로 확장한 것이며, "기준면에서 지정면까지의 편차의 절대값을 평균한 값"으로 표현할 수 있고, 수학식 1로 정의된다.
Figure pat00001
또한, 수학식 1에서 S0은 측정면(좌표 (x1,y1), (x1,y2), (x2, y1), (x2, y2))의 4점을 연결하여 이루어진 사각형의 영역)의 면적을 가리키고, Z0은 측정면의 평균 높이를 가리킨다. Ra는 원자간력 현미경(AFM: Atomic Force Microscope)으로 평가할 수 있다.
또한, 산화물 반도체막의 두께는 3nm 이상 30nm 이하로 하는 것이 바람직하다. 산화물 반도체막을 너무 두껍게 하면(예를 들어, 막 두께를 50nm 이상), 트랜지스터가 노멀리 온이 될 우려가 있기 때문이다.
이러한 CAAC-OS막의 예로서 막 형상으로 형성되고, 막 표면 또는 지지하는 기판면에 수직인 방향에서 관찰하면 삼각형 원자 배열 또는 육각형 원자 배열이 확인되고 또한 그 막 단면을 관찰하면 금속 원자의 층상 배열 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 결정을 들 수도 있다.
CAAC-OS막에 포함되는 결정 구조의 일례에 대하여 도 18a 내지 도 21b를 사용하여 자세히 설명한다. 또한, 특별히 언급이 없는 한 도 18a 내지 도 21b는 위쪽 방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반부 및 하반부라고 하는 경우에는 ab면을 경계로 하였을 때의 상반부 및 하반부를 가리킨다. 또한, 도 18a 내지 도 18e에서 동그라미로 둘러싸인 O는 4배위의 O를 나타내고, 이중 동그라미로 둘러싸인 O는 3배위의 O를 나타낸다.
도 18a에 6배위의 In 하나와, In에 근접한 4배위의 산소 원자(이하 4배위의 O라고 기재함) 6개를 갖는 구조를 도시하였다. 여기서는, 하나의 금속 원자에 대하여 근접한 산소 원자만을 도시한 구조를 소(小)그룹이라고 부른다. 도 18a의 구조는 팔면체 구조를 갖는 것이지만, 간편화를 위하여 평면 구조도 도시하였다. 또한, 도 18a의 상반부 및 하반부에는 각각 4배위의 O가 3개씩 있다. 도 18a에 도시된 소그룹은 전하가 0이다.
도 18b에 5배위의 Ga 하나와, Ga에 근접한 3배위의 산소 원자(이하 3배위의 O라고 기재함) 3개와, Ga에 근접한 4배위의 O 2개를 갖는 구조를 도시하였다. 3배위의 O는 모두 ab면에 존재한다. 도 18b의 상반부 및 하반부에는 각각 4배위의 O가 하나씩 있다. 또한, In도 5배위를 갖기 때문에 도 18b에 도시된 구조를 가질 수 있다. 도 18b에 도시된 소그룹은 전하가 0이다.
도 18c에 4배위의 Zn 하나와, Zn에 근접한 4배위의 O를 4개 갖는 구조를 도시하였다. 도 18c의 상반부에 4배위의 O가 하나 있고, 하반부에 4배위의 O가 3개 있다. 도 18c에 도시된 소그룹은 전하가 0이다.
도 18d에 6배위의 Sn 하나와, Sn에 근접한 4배위의 O 6개를 갖는 구조를 도시하였다. 도 18d의 상반부에는 4배위의 O가 3개 있고, 하반부에는 4배위의 O가 3개 있다. 도 18d에 도시된 소그룹은 전하가 +1이다.
도 18e에 Zn 2개를 포함한 소그룹을 도시하였다. 도 18e의 상반부에 4배위의 O가 하나 있고, 하반부에 4배위의 O가 하나 있다. 도 18e에 도시된 소그룹은 전하가 -1이다.
여기서는, 복수의 소그룹의 집합체를 중(中)그룹이라고 부르고, 복수의 중그룹의 집합체를 대(大)그룹(유닛 셀이라고도 함)이라고 부른다.
여기서, 이들 소그룹들이 결합하는 규칙에 대하여 설명한다. 도 18a에 도시된 6배위의 In의 상반부의 3개의 O는 아래 쪽 방향에 각각 근접 In을 3개 갖고, 하반부의 3개의 O는 위쪽 방향에 각각 근접 In을 3개 갖는다. 도 18b에 도시된 5배위의 Ga의 상반부의 하나의 O는 아래 쪽 방향에 근접 Ga를 하나 갖고, 하반부의 하나의 O는 위쪽 방향에 근접 Ga를 하나 갖는다. 도 18c에 도시된 4배위의 Zn의 상반부의 하나의 O는 아래 쪽 방향에 근접 Zn을 하나 갖고, 하반부의 3개의 O는 위쪽 방향에 각각 근접 Zn을 3개 갖는다. 이와 같이, 금속 원자의 위쪽 방향의 4배위의 O의 개수와, 그 O의 아래 쪽 방향에 있는 근접 금속 원자의 개수는 동일하며, 마찬가지로 금속 원자의 아래 쪽 방향의 4배위의 O의 개수와, 그 O의 위쪽 방향에 있는 근접 금속 원자의 개수는 동일하다. O는 4배위이기 때문에 아래 쪽 방향에 있는 근접 금속 원자의 개수와, 위쪽 방향에 있는 근접 금속 원자의 개수의 합은 4가 된다. 따라서, 금속 원자 위쪽 방향에 있는 4배위의 O의 개수와, 다른 금속 원자 아래 쪽 방향에 있는 4배위의 O의 개수의 합이 4개일 때, 금속 원자를 갖는 2종류의 소그룹들은 결합할 수 있다. 예를 들어, 하반부에 있는 4배위의 O를 통하여 6배위의 금속 원자(In 또는 Sn)가 결합하는 경우에는, 4배위의 O가 3개이므로 5배위의 금속 원자(Ga 또는 In) 및 4배위의 금속 원자(Zn) 중 어느 것과 결합한다.
상기 배위수를 갖는 금속 원자는 c축 방향에서 4배위의 O를 통하여 결합한다. 또한, 그 외에도 층 구조의 합계 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 19의 (a)는 In-Sn-Zn계 산화물의 층 구조를 구성하는 중그룹의 모델도를 도시한 것이다. 도 19의 (b)는 3개의 중그룹으로 구성된 대그룹을 도시한 것이다. 또한, 도 19의 (c)는 도 19의 (b)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한 것이다.
도 19의 (a)에서는 간편화를 위하여 3배위의 O는 생략하고, 4배위의 O는 개수만을 도시하고, 예를 들어, Sn의 상반부 및 하반부에 각각 4배위의 O가 3개씩 있는 것을 동그라미 3이라고 도시하였다. 마찬가지로, 도 19의 (a)에서 In의 상반부 및 하반부에는 각각 4배위의 O가 하나씩 있고, 동그라미 1이라고 도시하였다. 마찬가지로, 도 19의 (a)에서 하반부에는 4배위의 O가 하나 있고, 상반부에는 4배위의 O가 3개 있는 Zn과, 상반부에는 4배위의 O가 하나 있고, 하반부에는 4배위의 O가 3개 있는 Zn을 도시하였다.
도 19의 (a)에서 In-Sn-Zn계 산화물의 층 구조를 구성하는 중그룹은 위에서 순차적으로 4배위의 O가 상반부 및 하반부에 3개씩 있는 Sn이 4배위의 O가 상반부 및 하반부에 하나씩 있는 In과 결합하고, 그 In이 상반부에 4배위의 O가 3개 있는 Zn과 결합하고, 그 Zn의 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 3개씩 있는 In과 결합하고, 그 In이 상반부에 4배위의 O가 하나 있는 2개의 Zn로 이루어진 소그룹과 결합하고, 그 소그룹의 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 3개씩 있는 Sn과 결합한 구성이다. 복수의 상기 중그룹이 결합하여 대그룹을 구성한다.
여기서, 3배위의 O 및 4배위의 O의 경우에는, 결합 하나당의 전하는 각각 -0.667, -0.5라고 생각할 수 있다. 예를 들어, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는 각각 +3, +2, +4이다. 따라서, Sn을 포함한 소그룹은 전하가 +1이다. 따라서, Sn을 포함한 층 구조를 형성하기 위해서는 전하 +1을 상쇄하는 전하 -1이 필요하다. 전하 -1을 갖는 구조로서 도 18e에 도시된 바와 같은 2개의 Zn을 포함한 소그룹을 들 수 있다. 예를 들어, Sn을 포함한 소그룹 하나에 대하여 2개의 Zn을 포함하는 소그룹이 하나 있으면, 전하가 상쇄되기 때문에 층 구조의 총 전하를 0으로 할 수 있다.
구체적으로는, 도 19의 (b)에 도시된 대그룹이 반복됨으로써 In-Sn-Zn계 산화물의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계 층 구조는 In2SnZn2O7(ZnO)m(m은 0 또는 자연수)의 조성식으로 나타낼 수 있다.
또한, 그 외에도 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기함), In-Al-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물이나, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물이나, 1원계 금속의 산화물인 In계 산화물, Sn계 산화물, 및 Zn계 산화물 등을 사용한 경우도 마찬가지다.
예를 들어, 도 20의 (a)는 In-Ga-Zn계 산화물의 층 구조를 구성하는 중그룹의 모델도를 도시한 것이다.
도 20의 (a)에서 In-Ga-Zn계 산화물의 층 구조를 구성하는 중그룹은 위에서 순차적으로 4배위의 O가 상반부 및 하반부에 3개씩 있는 In이, 4배위의 O가 상반부에 하나 있는 Zn과 결합하고, 그 Zn 하반부의 3개의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 하나씩 있는 Ga와 결합하고, 그 Ga 하반부의 하나의 4배위의 O를 통하여 4배위의 O가 상반부 및 하반부에 3개씩 있는 In과 결합한 구성이다. 복수의 상기 중그룹이 결합하여 대그룹을 구성한다.
도 20의 (b)는 3개의 중그룹으로 구성된 대그룹을 도시한 것이다. 또한, 도 20의 (c)는 도 20의 (b)의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한 것이다.
여기서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는 각각 +3, +2, +3이므로, In, Zn, 및 Ga 중 어느 것을 포함한 소그룹은 전하가 0이 된다. 따라서, 이들 소그룹을 조합한 것이라면 중그룹의 총 전하는 항상 0이다.
또한, In-Ga-Zn-O계 층 구조를 구성하는 중그룹은 도 20의 (a)에 도시된 중그룹에 한정되지 않고, In, Ga, Zn의 배열이 다른 중그룹이 조합된 대그룹으로 구성될 수도 있다.
구체적으로는, 도 20의 (b)에 도시된 대그룹이 반복됨으로써, In-Ga-Zn계 산화물의 결정을 얻을 수 있다. 또한, 얻어지는 In-Ga-Zn-O계 층 구조는 InGaO3(ZnO)n(n은 자연수)의 조성식으로 나타낼 수 있다.
n=1(InGaZnO4)인 경우에는, 예를 들어, 도 21a에 도시된 결정 구조를 가질 수 있다. 또한, 도 21a에 도시된 결정 구조에서 도 18b에서 설명한 바와 같이 Ga 및 In은 5배위를 갖기 때문에 Ga를 In으로 바꾼 구조도 가질 수 있다.
또한, n=2(InGaZn2O5)인 경우에는, 예를 들어, 도 21b에 도시된 결정 구조를 가질 수 있다. 또한, 도 21b에 도시된 결정 구조에서 도 18b에서 설명한 바와 같이 Ga 및 In은 5배위를 갖기 때문에 Ga를 In으로 바꾼 구조도 가질 수 있다
또한, 산화물 반도체막(1106)의 수소 농도는 5×1019atoms/cm3 이하인 것이 바람직하고, 5×1018atoms/cm3 이하인 것이 더 바람직하다.
또한, 도 10b에 도시된 트랜지스터는 게이트 전극(1110)을 마스크로서 사용하여 자기 정합적으로 산화물 반도체막(1106)의 저저항 영역(1106b)을 형성할 수 있다. 따라서, 저저항 영역(1106b)(및 동시에 형성되는 고저항 영역(1106a))을 형성하기 위한 포토리소그래피 공정을 생략할 수 있다. 또한, 저저항 영역(1106b)과 게이트 전극(1110)이 거의 중첩되지 않기 때문에 저저항 영역(1106b) 및 게이트 전극(1110)이 형성하는 기생 용량이 생기지 않아 트랜지스터의 고속 동작이 가능하게 된다. 또한, 고저항 영역(1106a)은 게이트에 트랜지스터의 임계값 전압 이상의 전압이 인가되었을 때 채널을 형성한다.
도 10b에 도시된 트랜지스터는 측벽 절연막(1112)을 갖기 때문에, 트랜지스터를 동작할 때 한 쌍의 전극(1114)으로부터 저저항 영역(1106b)을 통하여 고저항 영역(1106a)에 전계가 인가된다. 저저항 영역(1106b)을 통함으로써 고저항 영역(1106a)에 인가되는 전계가 완화되므로 채널 길이가 작은 미세한 트랜지스터에서도 핫 캐리어 열화 등의 열화를 억제할 수 있어 신뢰성이 높은 트랜지스터를 얻을 수 있다.
하지 절연막(1102)으로서 가열 처리에 의하여 산소를 방출하는 절연막을 사용하는 것이 바람직하다. 산화물 반도체막(1106)과 접하는 막에 가열 처리에 의하여 산소를 방출하는 절연막을 사용함으로써, 산화물 반도체막(1106) 및 산화물 반도체막(1106)의 계면 근방에 생긴 결함을 수복(修復)할 수 있어 트랜지스터의 전기적 특성의 열화를 억제할 수 있다.
하지 절연막(1102)은 산화실리콘, 산화질화실리콘, 질화산화실리콘, 질화실리콘, 산화알루미늄, 질화알루미늄, 산화하프늄, 산화지르코늄, 산화이트륨, 산화란탄, 산화세슘, 산화탄탈 및 산화마그네슘 중 1종류 이상을 선택하여 단층 또는 적층으로 사용하면 좋다.
"가열 처리에 의하여 산소를 방출한다"란 TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석에서, 방출되는 산소가 산소 원자로 환산하여 1.0×1018atoms/cm3 이상 또는 3.0×1020atoms/cm3 이상인 것을 뜻한다.
여기서, TDS를 사용한 산소 방출량의 측정 방법에 대하여 이하에서 설명한다.
TDS 분석을 하였을 때의 기체의 전체 방출량은 방출 가스의 이온 강도의 적분값에 비례된다. 그리고, 이 적분값과 표준 시료의 기준값을 비교함으로써 기체의 전체 방출량을 계산할 수 있다.
예를 들어, 표준 시료인 소정 밀도의 수소를 함유한 실리콘 웨이퍼의 TDS 분석 결과 및 절연막의 TDS 분석 결과에 의거하여 절연막의 산소 분자의 방출량(NO2)은 수학식 2에 의하여 구할 수 있다. 여기서, TDS 분석에 의하여 얻어지는 질량수 32로 검출되는 가스 모두가 산소 분자에서 유래한다고 가정한다. 질량수 32인 가스로서 이 외에 CH3OH가 있지만, 존재할 가능성이 낮은 것으로서 여기서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17인 산소 원자 및 질량수 18인 산소 원자를 함유한 산소 분자도 자연계에서 존재하는 비율이 매우 미량이기 때문에 고려하지 않는다.
Figure pat00002
NH2는 표준 시료로부터 탈리된 수소 분자를 밀도로 환산한 값이다. SH2는 표준 시료를 TDS 분석하였을 때의 이온 강도의 적분값이다. 여기서, 표준 시료의 기준값을 NH2/SH2로 한다. SO2는 절연막을 TDS 분석하였을 때의 이온 강도의 적분값이다. α는 TDS 분석에서의 이온 강도에 영향을 미치는 계수다. 수학식 2의 자세한 내용에 관해서는 일본국 특개평6-275697 공보를 참조한다. 또한, 상기 절연막의 산소의 방출량은 승온 탈리 분석 장치 EMD-WA1000S/W(ESCO, Ltd. 제작)를 사용하고, 표준 시료로서 1×1016atoms/cm3의 수소 원자를 함유한 실리콘 웨이퍼를 사용하여 측정한다.
또한, TDS 분석에서 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기 α는 산소 분자의 이온화율을 포함하기 때문에 산소 분자의 방출량을 평가함으로써 산소 원자의 방출량도 계산할 수 있다.
또한, NO2는 산소 분자의 방출량이다. 산소 원자로 환산하였을 때의 방출량은 산소 분자의 방출량의 2배가 된다.
상기 구성에서 가열 처리에 의하여 산소를 방출하는 막은 산소가 과잉인 산화실리콘(SiOX(X>2))이라도 좋다. 산소가 과잉인 산화실리콘(SiOx(X>2))이란 단위 체적당 실리콘 원자수의 2배보다 많은 산소 원자를 함유한 것이다. 단위 체적당의 실리콘 원자수 및 산소 원자수는 러더퍼드 후방 산란법에 의하여 측정한 값이다.
하지 절연막(1102)으로부터 산화물 반도체막(1106)에 산소가 공급됨으로써, 산화물 반도체막(1106)과 하지 절연막(1102)의 계면 준위 밀도를 저감시킬 수 있다. 결과적으로, 트랜지스터의 동작 등에 기인하여 산화물 반도체막(1106)과 하지 절연막(1102)의 계면에 캐리어가 포획되는 것을 억제할 수 있어 전기적 특성의 열화가 적은 트랜지스터를 얻을 수 있다.
보호 절연막(1104)은 250℃ 이상 450℃ 이하, 바람직하게는 150℃ 이상 800℃ 이하의 온도 범위에서, 예를 들어, 1시간의 가열 처리를 행하여도 산소를 투과하지 않는 성질을 가지면 바람직하다.
상술한 바와 같은 성질을 갖는 보호 절연막(1104)을 하지 절연막(1102) 주변에 형성하는 구조로 함으로써, 가열 처리에 의하여 하지 절연막(1102)으로부터 방출된 산소가 트랜지스터 외부로 확산되는 것을 억제할 수 있다. 따라서, 하지 절연막(1102)에 산소가 유지되어 트랜지스터의 전기적 특성 및 신뢰성을 높일 수 있다.
다만, 보호 절연막(1104)을 형성하지 않는 구조를 제외하는 것이 아니다.
보호 절연막(1104)은 질화산화실리콘, 질화실리콘, 산화알루미늄, 질화알루미늄, 산화하프늄, 산화지르코늄, 산화이트륨, 산화란탄, 산화세슘, 산화탄탈, 및 산화마그네슘 중 1종류 이상을 선택하여 단층 또는 적층 구조로 형성하면 좋다.
또한, 기판(1100)으로서 가요성 기판을 사용하여도 좋다. 그 경우에는, 가요성 기판 위에 직접적으로 트랜지스터를 제작한다. 또한, 가요성 기판 위에 트랜지스터를 형성하는 방법으로서는 비가요성 기판 위에 트랜지스터를 제작한 후에 트랜지스터를 박리하고, 가요성 기판인 기판(1100)에 전치하는 방법도 있다. 그 경우에는, 비가요성 기판과 트랜지스터 사이에 박리층을 형성하면 좋다.
게이트 전극(1110)은 Al, Ti, Cr, Co, Ni, Cu, Y, Zr, Mo, Ag, Ta, 및 W, 이들의 질화물, 산화물, 및 합금 중 1종류 이상을 선택하여 단층 구조 또는 적층 구조로 형성하면 좋다. 또한, 산화물 반도체막(1106)의 재료로서 기재한 산화물막을 사용하여도 좋다.
게이트 절연막(1108)은 하지 절연막(1102)과 같은 방법 및 같은 재료로 형성하면 좋다.
한 쌍의 전극(1114)은 게이트 전극(1110)과 같은 방법 및 같은 재료로 형성하면 좋다.
층간 절연막(1116)은 하지 절연막(1102)과 같은 방법 및 같은 재료로 형성하면 좋다.
배선(1118)은 게이트 전극(1110)과 같은 방법 및 같은 재료로 형성하면 좋다.
도 10b에 도시된 트랜지스터의 제작 방법의 일례를 이하에서 기재한다.
여기서, 모든 막에서 트랜지스터의 특성에 악영향을 미치는 수소 또는 물 등의 불순물이 함유되지 않도록 하는 것이 바람직하다. 예를 들어, 기판(1100) 등의 표면에 부착되어 있는 불순물도 막에 들어간다. 따라서, 각 층을 형성하기 전에 감압 분위기 또는 산화성 분위기하에서 가열 처리하여 기판(1100) 등의 표면에 부착되어 있는 불순물을 제거해 두는 것이 바람직하다. 또한 성막실에 기인한 불순물도 문제가 되기 때문에 미리 제거해 두는 것이 바람직하다. 구체적으로는, 성막실을 베이킹함으로써 성막실 내부로부터의 탈 가스를 촉진시켜 배기해 두는 것이 바람직하다. 또한, 각 층을 형성하기 전에 5분 정도의 더미 성막을 더미 기판 100장 정도에 해 두는 것이 바람직하다. 또한, 더미 성막을 1장 행할 때마다 성막실의 배기를 행하면 더 바람직하다. 여기서, 더미 성막이란 더미 기판에 스퍼터링 등에 의한 성막을 행함으로써 더미 기판 및 성막실 내벽에 막을 퇴적시켜 성막실 내의 불순물 및 성막실 내벽의 흡착물을 막 내에 가두는 것을 뜻한다. 더미 기판에는 방출 가스가 적은 재료를 사용하는 것이 바람직하고, 예를 들어, 기판(1100)과 같은 재료를 사용하여도 좋다. 더미 성막함으로써 이후 형성되는 막 내의 불순물 농도를 저감시킬 수 있다.
또한, 성막에 사용하는 가스의 순도도 막 내의 불순물 농도에 영향을 미치기 때문에, 가능한 한 순도가 높은 가스를 사용하는 것이 바람직하다. 스퍼터링법을 사용하는 경우에는, 예를 들어, 순도가 9N인 아르곤 가스(이슬점 -121℃, 물 0.1ppb, 수소 0.5ppb) 및 순도가 8N인 산소(이슬점 -112℃, 물 1ppb, 수소 1ppb)의 가스를 사용하면 좋다.
우선, 기판(1100) 위에 스퍼터링법, 증착법, PCVD법, PLD법, ALD법, 또는 MBE법 등을 사용하여 하지 절연막(1152)을 형성한다(도 13a 참조).
다음에, 포토리소그래피 공정 등에 의하여 하지 절연막(1152)을 가공하여, 하지 절연막(1102)을 형성한다(도 13b 참조).
다음에, 스퍼터링법, 증착법, PCVD(플라즈마 CVD)법, PLD(펄스 레이저 퇴적)법, ALD(원자층 퇴적)법, 또는 MBE(분자선 에피택시)법 등을 사용하여 보호 절연막(1154)을 형성한다(도 13c 참조).
다음에, 화학 기계 연마(CMP: Chemical Mechanical Polishing) 처리에 의하여 하지 절연막(1102)과 표면이 일치된 보호 절연막(1104)을 형성한다(도 13d 참조). 또한, 하지 절연막(1102)과 보호 절연막(1104)은 표면의 높이가 대략 일치되면 좋다.
다음에, 산화물 반도체막을 형성하고, 포토리소그래피 공정 등에 의하여 가공하여 산화물 반도체막(1156)을 형성한다(도 13e 참조). 이 때 행해지는 가열 처리에 의하여 하지 절연막(1102)으로부터 산화물 반도체막으로 산소가 공급된다.
우선, 평탄성을 갖는 기판(1100)에 스퍼터링법, 증착법, PCVD법, PLD법, ALD법, 또는 MBE법 등을 사용하여 산화물 반도체막을 형성한다. 산화물 반도체막(1156)은 바람직하게는 스퍼터링법에 의하여 기판 가열 온도를 100℃ 이상 600℃ 이하, 바람직하게는 150℃ 이상 550℃ 이하, 더 바람직하게는 200℃ 이상 500℃ 이하로 하고, 산소 가스 분위기하에서 형성한다. 산화물 반도체막(1156)의 두께는 1nm 이상 40nm이하, 바람직하게는 3nm 이상 20nm 이하로 한다. 형성할 때의 기판 가열 온도가 높을수록, 얻어지는 산화물 반도체막(1156)의 불순물 농도는 낮아진다. 또한, 산화물 반도체막(1156) 내의 원자 배열이 가지런해지고 고밀도화되어 다결정 산화물 반도체막 또는 CAAC-OS막이 형성되기 쉬워진다. 게다가, 산소 가스 분위기하에서 성막함으로써 희가스 등의 불필요한 원자가 함유되지 않기 때문에 다결정 산화물 반도체막 또는 CAAC-OS막이 형성되기 쉬워진다. 다만, 산소 가스와 희가스의 혼합 분위기로 하여도 좋고, 그 경우에는 산소 가스의 비율은 30vol.% 이상, 바람직하게는 50vol.% 이상, 더 바람직하게는 80vol.% 이상으로 한다. 또한, 산화물 반도체막(1156)은 얇을수록 트랜지스터의 단채널 효과가 저감된다. 다만, 지나치게 얇으면 계면 산란의 영향이 강해져 전계 효과 이동도의 저하가 일어나는 경우가 있다.
산화물 반도체막(1156)으로서 In-Ga-Zn-O계 재료를 스퍼터링법으로 성막하는 경우에는, 바람직하게는 원자수비가 In:Ga:Zn=1:1:1, 4:2:3, 3:1:2, 1:1:2, 2:1:3, 또는 3:1:4로 나타내어지는 In-Ga-Zn-O 타깃을 사용한다. 상기 원자수비를 갖는 In-Ga-Zn-O 타깃을 사용하여 산화물 반도체막(1156)을 형성함으로써 다결정 산화물 반도체막 또는 CAAC-OS막이 형성되기 쉬워진다.
또한, 산화물 반도체막(1156)으로서 In-Sn-Zn-O계 재료를 스퍼터링법으로 성막하는 경우에는, 바람직하게는 원자수비가 In:Sn:Zn=1:1:1, 2:1:3, 1:2:2, 또는 20:45:35로 나타내어지는 In-Sn-Zn-O 타깃을 사용한다. 상기 원자수비를 갖는 In-Sn-Zn-O 타깃을 사용하여 산화물 반도체막(1156)을 형성함으로써 다결정 산화물 반도체막 또는 CAAC-OS막이 형성되기 쉬워진다.
다음에, 기판(1100)에 가열 처리를 행한다. 가열 처리는 감압 분위기하, 불활성 분위기하, 또는 산화성 분위기하에서 행한다. 가열 처리에 의하여 산화물 반도체막(1156) 내의 불순물 농도를 저감시킬 수 있다.
가열 처리는 감압 분위기 또는 불활성 분위기하에서 가열 처리를 행한 후, 온도를 유지하면서 산화성 분위기로 전환하고 가열 처리를 더 행하면 바람직하다. 이것은 감압 분위기하 또는 불활성 분위기하에서 가열 처리를 행하면, 산화물 반도체막(1156) 내의 불순물 농도를 저감시킬 수 있지만, 동시에 산소 결손도 생기기 때문이고, 이 때 생긴 산소 결손을 산화성 분위기하에서 가열 처리함으로써 저감시킬 수 있다.
산화물 반도체막(1156)은 형성할 때의 기판 가열에 추가하여 가열 처리를 행함으로써, 막 내의 불순물 준위를 매우 작게 할 수 있다. 결과적으로 트랜지스터의 전계 효과 이동도를 후술하는 이상적인 전계 효과 이동도 가까이까지 높일 수 있다.
가열 처리는, 예를 들어, 200℃ 이상 기판의 변형점 미만으로 행하면 좋다. 바람직하게는 250℃ 이상 450℃ 이하로 한다. 분위기는 한정되지 않지만, 산화성 분위기, 불활성 분위기, 또는 감압 분위기하(10Pa 이하)에서 행한다. 처리 시간은 3분 내지 24시간으로 한다. 처리 시간이 길수록 비정질 영역보다 결정 영역의 비율이 많은 산화물 반도체막을 형성할 수 있지만, 24시간 넘게 가열 처리하는 것은 생산성의 저하를 초래하기 때문에 바람직하지 않다.
산화성 분위기는 산화성 가스를 포함한 분위기다. 산화성 가스는 산소, 오존, 또는 아산화질소 등이며, 물, 수소 등이 함유되지 않는 것이 바람직하다. 예를 들어, 가열 처리 장치에 도입하는 산소, 오존, 아산화질소의 순도를 8N(99.999999%) 이상, 바람직하게는 9N(99.9999999%) 이상으로 한다. 산화성 분위기는 산화성 가스를 불활성 가스와 혼합하여 사용하여도 좋다. 그 경우에는, 산화성 가스가 적어도 10ppm 이상 포함되는 것으로 한다.
여기서, 불활성 분위기는 질소, 희가스(헬륨, 네온, 아르곤, 크립톤, 크세논) 등의 불활성 가스를 주성분으로 하는 분위기다. 구체적으로는 산화성 가스 등의 반응성 가스가 10ppm 미만 포함되는 것으로 한다.
가열 처리는 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. RTA를 사용함으로써 단시간에 한해 기판의 변형점 이상의 온도로 가열 처리할 수 있다. 따라서, 비정질 영역보다 결정 영역의 비율이 많은 산화물 반도체막을 형성하기 위한 시간을 단축할 수 있다.
또한, 비정질인 In-Sn-Zn-O계 산화물을 활성층에 사용한 트랜지스터의 전기적 특성이 보고되어 있고, 30cm2/Vs의 전계 효과 이동도가 얻어졌다(Eri Fukumoto, Toshiaki Arai, Narihiro Morosawa, Kazuhiko Tokunaga, Yasuhiro Terai, Takashige Fujimori and Tatsuya Sasaoka, “High Mobility Oxide Semiconductor TFT for Circuit Integration of AM-OLED”, IDW’ 10 p631-p634).
다음에, 절연막(1158), 도전막(1160)을 순차적으로 형성한다(도 13f 참조). 형성 방법은 양쪽 모두 스퍼터링법, 증착법, PCVD법, PLD법, ALD법, 또는 MBE법 등을 사용하면 좋다.
다음에, 포토리소그래피 공정 등에 의하여 도전막(1160)을 가공하여 게이트 전극(1110)을 형성한다(도 14a 참조).
다음에, 게이트 전극(1110)을 마스크로서 사용하여 절연막(1158)을 통하여 산화물 반도체막(1156)의 저항값을 저감시키는 기능을 갖는 불순물(1120)을 첨가함으로써, 고저항 영역(1106a) 및 저저항 영역(1106b)을 갖는 산화물 반도체막(1106)을 형성한다(도 14b 참조). 또한, 불순물(1120)은 인, 질소, 또는 붕소 등을 사용하면 좋다. 불순물(1120)을 첨가한 후에 활성화를 위하여 250℃ 이상 650℃ 이하의 온도로 가열 처리하여도 좋다. 또한, 불순물(1120)을 이온 주입법을 사용하여 첨가하면, 이온 도핑법을 사용하여 불순물(1120)을 첨가한 경우와 비교하여, 산화물 반도체막(1106) 내로의 수소의 첨가가 저감되기 때문에 바람직하다. 다만, 이온 도핑법을 제외하는 것이 아니다.
또한, 절연막(1158)을 통하여 불순물(1120)을 첨가함으로써, 불순물(1120)의 첨가로 인하여 산화물 반도체막(1106)에 가해지는 데미지를 저감시킬 수 있다.
다음에, 절연막(1162)을 스퍼터링법, 증착법, PCVD법, PLD법, ALD법, 또는 MBE법 등을 사용하여 형성한다(도 14c 참조).
다음에, 절연막(1162)을 에칭함으로써 측벽 절연막(1112)을 형성한다. 상기 에칭은 이방성이 높은 에칭이며, 측벽 절연막(1112)은 절연막에 이방성이 높은 에칭 공정을 행함으로써 자기 정합적으로 형성할 수 있다. 여기서, 이방성이 높은 에칭으로서는 드라이 에칭이 바람직하고, 예를 들어, 에칭 가스로서 트리플루오로메탄(CHF3), 옥타플루오로사이클로부탄(C4F8), 테트라플루오로메탄(CF4) 등의 불소를 함유한 가스를 사용할 수 있고, 헬륨(He)이나 아르곤(Ar) 등의 희 가스 또는 수소(H2)를 첨가하여도 좋다. 또한, 드라이 에칭으로서 기판에 고주파 전압을 인가하는 반응성 이온 에칭법(RIE법)을 사용하는 것이 바람직하다.
측벽 절연막(1112)을 형성함과 함께, 절연막(1158)을 가공하여 게이트 절연막(1108)을 형성할 수 있다(도 14d 참조).
다음에, 도전막을 스퍼터링법, 증착법, PCVD법, PLD법, ALD법, 또는 MBE법 등을 사용하여 형성하고, 포토리소그래피 공정 등에 의하여 상기 도전막을 가공함으로써 한 쌍의 전극(1114)을 형성한다(도 15a 참조).
다음에, 층간 절연막(1116)을 스퍼터링법, 증착법, PCVD법, PLD법, ALD법, 또는 MBE법 등을 사용하여 형성하고, 한 쌍의 전극(1114)을 노출시키는 개구부를 형성한다. 다음에, 도전막을 스퍼터링법, 증착법, PCVD법, PLD법, ALD법, 또는 MBE법 등을 사용하여 형성하고, 포토리소그래피 공정 등에 의하여 상기 도전막을 가공하여 한 쌍의 전극(1114) 각각과 접하는 배선(1118)을 형성한다(도 15b 참조). 또한, 층간 절연막(1116)으로서, 적어도 일부에 20nm 이상, 바람직하게는 50nm 이상, 더 바람직하게는 100nm 이상의 두께를 갖는 산화알루미늄막을 사용하면 바람직하다. 산화알루미늄막을 사용함으로써, 수소 또는 물 등 트랜지스터의 전기적 특성에 악영향을 미치는 불순물이 트랜지스터 외부로부터 침입하는 것을 억제할 수 있다. 또한, 하지 절연막(1102)으로부터 방출된 산소가 트랜지스터로부터 외부로 확산되는 것을 억제할 수 있다. 이들 효과를 실현하기 위해서는 산화알루미늄막의 막질에도 따르지만, 어느 정도의 두께가 필요하다. 다만, 지나치게 산화알루미늄막을 두껍게 하면 생산성이 저하되기 때문에 적절한 두께를 선택하면 좋다.
상술한 공정에 의해 도 10a 및 도 10b에 도시된 트랜지스터를 제작할 수 있다.
산화물 반도체를 사용한 트랜지스터의 다른 일례인 톱 게이트?보텀 콘택트 구조를 갖는 코플래너형 트랜지스터의 상면도 및 단면도를 각각 도 11a 및 도 11b에 도시하였다. 도 11a는 트랜지스터의 상면도를 도시한 것이고, 도 11b는 도 11a의 일점 쇄선 A-B에 대응한 단면 A-B를 도시한 것이다.
도 11b에 도시된 트랜지스터는 기판(1100)과, 기판(1100) 위에 형성된 하지 절연막(1103)과, 하지 절연막(1103)의 홈부에 형성된 한 쌍의 전극(1115)과, 하지 절연막(1102) 및 한 쌍의 전극(1115) 위에 형성된 고저항 영역(1106a) 및 저저항 영역(1106b)을 갖는 산화물 반도체막(1106)과, 산화물 반도체막(1106) 위에 형성된 게이트 절연막(1109)과, 게이트 절연막(1109)을 개재하여 고저항 영역(1106a)과 중첩하여 형성된 게이트 전극(1111)을 갖는다. 상기 트랜지스터는 상기 트랜지스터를 덮어 형성된 층간 절연막(1117)과, 층간 절연막(1117), 게이트 절연막(1109), 및 산화물 반도체막(1106)에 형성된 개구부를 통하여 한 쌍의 전극(1115)과 접속된 배선(1119)을 가져도 좋다.
또한, 하지 절연막(1103), 게이트 절연막(1109), 게이트 전극(1111), 한 쌍의 전극(1115), 층간 절연막(1117) 및 배선(1119)은 각각 하지 절연막(1102), 게이트 절연막(1108), 게이트 전극(1110), 한 쌍의 전극(1114), 층간 절연막(1116), 및 배선(1118)과 같은 재료 및 같은 방법으로 형성하면 좋다.
도 11b에 도시된 트랜지스터는 한 쌍의 전극(1115)이 산화물 반도체막(1106) 아래와 접하여 있는 점에서 도 10b에 도시된 트랜지스터와 다르다. 이와 같은 구조로 함으로써, 한 쌍의 전극(1115)을 형성할 때 동시에 산화물 반도체막(1106)의 일부가 플라즈마나 약액 등에 노출되지 않기 때문에 산화물 반도체막(1106)을 얇게 형성하는 경우(예를 들어, 5nm 이하의 두께로 형성하는 경우) 등에 바람직한 구조다.
도 11b에 도시된 트랜지스터의 제작 방법의 일례를 이하에 기재한다.
우선, 기판(1100)에 하지 절연막(1153)을 형성한다(도 16a 참조).
다음에, 하지 절연막(1153)을 가공하여 하지 절연막(1103)을 형성한다(도 16b 참조).
다음에, 도전막(1165)을 형성한다(도 16c 참조).
다음에, CMP 처리를 행하여, 하지 절연막(1103)과 표면이 일치된 한 쌍의 전극(1115)을 형성한다(도 16d 참조).
다음에, 산화물 반도체막(1156)을 형성한다(도 16e 참조).
다음에, 게이트 절연막(1109), 도전막(1161)을 순차적으로 형성한다(도 16f 참조).
다음에, 도전막(1161)을 가공하여 게이트 전극(1111)을 형성한다(도 17a 참조).
다음에, 게이트 전극(1111)을 마스크로서 사용하여 게이트 절연막(1109)을 통하여 산화물 반도체막(1156)의 저항값을 저감시키는 기능을 갖는 불순물(1120)을 첨가함으로써, 고저항 영역(1106a) 및 저저항 영역(1106b)을 갖는 산화물 반도체막(1106)을 형성한다(도 17b 참조).
다음에, 층간 절연막(1117)을 형성하고, 한 쌍의 전극(1115)을 노출시키는 개구부를 형성한다. 다음에, 도전막을 형성하고, 상기 도전막을 가공하여 한 쌍의 전극(1115) 각각과 접하는 배선(1119)을 형성한다(도 17c 참조).
상술한 공정에 의해 도 11a 및 도 11b에 도시된 트랜지스터를 제작할 수 있다.
산화물 반도체를 사용한 트랜지스터의 다른 일례를 도시한 상면도 및 단면도를 각각 도 12a 및 도 12b에 도시하였다. 도 12a는 트랜지스터의 상면도다. 또한, 도 12b는 도 12a의 일점 쇄선 A-B에 대응한 단면도다.
도 12b에 도시된 트랜지스터는 기판(1600)과, 기판(1600) 위에 형성된 하지 절연막(1602)과, 하지 절연막(1602) 위에 형성된 산화물 반도체막(1606)과, 산화물 반도체막(1606)과 접하는 한 쌍의 전극(1614)과, 산화물 반도체막(1606) 및 한 쌍의 전극(1614) 위에 형성된 게이트 절연막(1608)과, 게이트 절연막(1608)을 개재하여 산화물 반도체막(1606)과 중첩하여 형성된 게이트 전극(1610)과, 게이트 절연막(1608) 및 게이트 전극(1610)을 덮어 형성된 층간 절연막(1616)과, 층간 절연막(1616)에 형성된 개구부를 통하여 한 쌍의 전극(1614)과 접속된 배선(1618)과, 층간 절연막(1616) 및 배선(1618)을 덮어 형성된 보호막(1620)을 갖는다.
기판(1600)으로서는 유리 기판을 사용하고, 하지 절연막(1602)으로서는 산화실리콘막을 사용하고, 산화물 반도체막(1606)으로서는 In-Sn-Zn계 산화막을 사용하고, 한 쌍의 전극(1614)으로서는 텅스텐막을 사용하고, 게이트 절연막(1608)으로서는 산화실리콘막을 사용하고, 게이트 전극(1610)으로서는 질화탄탈막과 텅스텐막의 적층 구조를 사용하고, 층간 절연막(1616)으로서는 산화질화실리콘막과 폴리이미드막의 적층 구조를 사용하고, 배선(1618)으로서는 티타늄막, 알루미늄막, 티타늄막이 순차적으로 형성된 적층 구조를 사용하고, 보호막(1620)으로서는 폴리이미드막을 사용하는 것으로 한다.
또한, 도 12a에 도시된 구조의 트랜지스터에서 게이트 전극(1610)과 한 쌍의 전극(1614)이 중첩되는 폭을 Lov라고 부른다. 마찬가지로, 산화물 반도체막(1606)과 중첩되지 않는 한 쌍의 전극(1614)의 부분을 dW라고 부른다.
도 10a 내지 도 12b에 도시된 트랜지스터에서는 상술한 산화물 반도체막을 사용하기 때문에 전계 효과 이동도가 높고 또 신뢰성이 높은 트랜지스터를 얻을 수 있다.
여기서, 본 발명의 일 형태에 사용되는 산화물 반도체를 사용한 트랜지스터의 전계 효과 이동도를 계산한 결과에 대하여 설명한다.
산화물 반도체에 한정되지 않고, 실제로 측정되는 절연 게이트형 트랜지스터의 전계 효과 이동도는 다양한 이유로 인하여 본래의 이동도보다 낮다. 전계 효과 이동도를 저하시키는 요인으로서는 반도체 내부의 결함이나 반도체와 절연막의 계면의 결함이 있지만, Levinson 모델을 사용하면 반도체 내부에 결함이 없는 것으로 가정한 경우의 전계 효과 이동도를 이론적으로 도출할 수 있다.
반도체 본래의 전계 효과 이동도를 μ0으로 하고, 측정되는 전계 효과 이동도를 μ로 하고, 반도체 내에 어떤 포텐셜 장벽(입계 등)이 존재하는 것으로 가정하면 수학식 3으로 나타낼 수 있다.
Figure pat00003
여기서, E는 포텐셜 장벽의 높이를 나타내고, k는 볼츠만 상수(Boltzmann constant)를 나타내고, T는 절대 온도를 나타낸다. 또한, 포텐셜 장벽이 결함에서 유래하는 것으로 가정하면, Levinson 모델에 따라 수학식 4로 나타낼 수 있다.
Figure pat00004
여기서, e는 전기 소량을 나타내고, N은 단위 면적당의 채널 내의 평균 결함 밀도를 나타내고, ε는 반도체의 유전율을 나타내고, n은 단위 면적당의 채널에 포함되는 캐리어 수를 나타내고, Cox는 단위 면적당의 용량을 나타내고, Vg는 게이트 전압을 나타내고, t는 채널의 두께를 나타낸다. 또한, 두께가 30nm 이하인 반도체층이라면, 채널의 두께는 반도체층의 두께와 동일하여도 좋다. 선형 영역에서의 드레인 전류 Id는 수학식 5로 나타낼 수 있다.
Figure pat00005
여기서, L은 채널 길이를 나타내고, W는 채널 폭을 나타내고, 여기서는 L=W=10㎛이다. 또한, Vd는 드레인 전압을 나타낸다. 상술한 수학식의 양변을 Vg로 나눈 다음에 양변을 대수(logarithm)로 나타내면, 수학식 6으로 나타낼 수 있다.
Figure pat00006
수학식 6의 우변은 Vg의 함수다. 수학식 6을 보면 알 수 있듯이, 세로축을 ln(Id/Vg)로 하고 가로축을 1/Vg로 하는 직선의 기울기로부터 결함 밀도 N을 계산할 수 있다. 즉, 트랜지스터의 Id-Vg 특성으로부터 결함 밀도를 평가할 수 있다. 산화물 반도체로서 인듐(In), 주석(Sn), 및 아연(Zn)의 비율이 In:Sn:Zn=1:1:1인 것은 결함 밀도 N이 1×1012/cm2 정도다.
상술한 바와 같이 하여 계산된 결함 밀도 등에 의거하여 수학식 4 및 수학식 5를 사용하여 μ0=120cm2/Vs가 도출된다. 결함이 있는 In-Sn-Zn계 산화물에서 측정되는 전계 효과 이동도는 30cm2/Vs 정도다. 그러나, 반도체 내부 및 반도체와 게이트 절연막의 계면의 결함이 없는 산화물 반도체의 전계 효과 이동도 μ0은 120cm2/Vs가 되는 것으로 예측할 수 있다.
다만, 반도체 내부에 결함이 없어도 트랜지스터의 수송 특성은 채널과 게이트 절연물의 계면에서의 산란의 영향을 받는다. 즉, 게이트 절연물의 계면에서 x만큼 떨어진 곳에서의 전계 효과 이동도 μ1은 수학식 7로 나타낼 수 있다.
Figure pat00007
여기서, D는 게이트 방향의 전계를 나타내고, B 및 l는 상수다. B 및 l은 실제 측정 결과를 사용하여 계산할 수 있고, 상기 측정 결과에 의거하면, B=4.75×107cm/s, l=10nm(계면 산란이 미치는 깊이)이다. D가 증가하면(즉, 게이트 전압이 높아지면), 수학식 7의 제 2 항이 증가하기 때문에 전계 효과 이동도 μ1은 저하되는 것을 알 수 있다.
반도체 내부에 결함이 없는 이상적인 산화물 반도체를 채널에 사용한 트랜지스터의 전계 효과 이동도 μ2를 계산한 결과를 도 22에 도시하였다. 또한, 계산에는 디바이스 시뮬레이션 소프트웨어인 Sentaurus Device(Synopsys.Inc. 제작)를 사용하고, 산화물 반도체의 밴드갭을 2.8eV로 하고, 전자 친화력을 4.7eV로 하고, 비유전율을 15로 하고, 두께를 15nm로 하였다. 또한, 게이트의 일 함수를 5.5eV로 하고, 소스의 일 함수를 4.6eV로 하고, 드레인의 일 함수를 4.6eV로 하였다. 또한, 게이트 절연물의 두께를 100nm로 하고, 비유전율을 4.1로 하였다. 채널 길이 및 채널 폭은 양쪽 모두 10㎛이고, 드레인 전압 Vd는 0.1V이다.
도 22에 도시된 바와 같이, 게이트 전압이 1V를 넘으면 전계 효과 이동도가 100cm2/Vs 이상의 피크값을 갖지만, 게이트 전압이 더 높아지면 계면 산란의 영향이 커져 전계 효과 이동도가 저하된다. 또한, 계면 산란의 영향을 저감시키기 위해서는 반도체층 표면을 원자 레벨로 평탄하게 하는 것(Atomic Layer Flatness)이 바람직하다.
상술한 바와 같은 전계 효과 이동도를 갖는 산화물 반도체를 사용하여 미세한 트랜지스터를 제작한 경우의 특성을 계산한 결과를 도 23a 내지 도 25c에 도시하였다. 또한, 계산에 사용한 트랜지스터의 단면 구조를 도 26a 및 도 26b에 도시하였다. 도 26a 및 도 26b에 도시된 트랜지스터는 산화물 반도체층에 n+의 도전형을 나타내는 반도체 영역(2103a) 및 반도체 영역(2103c)을 갖는다. 반도체 영역(2103a) 및 반도체 영역(2103c)의 저항률은 2×10-3Ωcm로 한다.
도 26a에 도시된 트랜지스터는 하지 절연물(2101)과, 하지 절연물(2101)에 메워지도록 형성된 산화알루미늄으로 이루어진 매립 절연물(2102) 위에 형성된다. 트랜지스터는 반도체 영역(2103a), 반도체 영역(2103c), 반도체 영역(2103a)과 반도체 영역(2103c)에 끼워지고 채널 형성 영역이 되는 진성 반도체 영역(2103b), 및 게이트(2105)를 갖는다. 게이트(2105)의 폭을 33nm로 한다.
게이트(2105)와 반도체 영역(2103b) 사이에 게이트 절연물(2104)을 갖고, 또한 게이트(2105)의 양쪽 측면에 측벽 절연물(2106a) 및 측벽 절연물(2106b)을 갖고, 게이트(2105)의 상부에 게이트(2105)와 다른 배선이 단락(短絡)되는 것을 방지하기 위한 절연물(2107)을 갖는다. 측벽 절연물의 폭은 5nm로 한다. 또한, 반도체 영역(2103a) 및 반도체 영역(2103c)과 접하는 소스(2108a) 및 드레인(2108b)을 갖는다. 또한, 이 트랜지스터의 채널 폭을 40nm로 한다.
도 26b에 도시된 트랜지스터는 하지 절연물(2101)과, 산화알루미늄으로 이루어진 매립 절연물(2102) 위에 형성되고, 반도체 영역(2103a), 반도체 영역(2103c), 반도체 영역(2103a)과 반도체 영역(2103c)에 끼워진 진성 반도체 영역(2103b), 폭이 33nm인 게이트(2105), 게이트 절연물(2104), 측벽 절연물(2106a), 측벽 절연물(2106b), 절연물(2107), 소스(2108a), 및 드레인(2108b)을 갖는 점에서 도 26a에 도시된 트랜지스터와 동일하다.
도 26a에 도시된 트랜지스터와 도 26b에 도시된 트랜지스터의 차이점은 측벽 절연물(2106a) 및 측벽 절연물(2106b) 아래의 반도체 영역의 도전형이다. 도 26a에 도시된 트랜지스터에서는 측벽 절연물(2106a) 및 측벽 절연물(2106b) 아래의 반도체 영역은 n+의 도전형을 나타내는 반도체 영역(2103a) 및 반도체 영역(2103c)이지만, 도 26b에 도시된 트랜지스터에서는 측벽 절연물(2106a) 및 측벽 절연물(2106b) 아래의 반도체 영역은 진성 반도체 영역(2103b)이다. 즉, 반도체 영역(2103a)과 게이트(2105)가 폭 Loff만큼 중첩되지 않는 영역이 생긴다. 이 영역을 오프셋 영역이라고 하고, 그 폭 Loff를 오프셋 길이라고 한다. 도면에서 알 수 있듯이 오프셋 길이는 측벽 절연물(2106a)(측벽 절연물(2106b))의 폭과 동일하다.
계산에 사용하는 그 외의 파라미터는 상술한 바와 같다. 계산에는 디바이스 시뮬레이션 소프트웨어인 Sentaurus Device(Synopsys.Inc. 제작)를 사용하였다. 도 23a 내지 도 23c는 도 26a에 도시된 구조를 갖는 트랜지스터의 드레인 전류(Id, 실선) 및 전계 효과 이동도(μ, 점선)의 게이트 전압(Vg, 게이트와 소스의 전위차) 의존성을 나타낸다. 드레인 전류 Id는 드레인 전압(드레인과 소스의 전위차)을 +1V로 하여 계산하고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다.
도 23a는 게이트 절연막의 두께를 15nm로 한 것이고, 도 23b는 게이트 절연막의 두께를 10nm으로 한 것이고, 도 23c는 게이트 절연막의 두께를 5nm로 한 것이다. 게이트 절연막이 얇아질수록 특히 오프 상태에서의 드레인 전류 Id(오프 전류)가 현저히 저하된다. 한편, 전계 효과 이동도 μ의 피크값이나 온 상태에서의 드레인 전류 Id(온 전류)에는 뚜렷한 변화가 없다. 게이트 전압 1V 전후에서 드레인 전류가 메모리 소자 등에서 필요한 10㎂를 넘는다는 결과가 나왔다.
도 24a 내지 도 24c는 도 26b에 도시된 구조를 갖는 트랜지스터이며 오프셋 길이 Loff를 5nm로 한 트랜지스터의 드레인 전류 Id(실선) 및 전계 효과 이동도 μ(점선)의 게이트 전압 Vg 의존성을 나타낸 것이다. 드레인 전류 Id는 드레인 전압을 +1V로 하여 계산한 것이고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 24a는 게이트 절연막의 두께를 15nm로 한 것이고, 도 24b는 게이트 절연막의 두께를 10nm로 한 것이고, 도 24c는 게이트 절연막의 두께를 5nm로 한 것이다.
또한, 도 25a 내지 도 25c는 도 26b에 도시된 구조를 갖는 트랜지스터이며 오프셋 길이 Loff를 15nm로 한 트랜지스터의 드레인 전류 Id(실선) 및 전계 효과 이동도 μ(점선)의 게이트 전압 의존성을 나타낸 것이다. 드레인 전류 Id는 드레인 전압을 +1V로 하여 계산한 것이고, 전계 효과 이동도 μ는 드레인 전압을 +0.1V로 하여 계산한 것이다. 도 25a는 게이트 절연막의 두께를 15nm로 한 것이고, 도 25b는 게이트 절연막의 두께를 10nm로 한 것이고, 도 25c는 게이트 절연막의 두께를 5nm로 한 것이다.
상술한 트랜지스터들은 모두 게이트 절연막이 얇아질수록 오프 전류가 현저히 저하되는 한편, 전계 효과 이동도 μ의 피크값이나 온 전류에는 뚜렷한 변화가 없다.
또한, 전계 효과 이동도 μ의 피크값은 도 23a 내지 도 23c에서는 80cm2/Vs 정도이지만, 도 24a 내지 도 24c에서는 60cm2/Vs 정도이고, 도 25a 내지 도 25c에서는 40cm2/Vs 정도인 것을 보면 오프셋 길이 Loff가 증가할수록 저하되는 것을 알 수 있다. 또한, 오프 전류도 같은 경향이 있다. 한편, 온 전류는 오프셋 길이 Loff의 증가에 따라 감소되지만, 오프 전류의 저하와 비교하면 훨씬 완만하다. 또한, 상술한 트랜지스터들은 모두 게이트 전압 1V 전후에서 드레인 전류가 메모리 소자 등에서 필요한 10㎂를 넘는다는 결과가 나왔다.
다음에, 본 발명의 일 형태에 사용되는 산화물 반도체를 사용한 트랜지스터의 전계 효과 이동도를 측정한 결과에 대하여 설명한다.
In, Sn, 및 Zn을 함유한 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터는 상기 산화물 반도체를 형성할 때 기판을 가열하면서 성막하거나 또는 산화물 반도체막을 형성한 후에 가열 처리함으로써 양호한 특성을 얻을 수 있다.
In, Sn, 및 Zn을 함유한 산화물 반도체막을 형성한 후에 기판을 의도적으로 가열함으로써, 트랜지스터의 전계 효과 이동도를 향상시킬 수 있다.
예를 들어, 도 27a 및 도 27b는 도 12a 및 도 12b의 트랜지스터에서 산화물 반도체막이 In, Sn, 및 Zn을 함유하고, 트랜지스터의 채널 길이 L이 3㎛이고, 채널 폭 W가 10㎛ 이고, 게이트 절연막의 두께가 100nm인 경우의 특성을 나타낸 그래프다. 또한, Vd는 10V로 하였다.
도 27a는 기판을 200℃로 가열하면서 In, Sn, 및 Zn을 함유한 산화물 반도체막을 형성하였을 때의 트랜지스터 특성을 도시한 것이고, 전계 효과 이동도는 32.2cm2/Vs이다.
In, Sn, 및 Zn을 함유한 산화물 반도체막을 형성한 후에 가열 처리함으로써 전계 효과 이동도를 더 높일 수 있다. 도 27b는 In, Sn, 및 Zn을 함유한 산화물 반도체막을 스퍼터링에 의하여 200℃로 형성한 후, 650℃로 가열 처리한 경우의 트랜지스터 특성을 도시한 것이다. 이 때, 전계 효과 이동도는 34.5cm2/Vs이다.
기판을 의도적으로 가열함으로써, 스퍼터링에 의한 형성 도중에 수분이 산화물 반도체막 내로 들어가는 것을 저감시키는 효과를 기대할 수 있다. 또한, 형성 후에 가열 처리함으로써, 산화물 반도체막으로부터 수소, 수산기, 또는 수분을 방출시켜 제거할 수 있고, 상술한 바와 같이 전계 효과 이동도를 향상시킬 수 있다. 이와 같이 전계 효과 이동도가 향상되는 이유는 탈수화?탈수소화에 의하여 불순물이 제거되기 때문일 뿐만 아니라 고밀도화에 의하여 원자간 거리가 짧아지기 때문이라고도 추정된다. 또한, 산화물 반도체로부터 불순물을 제거하여 고순도화함으로써 결정화시킬 수 있다. 이와 같이 고순도화된 비단결정 산화물 반도체는 이상적으로는 100cm2/Vsec를 넘는 전계 효과 이동도까지 실현할 수 있다고 추정된다.
In, Sn, 및 Zn을 함유한 산화물 반도체에 산소 이온을 주입하고, 가열 처리에 의하여 상기 산화물 반도체에 함유된 수소, 수산기, 또는 수분을 방출시키고, 이 가열 처리와 동시에 또는 그 이후의 가열 처리에 의하여 산화물 반도체를 결정화시켜도 좋다. 이와 같은 결정화 또는 재결정화 처리에 의하여 결정성이 좋은 비단결정 산화물 반도체를 얻을 수 있다.
가열 처리는 산소 분위기하에서 행할 수 있지만, 질소, 불활성 가스, 또는 감압 분위기하에서 먼저 가열 처리하고 나서 산소를 함유한 분위기하에서 가열 처리하여도 좋다. 탈수화?탈수소화 처리를 먼저 하고 나서 산소를 산화물 반도체에 공급함으로써 가열 처리의 효과를 더 높일 수 있다. 또한, 탈수화?탈수소화 처리 후에 산소를 공급하는 방법으로서 산소 이온을 전계에 의하여 가속하여 산화물 반도체막에 주입하는 방법을 적용하여도 좋다.
산화물 반도체 내 및 산화물 반도체와 적층되는 막의 계면에는 산소 결손에 기인한 결함이 생성되기 쉽지만, 상기 가열 처리에 의하여 산화물 반도체 내에 산소를 과잉으로 함유시킴으로써, 정상적(定常的)으로 생성되는 산소 결손을 과잉 산소에 의하여 보상(補償)할 수 있다. 과잉 산소는 주로 격자 사이에 존재하는 산소이며, 그 산소 농도를 1×1016atoms/cm3 이상 2×1020atoms/cm3 이하로 하면 결정을 변형시키지 않고 산화물 반도체 내에 함유시킬 수 있다.
또한, 가열 처리에 의하여 산화물 반도체의 적어도 일부에 결정을 포함시킴으로써, 더 안정적인 산화물 반도체막을 얻을 수 있다. 예를 들어, 조성비가 In:Sn:Zn=1:1:1인 타깃을 사용하여 기판을 의도적으로 가열하지 않고 스퍼터링에 의하여 형성한 산화물 반도체막은 X선 회절(XRD: X-Ray Diffraction)에서 달무리 무늬(halo pattern)가 관측된다. 형성된 상기 산화물 반도체막을 가열 처리함으로써 결정화시킬 수 있다. 가열 처리 온도는 임의로 설정할 수 있지만, 예를 들어 650℃로 가열 처리함으로써 X선 회절에 의하여 명확한 회절 피크를 관측할 수 있다.
실제로 In-Sn-Zn계 산화막의 XRD 분석을 행하였다. XRD 분석에서는 X선 회절 장치 D8 ADVANCE(Bruker AXS사 제작)를 사용하여 Out-of-Plane법에 의하여 측정하였다.
XRD 분석을 행한 시료로서 시료 A 및 시료 B를 준비하였다. 시료 A 및 시료 B의 제작 방법을 이하에 설명한다.
탈수소화 처리된 석영 기판 위에 In-Sn-Zn계 산화막을 100nm의 두께로 형성하였다.
In-Sn-Zn계 산화막은 스퍼터링 장치를 사용하여 산소 분위기하에서 전력을 100W(DC)로 하여 형성하였다. 타깃은 원자수비가 In:Sn:Zn=1:1:1인 In-Sn-Zn-O 타깃을 사용하였다. 또한, 형성 시의 기판 가열 온도는 200℃로 하였다. 상술한 공정을 거쳐 제작한 시료를 시료 A로 하였다.
다음에, 시료 A와 같은 방법으로 제작한 시료를 650℃의 온도로 가열 처리하였다. 가열 처리로서, 질소 분위기하에서 먼저 1시간 가열하고, 온도를 유지한 채 산소 분위기하에서 1시간 더 가열하였다. 상술한 공정을 거쳐 제작한 시료를 시료 B로 하였다.
도 28은 시료 A 및 시료 B의 XRD 스펙트럼을 도시한 것이다. 시료 A에서는 결정에서 유래한 피크는 관측되지 않았지만, 시료 B에서는 2θ가 35deg 근방 및 37deg 내지 38deg일 때 결정에서 유래한 피크가 관측되었다.
이와 같이, In, Sn, 및 Zn을 함유한 산화물 반도체는 형성시의 의도적인 가열처리 및/또는 형성한 후의 가열 처리에 의하여 트랜지스터의 특성을 향상시킬 수 있다.
상술한 기판 가열이나 가열 처리는 산화물 반도체에 악영향을 미치는 불순물인 수소나 수산기를 막 내에 함유시키지 않거나 또는 막 내로부터 제거하는 작용이 있다. 즉, 산화물 반도체 내에서 도너 불순물이 되는 수소를 제거함으로써 고순도화를 도모할 수 있고, 또한, 산소를 공급함으로써 오프 전류를 1aA/㎛ 이하로 할 수 있다. 여기서, 상기 오프 전류값의 단위는 채널폭 1㎛당 전류값을 나타낸다.
구체적으로는, 도 29에 도시된 바와 같이 기판 온도가 125℃인 경우에는 0.1aA/㎛(1×10-19A/㎛) 이하, 기판 온도가 85℃인 경우에는 10zA/㎛(1×10-20A/㎛) 이하이었다. 전류값의 대수가 온도의 역수에 비례하는 것에 의거하여 기판 온도가 실온(27℃)인 경우에는 0.1zA/㎛(1×10-22A/㎛) 이하인 것으로 예상된다. 따라서, 기판 온도가 125℃인 경우에 오프 전류를 1aA/㎛(1×10-18A/㎛) 이하, 기판 온도가 85℃인 경우에 100zA/㎛(1×10-19A/㎛) 이하, 기판 온도가 실온인 경우에 1zA/㎛(1×10-21A/㎛) 이하로 할 수 있다.
다만, 산화물 반도체막을 형성할 때 수소나 수분이 막 내에 혼입하지 않도록 성막실 외부로부터의 누설이나 성막실 내의 내벽을 통한 탈가스를 충분히 억제함으로써, 스퍼터링 가스의 고순도화를 도모하는 것이 바람직하다. 예를 들어, 스퍼터링 가스는 수분이 막 내에 함유되지 않도록 이슬점 -70℃ 이하인 가스를 사용하는 것이 바람직하다. 또한, 타깃 자체에 수소나 수분 등의 불순물이 함유되지 않도록 고순도화된 타깃을 사용하는 것이 바람직하다. In, Sn, 및 Zn을 함유한 산화물 반도체는 가열 처리에 의하여 막 내의 수분을 제거할 수 있지만, In, Ga, 및 Zn을 함유한 산화물 반도체와 비교하여 수분의 방출 온도가 높기 때문에, 바람직하게는 처음부터 수분이 함유되지 않는 막을 형성해 두는 것이 바람직하다.
상술한 바와 같은 In, Sn, 및 Zn을 함유한 산화물 반도체를 채널 형성 영역으로 하는 트랜지스터에서는 오프 전류를 1aA/㎛ 이하로 유지하면서 전계 효과 이동도를 30cm2/Vsec 이상, 바람직하게는 40cm2/Vsec 이상, 더 바람직하게는 60cm2/Vsec 이상으로 할 수 있고, LSI에서 요구되는 온 전류값을 만족시킬 수 있다. 예를 들어, L/W=33nm/40nm인 FET에서 게이트 전압이 2.7V이고 드레인 전압 1.0V일 때 12㎂ 이상의 온 전류를 흘릴 수 있다. 또한, 트랜지스터의 동작에 요구되는 온도 범위에서도 충분한 전기적 특성을 확보할 수 있다. 이와 같은 특성을 갖기 때문에 실리콘 반도체로 형성된 집적 회로 내에 산화물 반도체로 형성된 트랜지스터를 설치하여도 동작 속도를 늦추지 않고 새로운 기능을 갖는 집적 회로를 실현할 수 있다.
본 실시형태는 다른 실시형태와 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는 도 30을 사용하여 본 발명의 일 형태인 가산기를 사용한 CPU(중앙 연산 처리 장치)에 대하여 설명한다.
도 30에 본 실시형태의 CPU의 구성을 도시하였다. 도 30에 도시된 CPU는 기판(3410) 위에 연산 회로(ALU: Arithmetic Logic Unit)(3411), 연산 회로 컨트롤러(ALU Controller)(3412), 명령 디코더(Instruction Decoder)(3413), 인터럽트 컨트롤러(Interrupt Controller)(3414), 타이밍 컨트롤러(Timing Controller)(3415), 레지스터(Register)(3416), 레지스터 컨트롤러(Register Controller)(3417), 버스 인터페이스(Bus I/F)(3418), 재기록 가능한 ROM(3419), ROM 인터페이스(ROM I/F)(3420)를 주로 갖는다. ROM(3419) 및 ROM 인터페이스(3420)는 다른 칩에 설치하여도 좋다. 물론, 도 30에 도시된 CPU는 그 구성을 간략화하여 도시한 일례에 불과하고, 실제 CPU는 그 용도에 따라 다양한 구성을 갖는다.
버스 인터페이스(3418)를 통하여 CPU에 입력된 명령은 명령 디코더(3413)에 입력되고, 디코드된 후, 연산 회로 컨트롤러(3412), 인터럽트 컨트롤러(3414), 레지스터 컨트롤러(3417), 타이밍 컨트롤러(3415)에 입력된다.
연산 회로 컨트롤러(3412), 인터럽트 컨트롤러(3414), 레지스터 컨트롤러(3417), 타이밍 컨트롤러(3415)는 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로는, 연산 회로 컨트롤러(3412)는 연산 회로(3411)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 컨트롤러(3414)는 CPU의 프로그램을 실시하는 도중에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 컨트롤러(3417)는 레지스터(3416)의 어드레스를 생성하고, CPU의 상태에 따라 레지스터(3416)의 데이터의 판독이나 기록을 행한다.
또한, 타이밍 컨트롤러(3415)는 연산 회로(3411), 연산 회로 컨트롤러(3412), 명령 디코더(3413), 인터럽트 컨트롤러(3414), 레지스터 컨트롤러(3417)의 동작 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 컨트롤러(3415)는 기준 클록 신호 CLK1에 의거하여 내부 클록 신호 CLK2를 생성하기 위한 내부 클록 생성부를 구비하며, 클록 신호 CLK2를 상기 각종 회로에 공급한다.
본 실시형태의 CPU에서는 연산 회로(3411)에 상기 실시형태에서 기재된 구성을 갖는 가산기를 설치하면 좋다. 연산 회로(3411)에 상기 실시형태에서 기재한 가산기를 설치함으로써 일시적으로 CPU의 동작을 정지하여 전원 전압의 공급을 정지한 경우에도 데이터를 유지할 수 있고, 소비 전력을 저감시킬 수 있다. 구체적으로는, 예를 들어, 퍼스널 컴퓨터의 유저가 키보드 등의 입력 장치로의 정보의 입력을 정지하고 있는 동안에도 CPU의 동작을 정지할 수 있고, 이로써 소비 전력을 저감시킬 수 있다.
본 실시형태에서는 CPU를 예로 들어 설명하였지만, 본 발명의 가산기는 CPU에 한정되지 않고, DSP, 커스텀 LSI, FPGA(Field Programmable Gate Array) 등의 LSI에도 응용할 수 있다. 또한, 본 발명의 일 형태인 신호 처리 회로를 사용함으로써 신뢰성이 높은 전자 기기, 소비 전력이 낮은 전자 기기를 제공할 수 있다.
특히, 전력의 공급을 항상 받기 어려운 휴대용 전자 기기의 경우에는, 본 발명의 일 형태에 따른 소비 전력이 낮은 신호 처리 회로를 그 구성 요소에 추가함으로써 연속 사용 시간을 늘릴 수 있는 장점을 얻을 수 있다.
본 발명의 일 형태인 신호 처리 회로는 표시 장치, 퍼스널 컴퓨터, 기록 매체를 구비한 화상 재생 장치(대표적으로는 DVD: Digital Versatile Disc 등의 기록 매체를 재생하고, 그 화상을 표시할 수 있는 디스플레이를 갖는 장치)에 사용할 수 있다. 그 외, 본 발명의 일 형태에 따른 신호 처리 회로를 사용할 수 있는 전자 기기로서, 휴대 전화, 게임기(휴대형을 포함함), 휴대 정보 단말, 전자 서적, 비디오 카메라나 디지털 스틸 카메라 등 카메라, 고글형 디스플레이(헤드 마운트 디스플레이), 내비게이션 시스템, 음향 재생 장치(카 오디오, 디지털 오디오 플레이어 등), 복사기, 팩시밀리, 프린터, 프린터 복합기, 현금 자동 입출금기(ATM), 자동 판매기 등을 들 수 있다.
10: sum 또는 carry 회로
11: 배선
12: 배선
13: 연산부
14: 트랜지스터
15: 트랜지스터
17: 배선
18: 접속 제어부
19a: 배선
19b: 배선
20: sum 또는 carry 회로
21: 전위 공급 제어부
22: 전위 공급 제어부
30: 전가산기
31: 연산부
32: 연산부
35: 전가산기
36: 연산부
37: 연산부
41: 접속 제어부
43: 트랜지스터
44: 트랜지스터
45: 접속 제어부
47: 트랜지스터
48: 트랜지스터
51: 접속 제어부
52: 접속 제어부
53: 접속 제어부
54: 접속 제어부
61: 트랜지스터
62: 트랜지스터
63: 트랜지스터
64: 트랜지스터
65: 트랜지스터
66: 트랜지스터
67: 트랜지스터
68: 트랜지스터
100: 전가산기
101: sum 회로
102: carry 회로
103: 연산부
104: 전위 공급 제어부
105: 전위 공급 제어부
106: 연산부
107: 전위 공급 제어부
108: 전위 공급 제어부
109a: 접속 제어부
109b: 접속 제어부
109c: 접속 제어부
110a: 접속 제어부
110b: 접속 제어부
110c: 접속 제어부
151: 배선
152: 배선
153: 배선
154: 배선
201: 트랜지스터
202: 트랜지스터
203: 트랜지스터
204: 트랜지스터
205: 트랜지스터
206: 트랜지스터
207: 트랜지스터
208: 트랜지스터
209: 트랜지스터
210: 트랜지스터
211: 트랜지스터
212: 트랜지스터
213: 트랜지스터
214: 트랜지스터
215: 트랜지스터
216: 트랜지스터
217: 트랜지스터
218: 트랜지스터
219: 트랜지스터
220: 트랜지스터
221: 트랜지스터
222: 트랜지스터
223: 트랜지스터
224: 트랜지스터
225: 트랜지스터
226: 트랜지스터
227: 트랜지스터
228: 트랜지스터
229: 트랜지스터
303: 배선
304: 배선
1100: 기판
1102: 하지 절연막
1103: 하지 절연막
1104: 보호 절연막
1106: 산화물 반도체막
1106a: 고저항 영역
1106b: 저저항 영역
1108: 게이트 절연막
1109: 게이트 절연막
1110: 게이트 전극
1111: 게이트 전극
1112: 측벽 절연막
1114: 전극
1115: 전극
1116: 층간 절연만
1117: 층간 절연막
1118: 배선
1119: 배선
1120: 불순물
1152: 하지 절연막
1153: 하지 절연막
1154: 보호 절연막
1156: 산화물 반도체막
1158: 절연막
1160: 도전막
1161: 도전막
1162: 절연막
1165: 도전막
1600: 기판
1602: 하지 절연막
1606: 산화물 반도체막
1608: 게이트 절연막
1610: 게이트 전극
1614: 전극
1616: 층간 절연막
1618: 배선
1620: 보호막
2101: 하지 절연물
2102: 매립 절연물
2103a: 반도체 영역
2103b: 반도체 영역
2103c: 반도체 영역
2104: 게이트 절연물
2105: 게이트
2106a: 측벽 절연물
2106b: 측벽 절연물
2107: 절연물
2108a: 소스
2108b: 드레인
3410: 기판
3411: 연산 회로
3412: 연산 회로 컨트롤러
3413: 명령 디코더
3414: 컨트롤러
3415: 타이밍 컨트롤러
3416: 레지스터
3417: 레지스터 컨트롤러
3418: 버스 인터페이스
3419: ROM
3420: ROM 인터페이스

Claims (20)

  1. 가산기에 있어서,
    제 1 전원선 및 제 2 전원선과 전기적으로 접속된 sum 회로와;
    상기 sum 회로와 전기적으로 접속된 제 1 입력 단자와;
    상기 sum 회로와 전기적으로 접속된 제 2 입력 단자와;
    상기 sum 회로와 전기적으로 접속된 제 3 입력 단자와;
    상기 sum 회로와 전기적으로 접속된 제 1 출력 단자를 포함하고,
    상기 sum 회로는
    소스 및 드레인 중 하나가 상기 제 1 전원선과 전기적으로 접속되고 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전원선과 전기적으로 접속된 제 1 트랜지스터와;
    소스 및 드레인 중 하나가 상기 제 3 입력 단자와 전기적으로 접속되고 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 트랜지스터의 게이트와 전기적으로 접속된, 산화물 반도체층을 포함한 제 2 트랜지스터를 포함하고,
    상기 sum 회로는 상기 제 1 입력 단자, 상기 제 2 입력 단자, 및 상기 제 3 입력 단자 중 어느 하나로의 고전위 신호의 입력, 또는 상기 제 1 입력 단자, 상기 제 2 입력 단자, 및 상기 제 3 입력 단자로의 고전위 신호의 입력에 따라 상기 제 1 출력 단자로부터 고전위 신호를 출력하는, 가산기.
  2. 제1항에 있어서,
    제 1 전위 공급 제어부와;
    제 2 전위 공급 제어부를 더 포함하고,
    상기 sum 회로가 상기 제 1 전위 공급 제어부를 통하여 상기 제 1 전원선과 전기적으로 접속되고,
    상기 sum 회로가 상기 제 2 전위 공급 제어부를 통하여 상기 제 2 전원선과 전기적으로 접속되는, 가산기.
  3. 제2항에 있어서,
    상기 제 1 전위 공급 제어부가 제 3 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 sum 회로와 전기적으로 접속되고, 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 전원선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트에는 클록 신호가 공급되고,
    상기 제 2 전위 공급 제어부는 제 4 트랜지스터를 포함하고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 sum 회로와 전기적으로 접속되고, 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전원선과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트에는 상기 클록 신호가 공급되는, 가산기.
  4. 제2항에 있어서,
    상기 제 1 전위 공급 제어부가 제 3 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 sum 회로와 전기적으로 접속되고, 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 전원선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트에는 클록 신호가 공급되고,
    상기 제 2 전위 공급 제어부는 제 4 트랜지스터를 포함하고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 sum 회로와 전기적으로 접속되고, 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전원선과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트에는 반전된 클록 신호가 공급되는, 가산기.
  5. 제1항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 가산기.
  6. 가산기에 있어서,
    제 1 전원선 및 제 2 전원선과 전기적으로 접속된 sum 회로와;
    상기 제 1 전원선 및 상기 제 2 전원선과 전기적으로 접속된 carry 회로와;
    상기 sum 회로 및 상기 carry 회로와 전기적으로 접속된 제 1 입력 단자와;
    상기 sum 회로 및 상기 carry 회로와 전기적으로 접속된 제 2 입력 단자와;
    상기 sum 회로 및 상기 carry 회로와 전기적으로 접속된 제 3 입력 단자와;
    상기 sum 회로와 전기적으로 접속된 제 1 출력 단자와;
    상기 carry 회로와 전기적으로 접속된 제 2 출력 단자를 포함하고,
    상기 sum 회로 및 상기 carry 회로 각각은
    소스 및 드레인 중 하나가 상기 제 1 전원선과 전기적으로 접속되고, 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전원선과 전기적으로 접속된 제 1 트랜지스터와;
    소스 및 드레인 중 하나가 상기 제 3 입력 단자와 전기적으로 접속되고, 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 트랜지스터의 게이트와 전기적으로 접속된, 산화물 반도체층을 포함한 제 2 트랜지스터를 포함하고,
    상기 sum 회로는 상기 제 1 입력 단자, 상기 제 2 입력 단자, 및 상기 제 3 입력 단자 중 어느 하나로의 고전위 신호의 입력, 또는 상기 제 1 입력 단자, 상기 제 2 입력 단자, 및 상기 제 3 입력 단자로의 고전위 신호의 입력에 따라 상기 제 1 출력 단자로부터 고전위 신호를 출력하고,
    상기 carry 회로는 상기 제 1 입력 단자, 상기 제 2 입력 단자, 및 상기 제 3 입력 단자 중 임의의 2개 또는 모두로의 고전위 신호의 입력에 따라 상기 제 2 출력 단자로부터 고전위 신호를 출력하는, 가산기.
  7. 제6항에 있어서,
    상기 제 2 출력 단자는 상기 제 3 입력 단자와 전기적으로 접속되는, 가산기.
  8. 제6항에 있어서,
    제 1 전위 공급 제어부와;
    제 2 전위 공급 제어부를 더 포함하고,
    상기 sum 회로가 상기 제 1 전위 공급 제어부를 통하여 상기 제 1 전원선과 전기적으로 접속되고,
    상기 sum 회로가 상기 제 2 전위 공급 제어부를 통하여 상기 제 2 전원선과 전기적으로 접속되는, 가산기.
  9. 제8항에 있어서,
    상기 제 1 전위 공급 제어부가 제 3 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 sum 회로와 전기적으로 접속되고, 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 전원선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트에는 클록 신호가 공급되고,
    상기 제 2 전위 공급 제어부는 제 4 트랜지스터를 포함하고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 sum 회로와 전기적으로 접속되고, 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전원선과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트에는 상기 클록 신호가 공급되는, 가산기.
  10. 제8항에 있어서,
    상기 제 1 전위 공급 제어부가 제 3 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 sum 회로와 전기적으로 접속되고, 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 전원선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트에는 클록 신호가 공급되고,
    상기 제 2 전위 공급 제어부는 제 4 트랜지스터를 포함하고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 sum 회로와 전기적으로 접속되고, 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전원선과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트에는 반전된 클록 신호가 공급되는, 가산기.
  11. 제6항에 있어서,
    제 1 전위 공급 제어부와;
    제 2 전위 공급 제어부를 더 포함하고,
    상기 carry 회로가 상기 제 1 전위 공급 제어부를 통하여 상기 제 1 전원선과 전기적으로 접속되고,
    상기 carry 회로가 상기 제 2 전위 공급 제어부를 통하여 상기 제 2 전원선과 전기적으로 접속되는, 가산기.
  12. 제11항에 있어서,
    상기 제 1 전위 공급 제어부가 제 3 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 carry 회로와 전기적으로 접속되고, 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 전원선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트에는 클록 신호가 공급되고,
    상기 제 2 전위 공급 제어부는 제 4 트랜지스터를 포함하고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 carry 회로와 전기적으로 접속되고, 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전원선과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트에는 상기 클록 신호가 공급되는, 가산기.
  13. 제11항에 있어서,
    상기 제 1 전위 공급 제어부가 제 3 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 carry 회로와 전기적으로 접속되고, 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 전원선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트에는 클록 신호가 공급되고,
    상기 제 2 전위 공급 제어부는 제 4 트랜지스터를 포함하고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 carry 회로와 전기적으로 접속되고, 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전원선과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트에는 반전된 클록 신호가 공급되는, 가산기.
  14. 제6항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 가산기.
  15. 가산기에 있어서,
    제 1 전원선 및 제 2 전원선과 전기적으로 접속된 carry 회로와;
    상기 carry 회로와 전기적으로 접속된 제 1 입력 단자와;
    상기 carry 회로와 전기적으로 접속된 제 2 입력 단자와;
    상기 carry 회로와 전기적으로 접속된 제 3 입력 단자와;
    상기 carry 회로와 전기적으로 접속된 제 1 출력 단자를 포함하고,
    상기 carry 회로는
    소스 및 드레인 중 하나가 상기 제 1 전원선과 전기적으로 접속되고, 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전원선과 전기적으로 접속된 제 1 트랜지스터와;
    소스 및 드레인 중 하나가 상기 제 3 입력 단자와 전기적으로 접속되고, 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 트랜지스터의 게이트와 전기적으로 접속된, 산화물 반도체층을 포함하는 제 2 트랜지스터를 포함하고,
    상기 carry 회로는 상기 제 1 입력 단자, 상기 제 2 입력 단자, 및 상기 제 3 입력 단자 중 임의의 2개 또는 모두로의 고전위 신호의 입력에 따라 상기 제 1 출력 단자로부터 고전위 신호를 출력하는, 가산기.
  16. 제15항에 있어서,
    상기 제 1 출력 단자는 상기 제 3 입력 단자와 전기적으로 접속되는, 가산기.
  17. 제15항에 있어서,
    제 1 전위 공급 제어부와;
    제 2 전위 공급 제어부를 더 포함하고,
    상기 carry 회로가 상기 제 1 전위 공급 제어부를 통하여 상기 제 1 전원선과 전기적으로 접속되고,
    상기 carry 회로가 상기 제 2 전위 공급 제어부를 통하여 상기 제 2 전원선과 전기적으로 접속되는, 가산기.
  18. 제17항에 있어서,
    상기 제 1 전위 공급 제어부가 제 3 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 carry 회로와 전기적으로 접속되고, 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 전원선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트에는 클록 신호가 공급되고,
    상기 제 2 전위 공급 제어부는 제 4 트랜지스터를 포함하고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 carry 회로와 전기적으로 접속되고, 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전원선과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트에는 상기 클록 신호가 공급되는, 가산기.
  19. 제17항에 있어서,
    상기 제 1 전위 공급 제어부가 제 3 트랜지스터를 포함하고,
    상기 제 3 트랜지스터의 소스 및 드레인 중 하나는 상기 carry 회로와 전기적으로 접속되고, 상기 제 3 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 1 전원선과 전기적으로 접속되고,
    상기 제 3 트랜지스터의 게이트에는 클록 신호가 공급되고,
    상기 제 2 전위 공급 제어부는 제 4 트랜지스터를 포함하고,
    상기 제 4 트랜지스터의 소스 및 드레인 중 하나는 상기 carry 회로와 전기적으로 접속되고, 상기 제 4 트랜지스터의 상기 소스 및 상기 드레인 중 다른 하나는 상기 제 2 전원선과 전기적으로 접속되고,
    상기 제 4 트랜지스터의 게이트에는 반전된 클록 신호가 공급되는, 가산기.
  20. 제15항에 있어서,
    상기 산화물 반도체층은 인듐, 갈륨, 및 아연을 포함하는, 가산기.
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