KR20120129256A

KR20120129256A - 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 패널

Info

Publication number: KR20120129256A
Application number: KR1020110047401A
Authority: KR
Inventors: 조현민; 윤성식; 박재병; 조돈찬; 김대현; 윤선태
Original assignee: 삼성디스플레이 주식회사
Priority date: 2011-05-19
Filing date: 2011-05-19
Publication date: 2012-11-28
Also published as: US8842354B2; US20120293852A1

Abstract

표시 기판은 베이스 기판, 마이크로 셔터, 제1 구동 전극, 제2 구동 전극 및 복수의 앵커들을 포함한다. 상기 마이크로 셔터는 적어도 하나의 개구부가 형성된 평탄부, 상기 개구부와 인접하고 상기 평탄부로부터 제1 깊이로 함몰된 메인 오목부, 상기 메인 오목부의 바닥면으로부터 제2 깊이로 함몰된 적어도 하나의 서브 오목부를 포함한다. 상기 제1 구동 전극은 상기 마이크로 셔터의 제1 측에 연결된다. 상기 제2 구동 전극은 상기 마이크로 셔터의 상기 제1 측과 대향하는 제2 측에 연결된다. 상기 복수의 앵커들은 상기 제1 구동 전극 및 제2 구동 전극을 상기 베이스 기판 상에 고정한다. 이에 따르면, 서로 다른 깊이를 갖는 복수의 서브 오목부들을 형성함으로써 베이스 기판과 상기 베이스 기판으로부터 부양된 상기 마이크로 셔터간의 정지 마찰을 방지할 수 있다.

Description

표시 기판, 이의 제조 방법 및 이를 포함하는 표시 패널{DISPLAY SUBSTRATE, METHOD OF MANUFACTURING THE SAME AND DISPLAY PANEL HAVING THE DISPLAY SUBSTRATE}

본 발명은 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 패널에 관한 것으로, 보다 상세하게는 디지털 마이크로 셔터(Digital Micro Shutter:DMS)를 포함하는 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 패널에 관한 것이다.

일반적으로 표시장치는 입력 장치를 이용해 입력된 내용을 확인 및 편집할 수 있게 해주는 장치로서, 음극선관, 액정 표시장치(LCD: Liquid Crystal Display), 플라즈마 표시장치(PDP: Plasma Display Panel), 전계방출형 표시장치(FED: Field Emission Display) 등의 표시장치가 사용되고 있다.

디스플레이 분야에서 최근 신규 모드를 적용하려는 연구가 점차 확대되어가고 있다. 상기 LCD, 상기 PDP 등에 이어 차세대 표시장치로 인식되어가고 있는 유기전계 발광 표시장치(OLED: organic light emitting display)가 일부 상용화되었다. 최근에는 높은 광 이용 효율 및 고속 스위칭 특성을 장점으로 하는 마이크로 전자기계 소자(MEMS: Micro Electro-Mechanical System)를 기반으로 하는 표시장치에 대한 관심이 높아지고 있다.

상기 MEMS를 기반으로 한 표시장치는 적어도 하나의 개구부를 포함하는 광차단층이 형성된 제1 기판, 적어도 하나의 개구부가 형성된 디지털 마이크로 셔터(DMS: Digital Micro Shutter) 및 상기 DMS의 개폐를 제어하는 회로부를 포함하는 제2 기판을 포함한다. 상기 DMS는 상기 회로부로부터 전기적인 신호가 인가되면 정전기력에 의해 수평방향으로 이동한다. 예를 들면, 상기 회로부로부터 전기적인 신호가 인가되면 정전기력에 의해 상기 DMS가 수평 이동하여 상기 DMS의 개구부와 상기 광차단층의 개구부가 얼라인되어 광을 투과하고, 상기 DMS에 전기적인 신호가 인가되지 않으면 탄성력에 의해 상기 DMS가 수평 이동하여 상기 DMS의 개구부와 상기 광차단층의 개구부가 미스 얼라되어 광을 차단한다.

이와 같이, 상기 DMS는 수평 이동이 가능하기 위해서는 상기 DMS는 상기 회로부가 형성된 백블랙(backplane)로부터 수직방향으로 이격되어 배치되어야 한다.

그러나, 상기 DMS와 상기 백플랜과의 접촉면 분자들간의 인력(attractive force)으로 인해 상기 DMS와 상기 백플랜이 서로 닿는 정지 마찰(stiction)이 발생한다. 이에 따라 제2 기판의 불량으로 인해 제조 수율이 저하되는 문제점을 가진다.

이에 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로, 본 발명의 목적은 정지 마찰에 의한 불량을 방지하기 위한 표시 기판을 제공하는 것이다.

본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 상기 표시 기판을 구비한 표시 패널을 제공하는 것이다.

상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 베이스 기판, 마이크로 셔터, 제1 구동 전극, 제2 구동 전극 및 복수의 앵커들을 포함한다. 상기 마이크로 셔터는 적어도 하나의 개구부가 형성된 평탄부, 상기 개구부와 인접하고 상기 평탄부로부터 제1 깊이로 함몰된 메인 오목부, 상기 메인 오목부의 바닥면으로부터 제2 깊이로 함몰된 적어도 하나의 서브 오목부를 포함한다. 상기 제1 구동 전극은 상기 마이크로 셔터의 제1 측에 연결된다. 상기 제2 구동 전극은 상기 마이크로 셔터의 상기 제1 측과 대향하는 제2 측에 연결된다. 상기 복수의 앵커들은 상기 제1 구동 전극 및 제2 구동 전극을 상기 베이스 기판 상에 고정한다.

상기한 본 발명의 다른 목적을 실현하기 위한 일 실시예에 따른 표시 기판의 제조 방법은 베이스 기판 상에 앵커 홀 및 상기 앵커 홀 보다 작은 깊이를 갖는 서브 홀이 형성된 제1 희생층을 형성한다. 상기 제1 희생층 상에 상기 앵커 홀과 중첩되는 전극 홀과 상기 서브 홀과 중첩되는 메인 홀이 형성된 제2 희생층을 형성한다. 상기 제2 희생층 상에 금속층을 형성한다. 상기 금속층을 패터닝하여, 적어도 하나의 개구부가 형성된 평탄부, 상기 개구부와 인접하고 상기 평탄부로부터 제1 깊이로 함몰된 메인 오목부, 상기 메인 오목부의 바닥면으로부터 제2 깊이로 함몰된 적어도 하나의 서브 오목부를 포함하는 마이크로 셔터 및 상기 마이크로 셔터에 연결된 구동 전극을 형성한다. 상기 제1 및 제2 희생층을 제거한다.

상기한 본 발명의 또 다른 목적을 실현하기 위한 일 실시예에 따른 표시 패널은 제1 표시 기판, 제2 표시 기판 및 유체층을 포함한다. 상기 제1 표시 기판은 제1 베이스 기판과, 적어도 하나의 개구부가 형성된 평탄부, 상기 개구부와 인접하고 상기 평탄부로부터 제1 깊이로 함몰된 메인 오목부, 상기 메인 오목부의 바닥면으로부터 제2 깊이로 함몰된 적어도 하나의 서브 오목부를 포함하는 마이크로 셔터와, 상기 마이크로 셔터의 제1 측에 연결된 제1 구동 전극과 상기 마이크로 셔터의 상기 제1 측과 대향하는 제2 측에 연결된 제2 구동 전극, 및 상기 제1 구동 전극 및 제2 구동 전극을 상기 베이스 기판 상에 고정하는 복수의 앵커들을 포함한다. 상기 제2 표시 기판은 상기 제1 베이스 기판과 대향하는 제2 베이스 기판과, 상기 제2 베이스 기판 상에 형성되고 상기 마이크로 셔터가 형성된 영역에 대응하여 적어도 하나의 투과홀이 형성된 반사층을 포함한다. 상기 유체층은 상기 제1 및 제2 표시 기판 사이에 배치된다.

이러한 표시 기판, 이의 제조 방법 및 이를 포함하는 표시 패널에 따르면, 상기 마이크로 셔터에 서로 다른 깊이를 갖는 복수의 서브 오목부들을 형성함으로써, 베이스 기판과 상기 베이스 기판으로부터 부양된 상기 마이크로 셔터간의 정지 마찰을 방지할 수 있다.

도 1은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 2는 도 1에 도시된 I-I'선을 따라 절단한 표시 패널의 단면도이다.
도 3은 도 1에 도시된 회로부의 등가회로도이다.
도 4a 내지 도 4c는 도 2에 도시된 회로부의 제조 방법을 설명하기 위한 평면도들이다.
도 5a 내지 도 5c는 도 2에 도시된 셔터부의 제조 방법을 설명하기 위한 단면도들이다.
도 6a 내지 도 6d는 본 발명의 다른 실시예들에 따른 서브 오목부의 분포를 설명하기 위한 평면도들이다.
도 7a 및 도 7b는 도 1에 도시된 셔터부의 열림 동작을 설명하기 위한 개념도들이다.
도 8a 및 도 8b는 도 1에 도시된 셔터부의 닫힘 동작을 설명하기 위한 개념도들이다.

이하에서, 도면을 참조하여 본 발명의 다양한 실시예들을 상세하게 설명한다.

도 1은 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.

도 1을 참조하면, 상기 표시 패널은 복수의 화소들을 포함하고, 각 화소(P)는 회로부(100) 및 셔터부(200)를 포함한다.

상기 회로부(100)는 복수의 신호 라인들(DL, GL, CL, RL, UL)과 복수의 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6) 및 스토리지 커패시터(CST)를 포함한다. 상기 회로부(100)는 상기 셔터부(200)와 전기적으로 연결되어 상기 셔터부(200)의 동작을 제어한다. 상기 회로부(100)는 후술된다.

상기 셔터부(200)는 마이크로 셔터(210), 복수의 구동 전극들(221, 222), 복수의 기준 전극들(231, 232) 및 복수의 앵커들(A1, A2,...,A10)을 포함한다.

상기 마이크로 셔터(210)는 평탄부(211), 상기 평탄부(211)에 형성된 적어도 하나의 개구부(212) 및 적어도 하나의 메인 오목부(213)를 포함한다. 상기 개구부(212)는 상기 마이크로 셔터(260)가 이동하는 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된다. 상기 메인 오목부(213)는 상기 개구부(212)와 인접하게 형성되고, 상기 제2 방향(D2)으로 연장된다. 상기 메인 오목부(213)는 상기 평탄부(211)로부터 제1 깊이로 함몰된다. 상기 메인 오목부(213)는 상기 마이크로 셔터(210)가 휘어지는 것을 방지한다. 상기 메인 오목부(213)는 상기 개구부(212)의 일측 또는 양측에 형성될 수 있다.

상기 메인 오목부(213)는 적어도 하나의 서브 오목부(215)를 포함한다. 상기 서브 오목부(215)는 상기 메인 오목부(213)의 바닥면으로부터 제2 깊이로 함몰된 구조를 갖는다. 상기 마이크로 셔터(210)는 복수의 서브 오목부들(215)을 포함할 수 있고, 상기 서브 오목부들(215)은 상기 메인 오목부(213)의 바닥면으로부터 서로 다른 깊이로 각각 형성될 수 있다. 상기 서브 오목부(215)는 원뿔형 및 사각뿔형 등으로 형성될 수 있다. 상기 서브 오목부(215)는 상기 메인 오목부(213)에 정지 마찰이 발생하는 것을 방지할 수 있다.

상기 구동 전극들은 상기 마이크로 셔터(210)의 제1 측과 연결된 제1 구동 전극(221)과, 상기 마이크로 셔터(210)의 제1 측과 대향하는 제2 측과 연결된 제2 구동 전극(222)을 포함한다. 상기 제1 및 제2 구동 전극들(221, 222) 각각은 상기 마이크로 셔터(210)의 중심축(CA)을 기준으로 대칭인 Y자 형상을 가질 수 있다.

상기 기준 전극들은 상기 제1 구동 전극(221)과 이격된 제1 기준 전극(231)과 상기 제2 구동 전극(222)과 이격된 제2 기준 전극(232)을 포함한다. 상기 제1 및 제2 기준 전극들(231, 232)은 중심축(CA)을 기준으로 대칭인 V자 형상을 가질 수 있다. 상기 제1 기준 전극(231)은 상기 제1 기준 전극(231)과 연결되고 상기 제1 기준 전극(231)과 평행한 제1 연장 전극(231a)을 더 포함할 수 있다. 상기 제2 기준 전극(232)은 상기 제2 기준 전극(232)과 연결되고 상기 제2 기준 전극(232)과 평행한 제2 연장 전극(232a)을 더 포함할 수 있다. 상기 제1 및 제2 연장 전극들(231a, 232a)은 상기 제1 및 제2 기준 전극들(231, 232)을 탄성력으로부터 강화시킨다.

상기 앵커들(A1, A2,..., A10)은 높이를 가지고, 상기 제1 구동 전극(221), 제2 구동 전극(222), 제1 기준 전극(231) 및 제2 기준 전극(232)을 고정시킨다.

제1 앵커(A1) 및 제2 앵커(A2)는 상기 제1 구동 전극(221)의 단부를 고정하고, 상기 제1 구동 전극(221)에 구동 전압을 인가한다. 제3 앵커(A3) 및 제4 앵커(A4)는 상기 제2 구동 전극(222)의 단부를 고정하고, 상기 제2 구동 전극(222)에 상기 구동 전압을 인가한다.

제5 앵커(A5)는 상기 제1 기준 전극(231)을 고정하고 상기 제1 기준 전극(231)에 기준 전압을 인가한다. 제6 앵커(A6) 및 제7 앵커(A7)는 상기 제1 연장 전극(231a)의 단부를 고정한다. 상기 제6 및 제7 앵커들(A6, A7)에는 상기 기준 전압이 인가될 수 있다. 상기 제8 앵커(A8)는 상기 제2 기준 전극(232)을 고정하고 상기 제2 기준 전극(232)에 상기 기준 전압을 인가한다. 상기 제9 앵커(A9) 및 제10 앵커(A10)는 상기 제2 연장 전극(232a)의 단부를 고정한다. 상기 제9 및 제10 앵커들(A9, A10)에는 상기 기준 전압이 인가될 수 있다.

도 2는 도 1에 도시된 I-I'선을 따라 절단한 표시 패널의 단면도이다. 도 3은 도 1에 도시된 회로부의 등가회로도이다.

도 1 및 도 2를 참조하면, 상기 표시 패널은 제1 표시 기판(300), 제2 기판(400) 및 유체층(500)을 포함한다.

상기 제1 표시 기판(300)은 제1 베이스 기판(301)과 상기 제1 베이스 기판(301) 위에 형성된 상기 회로부(100) 및 상기 회로부(100) 위에 형성된 상기 셔터부(200)를 포함한다.

상기 회로부(100)는 복수의 신호 라인들(DL, GL, CL, UL, RL), 복수의 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6), 스토리지 커패시터(CST), 제1 노드(N1) 및 제2 노드(N2)를 포함한다.

예를 들면, 도 3을 참조하면, 제1 트랜지스터(TR1)는 게이트 라인(GL)과 데이터 라인(DL) 및 제2 트랜지스터(TR2)와 연결된다. 상기 제2 트랜지스터(TR2)는 업 데이터 라인(UL), 상기 제1 트랜지스터(TR1) 및 제3 트랜지스터(TR3)와 연결된다. 상기 제3 트랜지스터(TR3)는 상기 제2 트랜지스터(TR2), 기준 라인(RL) 및 제1 노드(N)와 연결된다. 제4 트랜지스터(TR4)는 상기 제2 트랜지스터(TR2), 제어 라인(CL) 및 상기 제1 노드(N1)에 연결된다. 제5 트랜지스터(TR5)는 상기 제3 트랜지스터(TR3), 상기 제어 라인(CL) 및 상기 제2 노드(N2)와 연결된다. 제6 트랜지스터(TR6)는 상기 제3 트랜지스터(TR3), 상기 기준 라인(RL) 및 상기 제2 노드(N2)와 연결된다. 상기 제1, 제2, 제3 및 제6 트랜지스터들(TR1, TR2, TR3, TR6)은 N형 트랜지스터이고, 상기 제4 및 제5 트랜지스터들(TR4, TR5)은 P형 트랜지스터일 수 있다.

상기 제1 내지 제6 트랜지스터들(TR1, TR2, TR3, TR4, TR5, TR6) 각각은 반도체(111), 상기 반도체(111) 위에 형성된 게이트 전극(GE1), 상기 반도체(111)와 각각 연결된 소스 전극(SE1) 및 드레인 전극(DE1)을 포함할 수 있다.

상기 스토리지 커패시터(CST)는 상기 제1 트랜지스터(TR1)와 연결된 제1 전극(CE1)과 상기 기준 라인(RL)과 연결된 제2 전극(CE2)을 포함할 수 있다. 예를 들면, 상기 스토리지 커패시터(CST)는 상기 마이크로 셔터(210)가 형성되는 영역에 배치되고, 병렬로 연결된 복수의 제1 전극들(CE1) 및 상기 제1 전극들(E1)과 중첩되는 복수의 제2 전극들(E2)을 포함할 수 있다.

상기 제1 노드(N1)는 상기 셔터부(200)의 상기 제1 구동 전극(221)과 전기적으로 연결된다. 상기 제2 노드(N2)는 상기 셔터부(200)의 상기 제2 구동 전극(222)과 전기적으로 연결된다. 또한, 상기 기준 라인(RL)은 상기 셔터부(200)의 제1 기준 전극(231) 및 제2 기준 전극(232)과 전기적으로 연결된다.

또한, 상기 회로부(100)는 상기 반도체 패턴(111)과 상기 게이트 전극(GE) 사이에 형성된 제1 절연층(120), 상기 게이트 전극(GE)과 상기 소스 전극(SE) 사이에 형성된 제2 절연층(130) 및 상기 소스 전극(SE) 위에 형성된 제3 절연층(140)을 더 포함할 수 있다.

상기 셔터부(200)는 상기 회로부(100)가 형성된 상기 제1 베이스 기판(301) 위에 배치된다. 상기 셔터부(200)는 상기 앵커들(A1, A2,..., A10)과, 상기 앵커들(A1, A2,..., A10)과 연결된 상기 제1 구동 전극(221), 제2 구동 전극(222), 제1 기준 전극(231) 및 제2 기준 전극(232)을 포함한다. 상기 셔터부(200)는 상기 제1 및 제2 구동 전극들(221, 222)과 연결된 상기 마이크로 셔터(210)를 포함한다.

상기 앵커들(A1, A2,..., A10) 각각은 상기 회로부(100)가 형성된 상기 제1 베이스 기판(301)에 제1 길이(L1)에 대응하는 높이로 형성된다. 상기 제1 구동 전극(221), 제2 구동 전극(222), 제1 기준 전극(231) 및 제2 기준 전극(232)은 상기 앵커들(A1, A2,..., A10)과 연결되어 상기 회로부(100)가 형성된 상기 제1 베이스 기판(301)으로부터 제2 길이(L2)만큼 떨어져 형성된다.

상기 마이크로 셔터(210)는 상기 평탄부(211), 개구부(212), 메인 오목부(213) 및 서브 오목부(215)를 포함한다. 상기 평탄부(211)는 상기 회로부(100)가 형성된 상기 제1 베이스 기판(301)으로부터 상기 제1 길이(L1)만큼 떨어져 형성된다. 상기 개구부(212)는 상기 평탄부(211)가 부분적으로 제거되어 형성된다. 예를 들면, 상기 개구부(212)는 상기 스토리지 커패시터(CST)가 형성된 제1 영역(EA)과 상기 스토리지 커패시터(CST)가 형성되지 않은 제2 영역(OA)과 부분적으로 중첩되는 영역에 형성될 수 있다.

상기 메인 오목부(213)의 바닥면은 상기 회로부(100)가 형성된 상기 제1 베이스 기판(301)으로부터 상기 제2 길이(L2)만큼 떨어져 형성된다. 상기 서브 오목부(215)의 바닥면은 상기 회로부(100)가 형성된 상기 제1 베이스 기판(301)으로부터 제3 길이(L3)만큼 떨어져 형성된다. 또는, 상기 메인 오목부(213)는 상기 평탄부(211)로부터 제1 깊이(d1)로 함몰되어 형성되고, 상기 서브 오목부(215)는 상기 메인 오목부(213)의 바닥면으로부터 제2 깊이(d2)로 함몰되어 형성된다. 상기 제2 깊이(d2)는 상기 제1 깊이(d1) 보다 작을 수 있다.

상기 마이크로 셔터(210)는 복수의 상기 서브 오목부들(215)을 포함할 수 있고, 상기 서브 오목부들(215)의 바닥면들은 상기 회로부(100)가 형성된 상기 제1 베이스 기판(301)으로부터 서로 다른 길이만큼 떨어져 형성될 수 있다. 상기 서브 오목부들(215)에 의해 상기 마이크로 셔터(210)와 상기 회로부(100) 간에 정지 마찰이 발생되는 것을 방지할 수 있다.

상기 제2 표시 기판(400)은 제2 베이스 기판(401) 및 상기 제2 베이스 기판(401) 위에 형성된 반사층(410)을 포함한다.

상기 반사층(410)에는 적어도 하나의 투과홀(H)이 형성된다. 상기 투과홀(H)은 상기 마이크로 셔터(210)가 형성된 영역에 대응하는 상기 제2 베이스 기판(401)의 영역에 형성된다. 예를 들면, 상기 투과홀(H)은 상기 스토리지 커패시터(CST)가 형성되지 않은 상기 제2 영역(OA)에 대응하는 상기 제2 베이스 기판(401)의 영역에 형성될 수 있다. 상기 반사층(410)은 상기 제2 베이스 기판(401)의 상기 투과홀(H)을 통과하지 못한 광을 반사하여 다시 상기 투과홀(H)을 통과시킨다. 따라서 상기 반사층(410)은 상기 제1 표시 기판(300)에 제공되는 광의 효율을 향상시킬 수 있다.

도 4a 내지 도 4c는 도 2에 도시된 회로부의 제조 방법을 설명하기 위한 평면도들이다.

도 2 및 도 4a를 참조하면, 상기 제1 베이스 기판(301) 위에 반도체 패턴을 형성한다. 상기 반도체 패턴은 제1, 제2, 제3, 제4, 제5 및 제6 반도체들(111, 112, 113, 114, 115, 116)을 포함한다. 상기 제1 내지 제6 반도체(111, 112, 113, 114, 115, 116)가 형성된 상기 제1 베이스 기판(301) 위에 제1 절연층(120)을 형성한다.

도 2 및 도 4b를 참조하면, 상기 제2 절연층(120) 위에 제1 도전 패턴을 형성한다. 상기 제1 도전 패턴은 데이터 배선(DL), 제1 전극(E1), 게이트 전극들(GE1, GE2, GE3, GE4, GE5, GE6)을 포함한다. 상기 제1 도전 패턴이 형성된 상기 제1 베이스 기판(301) 위에 제2 절연층(130)을 형성한다.

도 2 및 도 4c를 참조하면, 상기 제1 및 제2 절연층들(120, 130)을 패터닝하여 복수의 콘택홀들(CT)을 형성한다. 상기 콘택홀들(CT)이 형성된 상기 제1 베이스 기판(301) 위에 제2 도전 패턴을 형성한다. 상기 제2 도전 패턴은 게이트 라인(GL), 제어 라인(CL), 기준 라인(RL), 업 데이터 라인(UL), 소스 전극들(SE1, SE2, SE3, SE4, SE5, SE6) 및 드레인 전극들(DE1, DE2, DE3, DE4, DE5, DE6)을 포함한다. 상기 제2 도전 패턴은 상기 콘택홀들(CT)을 통해 상기 반도체 패턴 또는 상기 제1 도전 패턴과 접촉한다. 상기 제2 도전 패턴이 형성된 상기 제1 베이스 기판(301) 위에 제3 절연층(140)을 형성한다.

도시되지는 않았으나, 상기 제3 절연층(140)이 형성된 상기 제1 베이스 기판(301) 위에 쉴딩 패턴(Shielding pattern)을 더 형성할 수 있다. 상기 쉴딩 패턴은 상기 셔터부(200)의 상기 제1 및 제2 기준 전극들(231, 232)이 형성되는 영역에 대응하여 상기 제1 베이스 기판(310)의 상기 제3 절연층(140) 위에 형성될 수 있다. 상기 쉴딩 패턴은 상기 제1 및 제2 기준 전극들(231, 232) 아래에 형성된 상기 회로부(100)의 신호 라인 및 전극들에 인가되는 전기 신호가 상기 제1 및 제2 기준 전극들(231, 232)에 제공되는 것을 차폐시킬 수 있다.

도 5a 내지 도 5c는 도 2에 도시된 셔터부의 제조 방법을 설명하기 위한 단면도들이다.

도 2, 도 4c 및 도 5a를 참조하면, 상기 회로부(100)가 형성된 상기 제1 베이스 기판(301) 위에 제1 희생층(201)을 형성한다. 상기 제1 희생층(201)을 패터닝하여 앵커 홀(201a) 및 서로 다른 제2 깊이(d2)를 갖는 서브 홀들(201b, 201c)을 형성한다. 상기 앵커 홀(201a)은 상기 앵커들(A1, A2,..., A10) 각각이 형성되는 영역에 형성된다. 상기 서브 홀들(201b, 201c)은 상기 서브 오목부들(215)이 형성되는 영역들에 형성된다.

도 2, 도 5a 및 도 5b를 참조하면, 상기 제1 희생층(201)이 형성된 상기 제1 베이스 기판(301) 위에 제2 희생층(202)을 형성한다. 상기 제2 희생층(202)을 패터닝하여 전극 홀(202a) 및 상기 메인 홀(202b)을 형성한다. 상기 전극 홀(202a)은 상기 앵커 홀(201a)과 중첩되어 상기 구동 전극들(221, 222) 및 상기 기준 전극들(231, 232)이 형성되는 영역에 형성된다. 상기 메인 홀(202b)은 상기 서브 홀들(201b, 201c)과 중첩되어 상기 메인 오목부(213)가 형성되는 영역에 형성된다. 상기 전극 홀(202a) 및 상기 메인 홀(202b)은 제1 깊이(d1)를 갖는다. 상기 제1 깊이(d1)는 상기 제2 깊이(d2)보다 클 수 있다.

도 2, 도 5b 및 도 5c를 참조하면, 상기 제2 희생층(202)이 형성된 상기 제1 베이스 기판(301) 위에 금속층(203)을 형성한다. 상기 금속층(203)은 아몰퍼스 실리콘층 및 알루미늄층을 포함할 수 있다.

상기 금속층(203)은 상기 제1 및 제2 희생층들(201, 202)에 형성된 상기 앵커 홀(201a), 서브 홀(201b, 201c), 전극 홀(202a) 및 메인 홀(202b)에 채워져, 상기 앵커들(A1, A2,..., A10), 상기 구동 전극들(221, 222), 상기 기준 전극들(231, 232)을 형성한다. 또한, 상기 금속층(203)은 상기 제2 희생층(202)의 평탄면 상에 형성되어 상기 마이크로 셔터(210)의 평탄부(211)가 형성된다.

상기 금속층(203)이 형성된 상기 제1 베이스 기판(301) 위에 포토 마스크 패턴(204)을 형성한다. 상기 포토 마스크 패턴(204)은 상기 셔터부(200)가 정의되는 상기 제2 희생층(202) 상에 형성된다. 상기 포토 마스크 패턴(204)은 상기 마이크로 셔터(210)의 개구부(212)에 대응하는 영역에 형성된 홀 패턴(204a)을 포함한다. 상기 금속층(203)을 상기 포토 마스크 패턴(204)을 이용하여 패터닝한다. 이에 상기 금속층(203)은 상기 개구부(212)가 갖는 셔터부(200)로 패터닝된다.

이후, 상기 제1 희생층(201), 상기 제2 희생층(202) 및 상기 포토 마스크 패턴(204)을 제거한다. 이에 따라, 상기 회로부(100) 위에는 상기 앵커들(A1, A2,..., A10)에 의해 고정되어 상기 제1 베이스 기판(301)으로부터 부양된 상기 마이크로 셔터(210)와, 상기 마이크로 셔터(210)와 연결된 상기 구동 전극들(221, 222), 상기 구동 전극들(221, 222)과 마주하는 상기 기준 전극들(231, 232)이 형성된다. 따라서 상기 회로부(100)가 형성된 상기 제1 베이스 기판(301) 위에 상기 셔터부(200)가 완성된다.

이후, 상기 셔터부(200)가 형성된 상기 제1 베이스 기판(301) 상에 절연층(미도시)을 형성할 수 있다.

도 6a 내지 도 6d는 본 발명의 다른 실시예들에 따른 서브 오목부의 분포를 설명하기 위한 평면도들이다.

도 6a를 참조하면, 상기 마이크로 셔터(610)는 복수의 서브 오목부들(615)을 포함한다. 상기 서브 오목부들(615)은 상기 마이크로 셔터(610)의 중심축(CA)을 기준으로 비대칭적으로 배치될 수 있다. 상기 서브 오목부들(615)은 서로 다른 깊이로 형성될 수 있다. 상기 서브 오목부들(615)은 원뿔 형상 또는 사각뿔 형상을 가질 수 있다.

도 6b를 참조하면, 상기 마이크로 셔터(710)는 복수의 서브 오목부들(715)을 포함한다. 상기 서브 오목부들(715)은 상기 마이크로 셔터(710)의 중심축(CA)을 기준으로 대칭적으로 배치될 수 있다. 상기 서브 오목부들(715)은 서로 다른 깊이로 형성될 수 있다. 상기 서브 오목부들(715)은 원뿔 형상 또는 사각뿔 형상을 가질 수 있다.

도 6c를 참조하면, 상기 마이크로 셔터(810)는 복수의 서브 오목부들(815)을 포함한다. 상기 서브 오목부들(815)은 상기 마이크로 셔터(810)의 중심축(CA)에 근처에 분포되어 배치될 수 있다. 상기 서브 오목부들(815)은 서로 다른 깊이로 형성될 수 있다. 상기 서브 오목부들(815)은 원뿔 형상 또는 사각뿔 형상을 가질 수 있다.

도 6d를 참조하면, 상기 마이크로 셔터(910)는 복수의 서브 오목부들(915)을 포함한다. 상기 서브 오목부들(915)은 상기 마이크로 셔터(810)와 양쪽 주변에 배치될 수 있다. 상기 서브 오목부들(915)은 서로 다른 깊이로 형성될 수 있다. 상기 서브 오목부들(915)은 원뿔 형상 또는 사각뿔 형상을 가질 수 있다.

도 7a 및 도 7b는 도 1에 도시된 셔터부의 열림 동작을 설명하기 위한 개념도들이다.

도 7a 및 도 7b를 참조하면, 제1 구간 내에서, 상기 데이터 라인(DL)에는 하이 레벨의 제1 데이터 신호가 인가되고, 상기 게이트 라인(GL)에는 하이 레벨의 게이트 신호가 인가된다. 또한, 상기 제어 라인(CL)에는 하이 레벨의 제어 신호가 인가되고, 상기 업 데이터 라인(UL)에는 로우 레벨의 업 데이터 신호가 인가된다. 한편, 상기 기준 라인(RL)에는 항상 로우 레벨의 기준 신호가 인가된다.

이에 따라서, 상기 제1 트랜지스터(TR1)는 턴-온 되고, 상기 스토리지 커패시터(CST)에는 상기 제1 데이터 신호가 충전된다. 상기 제2 트랜지스터(TR2)는 턴-오프 된다. 상기 제2 트랜지스터(TR2)가 턴-오프 됨에 따라서 상기 제3 트랜지스터(TR3) 및 상기 제4 트랜지스터(TR4)는 로우 레벨의 신호가 인가된다. 이에 따라, 상기 제3 트랜지스터(TR3)는 턴-오프 되고 상기 제4 트랜지스터(TR4)는 턴-온 된다. 상기 제4 트랜지스터(TR4)가 턴-온 됨에 따라 상기 제1 노드(N1), 상기 제5 트랜지스터(TR5) 및 상기 제6 트랜지스터(TR6)에 하이 레벨의 상기 제어 신호가 인가된다. 상기 제5 트랜지스터(TR5)는 턴-오프 되고, 상기 제6 트랜지스터(TR6)는 턴-온 된다. 상기 제6 트랜지스터(TR6)가 턴-온 됨에 따라 상기 제2 노드(N2)에는 상기 기준 라인(RL)에 인가된 로우 레벨의 기준 신호가 인가된다. 상기 제1 노드(N1)에는 하이 레벨의 신호가 인가되고, 상기 제2 노드(N2)에는 로우 레벨의 신호가 인가된다.

상기 제1 노드(N1)는 상기 마이크로 셔터(210)의 제1 구동 전극(221)과 전기적으로 연결되고, 상기 제2 노드(N2)는 상기 마이크로 셔터(210)의 제2 구동 전극(222)과 전기적으로 연결된다. 한편, 상기 제1 및 제2 기준 전극들(231, 232)에는 상기 로우 레벨의 기준 전압이 인가된 상태이다. 정전기력에 의해 상기 제1 구동 전극(221)과 상기 제1 기준 전극(231)은 서로 당기고, 반대로 상기 제2 구동 전극(222)과 상기 제2 기준 전극(232)은 서로 밀게 된다. 상기 마이크로 셔터(210)는 상기 제1 기준 전극(231) 측으로 이동되고 상기 개구부(212)는 상기 제2 표시 기판(400)의 투과홀(H)과 중첩된다.

결과적으로 상기 마이크로 셔터(210)는 광을 투과하므로, 상기 마이크로 셔터(210)에 의해 정의된 화소는 고계조 영상을 표시할 수 있다.

도 8a 및 도 8b는 도 1에 도시된 셔터부의 닫힘 동작을 설명하기 위한 개념도들이다.

도 8a 및 도 8b를 참조하면, 제2 구간 내에서, 상기 데이터 라인(DL)에는 하로우 레벨의 제2 데이터 신호가 인가되고, 상기 게이트 라인(GL)에는 하이 레벨의 게이트 신호가 인가된다. 또한, 상기 제어 라인(CL)에는 하이 레벨의 제어 신호가 인가되고, 상기 업 데이터 라인(UL)에는 하이 레벨의 업 데이터 신호가 인가된다. 한편, 상기 기준 라인(RL)에는 항상 로우 레벨의 기준 신호가 인가된다.

이에 따라서, 상기 제1 트랜지스터(TR1)는 턴-온 되고, 상기 스토리지 커패시터(CST)에는 상기 제2 데이터 신호가 충전된다. 상기 제2 트랜지스터(TR2)는 턴-온 된다. 상기 제2 트랜지스터(TR2)가 턴-온 됨에 따라서 상기 제3 트랜지스터(TR3)는 턴-온 되고, 상기 제4 트랜지스터(TR4)는 턴-오프 된다. 상기 제4 트랜지스터(TR4)가 턴-오프 됨에 따라서 상기 제1 노드(N1), 상기 제5 트랜지스터(TR5) 및 상기 제6 트랜지스터(TR6)에는 로우 레벨의 신호가 각각 인가된다. 상기 제5 트랜지스터(TR5)는 턴-온 되고, 상기 제6 트랜지스터(TR6)는 턴-오프 된다. 상기 제5 트랜지스터(TR5)가 턴-온 됨에 따라서, 상기 제어 라인(CL)에 인가된 하이 레벨의 제어 신호는 상기 제2 노드(N2)에 인가된다. 상기 제1 노드(N1)에는 로우 레벨의 신호가 인가되고, 상기 제2 노드(N2)에는 하이 레벨의 신호가 인가된다.

상기 정전기력에 의해 상기 제1 구동 전극(221)과 상기 제1 기준 전극(231)은 서로 밀고, 반대로 상기 제2 구동 전극(222)과 상기 제2 기준 전극(232)은 서로 당기게 된다. 상기 마이크로 셔터(210)는 상기 제2 기준 전극(232) 측으로 이동되고 상기 개구부(212)는 상기 제2 표시 기판(400)의 반사층(410)과 중첩된다.

결과적으로, 상기 마이크로 셔터(210)는 광을 차단하므로, 상기 마이크로 셔터(210)에 의해 정의된 화소는 저계조 영상을 표시할 수 있다.

이상의 본 발명의 실시예들에 따르면, 상기 마이크로 셔터(210)에 서로 다른 깊이를 갖는 복수의 서브 오목부들을 형성함으로써, 베이스 기판과 상기 베이스 기판으로부터 부양된 상기 마이크로 셔터(210)간의 정지 마찰을 방지할 수 있다.

이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

100 : 회로부 200 : 셔터부
210 : 마이크로 셔터 211 : 평탄부
212 : 개구부 213 : 메인 오목부
215 : 서브 오목부 221, 222 : 제1, 제2 구동 전극
231, 232 : 제1, 제2 기준 전극 A1, A2,..., A10 : 앵커들
300 : 제1 표시 기판 400 : 제2 표시 기판
410 : 반사층

Claims

베이스 기판;
적어도 하나의 개구부가 형성된 평탄부, 상기 개구부와 인접하고 상기 평탄부로부터 제1 깊이로 함몰된 메인 오목부, 상기 메인 오목부의 바닥면으로부터 제2 깊이로 함몰된 적어도 하나의 서브 오목부를 포함하는 마이크로 셔터;
상기 마이크로 셔터의 제1 측에 연결된 제1 구동 전극;
상기 마이크로 셔터의 상기 제1 측과 대향하는 제2 측에 연결된 제2 구동 전극; 및
상기 제1 구동 전극 및 제2 구동 전극을 상기 베이스 기판 상에 고정하는 복수의 앵커들을 포함하는 표시 기판.
제1항에 있어서,
상기 제1 구동 전극과 이격되고 적어도 하나의 앵커에 의해 상기 베이스 기판 상에 고정되는 제1 기준 전극; 및
상기 제2 구동 전극과 이격되고 적어도 하나의 앵커에 의해 상기 베이스 기판 상에 고정되는 제2 기준 전극을 더 포함하는 표시 기판.
제1항에 있어서, 상기 마이크로 셔터는 복수의 서브 오목부들을 포함하고,
상기 서브 오목부들을 상기 메인 오목부의 바닥면으로부터 서로 다른 깊이로 함몰된 것을 특징으로 하는 표시 기판.
제3항에 있어서, 상기 서브 오목부들은 상기 마이크로 셔터의 중심축에 대해 대칭적으로 분포된 것을 특징으로 하는 표시 기판.
제3항에 있어서, 상기 서브 오목부들은 상기 마이크로 셔터의 중심축에 대해 비대칭적으로 분포된 것을 특징으로 하는 표시 기판.
제3항에 있어서, 상기 서브 오목부들은 상기 마이크로 셔터의 중심축과 근접하게 분포된 것을 특징으로 하는 표시 기판.
제3항에 있어서, 상기 서브 오목부들은 상기 제1 및 제2 구동 전극이 연결된 상기 마이크로 셔터의 양측 주변에 분포된 것을 특징으로 하는 표시 기판.
제1항에 있어서, 상기 서브 오목부는 원뿔 형상 또는 사각뿔 형상인 것을 특징으로 하는 표시 기판.
제1항에 있어서, 상기 베이스 기판 상에 배치되고, 상기 제1 및 제2 구동 전극들에 구동 신호를 제공하는 회로부를 더 포함하는 표시 기판.
제9항에 있어서, 상기 회로부는 상기 마이크로 셔터가 배치된 영역에 대응하여 상기 개구부와 평행한 적어도 하나의 전극을 포함하는 스토리지 커패시터를 포함하는 것을 특징으로 하는 표시 기판.
베이스 기판 상에 앵커 홀 및 상기 앵커 홀 보다 작은 깊이를 갖는 서브 홀이 형성된 제1 희생층을 형성하는 단계;
상기 제1 희생층 상에 상기 앵커 홀과 중첩되는 전극 홀과 상기 서브 홀과 중첩되는 메인 홀이 형성된 제2 희생층을 형성하는 단계;
상기 제2 희생층 상에 금속층을 형성하는 단계;
상기 금속층을 패터닝하여, 적어도 하나의 개구부가 형성된 평탄부, 상기 개구부와 인접하고 상기 평탄부로부터 제1 깊이로 함몰된 메인 오목부, 상기 메인 오목부의 바닥면으로부터 제2 깊이로 함몰된 적어도 하나의 서브 오목부를 포함하는 마이크로 셔터 및 상기 마이크로 셔터에 연결된 구동 전극을 형성하는 단계; 및
상기 제1 및 제2 희생층을 제거하는 단계를 포함하는 표시 기판의 제조 방법.
제11항에 있어서, 상기 제1 희생층을 형성하는 단계는,
상기 앵커 홀 보다 작은 서로 다른 깊이를 갖는 복수의 서브 홀들을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
제11항에 있어서, 상기 금속층은 아몰퍼스 실리콘층 및 알루미늄층을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
제11항에 있어서, 상기 제1 희생층을 형성하기 전에,
상기 베이스 기판 상에 반도체 패턴을 형성하는 단계;
상기 반도체 패턴이 형성된 상기 베이스 기판 상에 상기 반도체 패턴과 중첩되는 제1 도전 패턴을 형성하는 단계; 및
상기 제1 도전 패턴이 형성된 상기 베이스 기판 상에 콘택홀을 통해 상기 반도체 패턴 또는 상기 제1 도전 패턴과 접촉하는 제2 도전 패턴을 형성하는 단계를 더 포함하는 표시 기판의 제조 방법.
제14항에 있어서, 상기 제1 도전 패턴은 상기 마이크로 셔터가 배치된 영역에 대응하여 상기 베이스 기판 상에 배치되고 상기 개구부와 평행한 적어도 하나의 스토리지 커패시터의 제1 전극을 포함하고,
상기 제2 도전 패턴은 상기 제1 전극과 중첩되는 상기 스토리지 커패시터의 제2 전극을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
제1 베이스 기판과, 적어도 하나의 개구부가 형성된 평탄부, 상기 개구부와 인접하고 상기 평탄부로부터 제1 깊이로 함몰된 메인 오목부, 상기 메인 오목부의 바닥면으로부터 제2 깊이로 함몰된 적어도 하나의 서브 오목부를 포함하는 마이크로 셔터와, 상기 마이크로 셔터의 제1 측에 연결된 제1 구동 전극과 상기 마이크로 셔터의 상기 제1 측과 대향하는 제2 측에 연결된 제2 구동 전극, 및 상기 제1 구동 전극 및 제2 구동 전극을 상기 베이스 기판 상에 고정하는 복수의 앵커들을 포함하는 제1 표시 기판;
상기 제1 베이스 기판과 대향하는 제2 베이스 기판과, 상기 제2 베이스 기판 상에 형성되고 상기 마이크로 셔터가 형성된 영역에 대응하여 적어도 하나의 투과홀이 형성된 반사층을 포함하는 제2 표시 기판; 및
상기 제1 및 제2 표시 기판 사이에 배치된 유체층을 포함하는 표시 패널.
제16항에 있어서, 상기 마이크로 셔터는 복수의 서브 오목부들을 포함하고,
상기 서브 오목부들을 상기 메인 오목부의 바닥면으로부터 서로 다른 깊이로 함몰된 것을 특징으로 하는 표시 패널.
제16항에 있어서, 상기 제1 베이스 기판 상에 배치되어 상기 제1 및 제2 구동 전극들에 구동 신호를 제공하는 회로부를 더 포함하는 표시 패널.
제18항에 있어서, 상기 회로부는 상기 마이크로 셔터가 배치된 영역에 대응하여 상기 제1 베이스 기판상에 배치되고 상기 개구부와 평행한 적어도 하나의 전극을 포함하는 스토리지 커패시터를 포함하는 것을 특징으로 하는 표시 패널.
제19항에 있어서, 상기 스토리지 커패시터의 전극은 상기 반사층과 중첩되는 것을 특징으로 하는 표시 패널.