KR20120126242A - 반도체 장치의 데이터 출력 타이밍 제어 회로 - Google Patents

반도체 장치의 데이터 출력 타이밍 제어 회로 Download PDF

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Abstract

반도체 장치의 데이터 출력 타이밍 제어 회로는 지연 고정 루프, 지연량 카운터부, 연산부 및 위상 조절부를 포함한다. 상기 지연 고정 루프는 외부 클럭을 인가 받아 모델 지연 값을 보상하여 디엘엘(DLL) 클럭을 생성한다. 상기 지연량 카운터부는 출력 리셋 펄스 신호를 제 1 지연 시간만큼 지연시키고, 상기 외부 클럭을 기준으로 상기 출력 리셋 펄스 신호의 지연량을 카운팅함으로써 카운팅 결과 코드를 생성한다. 상기 연산부는 데이터 출력 지연 정보에서 상기 카운팅 결과 코드를 감산하여 지연 제어 코드로 출력한다. 상기 위상 조절부는 리드 명령 신호를 수신하여 제 2 지연 시간만큼 지연시키고, 상기 지연 제어 코드에 대응하는 상기 디엘엘 클럭의 클럭 수만큼 위상을 조절하여 출력 인에이블 플래그 신호로 출력한다.

Description

반도체 장치의 데이터 출력 타이밍 제어 회로 {DATA OUTPUT TIMING CONTROL CIRCUIT OF SEMICONDUCTOR APPARATUS}
본 발명은 반도체 장치에 관한 것으로, 더 상세하게는 데이터 출력 타이밍 제어 회로에 관한 것이다.
반도체 장치는 동작 타이밍을 맞추고 에러(error)없이 보다 빠른 동작을 보장하기 위해 클럭 동기 시스템에 의하여 작동한다. 이때 외부 클럭을 반도체 장치 내부에서 사용하면 출력되는 데이터에 내부 회로에 의한 시간 지연(clock skew)이 발생한다. 따라서 지연 고정 루프(Delay Locked Loop)를 두어 반도체 장치의 내부 회로, 즉 데이터가 출력되는 경로를 모델링한 모델 지연 값(tREP)을 보상시킨 내부 클럭을 생성한다. 반도체 장치 내부에서는 상기 내부 클럭을 사용함으로써 데이터를 외부 클럭에 동기하여 외부로 출력할 수 있다.
한편, 반도체 장치는 리드(read) 동작 시 데이터 출력 지연 정보(CAS Latency)에 따라 데이터가 외부로 출력되는 시점이 결정된다. 상기 데이터 출력 지연 정보는 외부 클럭을 기준으로 리드 명령(read command)이 입력된 시점으로부터 몇 클럭 이후에 첫 번째 데이터가 출력되는지를 나타낸다. 데이터 출력 타이밍 제어 회로란 데이터가 상기 데이터 출력 지연 정보에 맞게 출력될 수 있도록 반도체 장치 내부에 별도로 구비되는 회로이다.
상기 데이터 출력 타이밍 제어 회로의 목적은 외부 클럭의 라이징 에지에 첫 번째 데이터가 외부로 출력될 수 있도록 하는 것으로, 이를 위해 데이터 출력 시점을 제어하는 출력 인에이블 플래그 신호를 생성한다. 상기 출력 인에이블 플래그 신호는 반도체 장치 내부 신호로서, 상기 내부 클럭에 동기되어 생성된다.
상기 출력 인에이블 플래그 신호는 데이터 출력 경로에 의한 지연 값 및 데이터 출력 지연 정보에 의한 지연 값 등을 고려하여 생성된다. 다만 이때, 상기 지연 값의 타이밍 마진이 충분하지 못하여 상기 출력 인에이블 플래그 신호의 생성 타이밍에 에러가 발생할 수 있다. 이는 곧 데이터 출력 타이밍이 설정된 데이터 출력 지연 정보에 의한 출력 타이밍과 어긋남을 의미한다.
본 발명은 설정된 시점에 데이터가 외부로 출력될 수 있도록, 출력 인에이블 플래그 신호가 생성되는 타이밍의 에러 발생 확률을 낮춘 데이터 출력 타이밍 제어 회로를 제공하는데 그 목적이 있다.
본 발명의 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로는 외부 클럭을 인가 받아 모델 지연 값을 보상하여 디엘엘(DLL) 클럭을 생성하는 지연 고정 루프; 출력 리셋 펄스 신호를 제 1 지연 시간만큼 지연시키고, 상기 외부 클럭을 기준으로 상기 출력 리셋 펄스 신호의 지연량을 반복하여 카운팅함으로써 카운팅 결과 코드를 생성하는 지연량 카운터부; 데이터 출력 지연 정보에서 상기 카운팅 결과 코드를 감산하여 지연 제어 코드로 출력하는 연산부; 및 리드 명령 신호를 수신하여 제 2 지연 시간만큼 지연시키고, 상기 지연 제어 코드에 대응하는 상기 디엘엘 클럭의 클럭 수만큼 위상을 조절하여 출력 인에이블 플래그 신호로 출력하는 위상 조절부를 포함한다.
본 발명에 의한 출력 타이밍 제어 회로는 타이밍 에러없는 출력 인에이블 플래그 신호를 생성함으로써 데이터가 외부로 출력되는 시점을 정확하게 제어할 수 있다.
도 1은 출력 인에이블 플래그 신호에 따라 데이터가 출력되는 시점을 나타낸 다이어그램,
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로의 블록도,
도 3은 도 2의 지연량 카운터부의 다른 실시예에 따른 블록도,
도 4는 도 2 및 도 3의 반도체 장치의 데이터 출력 타이밍 제어 회로의 동작을 나타낸 타이밍 다이어그램이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 출력 인에이블 플래그 신호에 따라 데이터가 출력되는 시점을 나타낸 다이어그램이다.
도 1에 도시된 바와 같이 외부에서 리드 명령(READ)이 외부 클럭(EXTCLK)에 동기되어 입력되면, 데이터 출력 지연 정보(CL=6, 이하 카스 레이턴시)만큼 상기 외부 클럭(EXTCLK)이 경과한 시점에 데이터(DO, D1, D2, D3)가 외부로 출력된다. 상기 카스 레이턴시(CL)는 반도체 장치 내부에 있는 MRS(Mode Register Set)에 의해 고유의 값으로 세팅된다.
이때 상기 데이터(DO, D1, D2, D3)가 카스 레이턴시(CL)에 따라 출력될 수 있도록 제어 하는 신호가 바로 출력 인에이블 플래그 신호(OEFLAG)이다. 상기 출력 인에이블 플래그 신호(OEFLAG)는 반도체 장치 내부에서 생성되는 신호로, 디엘엘 클럭(DLLCLK)에 동기되어 생성된다. 상기 출력 인에이블 플래그 신호(OEFLAG)가 활성화되면, 반도체 장치 내부의 데이터 출력 경로에 의한 지연 값(tREP)만큼 경과한 후에 데이터(DO, D1, D2, D3)가 외부로 출력된다.
상기 반도체 장치 내부의 데이터 출력 경로에 의한 지연 값(tREP)은 외부 클럭(EXTCLK)으로 디엘엘 클럭(DLLCLK)을 생성하는데 사용되는 모델 지연 값(tREP)으로 모델링된다.
도 2는 본 발명의 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로의 블록도이다.
본 발명의 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로는 상기 검토한 바와 같이, 리드 명령 신호(RDCMD)가 인가된 후 (CL-tREP)가 경과한 시점에 출력 인에이블 플래그 신호(OEFLAG)가 활성화되는 것을 목적으로 한다.
도 2의 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로는 지연 고정 루프(100), 지연량 카운터부(200), 연산부(300) 및 위상 조절부(400)를 포함한다.
상기 지연 고정 루프(100)는 외부 클럭(EXTCLK)을 인가받고, 상기 모델 지연 값(tREP)을 보상하기 위해 (n*tCK-tREP)만큼 지연시켜 디엘엘 클럭(DLLCLK)을 생성한다.
상기 지연량 카운터부(200)는 출력 리셋 펄스 신호(OERST)를 제 1 지연 시간만큼 지연시키고, 상기 외부 클럭(EXTCLK)을 기준으로 상기 출력 리셋 펄스 신호(OERST)의 지연량을 반복하여 카운팅함으로써 카운팅 결과 코드(N)를 생성한다.
상기 출력 리셋 펄스 신호(OERST)는 반도체 장치의 데이터 출력 동작 시에 초기 세팅을 지시하는 신호로 볼 수 있다. 본 발명에서는 상기 출력 인에이블 신호(OEFLAG)를 생성하기 위한 지연값 카운팅의 목적 신호로 사용된다. 일 실시예로서 상기 출력 리셋 펄스 신호(OERST)는 상기 디엘엘 클럭(DLLCLK)이 락킹(locking)된 이후에 외부 클럭(EXTCLK)에 동기되어 입력된다.
상기 연산부(300)는 카스 레이턴시(CL)를 갖는 코드 값에서 상기 카운팅 결과 코드(N)의 코드 값을 감산하여 지연 제어 코드(CL-N)로 출력한다.
상기 위상 조절부(400)는 리드 명령 신호(RDCMD)를 수신하여 제 1 지연 시간만큼 지연시키고, 상기 지연 제어 코드(CL-N)에 대응하는 디엘엘 클럭(DLLCLK)의 클럭 수만큼 위상을 조절하여 출력 인에이블 플래그 신호(OEFLAG)로 출력한다.
본 발명의 실시예는, 상기 리드 명령 신호(RDCMD)를 수신하여 (CL-tREP)만큼 지연시킴으로써 상기 출력 인에이블 플래그 신호(OEFLAG)를 생성한다.
상기 위상 조절부(400)는 상기 리드 커맨드 신호(RDCMD)를 우선적으로 상기 제 2 지연 시간만큼 지연시킨다. 발명의 실시예에 따른 상기 지연 값은 (n*tCK-tREP)에 해당한다. 이는 상기 지연 고정 루프(100)에서 상기 모델 지연 값(tREP)을 보상하기 위해 외부 클럭(EXTCLK)을 지연시킨 지연량이다.
상기 리드 커맨드 신호(RDCMD)는 정확한 타이밍에 상기 출력 인에이블 플래그 신호(OEFLAG)로 생성되기 위해 (CL-tREP)-(n*tCK-tREP), 즉 (CL-n)의 디엘엘 클럭(DLLCLK)의 클럭 수만큼 더 지연되어야 한다.
본 발명의 실시예에서는 상기 리드 커맨드 신호(RDCMD)를 상기 지연 제어코드(CL-N)의 코드 값에 대응하는 디엘엘 클럭(DLLCLK)의 클럭 수만큼 지연시킨다. 이때 상기 지연 제어 코드(CL-N)는 상기 연산부(300)가 카스 레이턴시(CL)를 갖는 코드 값에서 상기 카운팅 결과 코드(N)의 코드 값을 감산함으로써 생성된다. 그리고 상기 카운팅 결과 코드(N)는 상기 지연량 카운터부(200)가 상기 출력 리셋 펄스 신호(OERST)의 지연량을 카운팅함으로써 생성된다. 문제는 상기 지연량 카운터부(200)가 상기 출력 리셋 펄스 신호(OERST)의 정상적인 지연량을 카운팅하는지 여부이다.
상기 지연량 카운터부(200)는 상기 출력 리셋 신호(OERST)를 상기 제 1 지연 시간만큼 지연시키고, 상기 지연량을 외부 클럭(EXTCLK)을 기준으로 카운팅한다. 본 발명의 실시예에 따른 상기 제 1 지연 시간은 (n*tCK)이다. 따라서 상기 지연량을 외부 클럭(EXTCLK)을 기준으로 카운팅하면 n값이 카운팅되어야 한다. 그러나 상기 지연량을 카운팅함에 있어 지연량의 타이밍 마진이 부족하여 카운팅을 완벽하게 수행하지 못할 수 있다. 예를 들어 원래 카운팅 결과 코드(N)로 3을 출력 해야 하는데 지연량의 타이밍 마진이 충분하지 못해 2까지 밖에 카운팅을 하지 못할 수가 있다.
본 발명의 실시예의 특징은 상기 카운팅 결과 코드(N) 생성 시 에러 발생 확률을 낮추는 상기 지연량 카운터부(200)를 구성함에 있다. 상기 지연량 카운터부(200)는 상기 출력 리셋 펄스 신호(OERST)의 지연량을 반복하여 카운팅함으로써 상기 카운팅 결과 코드(N)의 정확도를 높인다. 반복 횟수는 사용자가 임의로 정할 수 있고, 본 발명의 일실시예로서 2회 반복을 설정할 수 있다.
본 발명의 실시예에 따른 상기 지연 고정 루프(100)는 가변 지연부(110), 지연 모델부(120) 및 위상 비교부(130)를 포함한다.
상기 가변 지연부(110)는 외부 클럭(EXTCLK)을 인가받고 위상 검출 신호(PDET)에 응답하여 상기 외부 클럭(EXTCLK)을 지연시켜 디엘엘 클럭(DLLCLK)을 생성한다.
상기 지연 모델부(120)는 상기 디엘엘 클럭(DLLCLK)을 피드백하고 내부 회로 경로에 의한 시간 지연을 모델링한 모델 지연 값(tREP)만큼 지연시킴으로써 피드백 클럭(FDCLK)을 생성한다.
상기 위상 비교부(130)는 상기 외부 클럭(EXTCLK)과 상기 피드백 클럭(FBCLK)의 위상을 비교하여 그 결과에 따라 상기 위상 검출 신호(PDET)를 생성한다.
상기 위상 검출 신호(PDET)는 상기 외부 클럭(EXTCLK)과 상기 피드백 클럭(FBCLK)의 위상이 동일해질 때까지 상기 가변 지연부(110)의 지연량을 조절한다. 상기 외부 클럭(EXTCLK)과 상기 피드백 클럭(FBCLK)의 위상이 동일하다는 것은, 상기 가변 지연부(110)가 상기 모델 지연 값(tREP)을 정확히 보상하는 디엘엘 클럭(DLLCLK)을 생성함을 의미한다. 이때 상기 가변 지연부(110)의 지연량은 (n*tCK-tREP)가 된다. 상기 외부 클럭(EXTCLK)과 상기 피드백 클럭(FBCLK)의 위상이 동일해진 시점을 흔히 지연 고정 루프가(100)가 락킹(locking)되었다고 표현한다.
본 발명의 실시예에 따른 상기 지연량 카운터부(200)는 지연 입력부(210), 지연량 조절부(220), 카운터부(230) 및 비교부(240)를 포함한다.
상기 지연량 카운터부(200)는 지연 입력부(210), 지연량 조절부(220), 카운터부(230) 및 비교부(240)를 포함한다.
상기 지연 입력부(210)는 상기 출력 리셋 펄스 신호(OERST)가 인가된 뒤 소정의 시간 간격을 두고 지연 출력 리셋 펄스 신호(OERST_D)를 생성한다. 상기 지연 출력 리셋 펄스 신호(OERST_D)는 상기 출력 리셋 펄스 신호(OERST)의 지연량을 반복하여 카운팅하기 위해 생성되는 신호이다. 따라서 본 발명의 일실시예는, 상기 지연 출력 리셋 펄스 신호(OERST_D)가 상기 출력 리셋 펄스 신호(OERST)의 카운팅이 수행되고 난 이후에 생성되는 것으로 설정할 수 있다.
상기 지연량 조절부(220)는 상기 출력 리셋 펄스 신호(OERST)와 상기 지연 출력 리셋 펄스 신호(OERST_D)를 제 1 지연 시간만큼 지연시켜 출력한다. 상기 제 1 지연 시간의 지연량은 본 발명의 실시예에 따르면 총 (n*tCK)에 해당한다.
상기 카운터부(230)는 상기 지연량 조절부(220)에 의한 상기 출력 리셋 펄스 신호(OERST)의 지연량 및 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량을 외부 클럭(EXTCLK)을 기준으로 카운팅한다. 정상적인 지연량, 즉 (n*tCK)을 카운팅 한다면 n 값이 카운팅되어야 한다. 이때 첫 번째 인가되는 상기 출력 리셋 펄스 신호(OERST)의 지연량을 카운팅하여 제 1 카운팅 코드(N1)로 출력하고, 두 번째 인가되는 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량을 카운팅하여 제 2 카운팅 코드(N2)로 출력한다.
상기 비교부(240)는 상기 카운터부(230)에서 카운팅된 값, 즉 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)를 비교하여 상기 카운팅 결과 코드(N)를 생성한다. 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)가 n으로 동일하다면 n 값을 상기 카운팅 결과 코드(N)로 출력한다.
한편, 상기 비교부(240)는 피드백 카운팅 신호(FBCNT)를 더 생성할 수 있다.상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)가 n과 n-1로 상이하다면 상기 피드백 카운팅 신호(FBCNT)를 활성화시킨다. 상기 피드백 카운팅 신호(FBCNT)는 다시 상기 지연량 조절부(220)에 의한 지연량을 반복 카운팅하도록 명령하는 신호이다. 상기 카운터부(230)에서 반복 카운팅된 값이 동일할 때까지 상기 피드백 카운팅 신호(FBCNT)에 의해 계속하여 반복 카운팅 동작이 수행된다.
본 발명의 일 실시예에 따른 상기 지연 입력부(210)는 상기 피드백 카운팅 신호(FBCNT)를 수신할 수 있다. 상기 피드백 카운팅 신호(FBCNT)가 활성화된 경우, 상기 지연 입력부(210)는 복수개의 상기 지연 출력 리셋 펄스 신호(OERST_D)를 소정의 시간 간격을 두고 생성한다. 본 실시예처럼 두 차례 반복 카운팅을 하는 경우에는 두 개의 지연 출력 리셋 펄스 신호(OERST_D)를 생성한다. 한 차례의 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량 카운팅이 종료되면 그 다음 지연 출력 리셋 펄스 신호(OERST_D)가 생성된다. 따라서 다시 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량을 반복 카운팅 할 수 있다.
본 발명의 실시예에 따른 상기 지연량 조절부(220)는 제 1 가변 지연부(221) 및 제 1 지연 모델부(222)를 포함한다.
상기 제 1 가변 지연부(221)는 상기 위상 검출 신호(PDET)에 의해 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량을 조절한다. 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량은 상기 지연 고정 루프(100)에 포함된 상기 가변 지연부(110)에서의 외부 클럭(EXTCLK) 지연량과 동일하다. 즉, 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)를 (n*tCK-tREP)만큼 지연시킨다.
상기 제 1 지연 모델부(222)는 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)를 상기 지연 고정 루프(100)에 포함된 상기 지연 모델부(120)의 상기 모델 지연 값(tREP)만큼 더 지연시킨다.
따라서, 상기 지연량 조절부(220)에 의한 총 지연량은 (n*tCK)가 된다.
상기 카운터부(230)는 상기 지연량 조절부(220)에 의한 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량을 외부 클럭(EXTCLK)을 기준으로 카운팅한다. 이때 첫 번째 인가되는 상기 출력 리셋 펄스 신호(OERST)의 지연량을 카운팅하여 제 1 카운팅 코드(N1)로 출력하고, 두 번째 인가되는 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량을 카운팅하여 제 2 카운팅 코드(N2)로 출력한다. 본 실시예에서는 두 번 반복하여 상기 지연량 조절부(220)에 의한 지연량을 카운팅하도록 설정하였으나, 경우에 따라서는 세 번 이상 카운팅하도록 설정할 수 도 있다. 이 경우 더욱 정확한 카운팅 결과 코드(N)를 생성할 수 있을 것이다.
상기 비교부(240)는 상기 카운터부(230)에서 카운팅된 값, 즉 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)를 비교하여 상기 카운팅 결과 코드(N)를 출력하고, 상기 피드백 카운팅 신호(FBCNT)를 더 생성한다.
상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)가 동일한 경우에는 카운팅이 정확히 수행되었을 확률이 높으므로 상기 카운팅된 값을 상기 카운팅 결과 코드(N)로 출력한다. 반면, 값이 상이한 경우에는 지연량 카운팅이 정확히 수행되었을 확률이 낮으므로, 상기 카운팅 결과 코드(N)로 출력하지 않고 상기 피드백 카운팅 신호(FBCNT)를 활성화시킨다.
따라서 상기 지연량 카운터부(200)는 상기 카운터부(230)에 의해 동일한 카운팅 값이 나올 때까지 계속하여 반복 카운팅을 수행하게 된다. 그 결과, 카운팅 결과 코드(N)에 에러가 발생활 확률을 줄일 수 있다.
도 2에 도시된 본 발명의 실시예에 따른 상기 연산부(300)는 카스 레이턴시(CL<5:11>)를 수신하여 상기 카스 레이턴시(CL) 정보를 갖는 코드 값에서 상기 카운팅 결과 코드(N)의 코드 값만큼 감산하여 지연 제어 코드(CL-N)를 출력한다.
도 2에 도시된 본 발명의 실시예에 따른 상기 위상 조절부(400)는 제 2 가변 지연부(410) 및 시프트 레지스터(420)를 포함한다.
상기 제 2 가변 지연부(410)는 상기 위상 검출 신호(PDET)에 의해 상기 리드 명령 신호(RDCMD)의 지연량을 조절하여 상기 제 2 지연 시간만큼 지연시켜 지연 리드 명령 신호(RDCMDD)로 출력한다. 상기 리드 명령 신호(RDCMD)의 지연량은 상기 지연 고정 루프(100)에 포함된 상기 가변 지연부(110)에서의 외부 클럭(EXTCLK) 지연량과 동일하다. 즉, 상기 리드 명령 신호(RDCMD)를 (n*tCK-tREP)만큼 지연시킨다.
상기 시프트 레지스터(420)는 디엘엘 클럭(DLLCLK)의 제어에 따라 상기 지연 리드 명령 신호(RDCMDD)를 상기 지연 제어 코드(CL-N)의 코드 값만큼 시프트시켜 상기 출력 인에이블 플래그 신호(OEFLAG)로 출력한다.
이로써 리드 커맨드 신호(RDCMD)가 상기 제 2 가변 지연부(410) 및 상기 시프트 레지스터(420)를 거치면서 (CL-tREP)만큼 지연된 상기 출력 인에이블 플래그 신호(OEFLAG)로 출력된다. 상기 출력 인에이블 플래그 신호(OEFLAG)신호가 생성되고 내부 회로 경로에 의한 시간 지연(tREP)만큼의 시간이 경과한 후 데이터가 외부로 출력된다.
도 3에 도시된 본 발명의 다른 실시예에 따른 상기 지연량 카운터부(200_1)의 구체적인 구성 및 동작은 다음과 같다.
상기 지연량 카운터부(200_1)는 지연 입력부(210_1), 지연량 조절부(220_1), 카운터부(230_1) 및 비교부(240_1)를 포함한다.
상기 지연 입력부(210_1)는 도 2의 지연 입력부(210)와 같이 상기 출력 리셋 펄스 신호(OERST)가 인가된 뒤 소정의 시간 간격을 두고 지연 출력 리셋 펄스 신호(OERST_D)를 생성한다. 상기 지연 출력 리셋 펄스 신호(OERST_D)는 상기 출력 리셋 펄스 신호(OERST)의 지연량을 반복하여 카운팅하기 위해 생성되는 신호이다.따라서 본 발명의 실시예는, 상기 지연 출력 리셋 펄스 신호(OERST_D)가 상기 출력 리셋 펄스 신호(OERST)의 카운팅이 수행되고 난 이후에 생성되는 것으로 설정할 수 있다.
본 실시예에서는 하나의 지연 출력 리셋 펄스 신호(OERST_D)를 생성하도록 설정하였으나, 경우에 따라서는 두 개 이상의 지연 출력 리셋 펄스 신호(OERST_D)를 생성하도록 설정할 수 있다.
상기 지연량 조절부(220_1)는 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)를 제 1 지연 시간만큼 지연시켜 출력한다. 상기 지연량은 본 발명의 일실시예에 따르면 총(n*tCK)에 해당한다. 이때 지연량의 마진을 확보하기 위해 제어 신호에 따라 추가 지연부(223_1) 및 마진 확보부(224_1)를 더 포함할 수 있다
상기 카운터부(230_1)는 상기 지연량 조절부(220_1)에 의한 상기 출력 리셋 펄스 신호(OERST)의 지연량 및 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량을 외부 클럭(EXTCLK)을 기준으로 카운팅한다. 이때 첫 번째 인가되는 상기 출력 리셋 펄스 신호(OERST)의 지연량을 카운팅하여 제 1 카운팅 코드(N1)로 출력하고, 두 번째 인가되는 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량을 카운팅하여 제 2 카운팅 코드(N2)로 출력한다. 정상적인 지연량, 즉 (n*tCK)을 카운팅 한다면 상기 제 1 카운팅 코드(N1) 및 상기 제 2 카운팅 코드(N2)는 n 값이 카운팅되어야 한다.
상기 비교부(240_1)는 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)를 비교하여 상기 카운팅 결과 코드(N)를 출력한다. 이때 마진 확보 제어 신호(MCTR)를 더 생성할 수 있다.
상기 비교부(240_1)는 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2) 중 큰 값을 상기 카운팅 결과 코드(N)로 출력한다. 타이밍 마진이 부족하여 n 값보다 적게 카운팅될 수 있기 때문이다.
이때, 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)가 동일하게 n 값으로 카운팅된 경우는 n 값을 상기 카운팅 결과 코드(N)로 출력하는 동작만 수행하지만, 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)가 n과 n-1 등으로 카운팅된 경우에는 지연량 마진이 부족함을 의미하므로 상기 마진 확보 제어 신호(MCTR)를 활성화시킨다. 상기 마진 확보 제어 신호(MCTR)가 활성화된 경우, 상기 지연량 조절부(220_1)의 마진 확보부(224_1)가 마진 확보를 위한 추가 지연량을 세팅한다.
상기 지연량 조절부(220_1)는 제 1 가변 지연부(221_1), 제 1 지연 모델부(222_1)를 포함한다.
상기 제 1 가변 지연부(221_1)는 상기 위상 검출 신호(PDET)에 의해 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST)의 지연량을 조절한다. 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량은 상기 지연 고정 루프(100)에 포함된 상기 가변 지연부(110)에서의 외부 클럭(EXTCLK) 지연량과 동일하다. 즉, 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)를 (n*tCK-tREP)만큼 지연시킨다.
상기 제 1 지연 모델부(222_1)는 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST)를 상기 지연 고정 루프(100)에 포함된 상기 지연 모델부(120)의 상기 모델 지연 값(tREP)만큼 더 지연시킨다.
따라서, 상기 지연량 조절부(220_1)에 의한 총 지연량은 (n*tCK)가 된다.
상기 지연량 조절부(220_1)는 지연량의 마진을 확보하기 위해 추가 지연부(223_1)를 더 포함할 수 있다.
상기 추가 지연부(223_1)는 추가 지연 신호(ADD)에 응답하여 상기 지연 출력 리셋 펄스 신호(OERST_D)를 소정 시간 추가적으로 더 지연시킨다. 상기 추가 지연 신호(ADD)는 상기 출력 리셋 펄스 신호(OERST)의 지연량 카운팅이 종료되면 활성화된다. 따라서 최소한 상기 지연 출력 리셋 펄스 신호(OERST_D)의 지연량 카운팅 시에는 타이밍 마진을 확보하여 카운팅을 실시할 수 있다. 한편, 상기 추가 지연부(260_1)의 지연량은 카운팅 값이 정확한 카운팅 값을 넘지 않게 되도록 설정되어야 한다.
또한, 상기 지연량 조절부(220_1)는 다음 카운팅시에 지연량 마진을 확보하도록 상기 지연량 조절부(220_1)를 세팅하는 상기 마진 확보부(224_1)를 더 포함할 수 있다.
상기 마진 확보부(224_1)는 상기 마진 확보 제어 신호(MCTR)이 활성화된 경우, 상기 출력 리셋 펄스 신호(OERST) 및 상기 지연 출력 리셋 펄스 신호(OERST_D)를 마진 확보를 위해 더 지연시키도록 세팅된다. 따라서 다음에 출력 리셋 펄스 신호(OERST)가 인가되어 지연량을 카운팅할 때에는, 마진 확보로 인해 카운팅의 정확도가 높아질 수 있다. 상기 마진 확보부(224_1)의 지연량은 카운팅 값이 정확한 카운팅 값을 넘지 않게 되도록 설정되어야 한다.
상기 비교부(240_1)는 상기 카운터부(230_1)에서 출력된 제 1 카운팅 코드(N1)와 제 2 카운팅 코드(N2)를 비교하여 큰 값을 상기 카운팅 결과 코드(N)로 출력한다. 타이밍 마진이 부족하여 원래 지연량보다 적게 카운팅될 수 있기 때문이다. 또한, 상기 비교부(240_1)는 마진 확보 제어 신호(FBCNT)를 더 생성할 수 있다.
상기 비교부(240_1)는 상기 설명한 바와 같이, 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)가 동일하게 n으로 카운팅된 경우는 상기 카운팅 결과 코드(N)만 출력하고, 상기 제 1 카운팅 코드(N1)와 상기 제 2 카운팅 코드(N2)가 n과 n-1 등으로 카운팅된 경우에는 마진이 부족함을 의미하므로 상기 마진 확보 제어 신호(MCTR)를 추가적으로 활성화시킨다.
도 2 및 도 3의 상기 지연량 카운터부(200, 200_1)에 의하면 정확한 카운팅 결과 코드(N)를 출력할 확률이 높아지기 때문에 전체 회로로 보았을 때 정확한 타이밍에 출력 인에이블 플래그 신호(OEFLAG)를 출력할 확률도 높아지게 된다.
도 4는 도 2 및 도 3의 반도체 장치의 데이터 출력 타이밍 제어 회로의 동작을 나타낸 타이밍 다이어그램이다.
도 4의 타이밍 다이어그램을 참조하여, 상기와 같이 구성되는 본 발명의일 실시예에 따른 반도체 장치의 주요 동작을 설명하면 다음과 같다.
우선 카스 레이턴시(CL)가 MRS에 의해 8로 설정되었고, 지연 고정 루프(100)가 락킹되어 활성화된 출력 리셋 펄스 신호(OERST)가 인가되었다.
제 1 가변 지연부(221, 221_1)에 의해 상기 출력 리셋 펄스 신호(OERST)는 (n*tCK-tREP)만큼 지연되었고, 이후 제 1 지연 모델부(222, 222_1)에 의해(tREP)만큼 지연되었다.
도 2의 일 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로에 의하면 카운터부(230)는 상기 제 1 가변 지연부(221) 및 상기 제 1 지연 모델부(222)에 의한 지연량을 두 차례 카운팅한다. 이때 3을 카운팅해야 하나 타이밍 마진이 부족하여 2를 카운팅할 수도 있다. 따라서 비교부(240)는 두 차례의 카운팅 값이 동일하지 않은 경우 다시 처음부터 상기 지연량을 카운팅하도록 하고, 두차례의 카운팅 값이 3으로 동일한 경우에는 3을 카운팅 결과 코드(N)로 출력한다.
도 3의 일 실시예에 따른 반도체 장치의 데이터 출력 타이밍 제어 회로에 의하면 카운터부(230_1)는 상기 지연량을 두 차례 카운팅하는데 첫 번째는 상기 제 1 가변 지연부(221_1) 및 상기 제 1 지연 모델부(222_1)에 의한 지연량을 카운팅하고 두 번째는 상기 제 1 가변 지연부(221_1), 상기 제 1 지연 모델부(222_1) 및 추가 지연부(223_1)에 의한 지연량을 카운팅한다. 이때 두 번째 카운팅시에는 지연량의 타이밍 마진이 확보되므로 정확한 카운팅을 할 확률이 높아진다. 따라서 비교부(240_1)는 두 차례의 카운팅 결과가 3으로 동일한 경우 3을 상기 카운팅 결과 코드(N)로 출력하고, 두 번째 카운팅 결과가 첫 번째 카운팅 결과보다 큰 경우에는 두 번째 카운팅 결과, 즉 3을 상기 카운팅 결과 코드(N)로 출력한다.
이후 리드 명령 신호(RDCMD)가 입력된 경우 제 2 가변 지연부(410)에 의해 (n*tCK-tREP)만큼 지연되어 지연 리드 명령 신호(RDCMDD)로 출력된다.
시프트 레지스터(420)가 상기 지연 리드 명령 신호(RDCMDD)를 (CL-3), 즉5 클럭 만큼 지연시켜 출력 인에이블 플래그 신호(OEFLAG)로 출력한다.
따라서 상기 출력 인에이블 플래그 신호(OEFLAG)가 인가된후 내부 회로 경로에 의한 지연 시간(tREP)이 경과한 이후에 데이터가 외부로 출력된다. 이로써 리드 명령 신호(RDCMD)가 인가되고 카스 레이턴시(CL)에 해당하는 클럭 수만큼 시간이 지난 뒤 정확하게 첫 데이터를 외부로 출력시킨다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 지연 고정 루프 110 : 가변 지연부
120 : 지연 모델부 130 : 위상 비교부
200 /200_1: 지연량 카운터부 210/210_1 : 지연 입력부
220/220_1 : 지연량 조절부 221/221_1 : 제 1 가변 지연부
222/222_1 : 제 1 지연 모델부 223_1 : 추가 지연부
224_1 : 마진 확보부 230/230_1 : 카운터부
240/240_1 : 비교부 300 : 연산부
400 : 위상 조절부 410 : 제 2 가변 지연부
420 : 시프트 레지스터

Claims (18)

  1. 외부 클럭을 인가 받아 모델 지연 값을 보상하여 디엘엘(DLL) 클럭을 생성하는 지연 고정 루프;
    출력 리셋 펄스 신호를 제 1 지연 시간만큼 지연시키고, 상기 외부 클럭을 기준으로 상기 출력 리셋 펄스 신호의 지연량을 반복하여 카운팅함으로써 카운팅 결과 코드를 생성하는 지연량 카운터부;
    데이터 출력 지연 정보를 갖는 코드 값에서 상기 카운팅 결과 코드의 코드 값을 감산하여 지연 제어 코드로 출력하는 연산부; 및
    리드 명령 신호를 수신하여 제 2 지연 시간만큼 지연시키고, 상기 지연 제어 코드의 코드 값에 대응하는 상기 디엘엘 클럭의 클럭 수만큼 위상을 조절하여 출력 인에이블 플래그 신호로 출력하는 위상 조절부를 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  2. 제 1 항에 있어서,
    상기 지연 고정 루프는,
    위상 검출 신호에 의해 상기 외부 클럭의 지연량을 조절하여 상기 디엘엘 클럭을 출력하는 가변 지연부;
    상기 디엘엘 클럭을 피드백하여 상기 모델 지연 값만큼 지연시켜 피드백 클럭을 생성하는 지연 모델부; 및
    상기 피드백 클럭과 상기 외부 클럭의 위상을 비교하여 그 결과에 따라 상기 위상 검출 신호를 생성하는 위상 비교부를 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  3. 제 2 항에 있어서,
    상기 가변 지연부는,
    상기 피드백 클럭과 상기 외부 클럭의 위상이 동일해질 때까지 상기 위상 검출 신호에 의해 상기 외부 클럭의 지연량을 조절하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  4. 제 3 항에 있어서,
    상기 지연량 카운터부는,
    상기 출력 리셋 펄스 신호가 인가된 뒤 소정의 시간 간격을 두고 지연 출력 리셋 펄스 신호를 생성하는 지연 입력부;
    상기 출력 리셋 펄스 신호 및 상기 지연 출력 리셋 펄스 신호를 상기 제 1 지연 시간만큼 지연시켜 출력하는 지연량 조절부;
    상기 지연량 조절부에 의한 상기 출력 리셋 펄스 신호의 지연량 및 상기 지연 출력 리셋 펄스 신호의 지연량을 상기 외부 클럭을 기준으로 카운팅하는 상기 카운터부; 및
    상기 카운터부에서 카운팅된 값들을 비교하여 상기 카운팅 결과 코드를 생성하는 비교부를 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  5. 제 4 항에 있어서,
    상기 지연량 조절부는,
    상기 위상 검출 신호에 의해 상기 출력 리셋 펄스 신호 및 상기 지연 출력 리셋 펄스 신호의 지연량을 조절하는 제 1 가변 지연부; 및
    상기 출력 리셋 펄스 신호 및 상기 지연 출력 리셋 펄스 신호를 상기 모델 지연 값만큼 더 지연시키는 제 1 지연 모델부를 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  6. 제 5 항에 있어서,
    상기 제 1 가변 지연부는,
    상기 출력 리셋 펄스 신호의 지연량 및 상기 지연 출력 리셋 펄스 신호의 지연량이 상기 가변 지연부에서의 상기 외부 클럭의 지연량과 동일한 반도체 장치의 데이터 출력 타이밍 제어 회로.
  7. 제 4 항에 있어서,
    상기 비교부는,
    상기 카운터부에서 카운팅된 값들이 동일한 경우, 상기 카운팅된 값을 상기 카운팅 결과 코드로 출력하는 반도체 장치의 출력 타이밍 제어 회로.
  8. 제 7 항에 있어서,
    상기 비교부는,
    상기 카운터부에서 카운팅된 값들을 비교하여 피드백 카운트 신호를 더 생성하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  9. 제 8 항에 있어서,
    상기 비교부는,
    상기 카운터부에서 카운팅된 값들이 상이한 경우, 상기 피드백 카운팅 신호를 활성화시키는 반도체 장치의 출력 타이밍 제어 회로.
  10. 제 8 항에 있어서,
    상기 지연 입력부는,
    상기 피드백 카운팅 신호가 활성화된 경우, 복수개의 상기 지연 출력 리셋 펄스 신호를 소정의 시간 간격을 두고 생성하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  11. 제 6 항에 있어서,
    상기 비교부는,
    상기 카운터부에서 카운팅된 값들 중 큰 값을 상기 카운팅 결과 코드로 출력하는 반도체 장치의 출력 타이밍 제어 회로.
  12. 제 11 항에 있어서,
    상기 지연량 조절부는,
    추가 지연 신호에 응답하여 상기 지연 출력 리셋 펄스 신호를 소정 시간 추가적으로 더 지연시키는 추가 지연부를 더 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  13. 제 12 항에 있어서,
    상기 추가 지연 신호는 상기 출력 리셋 펄스 신호의 지연량 카운팅이 종료되면 활성화되는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  14. 제 11 항에 있어서,
    상기 비교부는,
    상기 카운터부에서 카운팅된 값들을 비교하여 마진 확보 제어 신호를 더 생성하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  15. 제 14 항에 있어서,
    상기 비교부는,
    상기 카운터부에서 카운팅된 값들이 상이한 경우 상기 마진 확보 제어 신호를 활성화시키는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  16. 제 15 항에 있어서,
    상기 지연량 조절부는,
    상기 마진 확보 제어 신호가 활성화된 경우, 상기 출력 리셋 펄스 신호 및 상기 지연 출력 리셋 펄스 신호를 추가적으로 더 지연시키도록 세팅되는 마진 확보부를 더 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  17. 제 4 항에 있어서,
    상기 위상 조절부는,
    상기 위상 검출 신호에 의해 상기 리드 명령 신호를 상기 제 2 지연 시간만큼 지연시켜 지연 리드 명령 신호로 출력하는 제 2 가변 지연부; 및
    상기 지연 리드 명령 신호를 수신하여 상기 지연 제어 코드의 코드 값에 대응하는 상기 디엘엘 클럭의 클럭 수만큼 위상을 조절하여 상기 출력 인에이블 플래그 신호로 출력하는 시프트 레지스터를 포함하는 반도체 장치의 데이터 출력 타이밍 제어 회로.
  18. 제 17 항에 있어서,
    상기 제 2 가변 지연부는,
    상기 리드 명령 신호의 지연량이 상기 가변 지연부에서의 상기 외부 클럭의 지연량과 동일한 반도체 장치의 데이터 출력 타이밍 제어 회로.
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