KR20120125823A - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 액정표시장치에 관한 것으로서, 특히, 마스크 공정에 의한 식각이 가능한 가용성(Soluble) 물질을 이용하여 공통 전극의 상단에 적층되는 보호층을 형성하며, 공통 전극의 식각 후 가용성 물질이 공통 전극의 노출된 부분을 덮도록 한, 액정표시장치 및 그 제조방법을 제공하는 것이다. 이를 위해 본 발명에 따른 액정표시장치는, 기판 상의 화소 영역에 형성되며, 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하여 이루어진 박막 트랜지스터; 컨택홀을 통해 상기 드레인 전극이 노출되도록 상기 박막 트랜지스터의 상단에 적층되는 보호층; 상기 보호층 상단에서 상기 컨택홀의 외곽으로 적층되는 공통 전극; 상기 공통 전극의 상단에서, 상기 컨택홀을 향하는 상기 공통 전극의 끝단을 커버한 상태로, 상기 컨택홀의 외곽으로 적층되는 가용성(Soluble)의 보호층; 및 상기 컨택홀을 통해 상기 드레인 전극과 연결된 상태로, 상기 보호층 상단에 적층되는 화소 전극을 포함한다.

Description

액정표시장치 및 그 제조방법{Liquid crystal display device and Method of manufacturing the same}
본 발명은 횡전계모드의 액정표시장치 및 그 제조방법에 관한 것으로서, 특히, 마스크 수를 줄일 수 있는 액정표시장치 및 그 제조방법에 관한 것이다.
액정표시장치는 동작 전압이 낮아 소비 전력이 적고 휴대용으로 쓰일 수 있는 등의 이점으로 노트북 컴퓨터, 모니터, 우주선, 항공기 등에 이르기까지 응용분야가 넓고 다양하다.
액정표시장치는 하부기판, 상부기판 및 상기 양 기판 사이에 형성된 액정층을 포함하여 구성되며, 전계 인가 유무에 따라 액정층의 배열이 조절되고 그에 따라 광의 투과도가 조절되어 화상이 표시되는 장치이다.
이와 같은 액정표시장치는 액정층의 배열을 조절하는 방식에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, AH-IPS(advanced horizontal in-plane switching) 모드 등으로 다양하게 개발되고 있다.
여기서, IPS 모드와 AH-IPS 모드는 하부기판 상에 화소 전극과 공통 전극을 배치하여 화소 전극과 공통 전극 사이의 횡전계에 의해 액정층의 배열을 조절하는 방식이다.
이중, IPS 모드는 화소 전극과 공통 전극을 평행하게 교대로 배열함으로써 양 전극 사이에서 횡전계를 일으켜 액정층의 배열을 조절하는 방식으로서, 이와 같은 IPS 모드는 화소 전극과 공통 전극 상측 부분에서 액정층의 배열이 조절되지 않아 그 영역에서 광의 투과도가 저하되는 단점이 있다.
이와 같은 IPS 모드의 단점을 해결하기 위해 고안된 것이 AH-IPS 모드이다. AH-IPS 모드는 FFS(Fringe Field Switching) 모드로도 불려지는 것으로서, 화소 전극과 공통 전극을 하부기판 상에 절연층을 사이에 두고 이격 형성시키되, 적어도 하나의 전극을 핑거(finger) 형상으로 구성하여 양 전극 사이에서 발생되는 프린지 필드(Fringe Field)를 통해 액정층의 배열을 조절하는 방식이다.
한편, 상기한 바와 같은 AH-IPS 모드를 이용한 액정표시장치는 그 특성상 모바일용 단말기와 같은 소형 단말기에 주로 이용되고 있다.
도 1은 종래의 액정표시장치 제조방법에 의해 제조된 액정표시장치의 단면을 나타낸 예시도로서, 특히, AH-IPS 모드의 액정표시장치의 단면을 나타낸 예시도이다.
종래의 AH-IPS 모드 액정표시장치는 도 1에 도시된 바와 같이, Gate, 반도체층, 소스/드레인 전극(SD), 절연층(60), 공통 전극(Vcom)(50), 보호층(70) 및 화소 전극(PXL)(40)으로 구성되어 있다.
특히, 종래의 AH-IPS 모드 액정표시장치에서는, 보호층(70)이 공통 전극 상에 CVD공정을 이용하여 형성되고, 다음으로 보호층이 마스크를 이용한 드라이 에칭(DE) 공정을 통해 식각되며, 이후, 보호층을 마스크로한 식각 공정에 의해 공통 전극(50)이 형성된 후, 보호층(70) 상단에 화소 전극(40)이 형성된다.
즉, 보호층(70) 외부로 노출되어 있던 공통 전극이 식각 공정(웨트 에칭 공정)을 통해 식각되면서, 공통 전극이 기판의 표면에서 제거되며, 이후, 보호층(70)과 절연층(60) 상단에 화소 전극(40)이 형성된다.
그러나, 공통 전극에 대한 식각 공정 중에, 보호층(70)의 하단에 적층되어 있던 공통 전극의 일부가 식각됨에 따라, 보호층(70)의 끝단에는, 언더컷이 발생되어 절연층(60)과 보호층(70) 사이에 빈 공간(도 1에서 (B)로 표시됨)이 형성된다.
따라서, 이후의 공정에서 절연층(60)과 보호층(70)을 덮는 화소 전극(40)이 형성되는 경우, 상기 빈 공간(B)을 지나는 화소 전극(40)에 단선(도 1에서 (A)로 표시됨)이 생기는 문제점이 발생될 수도 있다.
즉, 종래의 AH-IPS 모드 액정표시장치의 제조방법은, 보호층(70)의 형성을 위해 CDV 공정 및 드라이 에칭(DE) 공정이 요구되고 있기 때문에, 공정이 복잡하다는 문제점을 가지고 있다.
또한, 종래의 AH-IPS 모드 액정표시장치는, 공통 전극(50)의 형성을 위한 식각 공정 중에 보호층(70)의 하단에서 언더컷이 발생되어, 절연층(60)과 보호층(70)이 이격됨으로써, 절연층과 보호층 사이에 빈 공간(B)이 형성되며, 화소 전극(40)이 이러한 이격된 공간을 지나도록 적층됨에 따라, 화소 전극에 단선(A)이 생기는 문제점이 발생될 수도 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 마스크 공정에 의한 식각이 가능한 가용성(Soluble) 물질을 이용하여 공통 전극의 상단에 적층되는 보호층을 형성하며, 공통 전극의 식각 후 가용성 물질이 공통 전극의 노출된 부분을 덮도록 한, 액정표시장치 및 그 제조방법을 제공하는 것을 기술적 과제로 한다.
상술한 기술적 과제를 달성하기 위한 본 발명에 따른 액정표시장치는, 기판 상의 화소 영역에 형성되며, 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하여 이루어진 박막 트랜지스터; 컨택홀을 통해 상기 드레인 전극이 노출되도록 상기 박막 트랜지스터의 상단에 적층되는 보호층; 상기 보호층 상단에서 상기 컨택홀의 외곽으로 적층되는 공통 전극; 상기 공통 전극의 상단에서, 상기 컨택홀을 향하는 상기 공통 전극의 끝단을 커버한 상태로, 상기 컨택홀의 외곽으로 적층되는 가용성(Soluble)의 보호층; 및 상기 컨택홀을 통해 상기 드레인 전극과 연결된 상태로, 상기 보호층 상단에 적층되는 화소 전극을 포함한다.
또한, 상술한 기술적 과제를 달성하기 위한 본 발명에 따른 액정표시장치 제조방법은, 기판 상에 제1마스크를 이용하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 포함한 상기 기판의 전면에 반도체층 물질과 소스/드레인 전극 물질을 적층한 후, 제2마스크를 이용하여 반도체층과 소스/드레인 전극을 형성하는 단계; 상기 전극층을 포함한 상기 기판의 전면에 절연층을 적층한 후, 상기 드레인 전극이 노출되도록, 제3마스크를 이용하여 상기 절연층에 컨택홀을 형성하는 단계; 상기 컨택홀을 포함한 상기 기판의 전면에 공통 전극 물질과, 가용성의 보호층 물질을 순차적으로 적층한 후, 제4마스크를 이용하여 상기 컨택홀 외곽에 보호층 패턴을 형성하는 단계; 상기 보호층 패턴을 마스크로 하여 상기 공통 전극 물질을 식각해, 공통 전극 및 보호층을 형성하는 단계; 및 상기 보호층을 포함한 상기 기판의 전면에 화소 전극 물질을 적층한 후, 제5마스크를 이용하여 화소 전극을 형성하는 단계를 포함한다.
상술한 해결 수단에 따라 본 발명은 다음과 같은 효과를 제공한다.
즉, 본 발명은 마스크 공정에 의한 식각이 가능한 가용성(Soluble) 물질을 이용하여 공통 전극의 상단에 적층되는 보호층을 형성하며, 공통 전극의 에칭 후 가용성 물질이 공통 전극의 노출된 부분을 덮도록 함으로써, 보호층의 상단에 적층되는 화소 전극에 단선이 발생 되지 않도록 한다는 효과를 제공한다.
또한, 본 발명은 마스크 공정에 의한 식각이 가능한 가용성(Soluble) 물질을 이용하여 보호층을 형성하고 있기 때문에, 화학적기상증착법(CVD) 및 드라이 에칭(DE)과 같은 복잡한 공정을 수행하지 않도록 한다는 효과를 제공한다.
도 1은 종래의 액정표시장치 제조방법에 의해 제조된 액정표시장치의 단면을 나타낸 예시도.
도 2는 본 발명에 따른 액정표시장치의 평면도.
도 3은 도 2의 A-A'라인의 단면도.
도 4a 내지 도 4i는 본 발명에 따른 액정표시장치의 제조방법을 도시한 개략적인 공정 단면도.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.
도 2는 본 발명에 따른 액정표시장치의 평면도로서, 특히, 하부기판을 나타낸 예시도이다. 또한, 도 3은 도 2의 A-A'라인의 단면도이다.
본 발명에 따른 액정표시장치는, 컬러필터와 블랙메트릭스가 형성되어 있는 상부기판(미도시)과 하부기판이 액정을 사이에 두고 접합되어 형성되는 것으로서, 이 중 하부기판은, 도 2 및 도 3에 도시된 바와 같이, 기판(100), 게이트 라인(200), 데이터 라인(300), 박막 트랜지스터(T), 화소 전극(400) 및 공통 전극(500)을 포함하여 이루어진다.
우선, 게이트 라인(200)은 가로 방향으로 배열되어 있고, 데이터 라인(300)은 세로 방향으로 배열되어 있다. 이와 같이 게이트 라인(200)과 데이터 라인(300)이 서로 교차되도록 배열되어 하나의 화소 영역(픽셀)이 정의된다.
다음으로, 박막 트랜지스터(T)는 게이트 라인(200)과 데이터 라인(300)이 교차하는 영역에 형성된다. 박막 트랜지스터(T)는 게이트 전극(210), 반도체층(250), 소스 전극(320) 및 드레인 전극(340)을 포함하여 이루어진다.
여기서, 게이트 전극(210)은 게이트 라인(200)에서 연장형성되어 있다.
반도체층(250)은 상기 게이트 전극(210)과 소스/드레인 전극(320, 340) 사이의 중간층에 형성되어 박막 트랜지스터가 동작할 때 전자가 이동하는 채널 역할을 한다. 한편, 반도체층(250)은 전자가 이동하는 채널을 구성하는 반도체층 및 반도체층과 소스/드레인 전극(320, 340) 사이에 형성되어 전자의 이동장벽을 낮추는 역할을 하는 오믹콘택층을 포함하여 이루어질 수도 있다.
소스 전극(320)은 데이터 라인(300)에서 연장형성되어 있고, 드레인 전극(340)은 소스 전극(320)과 소정 간격으로 이격되어 서로 마주하고 있다.
이와 같은 박막 트랜지스터(T)는 도시된 바와 같은 구조로 한정되는 것은 아니며, 따라서, 소스 전극(320)이 U자 형태로 구성되는 구조 등과 같이 당업계에 공지된 다양한 형태로 변경형성될 수 있다.
본 발명에 적용되는 소스 전극과 드레인 전극은 알루미늄(aluminium; Al), 알루미늄 합금(Al alloy), 텅스텐(tungsten; W), 구리(copper; Cu), 크롬(chromium; Cr), 몰리브덴(molybdenum; Mo) 및 몰리브덴 합금 등과 같은 저저항 불투명 도전물질로 형성될 수 있다.
다음으로, 절연층(PAC)(600)은 소스/드레인 전극(320, 340)을 포함한 기판의 전면에 도포되어 형성된다. 특히, 본 발명에서는 절연층(PAC)으로, 소비전력을 낮출 수 있는 포토 아크릴(Photo Acryl)을 사용하고 있다는 특징을 가지고 있다.
한편, 소스/드레인 전극(320, 340)과 절연층(PAC)(600) 사이에는 소스/드레인 전극을 보호하기 위한 박막트랜지스터 보호층(380)이 더 형성될 수도 있다.
한편, 절연층(600) 및 박막트랜지스터 보호층(380)에는 컨택홀(360)이 형성되어 있어서, 이하에서 설명되는 화소 전극(400)이 드레인 전극(340)과 연결될 수 있다.
다음으로, 공통 전극(500)은 화소 영역에 형성되는 것으로서, 절연층(PAC)(600)을 사이에 두고 소스/드레인 전극(320, 340)과 절연되어 있으며, 보호층(PAS)(700)을 사이에 두고 화소 전극(400)과 절연되어 있다. 공통 전극(500)은 절연층(PAC) 상에 평판 형상으로 증착되어 있다.
즉, 공통 전극(500)은 도 2 및 도 3에 도시된 바와 같이, 컨택홀(360) 방향의 내측을 제외한 기판의 전면에 평판 형상으로 증착되어 있다.
다음으로, 화소 전극(400)은 화소 영역 내에 형성되며, 박막 트랜지스터(T)의 드레인 전극(340)과 컨택홀(360)을 통해 전기적으로 연결되어 있다.
화소 전극(400)은 공통 전극(500)과 함께 프린지 필드(Fringe Field)를 형성하기 위한 것으로서, 보호층(PAS)(700) 상에 핑거(finger) 형상으로 형성되어 있다.
한편, 화소 전극(400)은 상기한 바와 같이 컨택홀(360)을 통해 절연층(600) 및 트랜지스터 보호층(380)을 관통하여 드레인 전극(340)과 연결되어 있다.
마지막으로, 보호층(700)은 공통 전극(500)과 화소 전극(400) 사이에 형성되어 공통 전극과 화소 전극을 절연시키는 기능을 수행하는 것으로서, 특히, 마스크를 이용한 노광, 현상 및 식각 공정에 의해 제거될 수 있는 가용성(Soluble) 물질로 형성되어 있다는 특징을 가지고 있다.
즉, 본 발명은 절연층(Photo Acryl)(PAC)(600) 상부에 공통 전극(Vcom)(500)을 패터닝(Patterning)하기 위해, 노광이 가능한 가용성(Soluble) 물질(PAS)을 보호층(700)으로 이용함으로써, 종래에 보호층 형성을 위해 요구되던 CVD 공정 및 DE 공정을 제거할 수 있고, 가용성(Soluble) 물질의 저유전율을 이용할 수 있으며, 1㎛의 높은 두께로 인해 커패시턴스(Cst)를 줄일 수 있다는 특징을 가지고 있다. 또한, 본 발명은 상기와 같은 가용성 물질의 특성으로 인해, 대형 TV 모델에도 적용 가능하다는 특징을 가지고 있다.
한편, 보호층(700) 역시, 컨택홀(360) 방향의 내측을 제외한 기판의 전면에 평판 형상으로 증착되어 있다.
또한, 공통 전극(500)과 보호층(700)은 컨택홀이 형성되어 있는 절연층(600) 상단에 적층되어 있기 때문에, 도 2 및 도 3에 도시된 바와 같이, 컨택홀(360)의 외곽 영역에 형성되어 있다.
한편, 보호층(700)은 공통 전극(500)의 상단에 적층되어 있으나, 도 3에 도시된 바와 같이, 컨택홀을 향하고 있는 공통 전극(500)의 끝단을 감싼 형태로 형성되기 때문에, 도 2에 도시된 바와 같이, 컨택홀(360)을 기준으로 볼 때, 공통 전극(500)은 보호층(700)의 외곽에 형성되어 있다.
즉, 본 발명은 가용성(Soluble) 물질로 이루어진 보호층(700)을 이용하고 있기 때문에, 보호층 하단의 공통 전극이 웨트 에칭에 의해 식각되면서 보호층(700) 하단에 언더컷이 발생된다. 또한, 이러한 언더컷에 의해 이격된 공간 사이로, 가용성 물질(Soluble)의 보호층이 함몰되면서, 공통 전극의 끝단이 커버되며, 따라서, 컨택홀을 기준으로 볼 때, 공통 전극(500)이 보호층(700)보다 더 외곽에 형성된다.
이하에서는, 도 4a 내지 도 4i를 참조하여 본 발명에 따른 액정표시장치의 제조방법이 상세히 설명된다.
도 4a 내지 도 4i는 본 발명에 따른 액정표시장치의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 2 및 도 3에 도시된 액정표시장치의 제조공정을 나타낸 것이다. 따라서, 도 4a 내지 도 4i는 도 2에 도시된, A-AI'단면을 나타낸 것이다.
우선, 도 4a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(210)을 형성한다.
게이트 전극(210)은 기판(100) 상에 소정의 금속물질을 증착하고, 소정의 금속물질 상에 포토 레지스트를 적층한 후, 제1마스크를 이용하여 노광, 현상 및 식각 공정을 차례로 수행하는 소위 마스크 공정을 이용하여 형성될 수 있다.
또한, 도시하지는 않았지만, 게이트 전극(210)을 형성하는 공정 시에 게이트 전극(210)과 연결되는 게이트 라인(200)이 동시에 형성된다.
또한, 게이트 전극(210)은 상기한 바와 같이 하나의 금속물질을 증착하여 형성될 수도 있으나, 도 4a에 도시된 바와 같이 두 개의 금속물질을 증착하여 형성될 수도 있다.
다음, 도 4b에서 알 수 있듯이, 게이트 전극(210)을 포함한 기판(100) 전면에 게이트 절연층(220), 반도체층 물질(251), 소스/드레인 전극 물질(321)이 순차적으로 적층되며, 그 위에 포토 레지스트(810)가 적층된 후, 제2마스크를 이용하여 노광 및 현상 공정이 수행된다.
여기서, 게이트 절연층(220)은 플라즈마 강화 화학 기상증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD) 등을 이용하여 형성될 수 있다.
다음, 도 4c에서 알 수 있듯이, 제2마스크에 의해 노광 및 현상된 포토 레지스트(810)를 이용하여 소스/드레인 전극 물질(321)과 반도체층 물질(251)을 식각함으로써, 소스 전극(320), 드레인 전극(340)과 반도체층(250)이 형성된다.
즉, 상기 공정을 통해, 게이트 절연층(220) 상에 반도체층(250)이 형성되고, 반도체층(250) 상에 데이터 라인(300)에서 연장되는 소스 전극(320) 및 소스 전극(320)과 마주하는 드레인 전극(340)이 형성된다.
여기서, 소스/드레인 전극과 반도체층을 동시에 형성하기 위해, 하프톤 마스크가 이용될 수도 있다.
다음, 도 4d에서 알 수 있듯이, 소스/드레인 전극을 포함한 기판(100) 전면에 절연층(600)(및 트랜지스터 보호층(380))이 적층되며, 이후, 제3마스크를 이용하여, 절연층(600)과 트랜지스터 보호층(380)이 식각되면서, 컨택홀(360)이 형성된다. 여기서, 트랜지스터 보호층(380)은 생략될 수 있다.
즉, 제3마스크를 이용한 마스크 공정을 통해, 절연층(600)으로 박막 트랜지스터의 드레인 전극(340)이 노출될 수 있도록 컨택홀이 형성된다.
다음으로, 도 4e에서 알 수 있듯이, 컨택홀을 포함한 기판(100) 전면에 공통 전극 물질(510)이 적층되고, 그 상단 전면에 보호층 물질(710)이 적층되며, 제4마스크를 이용한 마스크 공정을 통해, 컨택홀(360) 주변의 보호층 물질(710)을 제거한다.
즉, 기판의 전면에 공통 전극 물질(510)과 보호층 물질(710)이 적층되며, 특히, 보호층 물질(710)로는 상기한 바와 같이, 노광이 가능한 가용성(Soluble) 물질(PAS)이 이용된다.
따라서, 컨택홀(360) 주변의 보호층 물질(710)은 제4마스크를 이용한 노광 및 현상 공정에 의해, 식각됨으로써, 도 4e에 도시된 바와 같은 형태로 남게된다.
다음으로, 도 4f에서 알 수 있듯이, 도 4e의 공정을 통해 남은 보호층 물질(710)을 마스크로한 웨트 에칭(Wet Etching) 통해, 보호층 패턴(720)의 공통 전극 물질을 식각하여, 공통 전극(500)을 형성한다.
한편, 도 4f에서 알 수 있듯이, 공통 전극 물질(510)을 식각하여 공통 전극(500)을 형성하는 웨트 에칭 공정 중에, 보호층 패턴(720)의 하단에 언더컷이 발생되어, 보호층 패턴(720)과 절연층(600) 사이에 이격된 공간이 발생된다.
즉, 공통 전극 물질(510)은 약 300Å 정도의 얇은 두께로 적층되어 있기 때문에, 웨트 에칭에 의해 보호층 패턴(720)의 하단의 외곽 끝단에 형성되어 있던 공통 전극 물질은, 보호층 패턴의 외곽 끝단에서 안쪽으로 약 0.3㎛ 정도까지 식각되며, 이로 인해, 보호층 패턴(720)의 끝단 하부에는, 공통 전극 물질이 제거되어 보호층 패턴(720)과 절연층(600)이 이격된 공간이 형성된다.
다음으로, 도 4g에서 알 수 있듯이, 도 4f의 웨트 에칭 공정 중에, 보호층 패턴(720)의 끝단과 보호층(600) 사이에 이격된 공간으로 보호층 패턴(720)이 함몰되어, 상기 이격된 공간이 메워지게 되며, 이를 통해 보호층(700)이 형성된다.
즉, 가용성(Soluble) 물질로 형성되어 있는 보호층 패턴(720)은 유동성을 가지고 있기 때문에, 상기에서 이격된 공간으로 함몰되면서, 보호층 패턴(720)이 상기 이격된 공간을 메우게 되며, 이와 동시에 보호층(700)의 생성도 완료된다.
다음으로, 도 4h에서 알 수 있듯이, 보호층(700)을 포함한 기판(100)의 전면에 화소 전극 물질(410)이 약 300Å 정도의 얇은 두께로 적층되며, 그 상단에 포토 레지스트(820)가 적층된 후, 제5마스크를 이용하여 노광 및 현상 공정이 수행된다.
마지막으로, 상기 과정에서 형성된 포토 레지스트(820) 패턴을 이용하여 화소 전극 물질(410)을 식각함으로써, 최종적으로 화소 전극(400)이 형성된다.
여기서, 화소 전극(400)은 공통 전극(500)과 함께 프린지 필드(Fringe Field)를 형성하기 위해, 보호층(PAS)(700) 상에 핑거(finger) 형상으로 형성되어 진다.
상기한 바와 같은 공정을 거친 본 발명에 따른 액정표시장치는 도 2 및 도 4i에 도시된 바와 같이, 컨택홀(360)을 중심으로 하여 그 외곽 방향으로, 절연층(600), 보호층(700) 및 공통 전극(500)이 순차적으로 배치된다.
상기한 바와 같은 본 발명은 가용성(Soluble) 물질로 형성된 보호층(PAS)(700)을 이용한 AH-IPS 구조의 액정표시장치에 관한 것으로서, 5개의 마스크를 이용하여 제조되고 있으며, 가용성 물질의 높은 유전율과, 높은 두께를 이용하여 커패시턴스를 줄일 수 있다는 특징을 가지고 있다.
즉, 본 발명은 절연층(Photo Acryl)(PAC)(600) 상부에 공통 전극(Vcom)(500)을 패터닝(Patterning)하기 위해, 노광이 가능한 가용성(Soluble) 물질(PAS)을 보호층(700)으로 이용함으로써, 종래에 보호층 형성을 위해 요구되던 CVD 공정 및 DE 공정을 제거할 수 있고, 가용성(Soluble) 물질의 저유전율을 이용할 수 있으며, 1㎛의 높은 두께로 인해 커패시턴스(Cst)를 줄일 수 있다는 특징을 가지고 있다. 따라서, 본 발명은 상기와 같은 가용성 물질의 특성으로 인해, 대형 TV 모델에도 적용 가능하다는 특징을 가지고 있다.
또한, 본 발명은 가용성을 갖는 보호층(700)이, 공통 전극 형성 중에 형성되는 보호층 하단의 언더컷 부분을 채워 줌으로써, 공통 전극(500)이 화소 전극(400)과 쇼트(Short) 되는 현상 및 화소 전극(400)이 단선되는 현상을 방지할 수 있다는 특징을 가지고 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100: 기판 200: 게이트 라인
210: 게이트 전극 220: 게이트 절연막
250: 반도체층 300: 데이터 라인
320: 소스 전극 340: 드레인 전극
360 : 컨택홀 380 : 박막트랜지스터 보호층
400: 화소 전극 500: 공통 전극
600 : 절연층(PAC) 700 : 보호층(PAS)

Claims (13)

  1. 기판 상의 화소 영역에 형성되며, 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하여 이루어진 박막 트랜지스터;
    컨택홀을 통해 상기 드레인 전극이 노출되도록 상기 박막 트랜지스터의 상단에 적층되는 보호층;
    상기 보호층 상단에서 상기 컨택홀의 외곽으로 적층되는 공통 전극;
    상기 공통 전극의 상단에서, 상기 컨택홀을 향하는 상기 공통 전극의 끝단을 커버한 상태로, 상기 컨택홀의 외곽으로 적층되는 가용성(Soluble)의 보호층; 및
    상기 컨택홀을 통해 상기 드레인 전극과 연결된 상태로, 상기 보호층 상단에 적층되는 화소 전극을 포함하는 액정표시장치.
  2. 제 1 항에 있어서,
    상기 공통 전극은 판 형상으로 형성되며, 상기 화소 전극은 핑거(finger) 형상으로 형성되는 것을 특징으로 하는 액정표시장치.
  3. 제 1 항에 있어서,
    상기 보호층은, 상기 공통 전극의 형성 과정에서 상기 보호층의 하단에 형성된 언더컷 부분으로 함몰되면서, 상기 공통 전극의 끝단을 커버하고 있는 것을 특징으로 하는 액정표시장치.
  4. 제 1 항에 있어서,
    상기 보호층은, 상기 컨택홀의 외곽에 형성되며, 상기 컨택홀 방향의 내측을 제외한 상기 기판의 전면에 증착되는 것을 특징으로 하는 액정표시장치.
  5. 제 4 항에 있어서,
    상기 공통 전극은, 상기 컨택홀을 중심으로 상기 보호층 외곽에 형성되며, 상기 컨택홀 방향의 내측을 제외한 상기 기판의 전면에 증착되어 있는 것을 특징으로 하는 액정표시장치.
  6. 제 1 항에 있어서,
    상기 보호층은, 마스크 공정에 의해 식각되어 형성되는 것을 특징으로 하는 액정표시장치.
  7. 제 1 항에 있어서,
    상기 공통 전극은, 상기 보호층을 마스크로 이용하는, 웨트 에칭 공정에 의해 식각되어 형성되는 것을 특징으로 하는 액정표시장치.
  8. 제 1 항에 있어서,
    상기 절연층은, 포토 아크릴(Photo Acryl)로 형성되는 것을 특징으로 하는 액정표시장치.
  9. 기판 상에 제1마스크를 이용하여 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함한 상기 기판의 전면에 반도체층 물질과 소스/드레인 전극 물질을 적층한 후, 제2마스크를 이용하여 반도체층과 소스/드레인 전극을 형성하는 단계;
    상기 전극층을 포함한 상기 기판의 전면에 절연층을 적층한 후, 상기 드레인 전극이 노출되도록, 제3마스크를 이용하여 상기 절연층에 컨택홀을 형성하는 단계;
    상기 컨택홀을 포함한 상기 기판의 전면에 공통 전극 물질과, 가용성의 보호층 물질을 순차적으로 적층한 후, 제4마스크를 이용하여 상기 컨택홀 외곽에 보호층 패턴을 형성하는 단계;
    상기 보호층 패턴을 마스크로 하여 상기 공통 전극 물질을 식각해, 공통 전극 및 보호층을 형성하는 단계; 및
    상기 보호층을 포함한 상기 기판의 전면에 화소 전극 물질을 적층한 후, 제5마스크를 이용하여 화소 전극을 형성하는 단계를 포함하는 액정표시장치 제조방법.
  10. 제 9 항에 있어서,
    상기 절연층은, 포토 아크릴(Photo Acryl)로 형성되는 것을 특징으로 하는 액정표시장치 제조방법.
  11. 제 9 항에 있어서,
    상기 공통 전극 및 보호층을 형성하는 단계는,
    상기 보호층 패턴을 마스크로 하여 상기 공통 전극 물질을 식각해 상기 공통 전극을 형성하는 단계; 및
    상기 공통 전극 물질의 식각 과정 중, 상기 보호층 하단의 언더컷에 의해 형성된 공간으로 상기 공통 전극 물질이 함몰되어 상기 보호층을 형성하는 단계를 포함하는 액정표시장치 제조방법.
  12. 제 9 항에 있어서,
    상기 공통 전극 물질을 식각하는 공정은, 웨트 에칭 공정에 의해 수행되는 것을 특징으로 하는 액정표시장치 제조방법.
  13. 제 9 항에 있어서,
    상기 보호층을 형성하는 공정은, 상기 보호층이, 상기 컨택홀을 향하고 있는 상기 공통 전극의 끝단을 커버하도록 하는 것을 특징으로 하는 액정표시장치 제조방법.
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