KR20120121724A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 셀 영역과 주변회로영역 사이의 소자분리영역을 일부 식각한 후, 식각된 영역에 질화막(Nitride)을 매립하여 주변회로영역에 게이트 산화막의 증착 공정 시 셀 영역으로 유입되는 산화 가스(oxidation gat)의 확산을 방지함으로써 종래의 활성 가드(Active guard)의 손상에 의한 불량을 방지하고, 활성 가드를 형성하지 않고 셀 영역의 매립 게이트의 산화를 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 셀 트랜지스터의 GOI(Gate Oxide Intensity)을 개선할 수 있는 반도체 소자의 제조 방법에 관한 기술이다.
일반적으로, 반도체 기억 장치는 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서, 크게 DRAM과 SRAM으로 나뉜다. 여기서, 디램(DRAM, Dynamic Random Access Memory)는 기억된 정보를 읽어내기도 하며 다른 정보를 기억시킬 수 있는 메모리로서, 정보를 읽고 쓰는 것이 가능하나 전원이 공급되고 있는 동안의 일정 기간 내에 주기적으로 정보를 다시 써넣지 않으면 기억된 내용이 없어지는 메모리이다. 이처럼 디램은 리프레쉬를 계속해주어야 하지만 메모리 셀(Memory cell) 당 가격이 싸고 집적도를 높일 수 있기 때문에 대용량 메모리로서 널리 이용되고 있다.
여기서, 디램 등의 메모리나 로직(logic) 등에 주로 사용되는 금속 산화막 반도체 전계 효과 트랜지스터(metal-oxide semiconductor field effect transistor; 이하, "MOSFET"이라 약칭함)는 반도체 기판 상부에 게이트 산화막, 폴리실리콘막, 게이트 금속 및 게이트 하드마스크층을 증착한 후 마스크/식각 공정으로 게이트를 적층하여 채널을 형성하는 구조를 갖는다.
일반적인 구조의 반도체 소자의 크기를 축소할 경우 채널의 길이가 짧아진다. 소자의 채널의 길이가 짧아지게 되면 단 채널 효과 및 GIDL(Gate Induced Drain Leakage) 특성이 나빠지며, 이를 개선하기 위해 게이트 채널 길이의 증가가 필요하다. 이러한 증가된 게이트 채널 길이에 의하여 게이트 저항이 증가되는 문제점이 있고, 게이트와 소스/드레인 영역이 중첩되는 영역에서 GIDL 특성이 나빠지는 문제점이 있다.
도 1 및 도 2는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 1을 참조하면, 셀 영역(1000a)과 주변회로영역(1000b)이 구비된 반도체 기판(100)에 활성영역(110)을 정의하는 소자분리영역(120)을 형성한다.
다음에는, 활성영역(110) 및 소자분리영역(120) 상부에 층간 절연막(130)을 형성한다. 그리고, 층간 절연막(130) 상에 감광막을 형성한 후, 셀 영역(1000a)의 매립 게이트(buried gate) 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 층간 절연막(130), 소자분리영역(120) 및 활성영역(110)을 식각하여 셀 영역(1000a)에만 매립 게이트 영역(140)을 형성한다.
다음에는, 매립 게이트 영역(140)에 도전층을 매립하고, 도전층을 일부 식각하여 매립 게이트 영역(140) 내에 도전패턴(150)을 형성한 후, 매립 게이트 영역(140) 및 층간 절연막(130) 상부에 질화막(160)을 형성한다.
여기서, 셀 영역(1000a)에 매립 게이트를 형성한 이후에 주변회로영역(1000b)에 게이트 패턴을 추가로 형성한다. 이때, 게이트 패턴의 형성 시 게이트 산화 공정이 실시되면 도시된 A와 같이 셀 영역(1000a)과 주변회로영역(1000b)의 사이의 소자분리영역(120)을 통하여 산화 가스(Oxidation Gas)가 유입되어 매립 게이트의 게이트 전극층을 산화시켜 셀 영역(1000a)의 GOI(Gate Oxide Intensity) 특성을 열화시키는 문제점이 있다.
도 2를 참조하면, 도 1과 동일한 방법으로 형성되되, 셀 영역(1000a)과 주변회로영역(1000b) 사이에 활성 가드(110', Active Guard)를 형성하여 매립 게이트의 게이트 전극층을 산화시키는 산화 가스(Oxidation Gas)의 유입을 방지한다. 그러나, 후속 공정에서 주변회로영역(1000b)에 게이트 패턴 형성 시 이러한 활성 가드(110')가 손상을 입게되어 전류 손실(current leakage)을 발생하여 IDD 페일을 발생시키는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 셀 영역과 주변회로영역 사이의 소자분리영역을 일부 식각한 후, 식각된 영역에 질화막(Nitride)을 매립하여 주변회로영역에 게이트 산화막의 증착 공정 시 셀 영역으로 유입되는 산화 가스(oxidation gat)의 확산을 방지함으로써 종래의 활성 가드(Active guard)의 손상에 의한 불량을 방지하고, 활성 가드를 형성하지 않고 셀 영역의 매립 게이트의 산화를 방지할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 셀 영역 및 주변회로영역이 구비된 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계, 상기 활성영역 및 상기 소자분리영역을 식각하여 리세스를 형성하는 단계, 상기 리세스에 도전물질 및 제 1 절연막을 형성하는 단계, 상기 셀 영역과 상기 주변회로영역 사이의 외곽 영역을 노출하는 마스크를 식각마스크로 상기 소자분리영역이 노출될 때까지 상기 제 1 절연막을 식각하여 제 1 홀을 형성하는 단계, 노출된 상기 소자분리영역을 식각하여 제 2 홀을 형성하는 단계 및 상기 제 2 홀에 제 2 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 제 1 및 제 2 절연막은 질화막(Nitride)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 활성영역을 정의하는 소자분리영역을 형성하는 단계 후, 상기 반도체 기판상에 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 층간 절연막은 TEOS막을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 절연막을 형성하는 단계는 상기 제 2 절연막을 상기 제 2 홀에 매립하거나 이온 주입 공정을 실시하여 형성하는 것을 특징으로 한다.
바람직하게는, 상기 제 2 절연막을 형성하는 단계 후, 상기 주변회로영역의 상기 제 1 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 셀 영역과 주변회로영역 사이의 소자분리영역을 일부 식각한 후, 식각된 영역에 질화막(Nitride)을 매립하여 주변회로영역에 게이트 산화막의 증착 공정 시 셀 영역으로 유입되는 산화 가스(oxidation gat)의 확산을 방지함으로써 종래의 활성 가드(Active guard)의 손상에 의한 불량을 방지하고, 활성 가드를 형성하지 않고 셀 영역의 매립 게이트의 산화를 방지할 수 있는 장점을 가진다.
도 1 및 도 2는 종래 기술에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 상세히 설명하고자 한다.
도 3a 내지 도 3d는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 단면도들이다.
도 3a를 참조하면, 셀 영역(2000a)과 주변회로영역(2000b)이 구비된 반도체 기판(200)에 활성영역(210)을 정의하는 소자분리영역(220)을 형성한다.
다음에는, 활성영역(210) 및 소자분리영역(220) 상부에 층간 절연막(230)을 형성한다. 이때, 층간 절연막(230)은 산화막(Oxide)으로 형성하되, TEOS()막으로 형성하는 것이 바람직하다. 그리고, 층간 절연막(230) 상에 감광막을 형성한 후, 셀 영역(2000a)에 매립 게이트(buried gate)를 형성하기 위한 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 층간 절연막(230), 소자분리영역(220) 및 활성영역(210)을 식각하여 셀 영역(2000a)에 매립 게이트 영역(240)을 형성한다.
다음에는, 매립 게이트 영역(240)에 도전층을 매립하고, 도전층을 일부 식각하여 매립 게이트 영역(240) 내에 도전패턴(250)을 형성한 후, 매립 게이트 영역(240) 및 층간 절연막(230) 상부에 제 1 질화막(260)을 형성한다.
그리고, 제 1 질화막(260) 상부에 감광막을 형성한 후, 비트라인 콘택 플러그 마스크를 이용하여 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 활성영역(210)이 노출될 때까지 제 1 질화막(260) 및 층간 절연막(230)을 식각하여 비트라인 콘택홀(미도시)을 형성한다.
다음에는, 비트라인 콘택홀에 도전물질을 매립하여 비트라인 콘택 플러그(270)를 형성한다.
다음에는, 셀 영역(2000a)과 주변회로영역(2000b) 사이의 외곽 영역을 노출시키는 마스크를 식각 마스크로 이용하여 소자분리영역(220)이 노출될 때까지 제 1 질화막(260) 및 층간 절연막(230)을 식각하여 제 1 홀(280, hole)을 형성한다.
도 3b를 참조하면, 홀(280)의 하부(노출된 소자분리영역)를 추가 식각하여 제 2 홀(290)을 형성한다.
도 3c 및 도 3d를 참조하면, 제 2 홀에 질화막(nitride)을 매립하여 질화막 패턴(300)을 형성한다. 여기서, 질화막을 매립하여 질화막 패턴(300) 형성 시, 질화막을 증착하거나 질화막 이온주입 공정을 이용하여 실시할 수 있다.
이후, 주변회로영역(2000b)에 남아있는 제 1 질화막(260) 및 층간 절연막(230)을 제거한다.
전술한 바와 같이, 본 발명은 셀 영역과 주변회로영역 사이의 소자분리영역을 일부 식각한 후, 식각된 영역에 질화막(Nitride)을 매립하여 주변회로영역에 게이트 산화막의 증착 공정 시 셀 영역으로 유입되는 산화 가스(oxidation gat)의 확산을 방지함으로써 종래의 활성 가드(Active guard)의 손상에 의한 불량을 방지하고, 활성 가드를 형성하지 않고 셀 영역의 매립 게이트의 산화를 방지할 수 있는 장점을 가진다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (6)

  1. 셀 영역 및 주변회로영역이 구비된 반도체 기판에 활성영역을 정의하는 소자분리영역을 형성하는 단계;
    상기 활성영역 및 상기 소자분리영역을 식각하여 리세스를 형성하는 단계;
    상기 리세스에 도전물질 및 제 1 절연막을 형성하는 단계;
    상기 셀 영역과 상기 주변회로영역 사이의 외곽 영역을 노출하는 마스크를 식각마스크로 상기 소자분리영역이 노출될 때까지 상기 제 1 절연막을 식각하여 제 1 홀을 형성하는 단계;
    노출된 상기 소자분리영역을 식각하여 제 2 홀을 형성하는 단계; 및
    상기 제 2 홀에 제 2 절연막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 청구항 1에 있어서,
    상기 제 1 및 제 2 절연막은 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 1에 있어서,
    상기 활성영역을 정의하는 소자분리영역을 형성하는 단계 후, 상기 반도체 기판상에 층간 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 3에 있어서,
    상기 층간 절연막은 TEOS막을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 1에 있어서,
    상기 제 2 절연막을 형성하는 단계는
    상기 제 2 절연막을 상기 제 2 홀에 매립하거나 이온 주입 공정을 실시하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 1에 있어서,
    상기 제 2 절연막을 형성하는 단계 후,
    상기 주변회로영역의 상기 제 1 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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