KR20120119280A - 커패시터 - Google Patents

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KR20120119280A
KR20120119280A KR1020110037097A KR20110037097A KR20120119280A KR 20120119280 A KR20120119280 A KR 20120119280A KR 1020110037097 A KR1020110037097 A KR 1020110037097A KR 20110037097 A KR20110037097 A KR 20110037097A KR 20120119280 A KR20120119280 A KR 20120119280A
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conductive
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최성훈
박장현
류승탁
성바로샘
조동신
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한국전자통신연구원
한국과학기술원
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Abstract

커패시터가 제공된다. 상기 커패시터는 서로 마주보는 제1 전극막 및 제2 전극막, 상기 제1 및 제2 전극막들 사이에 배치되고 평면적 관점에서 폐루프(closed loop)를 이루는 제1 도전 패턴, 상기 제1 도전 패턴의 상기 폐루프로 둘러싸인 내부 공간 내에 배치되고 상기 제1 도전 패턴과 이격된 제2 도전 패턴, 및 상기 제2 도전 패턴을 관통하여, 상기 제1 및 제2 전극막과 접촉하는 제1 콘택 플러그를 포함한다.

Description

커패시터{CAPACITOR}
본 발명은 커패시터에 관련된 것이다.
ADC(Analog to Digital Convertor) 또는 DAC(Digital to Analog Convertor)를 비롯한 각종 전자 기기에 포함된 전자 소자들은 전자 기기의 품질을 결정하는 주요한 구성이다. 전자 기기의 대용량화, 다기능화, 및 소형화 추세에 따라, 신뢰성 및 특성이 향상된 전자 소자들에 대한 수요가 증가하고 있다.
이러한 수요를 충족시키기 위해, 고용량 및 고신뢰성을 갖는 커패시터가 요구되고 있다. 이를 위해, 전극들을 적층시켜 커패시턴스를 발생하는 유효 면적이 증가된 적층형 커패시터에 대한 연구들이 진행중이다.
본 발명이 해결하고자하는 일 기술적 과제는 고신뢰성을 갖는 커패시터를 제공하는 것이다.
본 발명의 해결하고자하는 다른 기술적 과제는 커패시턴스를 발생시키는 유효 면적이 증가된 커패시터를 제공하는 것이다.
상술된 기술적 과제를 해결하기 위해, 본 발명은 커패시터를 제공한다. 상기 커패시터는, 서로 마주보는 제1 전극막 및 제2 전극막, 상기 제1 및 제2 전극막들 사이에 배치되고 평면적 관점에서 폐루프(closed loop)를 이루는 제1 도전 패턴, 상기 제1 도전 패턴의 상기 폐루프로 둘러싸인 내부 공간 내에 배치되고 상기 제1 도전 패턴과 이격된 제2 도전 패턴, 및 상기 제2 도전 패턴을 관통하여 상기 제1 및 제2 전극막과 접촉하는 제1 콘택 플러그를 포함한다.
일 실시 예에 따르면, 상기 제1 도전 패턴은, 상기 제1 전극막의 상부면과 평행한 제1 방향으로 나란히 연장하는 제1 연장부들(first extention portion), 및 상기 제1 전극막의 상기 상부면과 평행하고 상기 제1 방향과 교차하는 제2 방향으로 나란히 연장하는 제2 연장부들을 포함하고, 평면적 관점에서, 상기 제1 및 제2 연장부들은 복수의 폐루프들을 이룰 수 있다.
일 실시 예에 따르면, 상기 복수의 폐루프들은, 상기 복수의 폐루프들로 각각 둘러싸인 복수의 내부 공간들을 정의하고, 상기 제2 도전 패턴은 복수로 제공되고, 상기 복수의 제2 도전 패턴들은, 상기 복수의 내부 공간들 내에 각각 배치될 수 있다.
일 실시 예에 따르면, 상기 복수의 제2 도전 패턴들은 상기 내부 공간들 내에서 상기 제1 방향으로 연장할 수 있다.
일 실시 예에 따르면, 상기 제2 방향으로, 상기 제1 연장부들과 상기 제2 도전 패턴들은 교대로 배치될 수 있다.
일 실시 예에 따르면, 상기 제1 방향으로, 상기 복수의 제2 도전 패턴들의 길이들은 서로 동일할 수 있다.
일 실시 예에 따르면, 상기 제1 방향으로, 상기 제1 연장부들 중에서 어느 하나의 제1 연장부의 길이는 다른 제1 연장부의 길이 보다 길 수 있다.
일 실시 예에 따르면, 상기 제2 연장부들은 한 쌍 제공되고, 상기 한 쌍의 제2 연장부들 중에서, 어느 하나는 상기 제1 연장부들의 일단들을 연결하고, 다른 하나는 상기 제1 연장부들의 타단들을 연결할 수 있다.
일 실시 예에 따르면, 상기 제1 및 제2 전극막들 사이의 제3 도전 패턴을 더 포함하되, 상기 제3 도전 패턴은, 상기 제1 도전 패턴의 외측을 둘러싸고, 상기 제1 도전 패턴과 이격될 수 있다.
일 실시 예에 따르면, 상기 제1 도전 패턴 및 상기 제2 도전 패턴 사이의 단위면적당 커패시턴스는, 상기 제1 도전 패턴과 상기 제3 도전 패턴 사이의 단위면적당 커패시턴스와 동일할 수 있다.
일 실시 예에 따르면, 상기 제1 전극막의 상부면을 기준으로, 상기 제1 내지 제3 도전 패턴들은 동일한 레벨에 위치할 수 있다.
일 실시 예에 따르면, 상기 제1 내지 제3 도전 패턴들 및 상기 제1 전극막 사이의 제1 유전막, 및 상기 제1 내지 제3 도전 패턴들 및 상기 제2 전극막 사이에 배치되고, 상기 제1 내지 제3 도전 패턴들 사이들을 채우는 제2 유전막을 더 포함하되, 상기 제1 콘택 플러그는 상기 제1 및 제2 유전막들을 더 관통할 수 있다.
일 실시 예에 따르면, 상기 제2 유전막, 상기 제3 도전 패턴, 및 상기 제1 유전막을 관통하여 상기 제1 전극막 및 상기 제2 전극막과 접촉하는 제2 콘택 플러그를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 내지 제3 도전 패턴들은 서로 동일한 공정에서 제공될 수 있다.
일 실시 예에 따르면, 상기 제1 도전 패턴은, 상기 제1 전극막의 상부면과 평행한 제1 방향으로 연장하는 제1 연장부, 및 상기 제1 방향에 직각인(perpendicular) 제2 방향으로 연장하는 제2 연장부를 포함하고, 상기 제2 도전 패턴은 상기 제1 방향으로 연장하고, 상기 제2 방향으로 상기 제1 연장부와 상기 제2 도전 패턴 사이의 거리는, 상기 제1 방향으로 상기 제2 연장부와 상기 제2 도전 패턴 사이의 거리와 동일할 수 있다.
일 실시 예에 따르면, 상기 제3 도전 패턴은 상기 제1 방향으로 연장하는 제1 부분 및 상기 제2 방향으로 연장하는 제2 부분을 포함하되, 상기 제2 방향으로 상기 제1 연장부와 상기 제1 부분 사이의 거리는, 상기 제1 방향으로 상기 제2 연장부와 상기 제2 부분 사이의 거리와 동일할 수 있다.
일 실시 예에 따르면, 상기 제2 방향으로 상기 제1 연장부와 상기 제2 도전 패턴 사이의 거리는, 상기 제2 방향으로 상기 제1 연장부와 상기 제1 부분 사이의 거리와 동일할 수 있다.
일 실시 예에 따르면, 상기 제1 전극막의 상부면에 수직한(vertical) 방향으로, 상기 제1 도전 패턴과 상기 제1 전극막 사이의 거리는, 상기 제1 도전 패턴과 상기 제2 전극막 사이의 거리와 동일할 수 있다.
본 발명의 실시 예에 따르면, 제1 및 제2 전극막들 사이에 평면적 관점에서 폐루프를 이루는 제1 도전 패턴이 배치되고, 상기 폐루프로 둘러싸인 내부 공간 내에 상기 제1 및 제2 전극막들과 전기적으로 연결된 제2 도전 패턴이 배치된다. 커패시턴스를 발생시키는 상기 제1 도전 패턴과 상기 제2 도전 패턴의 유효 중첩 면적이 증가할 수 있다.
도 1 은 본 발명의 실시 예에 따른 커패시터를 설명하기 위한 사시도이다.
도 2a 및 도 2b 는 본 발명의 실시 예에 따른 커패시터를 설명하기 위한 것으로, 각각 도 1의 Ⅰ-Ⅰ' 및 Ⅱ-Ⅱ'를 따라 취한 단면도들이다.
도 3a, 도 3b, 도 4a, 도 4b 는 본 발명의 실시 예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 5a, 도 5b, 도 6a, 및 도6b 는 본 발명의 다른 실시 예에 따른 커패시터의 제조 방법을 설명하기 위한 단면도들이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시 예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다.
본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 실시 예에 따른 커패시터가 설명된다.
도 1 은 본 발명의 실시 예에 따른 커패시터를 설명하기 위한 사시도이고, 도 2a 및 도 2b 는 본 발명의 실시 예에 따른 커패시터를 설명하기 위한 것으로, 각각 도 1의 I-I' 및 Ⅱ-Ⅱ'을 따라 위한 단면도들이다. 인식의 편의를 위해, 도 1에서, 후술되는 제1 및 제2 유전막들(110, 130), 제1 내지 제3 도전 패턴들(122, 124, 126)의 무늬를 생략하여 도시하였다.
도 1, 도 2a, 및 도 2b 를 참조하면, 본 발명의 실시 예에 따른 커패시터는 제1 전극막(100), 제1 도전 패턴(122), 제2 도전 패턴(124), 제3 도전 패턴(126), 제2 전극막(140), 및 복수의 콘택 플러그들(154, 156)을 포함할 수 있다.
상기 제1 전극막(100) 및 상기 제2 전극막(140)은 서로 마주볼 수 있다. 상기 제1 전극막(100) 및 상기 제2 전극막(140)은 평판 형태일 수 있다. 일 실시 예에 따르면, 상기 제1 전극막(100) 및 상기 제2 전극막(140)은 동일한 금속을 포함할 수 있다.
상기 제1 전극막(100) 및 상기 제2 전극막(140) 사이에, 상기 제1 내지 제3 도전 패턴들(122, 124, 126)이 배치될 수 있다. 상기 제1 내지 제3 도전 패턴들(122, 124, 126)은 서로 이격될 수 있다. 상기 제1 전극막(100)의 상부면을 기준으로, 상기 제1 내지 제3 도전 패턴들(122, 124, 126)은 서로 동일한 레벨에 위치할 수 있다. 상기 제1 내지 제3 도전 패턴들(122, 124, 126)은 서로 동일한 두께를 가질 수 있다. 상기 제1 내지 제3 도전 패턴들(122, 124, 126)은 서로 동일한 공정에서 제공될 수 있다. 상기 제1 내지 제3 도전 패턴들(122, 124, 126)은 서로 동일한 물질을 포함할 수 있다.
상기 제1 내지 제3 도전 패턴들(122, 124, 126) 및 상기 제1 전극막(100) 사이에 제1 유전막(110)이 배치될 수 있다. 상기 제1 내지 제3 도전 패턴들(122, 124, 126) 및 상기 제2 전극막(140) 사이에 제2 유전막(130)이 배치될 수 있다. 상기 제1 및 제2 유전막(110, 130)은 서로 동일한 물질로 형성될 수 있다.
상기 제1 도전 패턴(122)은 복수의 제1 연장부들(122a) 및 복수의 제2 연장부들(122b)을 포함할 수 있다. 상기 제1 연장부들(122a)은 제1 방향으로 연장할 수 있다. 상기 제2 연장부들(122b)은 상기 제1 방향과 교차하는 제2 방향으로 연장할 수 있다. 상기 제2 방향은 상기 제1 방향과 직각(perpendicular)일 수 있다. 상기 제1 방향 및 상기 제2 방향은 상기 제1 전극막(100)의 상부면과 평행할 수 있다. 도면에서, 상기 제1 방향은 X 축 방향이고, 상기 제2 방향은 Y 축 방향일 수 있다.
상기 제2 연장부들(122b)은 한 쌍 제공될 수 있다. 상기 한 쌍의 제2 연장부들(122b) 중에서, 어느 하나는 서로 인접한 상기 제1 연장부들(122a)의 일단들을 연결하고, 다른 하나는 서로 인접한 상기 제1 연장부들(122a)의 타단들을 연결할 수 있다.
상기 한 쌍의 제2 연장부들(122b)의 길이들은 서로 동일할 수 있다. 상기 제1 방향으로 상기 제1 연장부들(122a)의 길이는 상기 제2 방향으로 상기 제2 연장부(122b)의 길이보다 짧을 수 있다. 상기 제1 연장부들(122a) 중에서, 상기 제1 방향으로, 어느 하나의 제1 연장부(122a)의 길이는 다른 제1 연장부들(122a)보다 길 수 있다. 상기 제1 방향으로, 상기 다른 제1 연장부들(122a)으 길이들은 서로 동일할 수 있다.
평면적 관점에서, 서로 교차하는 상기 제1 연장부들(122a) 및 상기 제2 연장부들(122b)은 복수의 폐루프들(closed loops)을 이룰 수 있다. 예를 들어, 서로 인접한 상기 제1 연장부들(122a) 및 상기 한 쌍의 제2 연장부들(122b)은 상기 복수의 폐루프들을 제공할 수 있다. 도면에 도시된 바와는 달리, 상기 제1 연장부들(122a) 및 상기 제2 연장부들(122b)이 각각 한 쌍씩 제공되어, 상기 제1 도전 패턴(122)은 하나의 폐루프를 이룰 수 있다.
평면적 관점에서, 상기 제1 도전 패턴(122)의 상기 복수의 폐루프들로 각각 둘러싸인 내부 공간들(122I)이 정의될 수 있다. 상기 내부 공간들(122I)은 상기 제1 방향으로 연장할 수 있다. 평면적 관점에서, 상기 내부 공간들(122I)의 면적들 및/또는 형상들은 서로 동일할 수 있다. 일 실시 예에 따르면, 평면적 관점에서, 상기 내부 공간들(122I)은 사각형일 수 있다.
상기 복수의 내부 공간들(122I) 내에, 상기 복수의 제2 도전 패턴들(124)이 각각 배치될 수 있다. 예를 들어, 서로 인접한 한 쌍의 상기 제1 연장부들(122a) 및 한 쌍의 상기 제2 연장부들(122b)이 하나의 폐루프를 이루고, 상기 하나의 폐루프 내에 하나의 제2 도전 패턴(124)이 배치될 수 있다. 서로 인접한 상기 제2 도전 패턴(124) 및 상기 제1 연장부들(122a) 사이의 거리들은 서로 동일할 수 있다. 상기 제2 도전 패턴(124) 및 상기 제2 연장부들(122b) 사이의 거리들은 서로 동일할 수 있다.
상기 제2 도전 패턴들(124)은 상기 제1 방향으로 나란히 연장하는 라인 형태일 수 있다. 상기 제1 방향으로, 상기 제2 도전 패턴들(124)의 길이들은 서로 동일할 수 있다. 상기 제2 방향으로, 상기 제1 연장부들(122a) 및 상기 제2 도전 패턴들(124)이 교대로 배열될 수 있다.
제1 콘택 플러그들(154)이 상기 제2 도전 패턴들(124), 상기 제1 및 제2 유전막들(110, 130)을 관통할 수 있다. 상기 제1 콘택 플러그들(154)은 상기 제2 전극막(140)을 더 관통할 수 있다. 도면에 도시된 바와는 달리, 상기 제1 콘택 플러그들(154)은 상기 제1 전극막(100)을 더 관통할 수 있다. 일 실시 예에 따르면, 하나의 제2 도전 패턴(124)을 복수의 제1 콘택 플러그들(154)이 관통할 수 있다. 상기 하나의 제2 도전 패턴(124)을 관통하는 상기 복수의 제1 콘택 플러그들(154)은 상기 제1 방향으로 배열될 수 있다. 도면에 도시된 바와는 달리, 상기 하나의 제2 도전 패턴(124)을 하나의 제1 콘택 플러그(154)가 관통할 수 있다.
상기 제1 콘택 플러그들(154)은 상기 제2 도전 패턴들(124), 상기 제1 및 제2 유전막들(110, 130)을 관통하여, 상기 제1 전극막(100), 상기 제2 전극막(140), 및 상기 제2 도전 패턴들(124)과 접촉할 수 있다. 이로 인해, 상기 제2 도전 패턴들(124), 상기 제1 전극막(100), 및 상기 제2 전극막(130)은 서로 전기적으로 연결될 수 있다.
상기 제1 도전 패턴(122)의 외측에 상기 제3 도전 패턴(126)이 배치될 수 있다. 상기 제3 도전 패턴(126)은 한 쌍 제공될 수 있다. 상기 한 쌍의 제3 도전 패턴들(126)은 서로 이격될 수 있다. 평면적 관점에서, 상기 한 쌍의 제3 도전 패턴들(126)은 상기 제1 도전 패턴(122)을 둘러쌀 수 있다. 각각의 상기 도전 패턴들(126)은 상기 제1 방향으로 연장하는 제1 부분(126a) 및 상기 제2 방향으로 연장하는 한 쌍의 제2 부분들(126b)을 포함할 수 있다. 각각의 상기 제3 도전 패턴들(126)에서, 상기 한 쌍의 제2 부분들(126b)은 상기 제1 부분(126a)의 양단에 각각 연결될 수 있다.
상기 제3 도전 패턴들(126)의 상기 제1 부분들(126a)은, 상기 제2 연장부들(122b)의 양단들과 연결된 상기 제1 연장부들(122a)의 외측들에 각각 배치될 수 있다. 상기 제3 도전 패턴들(126)의 상기 제2 부분들(126b)은 상기 제2 연장부들(122b)의 외측에 각각 배치될 수 있다.
상기 한 쌍의 제3 도전 패턴들(126) 사이로, 상기 제1 연장부들(122a) 중에서 상기 제1 방향으로 상기 다른 제1 연장부들(122a)보다 긴 상기 어느 하나의 제1 연장부(122a)가, 상기 제1 방향으로 연장할 수 있다. 예를 들어, 상기 제2 부분들(126b)은 일단들, 및 상기 제1 부분들(126a)에 연결된 타단들을 포함할 수 있다. 상기 어느 하나의 제1 연장부(122a)는 서로 인접한 상기 제2 부분들(126b)의 상기 일단들 사이로 연장할 수 있다.
제2 콘택 플러그들(156)이 상기 제3 도전 패턴들(126), 상기 제1 및 제2 유전막들(110, 130)을 관통할 수 있다. 상기 제2 콘택 플러그들(156)은 상기 제2 전극막(140)을 더 관통할 수 있다. 도면에 도시된 바와는 달리, 상기 제2 콘택 플러그들(156)은 상기 제1 전극막(100)을 더 관통할 수 있다. 일 실시 예에 따르면, 하나의 제3 도전 패턴(126)을 복수의 제2 콘택 플러그들(156)이 관통할 수 있다. 일 실시 예에 따르면, 하나의 제1 부분(126a)을 복수의 제2 콘택 플러그들(156)이 관통하고, 하나의 제2 부분(126b)을 복수의 제2 콘택 플러그들(156)이 관통할 수 있다. 상기 하나의 제1 부분(126a)을 관통하는 상기 복수의 제2 콘택 플러그들(156)은 상기 제1 방향으로 배열되고, 상기 하나의 제2 부분(126b)을 관통하는 상기 복수의 제2 콘택 플러그들(156)은 상기 제2 방향으로 배열될 수 있다. 도면에 도시된 바와는 달리, 상기 하나의 제3 도전 패턴(126)을 하나의 제2 콘택 플러그(156)가 관통할 수 있다.
상기 제2 콘택 플러그들(156)은 상기 제3 도전 패턴들(126), 상기 제1 및 제2 유전막들(110, 130)을 관통하여, 상기 제1 전극막(100), 상기 제2 전극막(140), 및 상기 제3 도전 패턴들(126)과 접촉할 수 있다. 이로 인해, 상기 제2 도전 패턴들(124), 상기 제3 도전 패턴들(126), 상기 제1 전극막(100), 및 상기 제2 전극막(130)은 서로 전기적으로 연결될 수 있다.
상기 제1 도전 패턴(122) 및 상기 제1 전극막(100) 사이, 및 상기 제1 도전 패턴(122) 및 상기 제2 전극막(140) 사이에, 상기 제1 및 제2 유전막들(110, 130)이 각각 배치될 수 있다. 상기 제1 도전 패턴(122) 및 상기 제2 도전 패턴들(124) 사이, 및 상기 제1 도전 패턴(122) 및 제3 도전 패턴들(126) 사이에 상기 제2 유전막(130)이 배치될 수 있다. 이로 인해, 상기 제1 도전 패턴(122)은 상기 제1 전극막(100), 상기 제2 전극막(140), 상기 제2 도전 패턴(124), 및 제3 도전 패턴들(126)로부터 전기적으로 절연될 수 있다.
상기 제1 전극막(100), 상기 제2 전극막(140), 상기 제2 도전 패턴들(124), 및 상기 제3 도전 패턴들(126)은 상기 제1 및 제2 콘택 플러그들(154, 156)에 의해 서로 전기적으로 연결될 수 있다.
서로 인접한 상기 제1 연장부들(122a)과 상기 제2 도전 패턴들(124)은 상기 제2 방향으로 제1 거리로 이격될 수 있다. 상기 제1 연장부들(122a)과 마주보는 상기 제2 도전 패턴들(124)의 측벽들의 면적들은 서로 동일할 수 있다. 서로 인접한 상기 제1 연장부들(122a) 및 상기 제2 도전 패턴들(124) 사이들에 서로 동일한 제1 커패시턴스(C1)가 정의될 수 있다.
서로 인접한 상기 제1 연장부들(122a)과 상기 제1 부분들(126a)은 상기 제2 방향으로 제2 거리로 이격될 수 있다. 상기 제1 연장부들(122a)과 마주보는 상기 제1 부분들(126a)의 측벽들의 면적들은 서로 동일할 수 있다. 서로 인접한 상기 제1 연장부들(122a) 및 상기 제1 부분들(126a) 사이들에 서로 동일한 제2 커패시턴스(C2)가 정의될 수 있다.
상기 제1 거리 및 상기 제2 거리는 서로 동일할 수 있다. 이 경우, 단위 면적당 상기 제1 커패시턴스(C1) 및 단위 면적당 상기 제2 커패시턴스(C2)는 서로 동일할 수 있다.
서로 인접한 상기 제2 연장부들(122b)과 상기 제2 도전 패턴들(124)은 상기 제1 방향으로 제3 거리로 이격될 수 있다. 상기 제2 연장부들(122b)과 마주보는 상기 제2 도전 패턴들의 측벽들의 면적들은 서로 동일할 수 있다. 서로 인접한 상기 제2 연장부들(122b) 및 상기 제2 도전 패턴들(124) 사이들에 서로 동일한 제3 커패시턴스(C3)가 정의될 수 있다.
상기 제3 거리는 상기 제1 및 제2 거리와 서로 동일할 수 있다. 이 경우, 단위 면적당 상기 제3 커패시턴스(C1)는 단위 면적당 상기 제1 및 제2 커패시턴스(C1, C2)와 서로 동일할 수 있다.
서로 인접한 상기 제2 연장부들(122b)과 상기 제2 부분들(126b)은 상기 제1 방향으로 제4 거리로 이격될 수 있다. 상기 제2 연장부들(122b)과 마주보는 상기 제2 부분들(126b)의 측벽들의 면적들은 서로 동일할 수 있다. 서로 인접한 상기 제2 연장부들(122b) 및 상기 제2 부분들(126b) 사이들에 서로 동일한 제4 커패시턴스(C4)가 정의될 수 있다.
상기 제4 거리는 상기 제1 내지 제3 거리와 서로 동일할 수 있다. 이 경우, 단위 면적당 상기 제4 커패시턴스(C4)는 단위 면적당 상기 제1 내지 제3 커패시턴스(C1, C2, C3)와 서로 동일할 수 있다.
상기 제1 도전 패턴(122) 및 상기 제1 전극막(100)은 제3 방향으로 제5 거리로 이격될 수 있다. 상기 제1 도전 패턴(122) 및 상기 제2 전극막(140)은 상기 제3 방향으로 제6 거리로 이격될 수 있다. 상기 제3 방향은 상기 제1 및 제2 방향에 수직한(vertical) 방향일 수 있다. 도면에서, 상기 제3 방향은 Z 축 방향일 수 있다.
상기 제5 거리 및 상기 제6 거리가 서로 동일하고, 상기 제1 및 제2 유전막들(110, 130)이 서로 동일한 물질로 형성될 수 있다. 이 경우, 상기 제1 도전 패턴(122) 및 상기 제1 전극막(100) 사이의 제5 커패시턴스(C5)는, 상기 제1 도전 패턴(122) 및 상기 제2 전극막(140) 사이의 제6 커패시턴스(C6)와 서로 동일할 수 있다.
본 발명의 실시 예에 따르면, 상기 제1 도전 패턴(122)의 폐루프들 내에 제2 도전 패턴들(124)이 각각 배치되고, 상기 제3 도전 패턴들(126)은 상기 제1 도전 패턴(122)을 감싸고, 상기 제1 및 제2 전극막들(100, 140) 사이에 상기 제1 도전 패턴(122)이 배치된다. 이로 인해, 상기 제1 도전 패턴(122)은 외부로부터 차폐되고, 커패시턴스들이 정의되는 상기 제1 도전 패턴(122)과 다른 구성들(100, 124, 126, 140) 사이의 유효 중첩 면적이 증가할 수 있다.
본 발명의 실시 예에 따른 커패시터의 제조 방법이 설명된다.
도 3a, 도 3b, 도 4a, 및 도 4b 는 본 발명의 실시 예에 따른 커패시터의 제조 방법을 설명하기 위한 것으로, 도 3a 및 도 4a 는 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이고, 도 3b 및 도 4b 는 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 3a 및 도 3b 를 참조하면, 제1 전극막(100)이 준비된다. 상기 제1 전극막(100)은 금속막일 수 있다. 예를 들어, 상기 금속막은 구리, 알루미늄, 또는 구리 알루미늄 합금 중 어느 하나일 수 있다.
상기 제1 전극막(100) 상에 제1 유전막(110)이 형성될 수 있다. 상기 제1 유전막(110)은 산화막일 수 있다. 예를 들어, 상기 산화막은 실리콘 산화막일 수 있다.
상기 제1 유전막(110) 상에 도 1을 참조하여 설명된 제1 내지 제3 도전 패턴들(122, 124, 126)이 형성될 수 있다. 상기 제1 내지 제3 도전 패턴들(122, 124, 126)은 서로 동일한 공정에서 형성될 수 있다. 예를 들어, 상기 제1 유전막(110) 상에 도전막을 형성하고, 상기 도전막을 패터닝하여, 사기 제1 내지 제3 도전 패턴들(122, 124, 126)이 형성될 수 있다. 상기 도전막은 구리, 알루미늄, 또는 구리 알루미늄 합금 중 어느 하나일 수 있다. 상기 도전막은 포토리소그래피 공정을 이용하여 패터닝될 수 있다.
도 4a 및 도 4b 를 참조하면, 상기 제1 내지 제3 도전 패턴들(122, 124, 126)이 형성된 후, 상기 제1 유전막(110) 상에, 상기 제1 내지 제3 도전 패턴들(122, 124, 126)을 덮는 제2 유전막(130)이 형성될 수 있다. 상기 제2 유전막(130)은 상기 제1 도전 패턴(122)과 상기 제2 도전 패턴들(124) 사이, 및 상기 제1 도전 패턴(122)과 상기 제3 도전 패턴들(126) 사이를 채울 수 있다. 상기 제2 유전막(130)은 상기 제1 유전막(110)과 동일한 물질로 형성될 수 있다. 상기 제2 유전막(130)에 평탄화 공정이 수행되어, 상기 제2 유전막(130)의 상부면은 평탄할 수 있다. 상기 평탄화 공정은 에치백(etch back) 또는 화학적 기계적 연마(CMP) 공정일 수 있다.
상기 제2 유전막(130) 상에 제2 전극막(140)이 형성될 수 있다. 상기 제2 전극막(140)은 금속막일 수 있다. 예를 들어, 상기 제2 전극막(140)은 상기 제1 전극막(100)과 동일한 물질로 형성될 수 있다.
계속해서, 도 1, 도 2a, 및 도 2b 를 참조하면, 상기 제2 전극막(140)이 형성된 후, 제1 콘택 플러그들(154) 및 제2 콘택 플러그들(156)이 형성될 수 있다. 상기 제1 콘택 플러그들(154)은 상기 제2 전극막(140), 상기 제2 유전막(130), 상기 제2 도전 패턴들(124), 및 상기 제1 유전막(110)을 관통하여 상기 제1 전극막(100)과 접촉할 수 있다. 상기 제2 콘택 플러그들(156)은 상기 제2 전극막(140), 상기 제2 유전막(130), 상기 제3 도전 패턴들(126), 및 상기 제1 유전막(110)을 관통하여, 상기 제1 전극막(100)과 접촉할 수 있다. 도면에 도시된 바와는 달리, 상기 제1 및 제2 콘택 플러그들(154, 156)이 상기 제1 전극막(100)을 더 관통할 수 있다.
상기 제1 콘택 플러그들(154)에 의해 상기 제2 도전 패턴들(124)은 상기 제1 및 제2 전극막들(100, 140)과 전기적으로 연결될 수 있다. 상기 제2 콘택 플러그들(156)에 의해 상기 제3 도전 패턴들(126)은 상기 제1 및 제2 전극막들(100, 140)과 전기적으로 연결될 수 있다.
상기 제1 및 제2 콘택 플러그들(154, 156)은, 상기 제2 전극막(140), 상기 제2 유전막(130), 상기 제2 도전 패턴들(124), 및 상기 제1 유전막(110)을 관통하여 상기 제1 전극막(100)을 노출하는 제1 콘택홀들, 및 상기 제2 전극막(140), 상기 제2 유전막(130), 상기 제3 도전 패턴들(123), 및 상기 제1 유전막(110)을 관통하여 상기 제1 전극막(100)을 노출하는 제2 콘택홀들을 형성하고, 상기 제1 및 제2 콘택홀들은 도전 물질로 채워 형성될 수 있다.
본 발명의 다른 실시 예에 따른 커패시터의 제조 방법이 설명된다.
도 5a, 도 5b, 도 6a, 및 도 6b 는 본 발명의 다른 실시 예에 따른 커패시터의 제조 방법을 설명하기 위한 것으로, 도 5a 및 도 6a 는 도 1의 Ⅰ-Ⅰ'에 대응하는 단면도들이고, 도 5b 및 도 6b 는 도 1의 Ⅱ-Ⅱ'에 대응하는 단면도들이다.
도 5a 및 도 5b 를 참조하면, 도 3a 및 도 3b 를 참조하여 설명된 제1 전극막(100)이 준비된다. 상기 제1 전극막(100) 상에 제1 유전막(111)이 형성될 수 있다. 상기 제1 유전막(111)은 산화막으로 형성될 수 있다.
상기 제1 유전막(111)에 제1 내지 제3 그루브들(112, 114, 116)이 형성될 수 있다. 평면적 관점에서, 상기 제1 그루브(112)는 복수의 폐루프들을 이룰 수 있다. 평면적 관점에서, 상기 제2 그루브들(114)은 상기 복수의 폐루프들 내에 각각 배치될 수 있다. 상기 제3 그루브들(116)은 상기 제1 그루브(112)의 외측에 배치되어, 상기 제1 그루브(112)를 둘러쌀 수 있다. 평면적 관점에서, 상기 제1 내지 제3 그루브들(112 114, 116)은 도 1 을 참조하여 설명된 제1 내지 제3 도전 패턴들(122, 124, 126)과 동일한 모양을 가질 수 있다.
상기 제1 유전막(111) 상에 도전막(120)이 형성될 수 있다. 상기 도전막(120)은 상기 제1 내지 제3 그루브들(112, 114, 116)을 채울 수 있다. 상기 도전막(120)은 금속일 수 있다. 예를 들어, 상기 도전막(120)은 구리, 알루미늄, 또는 구리 알루미늄 합금일 수 있다.
도 6a 및 도 6b 를 참조하면, 상기 제1 유전막(111)의 상부면을 식각 정지막으로 평탄화 공정에 수행될 수 있다. 이로 인해, 상기 제1 내지 제3 그루브들(112, 114, 116)의 외부에 위치한 상기 도전막(120)이 제거되어, 상기 제1 내지 제3 그루브들(112, 114, 116) 내에 제1 내지 제3 도전 패턴들(122, 124, 126)이 각각 형성될 수 있다. 상기 제1 내지 제3 도전 패턴들(122, 124, 126)은 상기 제1 내지 제3 그루브들(112, 114, 116) 내에 잔존된 상기 도전막(120)의 일부분들일 수 있다. 상기 제1 내지 제3 도전 패턴들(122, 124, 126)은 도 1을 참조하여 설명된 제1 내지 제3 도전 패턴들(122, 124, 126)일 수 있다.
상기 제1 내지 제3 도전 패턴들(122, 124, 126)이 형성된 후, 상기 제1 유전막(111) 상에 제2 유전막(131) 및 제2 전극막(140)이 차례로 형성될 수 있다. 상기 제2 유전막(131)은 상기 제1 유전막(111)과 동일한 물질로 형성될 수 있다.
상기 제2 전극막(140), 상기 제2 유전막(130), 상기 제2 도전 패턴들(124), 및 상기 제1 유전막(110)을 관통하여 상기 제1 전극막(100)과 접촉하는 제1 콘택 플러그들(154), 및 상기 제2 전극막(140), 상기 제2 유전막(130), 상기 제3 도전 패턴들(126), 및 상기 제1 유전막(110)을 관통하여 상기 제1 전극막(100)과 접촉하는 제2 콘택 플러그들(156)이 형성될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 제1 전극막
122: 제1 도전 패턴
122a: 제1 연장부
122b: 제2 연장부
124: 제2 도전 패턴
126: 제3 도전 패턴
126a: 제1 부분
126b: 제2 부분
140: 제2 전극막
154, 156: 제1 및 제2 콘택 플러그들

Claims (18)

  1. 서로 마주보는 제1 전극막 및 제2 전극막;
    상기 제1 및 제2 전극막들 사이에 배치되고, 평면적 관점에서 폐루프(closed loop)를 이루는 제1 도전 패턴;
    상기 제1 도전 패턴의 상기 폐루프로 둘러싸인 내부 공간 내에 배치되고, 상기 제1 도전 패턴과 이격된 제2 도전 패턴; 및
    상기 제2 도전 패턴을 관통하여, 상기 제1 및 제2 전극막과 접촉하는 제1 콘택 플러그를 포함하는 커패시터.
  2. 제1 항에 있어서,
    상기 제1 도전 패턴은, 상기 제1 전극막의 상부면과 평행한 제1 방향으로 나란히 연장하는 제1 연장부들(first extention portion), 및 상기 제1 전극막의 상기 상부면과 평행하고 상기 제1 방향과 교차하는 제2 방향으로 나란히 연장하는 제2 연장부들을 포함하고,
    평면적 관점에서, 상기 제1 및 제2 연장부들은 복수의 폐루프들을 이루는 커패시터.
  3. 제2 항에 있어서,
    상기 복수의 폐루프들은, 상기 복수의 폐루프들로 각각 둘러싸인 복수의 내부 공간들을 정의하고,
    상기 제2 도전 패턴은 복수로 제공되고,
    상기 복수의 제2 도전 패턴들은, 상기 복수의 내부 공간들 내에 각각 배치되는 커패시터.
  4. 제3 항에 있어서,
    상기 복수의 제2 도전 패턴들은 상기 내부 공간들 내에서 상기 제1 방향으로 연장하는 커패시터.
  5. 제3 항에 있어서,
    상기 제2 방향으로, 상기 제1 연장부들과 상기 제2 도전 패턴들은 교대로 배치되는 커패시터.
  6. 제3 항에 있어서,
    상기 제1 방향으로, 상기 복수의 제2 도전 패턴들의 길이들은 서로 동일한 커패시터.
  7. 제2 항에 있어서,
    상기 제1 방향으로, 상기 제1 연장부들 중에서 어느 하나의 제1 연장부의 길이는 다른 제1 연장부의 길이 보다 긴 커패시터.
  8. 제2 항에 있어서,
    상기 제2 연장부들은 한 쌍 제공되고,
    상기 한 쌍의 제2 연장부들 중에서, 어느 하나는 상기 제1 연장부들의 일단들을 연결하고, 다른 하나는 상기 제1 연장부들의 타단들을 연결하는 커패시터.
  9. 제1 항에 있어서,
    상기 제1 및 제2 전극막들 사이의 제3 도전 패턴을 더 포함하되,
    상기 제3 도전 패턴은, 상기 제1 도전 패턴의 외측을 둘러싸고, 상기 제1 도전 패턴과 이격된 커패시터.
  10. 제9 항에 있어서,
    상기 제1 도전 패턴 및 상기 제2 도전 패턴 사이의 단위면적당 커패시턴스는, 상기 제1 도전 패턴과 상기 제3 도전 패턴 사이의 단위면적당 커패시턴스와 동일한 커패시터.
  11. 제9 항에 있어서,
    상기 제1 전극막의 상부면을 기준으로, 상기 제1 내지 제3 도전 패턴들은 동일한 레벨에 위치하는 커패시터.
  12. 제11 항에 있어서,
    상기 제1 내지 제3 도전 패턴들 및 상기 제1 전극막 사이의 제1 유전막; 및
    상기 제1 내지 제3 도전 패턴들 및 상기 제2 전극막 사이에 배치되고, 상기 제1 내지 제3 도전 패턴들 사이들을 채우는 제2 유전막을 더 포함하되,
    상기 제1 콘택 플러그는 상기 제1 및 제2 유전막들을 더 관통하는 커패시터.
  13. 제12 항에 있어서,
    상기 제2 유전막, 상기 제3 도전 패턴, 및 상기 제1 유전막을 관통하여 상기 제1 전극막 및 상기 제2 전극막과 접촉하는 제2 콘택 플러그를 더 포함하는 커패시터.
  14. 제9 항에 있어서,
    상기 제1 내지 제3 도전 패턴들은 서로 동일한 공정에서 제공되는 커패시터.
  15. 제9 항에 있어서,
    상기 제1 도전 패턴은, 상기 제1 전극막의 상부면과 평행한 제1 방향으로 연장하는 제1 연장부, 및 상기 제1 방향에 직각인(perpendicular) 제2 방향으로 연장하는 제2 연장부를 포함하고,
    상기 제2 도전 패턴은 상기 제1 방향으로 연장하고,
    상기 제2 방향으로 상기 제1 연장부와 상기 제2 도전 패턴 사이의 거리는, 상기 제1 방향으로 상기 제2 연장부와 상기 제2 도전 패턴 사이의 거리와 동일한 커패시터.
  16. 제15 항에 있어서,
    상기 제3 도전 패턴은 상기 제1 방향으로 연장하는 제1 부분 및 상기 제2 방향으로 연장하는 제2 부분을 포함하되,
    상기 제2 방향으로 상기 제1 연장부와 상기 제1 부분 사이의 거리는, 상기 제1 방향으로 상기 제2 연장부와 상기 제2 부분 사이의 거리와 동일한 커패시터.
  17. 제16 항에 있어서,
    상기 제2 방향으로 상기 제1 연장부와 상기 제2 도전 패턴 사이의 거리는, 상기 제2 방향으로 상기 제1 연장부와 상기 제1 부분 사이의 거리와 동일한 커패시터.
  18. 제1 항에 있어서,
    상기 제1 전극막의 상부면에 수직한(vertical) 방향으로, 상기 제1 도전 패턴과 상기 제1 전극막 사이의 거리는, 상기 제1 도전 패턴과 상기 제2 전극막 사이의 거리와 동일한 커패시터.
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