KR20120109958A - 커맨드/어드레스 캘리브레이션을 채용하는 메모리 장치 - Google Patents

커맨드/어드레스 캘리브레이션을 채용하는 메모리 장치 Download PDF

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KR20120109958A
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Abstract

본 발명은 커맨드/어드레스 캘리브레이션 방법, 이를 채용하는 메모리 장치와 메모리 시스템에 대하여 개시된다. 커맨드/어드레스 캘리브레이션 방법은, 메모리 콘트롤러에 의해 메모리 장치에서 커맨드/어드레스 신호(CA)를 수신하는 데 사용된다. 메모리 콘트롤러는 클럭 신호와 제1 커맨드/어드레스 신호를 전송한다. 메모리 장치는, 클럭 신호와 함께 모드 레지스터 신호를 수신하고, 내부 클럭 신호에 응답하여 커맨드/어드레스 버스를 통해 수신되는 제1 커맨드/어드레스 신호에 따라 제2 커맨드/어드레스 신호를 발생한다. 메모리 콘트롤러에서, 제1 커맨드/어드레스 신호와 제2 커맨드/어드레스 신호를 비교하여 패스/페일 신호를 발생하고, 패스 신호들의 중간을 커맨드/어드레스 신호의 윈도우 중간으로 판단하고, 클럭 신호의 상승/하강 에지에 커맨드/어드레스 신호의 윈도우 중간이 오도록 커맨드/어드레스 신호를 발생하여 메모리 장치로 제공한다.

Description

커맨드/어드레스 캘리브레이션을 채용하는 메모리 장치{Memory device employing command/address calibration}
본 발명은 메모리 시스템에 관한 것으로, 특히 커맨드/어드레스 캘리브레이션을 채용하는 메모리 장치에 관한 것이다.
메모리 시스템, 예컨대 DRAM 시스템에서, 버스, 기판 등에 존재하는 배선 커패시터, 기생 커패시터 등의 영향으로 인해 메모리 콘트롤러와 DRAM 사이의 버스 상에서 송수신되는 신호가 지연된다. DRAM의 데이터 레이트가 높아짐에 따라, 노이즈나 스큐에 의한 전파(propagation) 지연이 발생하여 신호 충실도(Signal Integrity)가 나빠진다. 이에 따라, 메모리 시스템은 최적의 신호 윈도우를 찾거나 신호 스큐를 보상할 필요가 있다.
본 발명이 이루고자하는 기술적 과제는 커맨드/어드레스 캘리브레이션 방법, 이를 채용하는 메모리 장치와 메모리 시스템을 제공하는 데 있다.
본 발명의 일면에 따른 커맨드/어드레스 캘리브레이션 방법은, 메모리 콘트롤러에 의해 메모리 장치에서 커맨드/어드레스 신호(CA)를 수신하는 데 사용된다. 캘리브레이션 방법은, 메모리 콘트롤러로부터 클럭 신호와 제1 커맨드/어드레스 신호를 전송하는 단계, 메모리 장치에서 클럭 신호와 제1 커맨드/어드레스 신호를 수신하여 제2 커맨드/어드레스 신호를 발생하고 전송하는 단계, 그리고, 메모리 콘트롤러에서 메모리 장치로부터 제2 커맨드/어드레스 신호를 수신하고, 제1 커맨드/어드레스 신호와 제2 커맨드/어드레스 신호를 비교하여 패스/페일 신호를 발생하고, 패스/페일 신호에 따라 제1 커맨드/어드레스 신호의 위상 또는 타이밍을 조정하여 메모리 장치로 전송하는 단계를 포함한다. 메모리 콘트롤러에서, 위상 조정되는 제1 커맨드/어드레스 신호들에 기초하여 발생되는 패스 신호들의 중간을 커맨드/어드레스 신호의 윈도우 중간으로 판단하고, 클럭 신호의 상승/하강 에지에 커맨드/어드레스 신호의 윈도우 중간이 오도록 커맨드/어드레스 신호를 발생하여 메모리 장치로 제공한다.
본 발명의 다른 면에 따른 메모리 시스템은, 클럭 신호에 따라 메모리 콘트롤러와 메모리 장치 사이에 커맨드/어드레스 신호를 송신한다. 메모리 콘트롤러는 클럭 신호와 함께 제어 신호에 응답하여 제1 커맨드/어드레스 신호를 전송하는 커맨드/어드레스 전송부를 포함한다. 메모리 장치는 클럭 신호와 제1 커맨드/어드레스 신호를 수신하여 제2 커맨드/어드레스 신호를 발생하고 전송하는 커맨드/어드레스 수신부를 포함한다. 메모리 콘트롤러는, 메모리 장치로부터 제2 커맨드/어드레스 신호를 수신하고 제1 커맨드/어드레스 신호와 제2 커맨드/어드레스 신호를 비교하여 패스/페일 신호를 발생하는 비교부와, 패스/페일 신호에 따라 제1 커맨드/어드레스 신호의 위상 또는 타이밍을 조정하는 제어 신호를 발생하는 위상/타이밍 제어부를 더 포함한다. 메모리 콘트롤러는, 위상 조정되는 제1 커맨드/어드레스 신호들에 기초하여 발생되는 패스 신호들의 중간을 커맨드/어드레스 신호의 윈도우 중간으로 판단하고, 클럭 신호의 상승/하강 에지에 커맨드/어드레스 신호의 윈도우 중간이 오도록 커맨드/어드레스 신호를 발생하여 메모리 장치로 제공한다.
본 발명의 또다른 면에 따른 메모리 장치는 커맨드/어드레스 캘리브레이션을 수행한다. 메모리 장치는, 클럭 신호를 수신하여 내부 클럭 신호를 발생하는 클럭 버퍼와, 클럭 신호와 함께 모드 레지스터 신호를 수신하고, 내부 클럭 신호에 응답하여 커맨드/어드레스 버스를 통해 수신되는 제1 커맨드/어드레스 신호에 따라 제2 커맨드/어드레스 신호를 발생하는 커맨드/어드레스 수신부를 포함한다. 메모리 장치는, 내부 클럭 신호에 응답하여 커맨드/어드레스 레퍼런스 버스를 통해 전달되는 제1 커맨드/어드레스 레퍼런스 신호를 수신하여 제2 커맨드/어드레스 레퍼런스 신호를 발생하는 커맨드/어드레스 수신 레퍼런스부를 더 포함할 수 있다.
본 발명의 더욱 다른 면에 따른 메모리 콘트롤러는, 클럭 신호를 발생하여 메모리 장치로 제공하는 클럭 발생부, 커맨드/어드레스 신호를 발생하는 커맨드/어드레스 발생부, 커맨드/어드레스 신호를 수신하고 제어 신호에 응답하여 커맨드/어드레스 신호의 위상 또는 타이밍을 조정하여 제1 커맨드/어드레스 신호를 발생하여 메모리 장치로 제공하는 커맨드/어드레스 전송부, 제1 커맨드/어드레스 신호와 클럭 신호 및 제1 커맨드/어드레스 신호에 기초하여 메모리 장치로부터 전송되는 제2 커맨드/어드레스 신호를 비교하여 패스/페일 신호를 발생하는 비교부, 그리고, 패스/페일 신호에 따라 제1 커맨드/어드레스 신호의 위상 변이를 지시하는 제어 신호를 발생하되, 패스 신호의 중간을 커맨드/어드레스 신호의 윈도우 중간으로 판단하고, 클럭 신호의 상승/하강 에지에 커맨드/어드레스 신호의 윈도우 중간이 오도록 커맨드/어드레스 신호를 발생하는 위상/타이밍 제어부를 포함한다.
본 발명의 더욱 더 다른 면에 따른 메모리 콘트롤러는, 클럭 신호를 발생하여 메모리 장치로 제공하는 클럭 발생부, 제어 신호에 응답하여 커맨드/어드레스 신호의 위상 또는 타이밍을 조정하여 메모리 장치로 제공하는 커맨드/어드레스 발생부, 커맨드/어드레스 신호와 동일한 제1 커맨드/어드레스 레퍼런스 신호를 발생하여 메모리 장치로 제공하는 커맨드/어드레스 발생 레퍼런스부, 제1 커맨드/어드레스 레퍼런스 신호와 클럭 신호 및 제1 커맨드/어드레스 신호에 기초하여 메모리 장치로부터 전송되는 제2 커맨드/어드레스 레퍼런스 신호를 비교하여 패스/페일 신호를 발생하는 비교부, 그리고 패스/페일 신호에 따라 커맨드/어드레스 신호의 위상 변이를 지시하는 제어 신호를 발생하되, 패스 신호의 중간을 커맨드/어드레스 신호의 윈도우 중간으로 판단하고, 클럭 신호의 상승/하강 에지에 커맨드/어드레스 신호의 윈도우 중간이 오도록 커맨드/어드레스 신호를 발생하는 위상/타이밍 제어부를 포함한다.
상술한 본 발명의 커맨드/어드레스 캘리브레이션 방법은, 클럭 신호 쌍의 상승/하강 에지에 커맨드/어드레스 윈도우 중간이 위치함에 따라, 커맨드/어드레스의 타이밍 마진을 확보할 수 있다. 클럭 신호 쌍은 이들의 교점을 기준으로 상승/하강 에지들이 검출될 수 있기 때문에, 타이밍 정확도를 향상시킬 수 있다. 또한, 클럭 신호의 상승/하강 양 에지에서 커맨드/어드레스 신호들이 입력되기 때문에, 메모리 장치의 커맨드/어드레스 핀 수를 줄일 수 있다.
도 1 및 도 2는 본 발명에 따른 커맨드/어드레스 캘리브레이션 개념을 설명하는 도면이다.
도 3은 본 발명의 커맨드/어드레스 캘리브레이션을 수행하는 메모리 시스템을 설명하는 도면이다.
도 4a 및 도 4b는 도 3의 메모리 시스템에서 수행되는 커맨드/어드레스 캘리브레이션을 설명하는 도면이다.
도 5a 및 도 5b는 본 명세서에서 설명되는 하나 이상의 커맨드/어드레스 캘리브레이션 실시예를 구현하기 위하여 사용될 수 있는 메모리 시스템의 제1 예를 도시한 블락 다이어그램이다.
도 6은 본 발명의 제1 실시예에 따른 커맨드/어드레스 캘리브레이션 방법을 설명하는 도면이다.
도 7은 본 발명의 제1 실시예에 따른 모드 레지스터 커맨드 설정 방법을 설명하는 도면이다.
도 8은 본 발명의 제1 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제1 예이다.
도 9는 본 발명의 제1 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제2 예이다.
도 10은 본 발명의 제2 실시예에 따른 커맨드/어드레스 캘리브레이션 방법을 설명하는 도면이다.
도 11은 본 발명의 제2 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제1 예이다.
도 12는 본 발명의 제2 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제2 예이다.
도 13은 본 발명의 제3 실시예에 따른 커맨드/어드레스 캘리브레이션 방법을 설명하는 도면이다.
도 14는 본 발명의 제3 실시예에 따른 모드 레지스터 커맨드 설정 방법을 설명하는 도면이다.
도 15는 본 발명의 제3 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제1 예이다.
도 16은 본 발명의 제3 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제2 예이다.
도 17은 본 발명의 제3 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제3 예이다.
도 18은 본 발명의 제4 실시예에 따른 커맨드/어드레스 캘리브레이션 방법을 설명하는 도면이다.
도 19는 본 발명의 제4 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제1 예이다.
도 20은 본 발명의 제4 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제2 예이다.
도 21은 본 명세서에서 설명되는 하나 이상의 커맨드/어드레스 캘리브레이션 실시예를 구현하기 위하여 사용될 수 있는 메모리 시스템의 제2 예를 도시한 블락 다이어그램이다.
도 22는 본 명세서에서 설명되는 하나 이상의 커맨드/어드레스 캘리브레이션 실시예를 구현하기 위하여 사용될 수 있는 메모리 시스템의 제3 예를 도시한 블락 다이어그램이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
반도체 메모리 장치는 저소비 전력에 더하여 고속 동작이 요구되고 있다. 예컨대, LPDDR(Low Power Double Data Rate) 사양의 DRAM이 요구된다. LPDDR DRAM 시스템은, 클럭 신호의 상승/하강(rising/falling) 양 에지에서 DRAM과 메모리 콘트롤러 사이에 양방향으로 데이터를 송수신한다.
DDR 방식의 어드레스 고속화 방식으로서, 종래에 반도체 메모리 장치와 콘트롤러에 각각으로 존재하던 커맨드 신호 입력 핀과 어드레스 신호 입력 핀을 공통화하고, 클럭 신호의 상승/하강 양 에지에서 커맨드 및 어드레스를 콘트롤러로부터 반도체 메모리 장치로 입력할 수 있다. 커맨드 신호와 어드레스 신호로 공통으로 사용하는 신호를 커맨드/어드레스(CMD/ADDR 또는 CA) 신호라 칭한다.
도 1 및 도 2는 본 발명에 따른 커맨드/어드레스 캘리브레이션 개념을 설명하는 도면이다.
도 1을 참조하면, 캘리브레이션을 통해 클럭 신호 쌍(CK, CKB)의 상승 에지와 하강 에지의 교점에 커맨드/어드레스(CMD/ADDR) 윈도우의 중간이 위치하도록 클럭 신호 쌍(CK, CKB)이나 커맨드/어드레스(CMD/ADDR)신호의 타이밍 조정한다. 클럭 신호 쌍(CK, CKB)의 상승/하강 에지에 커맨드/어드레스(CMD/ADDR) 윈도우 중간이 위치함에 따라, 커맨드/어드레스(CMD/ADDR)의 타이밍 마진을 최대로 확보할 수 있다.
배선의 레이아웃, 신호 구동 능력 등의 차이로 인하여, 클럭 신호 쌍(CK, CKB)과 커맨드/어드레스(CMD/ADDR) 사이에 신호 전파 시간 차이가 생길 수 있다. 도 2에 도시된 바와 같이, 커맨드/어드레스(CMD/ADDR) 윈도우의 중간이 클럭 신호 쌍(CK, /CK)의 상승/하강 에지보다 앞서거나 뒤서는 현상들이 일어날 수 있다. 이에 따라, 커맨드/어드레스(CMD/ADDR)의 타이밍 마진이 감소하는 문제점이 발생할 수 있다
도 2에 표시된 커맨드/어드레스(CMD/ADDR)의 4개의 신호들 중에서 첫번째와 두번째 신호는 캘리브레이션을 통해 클럭 신호 쌍(CK, CKB)의 타이밍을 앞서게 하거나 커맨드/어드레스(CMD/ADDR)신호의 타이밍을 뒤로 미뤄 도 1에서와 같이 클럭 신호 쌍(CK, CKB)의 상승 에지와 하강 에지의 교점에 커맨드/어드레스(CMD/ADDR) 윈도우의 중간이 위치하도록 해야 한다. 또한 네번째 신호에 대해서는 캘리브레이션을 통해 클럭 신호 쌍(CK, CKB)의 타이밍을 뒤로 미루거나 커맨드/어드레스(CMD/ADDR)신호의 타이밍을 앞서게 하여 도 1에서와 같이 클럭 신호 쌍(CK, CKB)의 상승 에지와 하강 에지의 교점에 커맨드/어드레스(CMD/ADDR) 윈도우의 중간이 위치하도록 해야 한다.
도 3은 본 발명의 커맨드/어드레스 캘리브레이션을 수행하는 메모리 시스템을 설명하는 도면이다.
도 3을 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(20)와 메모리 장치(30)를 포함한다. 메모리 콘트롤러(20)와 메모리 장치(30) 사이에는 클럭 신호 라인(11), 커맨드/어드레스 버스(12) 그리고 DQ 버스(13)가 연결된다. 메모리 콘트롤러(20)에서 발생된 클럭 신호(CK)는 클럭 신호 라인(11)을 통해 메모리 장치(30)로 제공된다. 클럭 신호(CK)는 반전 클럭 신호(CKB)와 함께 연속 교번 반전 신호로 제공될 수 있다. 클럭 신호 쌍(CK, CKB)은 이들의 교점을 기준으로 상승/하강 에지들이 검출될 수 있기 때문에, 타이밍 정확도를 향상시킬 수 있다.
클럭 신호 라인(11)에는 단일 클럭 신호(CK)도 연속 교번 반전 신호로 제공될 수 있다. 이 경우, 클럭 신호(CK)의 상승/하강 에지를 식별하기 위하여, 클럭 신호(CK)와 기준 전압(Vref)을 비교할 필요가 있다. 그런데, 기준 전압(Vref)에 노이즈 변동(fluctuation) 등이 발생하면, 클럭 신호(CK) 검출에 변이(shift)가 발생하여, 2개의 클럭 신호 쌍(CK, CKB)을 사용하는 경우에 비해 타이밍 정확도가 떨어질 수 있다. 이에 따라, 2개의 클럭 신호 쌍(CK, CKB)을 사용하여 서로 상보적인 연속 교번 반전 신호를 전송하는 것이 바람직하다. 이 경우, 클럭 신호 라인(11)은 CK, CKB 클럭 신호들을 전송하는 2개의 신호 라인으로 구성될 수 있다. 본 발명의 실시예들에서 설명되는 클럭 신호(CK)는 2개의 클럭 신호 쌍(CK, CKB)인 것으로 설명될 수 있다. 설명의 편의를 위하여, 2개의 클럭 신호 쌍(CK, CKB)은 클럭 신호(CK)로 설명한다.
메모리 콘트롤러(20)에서 발생되는 커맨드/어드레스 신호(CA)는 커맨드/어드레스 버스(12)를 통해 메모리 장치(30)로 제공된다. 커맨드/어드레스 버스(12)에는 메모리 장치(30)의 커맨드 신호 또는 어드레스 신호가 실릴 수 있다. 메모리 콘트롤러(20)는 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 모드를 지시하는 모드 레지스터(MRS) 커맨드를 전송할 수 있다. MRS 커맨드에는 캘리브레이션 모드 진입 커맨드와 캘리브레이션 모드 탈출 커맨드가 있다. 커맨드/어드레스 버스(12)를 통해 캘리브레이션 모드 진입 커맨드를 나타내는 캘리브레이션 시작 신호를 전송하거나 캘리브레이션 모드 탈출 커맨드를 나타내는 커맨드/어드레스 캘리브레이션 종료 신호를 전송할 수 있다.
또한, 커맨드/어드레스 버스(12)가 n(n은 자연수) 비트의 커맨드/어드레스 신호들(CA)로 구성되는 경우, 클럭 신호(CK)의 상승/하강 양 에지에서 커맨드/어드레스 신호들이 입력될 수 있다. 클럭 신호(CK)의 상승 에지에 입력되는 커맨드/어드레스 신호와 하강 에지에 입력되는 커맨드/어드레스 신호는 서로 다른 신호로 구분할 수 있다. 이 경우, 2n 비트의 커맨드/어드레스 버스(12)를 통해 2n 비트의 커맨드/어드레스 신호들(CA)이 메모리 장치(30)로 제공될 수 있다.
DQ 버스(13)는 메모리 콘트롤러(20)와 메모리 장치(30) 사이의 데이터 신호(DQ)를 송수신한다. DQ 버스(13)에는 메모리 장치(30)에서 수행된 커맨드/어드레스 캘리브레이션 결과가 출력되어 메모리 콘트롤러(20)로 전달될 수 있다. DQ 버스(13)는 메모리 장치(30)의 DQ 패드들과 연결된다. 캘리브레이션된 커맨드/어드레스 신호와 DQ 패드와의 맵핑은 다양하게 설정될 수 있다.
예컨대, 메모리 장치(30)의 데이터(DQ) 비트 구성이 X32(DQ[31:0])인 경우, DQ 패드 수는 32개이다. 10 비트의 커맨드/어드레스 신호(CA)가 클럭 신호(CK)의 상승/하강 양 에지에서 입력되는 경우, 커맨드/어드레스 신호(CA)는 20개로 구성될 수 있다. DQ 패드 수가 32개로써 커맨드/어드레스 신호의 개수인 20개 보다 많기 때문에, DQ 패드는 커맨드/어드레스 신호(CA)에 1:1 대응될 수 있다. 이에 따라, 클럭 신호(CK)의 상승 에지에서 입력된 10 bit의 커맨드/어드레스 신호의 값은 DQ[9:0]에 해당하는 10개의 패드로 출력되고, 클럭 신호(CK)의 하강 에지에서 입력된 10 bit의 커맨드/어드레스 신호의 캘리브레이션 결과는 DQ[19:10]에 해당하는 나머지 10개의 패드로 출력되도록 맵핑될 수 있다.
한편, 메모리 장치(30)의 데이터(DQ) 비트 구성은 X16(DQ[15:0])인 경우, DQ 패드 수는 16개이다. DQ 패드 수(16개) 보다 커맨드/어드레스 신호 수(20개)가 더 많기 때문에, DQ 패드는 커맨드/어드레스 신호에 1:1 대응될 수 없다. 이에 따라, DQ 패드는 소정 시간 간격으로 커맨드/어드레스 신호에 중복 할당될 수 있다. 예를 들어, 클럭 신호(CK)의 상승 에지에서 입력된 10 bit의 커맨드/어드레스 신호의 캘리브레이션 결과는 DQ[9:0] 패드로 출력되고, 소정 시간 후 클럭 신호(CK)의 하강 에지에서 입력된 10 bit의 커맨드/어드레스 신호의 캘리브레이션 결과가 DQ[9:0] 패드로 출력되도록 맵핑될 수 있다.
도 4a 및 도 4b는 도 3의 메모리 시스템에서 수행되는 커맨드/어드레스 캘리브레이션을 설명하는 도면이다.
도 3과 연계하여, 도 4a 및 도 4b를 참조하면, 메모리 콘트롤러(20)는 메모리 콘트롤러(20)에서 제공되는 클럭 신호(CK)의 에지가 메모리 장치(30)의 커맨드/어드레스 신호(CA) 윈도우의 어느 위치에 존재하는 지를 검출하여 패스/페일(P/F) 여부를 판단한다. 메모리 콘트롤러(20)는 클럭 신호 라인(11)을 통해 메모리 장치(30)로 클럭 신호(CK)를 전송하고, 커맨드/어드레스 버스(12)를 통해 메모리 장치(30)로 커맨드/어드레스 신호(CA)를 전송한다. 이 때, 메모리 콘트롤러(20)는, 도 4a에 도시된 바와 같이, 클럭 신호(CK)를 기준으로 커맨드/어드레스 신호(CA)의 위상을 조정하면서 전송한다. 메모리 장치(30)는 위상 조정된 커맨드/어드레스 신호(CA)를 수신한 후, 그 수신한 값을 DQ 버스(13)를 통해 메모리 콘트롤러(20)로 전송한다. 메모리 콘트롤러(20)는 클럭 신호(CK)의 에지가 메모리 장치(30)로부터 수신되는 위상 조정된 커맨드/어드레스 신호(CA)의 윈도우 어느 위치에 존재하는 지를 검출한다.
도 4b에서, 클럭 신호(CK)의 에지가 커맨드/어드레스 신호(CA) 윈도우의 S1 위치에 존재하면, 메모리 콘트롤러(20)는 페일(F)로 판정할 수 있다. 클럭 신호(CK)의 에지가 커맨드/어드레스 신호(CA) 윈도우의 S2, S3 위치에 존재하면, 메모리 콘트롤러(20)는 페일(F)로 판정할 수 있다. 클럭 신호(CK)의 에지가 커맨드/어드레스 신호(CA) 윈도우의 S4, S5, S6, S7, S8, S9, S10 위치에 존재하면, 메모리 콘트롤러(20)는 패스(P)로 판정할 수 있다. 클럭 신호(CK)의 에지가 커맨드/어드레스 신호(CA) 윈도우의 S11, S12, S13 위치에 존재하면, 메모리 콘트롤러(20)는 페일(F)로 판정할 수 있다.
메모리 콘트롤러(20)는 패스(P)된 위치들(S4, S5, S6, S7, S8, S9, S10)의 중간을 커맨드/어드레스 신호(CA) 윈도우의 중간으로 판단하고, 클럭 신호(CK)의 에지에 커맨드/어드레스 신호(CA) 윈도우의 중간이 오도록 커맨드/어드레스 신호(CA)의 타이밍을 조정하거나 클럭 신호(CK)의 타이밍을 조절해서 메모리 장치(30)로 제공한다. 이러한 동작으로 커맨드/어드레스 캘리브레이션이 수행된다.
본 실시예에서는 하나의 커맨드/어드레스 신호(CA)에 대한 캘리브레이션 방법을 설명하고 있으나, 예컨대, 10 비트의 커맨드/어드레스 버스(12)를 통해 전송되는 커맨드/어드레스 신호(CA)가 클럭 신호(CK)의 상승/하강 양 에지에서 입력되는 경우, 20 비트의 커맨드/어드레스 신호(CA) 각각에 대하여 상기 캘리브레이션 방법을 적용할 수 있다.
도 5a 및 도 5b는 본 명세서에서 설명되는 하나 이상의 커맨드/어드레스 캘리브레이션 실시예를 구현하기 위하여 사용될 수 있는 메모리 시스템의 제1 예를 도시한 블락 다이어그램이다.
도 5a를 참조하면, 메모리 시스템(10)은 메모리 콘트롤러(20)와 메모리 장치(30)를 포함한다. 메모리 콘트롤러(20)는 클럭 발생기(201), 커맨드/어드레스 발생기(202), 커맨드/어드레스 전송부(이하, "CA 전송부"라 칭한다: 203), 레지스터부(204), 비교부(206), 위상/타이밍 제어부(208), 그리고 데이터 입출력부(210)를 포함한다.
메모리 콘트롤러(20)는 클럭 발생기(201)로부터 생성되는 클럭 신호(CK)를 클럭 신호 라인(11)을 통해 메모리 장치(30)로 제공한다. 커맨드/어드레스 발생기(202)는 초기 커맨드/어드레스 신호(CA0)를 발생하여 CA 전송부(203)로 제공한다.
CA 전송부(203)는 초기 커맨드/어드레스 신호(CA0)를 수신하고, 위상/타이밍 제어부(208)의 제어 신호(CTRL)에 응답하여 초기 커맨드/어드레스 신호(CA0)의 위상 또는 타이밍을 조정하여 제1 커맨드/어드레스 신호(CA1)를 발생한다. 제1 커맨드/어드레스 신호(CA1)는 레지스터부(204)로 제공되어 레지스터부(204)에서 그 값이 저장된다. 또한, 제1 커맨드/어드레스 신호(CA1)는 커맨드/어드레스 버스(12)를 통해 메모리 장치(30)로 제공된다. 이 때, 제1 커맨드/어드레스 신호(CA1)는 클럭 신호(CK)와 함께 메모리 장치(30)로 제공된다.
레지스터부(204)는 제1 커맨드/어드레스 신호(CA1)를 저장한다. 비교부(206)는 레지스터부(204)에 저장된 제1 커맨드/어드레스 신호(CA1)와 데이터 입출력부(210)로부터 출력되는 제3 커맨드/어드레스 신호(CA3)를 비교한다. 비교부(206)는 제1 커맨드/어드레스 신호(CA1)와 제3 커맨드/어드레스 신호(CA3)의 데이터를 비교하여 패스 또는 페일 신호(P/F)를 발생한다.
레지스터부(204)와 비교부(206)는, 도 5b에 도시된 바와 같이, 클럭 신호(CK)의 상승 에지 및 하강 에지에서의 제1 커맨드/어드레스 신호(CA1)와 제3 커맨드/어드레스 신호(CA3)를 저장하고 비교할 수 있다.
도 5b를 참조하면, 레지스터부(204)는 클럭 신호(CK)의 상승 에지에서의 제1 커맨드/어드레스 신호(CA1)를 저장하는 제1 레지스터(204a)와, 클럭 신호(CK)의 하강 에지에서의 제1 커맨드/어드레스 신호(CA1)를 저장하는 제2 레지스터(204b)를 포함할 수 있다. 비교부(206)는 클럭 신호(CK)의 상승 에지에서의 제1 커맨드/어드레스 신호(CA1)와 제3 커맨드/어드레스 신호(CA3)를 비교하는 제1 비교부(206a)와, 클럭 신호(CK)의 하강 에지에서의 제1 커맨드/어드레스 신호(CA1)와 제3 커맨드/어드레스 신호(CA3)를 비교하는 제2 비교부(206b)를 포함할 수 있다.
제1 비교부(206a)는 클럭 신호(CK)의 상승 에지에서의 제1 커맨드/어드레스 신호(CA1)와 제3 커맨드/어드레스 신호(CA3) 데이터를 비교하여 제1 패스 또는 페일 신호를 발생할 수 있다. 제2 비교부(206b)는 클럭 신호(CK)의 하강 에지에서의 제1 커맨드/어드레스 신호(CA1)와 제3 커맨드/어드레스 신호(CA3) 데이터를 비교하여 제2 패스 또는 페일 신호를 발생할 수 있다. 비교부(206)는 제1 패스 또는 페일 신호와 제2 패스 또는 페일 신호를 논리합하여 패스 또는 페일 신호(P/F)를 발생할 수 있다.
다시, 도 5a로 돌아가서, 위상/타이밍 제어부(208)는 비교부(206)의 패스 또는 페일 신호(P/F)에 따라 제1 커맨드/어드레스 신호(CA1)의 위상 변이(shift)를 지시하는 제어 신호(CTRL)를 발생한다. 제어 신호(CTRL)는 CA 전송부(203)로 제공되고, 초기 커맨드/어드레스 신호(CA)의 위상 또는 타이밍을 조정하여, 위상 조정된 제1 커맨드/어드레스 신호(CA1)를 발생시킨다.
데이터 입출력부(210)는, 일반 동작 모드에서 DQ 버스(13)를 통해 메모리 장치(30)로부터 전달되는 독출 데이터(R_Data1)를 수신하거나, 메모리 장치(30)에 기입될 기입 데이터(W_Data1)를 DQ 버스(13)를 통해 메모리 장치(30)로 전달한다. 또한, 데이터 입출력부(210)는, 커맨드/어드레스 신호(CA) 캘리브레이션 모드에서 메모리 장치(30)가 수신한 제1 커맨드/어드레스 신호(CA1) 값에 대응되는 제2 커맨드/어드레스 신호(CA2)를 DQ 버스(13)를 통해 메모리 장치(30)로부터 수신한다.
데이터 입출력부(210)는 입력 버퍼(212), 선택부(214), 그리고 출력 버퍼(216)를 포함한다. 입력 버퍼(212)는 DQ 버스(13)을 통해 전달되는 데이터 및 제2 커맨드/어드레스 신호(CA2)값을 수신한다. 선택부(214)는 일반 동작 모드에서 제1 선택 신호(SEL1)에 응답하여 입력 버퍼(212)로 수신된 데이터를 메모리 콘트롤러(20)의 내부 회로 블락으로 독출 데이터(R_Data1)로서 전달하거나 커맨드/어드레스 신호(CA) 캘리브레이션 모드에서는 제1 선택 신호(SEL1)에 응답하여 입력 버퍼(212)로 수신된 제2 커맨드/어드레스 신호(CA2)를 비교부(206)로 제3 커맨드/어드레스 신호(CA3)로 전달한다. 출력 버퍼(216)은 메모리 장치(30)에 기입될 기입 데이터(W_Data1)를 DQ 버스(13)를 통해 메모리 장치(30)로 전달한다.
메모리 장치(30)는 클럭 버퍼(302), 커맨드/어드레스 수신부(이하 "CA 수신부"라 칭한다: 304), 그리고 데이터 입출력부(310)를 포함한다. 클럭 버퍼(302)는 클럭 신호 라인(11)을 통해 전달되는 클럭 신호(CK)를 수신하여 내부 클럭 신호(ICK)를 발생한다. CA 수신부(304)는 내부 클럭 신호(ICK)에 응답하여 칩 선택 신호(/CS), 클럭 인에이블 신호(CKE) 그리고 커맨드/어드레스 버스(12)를 통해 전달되는 제1 커맨드/어드레스 신호(CA1)에 따라 제2 커맨드/어드레스 신호(CA2)를 발생한다. 도 5에 표시된 칩 선택 신호(/CS)와 클럭 인에이블 신호(CKE)는 도 5에서처럼 커맨드/어드레스 신호 라인(12)과는 별도로 구성될 수도 있고, 또한 도면에 나타내지는 않았지만 커맨드/어드레스 신호 라인(12)에 포함되어 메모리 장치(30)로 전송될 수 있다.
클럭 인에이블 신호(CKE)는 커맨드/어드레스 버스(12)를 통해 전달되는 제1 커맨드/어드레스 신호(CA1)의 독출 커맨드로 작용하는 의사 커맨드(pseudo command)로 사용될 수 있다. 커맨드/어드레스 수신부(304)는 클럭 인에이블 신호(CKE)가 활성화일 때에 수신되는 제1 커맨드/어드레스 신호(CA1)에 따라 제2 커맨드/어드레스 신호(CA2)를 발생한다. 제2 커맨드/어드레스 신호(CA2)는 데이터 입출력부(310)로 제공된다.
데이터 입출력부(310)는 일반 독출 동작 모드에서 제2 선택 신호(SEL2)에 응답하여 메모리 장치(30)의 내부 회로 블락으로부터 전달되는 독출 데이터(R_Data2)를 수신하여 DQ 버스(13)로 전달하거나, 캘리브레이션 모드에서는 제2 선택 신호(SEL2)에 응답하여 제2 커맨드/어드레스 신호(CA2)를 DQ 버스(13)로 전달한다. 또한 일반 기입 동작 모드에서는 DQ 버스(13)를 통해 메모리 장치(30)에 기입될 기입 데이터(W_Data1)를 수신해서 메모리 장치(30)의 내부 회로 블락으로 전달한다. 데이터 입출력부(310)는 선택부(312), 출력 버퍼(316), 그리고 입력 버퍼(316)를 포함한다. 선택부(312)는 일반/캘리브레이션 동작 모드에 따라 제2 선택 신호(SEL2)에 응답하여 커맨드/어드레스 수신부(304)에서 출력되는 제2 커맨드/어드레스 신호(CA2)와 메모리 장치(30)의 내부 회로 블락에서 제공되는 독출 데이터(R_Data2) 중 하나를 선택하여 출력 버퍼(314)로 전달한다.
출력 버퍼(314)는 선택부(312)에서 출력되는 제2 커맨드/어드레스 신호(CA2) 또는 독출 신호(R_Data2)를 DQ 버스(13)로 전달한다. 입력 버퍼(316)는 DQ 버스(13)을 통해 전달되는 데이터를 수신하여 메모리 장치(30)의 내부 회로 블락으로 기입 데이터(W_Data2)로서 전달한다.
본 실시예에서는 메모리 장치(30)의 출력 버퍼(314)에서 출력되는 제2 커맨드/어드레스 신호(CA2)가 DQ 버스(13)를 통해 메모리 콘트롤러(20)로 제공되는 예에 대하여 기술하고 있다. 이와는 달리, 메모리 장치(30)의 출력 버퍼(314)에서 출력되는 제2 커맨드/어드레스 신호(CA2)가 DQS 버스와 DQ 버스(13)를 통해 메모리 콘트롤러(20)로 제공될 수도 있다. 이 때, 메모리 콘트롤러(20)의 데이터 입출력부(210)와 메모리 장치(30)의 데이터 입출력부(310)는 DQS 버스와 DQ 버스(13)를 통해 서로 연결될 수 있다.
메모리 시스템(10)에서 이루어지는 CA 캘리브레이션은 다음과 같다. 메모리 콘트롤러(20)의 CA 전송부(203)는 위상/타이밍 제어부(208)의 제어 신호(CTRL)에 응답하여 초기 커맨드/어드레스 신호(CA0)의 위상 또는 타이밍을 조정하여 제1 커맨드/어드레스 신호(CA1)를 발생한다. 메모리 장치(30)의 CA 수신부(304)는 내부 클럭 신호(ICK)와 클럭 인에이블 신호(CKE)에 따라 제1 커맨드/어드레스 신호(CA1)를 수신하여 제2 커맨드/어드레스 신호(CA2)를 발생한다. 메모리 장치(30)의 제2 커맨드/어드레스 신호(CA2)는 SEL2 선택 신호에 응답하여 DQ 버스(13)로 전송된다. 이 때 커멘드/어드레스 신호의 캘리브레이션 전에는 신호 전송에 따른 노이즈 등에 의해 콘트롤러에서 전송한 제1 커맨드/어드레스 신호(CA1)의 값과 메모리 장치(30)에서 수신한 제2 커맨드/어드레스 신호(CA2)값이 다를 수 있다. 이를 해결하기 위해서 커멘드/어드레스 신호의 캘리브레이션을 수행하는 것이다.
메모리 콘트롤러(20)는 SEL1 선택 신호에 응답하여 DQ 버스(13)롤 통해 캘리브레이션 모드에 전송되는 제2 커맨드/어드레스 신호(CA2)를 제3 커맨드/어드레스 신호(CA3)로서 비교부(206)로 전송한다. 비교부(206)는 콘트롤러가 메모리 장치(30)에 전송하고 레지스터부(204)에 저장된 제1 커맨드/어드레스 신호(CA1)와 메모리 장치(30)가 콘트롤러로부터 전송 받은 값인 제2 커맨드/어드레스 신호(CA2)의 데이터를 비교하여, 서로 동일할 경우는 패스 신호(P)를 발생하고, 서로 다를 경우는 페일 신호(F)를 발생한다. 위상/타이밍 제어부(208)는 비교부(206)의 패스 또는 페일 신호(P/F)에 따라 제1 커맨드/어드레스 신호(CA1)의 위상 변이(shift)를 지시하는 제어 신호(CTRL)를 발생한다. CA 전송부(203)는 제어 신호(CTRL)에 따라 위상 조정된 제1 커맨드/어드레스 신호(CA1)를 발생시킨다. 또한 도 5에 도시하지는 않았지만 제어 신호(CTRL)가 클락 발생부(201)에 전달되어 클락 신호의 타이밍이나 위상을 조절할 수도 있다.
이러한 CA 캘리브레이션 동작을 반복 수행하여, 메모리 콘트롤러(20)의 위상/타이밍 제어부(208)는 패스(P)된 위치들의 중간을 커맨드/어드레스 신호(CA) 윈도우의 중간으로 판단하고, 클럭 신호(CK)의 에지에 커맨드/어드레스 신호(CA) 윈도우의 중간이 오도록 커맨드/어드레스 신호(CA)를 발생하여 메모리 장치(30)로 제공한다. 이에 따라, 메모리 장치(30)는 클럭 신호(CK)의 상승/하강 에지에, 엄밀하게 말하여, 클럭 신호 쌍(CK, CKB)의 상승/하강 에지에 유효 윈도우의 중간이 위치하는 커맨드/어드레스 신호(CA)를 수신하게 된다. 이를 통해 콘트롤러에서 메모리로 전송한 제1 커맨드/어드레스 신호(CA1)값과 메모리에서 콘트롤러로부터 전송 받은 제2 커맨드/어드레스 신호(CA2) 값이 동일해지므로 정확한 커맨드/어드레스 신호(CA) 전달이 가능해진다.
본 실시예에서는 하나의 커맨드/어드레스 신호(CA)에 대한 캘리브레이션 방법을 설명하고 있으나, 예컨대, 10 비트의 커맨드/어드레스 버스(12)를 통해 전송되는 커맨드/어드레스 신호(CA)가 클럭 신호 쌍(CK, CKB)의 상승/하강 양 에지에서 입력되는 경우, 20 비트의 커맨드/어드레스 신호(CA) 각각에 대하여 상기 캘리브레이션 방법을 적용할 수 있다. 이에 따라, 메모리 장치(30)는 클럭 신호 쌍(CK, CKB)의 상승/하강 에지에 그 유효 윈도우의 중간이 위치하는 20 비트의 커맨드/어드레스 신호(CA)를 수신할 수 있다.
도 6은 본 발명의 제1 실시예에 따른 커맨드/어드레스 캘리브레이션 방법을 설명하는 도면이다. 도 6은 메모리 장치(30)에서의 커맨드/어드레스 캘리브레이션 방법을 설명하는 타이밍 다이어그램으로, 메모리 장치(30)의 데이터(DQ) 비트 구성이 X32인 경우에 대하여 설명된다.
도 5와 연계하여, 도 6을 참조하면, 메모리 콘트롤러(20)에서 메모리 장치(30)에 대해 클럭 신호(CK)를 발생한다. 메모리 콘트롤러(20)는 메모리 장치(30)에게 커맨드/어드레스 캘리브레이션 모드 지시를 내린다. 메모리 콘트롤러(20)는 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 모드 지시에 따른 커맨드/어드레스 캘리브레이션 시작 신호를 전송한다. 커맨드/어드레스 캘리브레이션 시작 신호는 캘리브레이션 모드로의 진입을 나타내는 특정 모드 레지스터(MRS) 커맨드를 이용하여 입력될 수 있다. 또한, 메모리 콘트롤러(20)는 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 종료 신호를 전송한다. 커맨드/어드레스 캘리브레이션 종료 신호는 캘리브레이션 모드의 탈출을 나타내는 특정 모드 레지스터(MRS) 커맨드를 이용하여 입력될 수 있다.
클럭 신호(CK)의 t0 타이밍에서, 칩 선택 신호(/CS)의 로직 로우레벨 활성화와 함께 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 시작 신호가 전송된다. 예컨대, 제1 모드 레지스터(MRW#41) 커맨드가 커맨드/어드레스 캘리브레이션 시작 신호로서 전송된다. MRW#41 커맨드는, 예컨대 10 비트의 커맨드/어드레스 신호(CA[9:0])가 커맨드/어드레스 버스(12)에 실리는 경우, CA[3:0] 신호에 의해 설정되는 모드 레지스터 셋팅 커맨드와 CA[9:4] 신호에 의해 설정되는 캘리브레이션 커맨드에 의해 설정될 수 있다.
MRW#41 커맨드는 t0 타이밍의 클럭 신호(CK)의 상승 에지에 입력되고, 클럭 신호(CK)의 하강 에지에도 입력된다. 즉, t0 타이밍의 클럭 신호(CK)의 상승 에지와 하강 에지에서 동일한 MRW#41 커맨드가 입력된다. 이는, 더블 데이터 레이트(Double Data Rate, DDR)로 커맨드/어드레스 신호 라인을 통해 MRS 커맨드를 입력하는 경우, 높은 동작 주파수를 갖는 메모리 장치에서 MRS 커맨드를 놓치게 되는 에러가 발생될 수 있는데, 이러한 에러를 줄이기 위함이다. 즉 클럭 신호(CK)의 상승 에지와 하강 에지에 동일한 커맨드/어드레스 신호가 입력됨에 따라 싱글 데이터 레이트(Single Data Rate, SDR)로 전송하는 효과가 생길 수 있고 커맨드/어드레서 신호라인이 아직 캘리브레이션 되지 않았기 때문에 생길 수 있는 캘리브레이션 모드로의 진입에 실패하는 에러를 줄일 수 있다.
MRW#41 커맨드가 입력되는 클럭 신호(CK)의 t0 타이밍으로부터 소정 시간(tMRW) 지연 후 t1 타이밍에서, 칩 선택 신호(/CS)의 로직 로우레벨 활성화와 함께 클럭 신호(CK)의 1 사이클 동안 클럭 인에이블 신호(CKE)가 소정의 펄스 폭으로 활성화되고, 커맨드/어드레스 버스(12)를 통해 콘트롤러(20)로부터 메모리 장치(30)로 커맨드/어드레스 신호들(CAxR, CAxF)이 전송된다. tMRW 시간은 모드 레지스터 세트 기입 사이클 시간(mode register set write cycle time)으로 정의될 수 있다.
t1 타이밍의 클럭 신호(CK)의 상승 에지에서 CAxR 커맨드/어드레스 신호가 입력되고, 클럭 신호(CK)의 하강 에지에서 CAxF 커맨드/어드레스 신호가 입력된다. 커맨드/어드레스 버스(12)를 통해 메모리 장치(30)로 입력되는 CAxR 커맨드/어드레스 신호와 CAxF 커맨드/어드레스 신호는 서로 다른 신호들일 수 있다. 예컨대, 커맨드/어드레스 버스(12)가 10 비트의 커맨드/어드레스 신호들(CA[9:0])로 구성되는 경우, 10 비트의 CAxR 커맨드/어드레스 신호와 10 비트의 CAxF 커맨드/어드레스 신호는 서로 다른 신호로 구분할 수 있다. 이에 따라, 20 비트의 커맨드/어드레스 신호들(CA[19:0])이 10 비트의 커맨드/어드레스 버스(12)와 연결되는 메모리 장치(30)의 커맨드/어드레스 핀들(미도시)을 통해 메모리 장치(30)로 입력될 수 있다.
한편, 메모리 장치(30)의 대용량화 요구에 따라, 집적도가 높아지고 메모리 셀들의 수가 증가한다. 메모리 셀들의 수가 증가하면, 메모리 셀들을 어드레싱하기 위한 어드레스 비트 수가 증가하게 된다. 어드레스 핀 수의 증가는 칩 사이즈의 증대를 초래한다. 메모리 칩에서 가장 많은 수를 요하는 어드레스 핀 수의 증가를 억제할 수 있는 방법이 필요하다. 본 실시예에서는 클럭 신호의 상승/하강 양 에지에서 커맨드/어드레스 신호들이 입력되기 때문에, 메모리 장치(30)의 커맨드/어드레스 핀 수를 줄일 수 있다.
클럭 신호(CK)의 t1 타이밍에서, 메모리 장치(30)에 클럭 인에이블 신호(CKE)와 함께 입력되는 CAxR, CAxF 커맨드/어드레스 신호들에 대하여 캘리브레이션 동작이 수행된다. 이 때 커맨드/어드레스 신호의 캘리브레이션 동작으로 인해 콘트롤러로부터 커맨드/어드레스 신호라인을 통해 독출 커맨드를 전송 할 수 없다. 따라서 커맨드/어드레스 신호의 캘리브레이션 모드에서 클럭 인에이블 신호(CKE)가 커맨드/어드레스 신호를 대신하여 CAxR, CAxF 커맨드/어드레스 신호의 독출 커맨드로 작용한다. 클럭 인에이블 신호(CKE)가 로직 로우레벨로 활성화일 때 CAxR, CAxF 커맨드/어드레스 신호에 대하여 캘리브레이션 동작을 수행하고, 그 결과를 데이터 입출력 신호(DQ)로 출력하도록 한다. 이에 따라, 클럭 인에이블 신호(CKE)는 의사 커맨드(pseudo command)로 사용된다. 도 5에서 콘트롤러로부터 전송되는 제1 커맨드/어드레스(CA1)값이 도 6에서 커맨드/어드레스 신호라인(CA)을 통해 t1시간부터 전송되는 CAxR이나 CAxF에 해당한다. 또한 도 5에서 메모리가 수신한 커맨드/어드레스 값으로써 콘트롤러로 DQ신호 라인을 통해 전송되는 값인 제2 커맨드/어드레스(CA2)값이 도 6에서 DQ신호라인에서 t3시간부터에 콘트롤러에 전송되는 CAxR이나 CAxF에 해당한다.
클럭 인에이블 신호(CKE)가 활성화되는 클럭 신호(CK)의 t1 타이밍으로부터 소정 시간(tADR) 지연 후 t3 시간에, 메모리가 수신한 커맨드/어드레스 값(CA2)을 데이터 입출력 신호(DQ)라인을 통해 메모리 장치(30)로부터 콘트롤러(20)로 CAxR이나 CAxF을 통해 출력된다. tADR 시간은 클럭 인에이블 신호(CKE)의 활성화 후 데이터 입출력 패드(DQ)로 데이터 출력까지의 지연 시간으로 설정할 수 있다.
메모리가 수신한 커맨드/어드레스 값(CA2)을 데이터 입출력 신호(DQ)라인을 통해 메모리 장치(30)로부터 콘트롤러(20)로 전송하는 CAxR, CAxF 커맨드/어드레스 신호와 DQ 패드와의 맵핑은 다양하게 설정될 수 있다. 하나의 맵핑 예로서, 클럭 신호(CK)의 상승 에지에서 메모리 장치가 수신한 CAxR 커맨드/어드레스 신호의 값은 DQ[9:0] 패드로 출력되고, 클럭 신호(CK)의 하강 에지에서 메모리 장치가 수신한 CAxF 커맨드/어드레스 신호의 값은 DQ[19:10] 패드로 출력될 수 있다. 다른 맵핑예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호 중 CA9 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:0] 커맨드/어드레스 신호의 값은 DQ[8:0] 패드로 출력될 수 있다. 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 신호 중 CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력되고, CA[8:0] 커맨드/어드레스 신호의 값은 DQ[17:9] 패드로 출력될 수 있다.
클럭 신호(CK)의 t4 타이밍에서, 칩 선택 신호(/CS)의 로직 로우레벨 활성화와 함께 클럭 신호(CK)의 1 사이클 동안 클럭 인에이블 신호(CKE)가 소정의 펄스 폭으로 활성화되고, 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 신호들(CAyR, CAyF)이 전송된다.
t4 타이밍의 클럭 신호(CK)의 상승 에지에서 CAyR 커맨드/어드레스 신호가 입력되고, 클럭 신호(CK)의 하강 에지에서 CAyF 커맨드/어드레스 신호가 입력된다. 커맨드/어드레스 버스(12)를 통해 입력되는 CAyR 커맨드/어드레스 신호와 CAyF 커맨드/어드레스 신호는 서로 다른 신호들일 수 있다.
클럭 신호(CK)의 t4 타이밍에서, 클럭 인에이블 신호(CKE)와 함께 전송되는 CAyR, CAyF 커맨드/어드레스 신호들에 대하여 캘리브레이션 동작이 수행된다. 클럭 인에이블 신호(CKE)는 CAyR, CAyF 커맨드/어드레스 신호의 독출 커맨드로 작용한다. 클럭 인에이블 신호(CKE)가 로직 로우레벨로 활성화일 때 메모리 장치가 수신한 값으로써 제2 커맨드/어드레스(CA2)값을 CAyR, CAyF 커맨드/어드레스 신호로써 DQ 패드로 출력한다.
클럭 인에이블 신호(CKE)가 활성화되는 클럭 신호(CK)의 t4 타이밍으로부터 소정 시간(tADR) 지연 후, 해당하는 CAyR, CAyF 커맨드/어드레스 신호의 값이 DQ 패드로 출력된다. DQ 패드로 CAyR 커맨드/어드레스 신호가 출력된 후, CAyF 커맨드/어드레스 신호가 출력된다.
메모리 장치가 수신한 값으로써 제2 커맨드/어드레스(CA2)값에 해당하는 CAyR, CAyF 커맨드/어드레스 신호와 DQ 패드와의 맵핑은 다양하게 설정될 수 있다. 하나의 맵핑 예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호의 값은 DQ[9:0] 패드로 출력되고, 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호의 값은 DQ[19:10] 패드로 출력될 수 있다. 다른 맵핑 예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호 중 CA9 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:0] 커맨드/어드레스 신호의 값은 DQ[8:0] 패드로 출력될 수 있다. 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호 중 CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력되고, CA[8:0] 커맨드/어드레스 신호의 값은 DQ[17:9] 패드로 출력될 수 있다.
클럭 신호(CK)의 t5 타이밍에서, 칩 선택 신호(/CS)의 로직 로우레벨 활성화와 함께 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 종료 신호가 전송된다. 예컨대, 제2 모드 레지스터(MRW#42) 커맨드가 커맨드/어드레스 캘리브레이션 모드 종료 신호로서 전송된다. MRW#42 커맨드는, 예컨대 10 비트의 커맨드/어드레스 신호(CA[9:0])가 커맨드/어드레스 버스(12)에 실리는 경우, CA[3:0] 신호에 의해 설정되는 모드 레지스터 셋팅 커맨드와 CA[9:4] 신호에 의해 설정되는 캘리브레이션 커맨드에 의해 설정될 수 있다.
MRW#42 커맨드는 t5 타이밍의 클럭 신호(CK)의 상승 에지에 입력되고, 클럭 신호(CK)의 하강 에지에도 입력된다. 즉, t5 타이밍의 클럭 신호(CK)의 상승 에지와 하강 에지에서 동일한 MRW#42 커맨드가 두 번 입력된다. 이는, 더블 데이터 레이트로 커맨드 신호를 이용해 MRS 커맨드를 입력하는 경우, 높은 동작 주파수를 갖는 메모리 장치에서 MRS 커맨드를 놓치게 되는 에러가 발생될 수 있는데, 이러한 에러를 줄이기 위함이다.
MRW#42 커맨드가 입력되는 클럭 신호(CK)의 t5 타이밍으로부터 소정 시간(tMRZ) 지연 후, DQ 패드로의 CAyR 커맨드/어드레스 신호의 출력이 종료된다. 커맨드/어드레스 캘리브레이션 시작 신호인 MRW#41 커맨드가 입력되는 클럭 신호(CK)의 t0 타이밍에서 커맨드/어드레스 캘리브레이션 종료 신호인 MRW#42 커맨드가 입력되는 클럭 신호(CK)의 t5 타이밍까지 CA 캘리브레이션 구간으로 정의할 수 있다.
도 7은 본 발명의 제1 실시예에 따른 모드 레지스터 커맨드 설정 방법을 설명하는 도면이다.
도 7을 참조하면, 제1 모드 레지스터(MRW#41) 커맨드와 제2 모드 레지스터(MRW#42) 커맨드는 클럭 인에이블 신호(CKE), 칩 선택 신호(/CS), 그리고 커맨드/어드레스 신호(CA[9:0])에 의해 설정될 수 있다. MRW#41 커맨드는, 클럭 인에이블 신호(CKE)가 로직 하이레벨이고 칩 선택 신호(/CS)가 로직 로우레벨일 때, CA[3:0] 커맨드/어드레스 신호가 로직 로우레벨이고, CA[9:4] 커맨드/어드레스 신호가 로직 레벨 H-L-H-L-L-H일 때로 설정될 수 있다. 즉, MRW#41 커맨드는 커맨드/어드레스 신호(CA[9:0]) 29H 값으로 설정될 수 있다. MRW#41 커맨드는 클럭 신호(CK)의 상승/하강 양 에지에서 동일하게 설정될 수 있다.
MRW#42 커맨드는, 클럭 인에이블 신호(CKE)가 로직 하이레벨이고 칩 선택 신호(/CS)가 로직 로우레벨일 때, CA[3:0] 커맨드/어드레스 신호가 로직 로우레벨이고, CA[9:4] 커맨드/어드레스 신호가 로직 레벨 H-L-H-L-H-L일 때로 설정될 수 있다. 즉, MRW#42 커맨드는 커맨드/어드레스 신호(CA[9:0]) 2AH 값으로 설정될 수 있다. MRW#42 커맨드는 클럭 신호(CK)의 상승/하강 양 에지에서 동일하게 설정될 수 있다. 여기에서, CA[9:4] 커맨드/어드레스 신호는 모드 레지스터 설정 어드레스(MA[5:0])로 사용될 수 있다.
도 8은 본 발명의 제1 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제1 예이다. 본 실시예에서는 커맨드/어드레스 신호(CA[9:0])가 클럭 신호(CK)의 상승/하강 양 에지에서 입력되기 때문에, 커맨드/어드레스 신호(CA[9:0])가 20 비트로 구성될 수 있다. 이에 대해, 메모리 장치(30)의 데이터(DQ) 비트 구성은 X32이므로, DQ 패드 수는 32개이다. DQ 패드 수가 커맨드/어드레스 신호 수 보다 많기 때문에, DQ 패드는 커맨드/어드레스 신호에 1:1 대응될 수 있다.
도 8을 참조하면, 클럭 신호(CK)의 상승 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 DQ 패드(DQ[9:0])로 출력되도록 맵핑될 수 있다. 클럭 신호(CK)의 하강 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 DQ 패드(DQ[19:10])로 출력되도록 맵핑될 수 있다. 예컨대, 도 6에서, t1 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호의 값은 DQ[9:0] 패드로 출력되고, 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 신호의 값은 DQ[19:10] 패드로 출력될 수 있다. 또한, t4 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호의 값은 DQ[9:0] 패드로 출력되고, 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호의 값은 DQ[19:10] 패드로 출력될 수 있다.
도 9는 본 발명의 제1 실시예에 따른 커맨드/어드레스 신호와 DQ 패드 및 데이터 스트로브(DQS) 패드와의 맵핑 방법을 설명하는 제2 예이다.
도 9를 참조하면, 메모리 장치(30)에서 클럭 신호(CK)의 상승 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 데이터 스트로브(DQS) 패드(DQS0)와 DQ 패드(DQ[8:0])로 출력되도록 맵핑될 수 있다. 즉, CA9 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:0] 커맨드/어드레스 신호의 값은 DQ[8:0] 패드로 출력될 수 있다.
메모리 장치(30)에서 클럭 신호(CK)의 하강 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 DQS 패드(DQS1)와 DQ 패드(DQ[17:9])로 출력되도록 맵핑될 수 있다. 즉, CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력되고, CA[8:0] 커맨드/어드레스 신호의 값은 DQ[17:9] 패드로 출력될 수 있다.
예컨대, 도 6에서, t1 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호 중 CA9 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:0] 커맨드/어드레스 신호의 값은 DQ[8:0] 패드로 출력될 수 있다. 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 신호 중 CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력되고, CA[8:0] 커맨드/어드레스 신호의 값은 DQ[17:9] 패드로 출력될 수 있다.
또한, 도 6에서, t4 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호 중 CA9 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:0] 커맨드/어드레스 신호의 값은 DQ[8:0] 패드로 출력될 수 있다. 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호 중 CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력되고, CA[8:0] 커맨드/어드레스 신호의 값은 DQ[17:9] 패드로 출력될 수 있다.
도 10은 본 발명의 제2 실시예에 따른 커맨드/어드레스 캘리브레이션 방법을 설명하는 도면이다.
도 10은 메모리 장치(30)에서의 커맨드/어드레스 캘리브레이션 방법을 설명하는 타이밍 다이어그램으로, 메모리 장치(30)의 데이터(DQ) 비트 구성이 X32인 경우에 대하여 설명된다. 도 10의 타이밍 다이어그램은, 도 6의 타이밍 다이어그램과 비교하여, 메모리 장치에서 수신한 커맨드/어드레스 신호를 콘트롤러로 전송할 때 DQ 패드와의 맵핑 방법을 서로 다르다는 점에서만 차이가 있다.
도 5와 연계하여 도 10을 참조하면, 메모리 콘트롤러(20)에서 메모리 장치(30)에 대해 클럭 신호(CK)를 발생한다. 메모리 콘트롤러(20)는 메모리 장치(30)에게 커맨드/어드레스 캘리브레이션 모드 지시를 내린다. 메모리 콘트롤러(20)는 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 모드 지시에 따른 커맨드/어드레스 캘리브레이션 시작 신호를 전송한다. 커맨드/어드레스 캘리브레이션 시작 신호는 캘리브레이션 모드로의 진입을 나타내는 특정 모드 레지스터(MRS) 커맨드를 이용하여 입력될 수 있다. 또한, 메모리 콘트롤러(20)는 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 종료 신호를 전송한다. 커맨드/어드레스 캘리브레이션 종료 신호는 캘리브레이션 모드로의 탈출을 나타내는 특정 모드 레지스터(MRS) 커맨드를 이용하여 입력될 수 있다.
클럭 신호(CK)의 t0 타이밍에서, 칩 선택 신호(/CS)의 로직 로우레벨 활성화와 함께 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 시작 신호인 MRW#41 커맨드가 입력된다. MRW#41 커맨드는 t0 타이밍의 클럭 신호(CK)의 상승 에지에 입력되고, 클럭 신호(CK)의 하강 에지에도 입력된다. 즉, t0 타이밍의 클럭 신호(CK)의 상승 에지와 하강 에지에서 동일한 MRW#41 커맨드가 입력된다.
MRW#41 커맨드가 입력되는 클럭 신호(CK)의 t0 타이밍으로부터 소정 시간(tMRW) 지연 후 t1 타이밍에서, 칩 선택 신호(/CS)의 로직 로우레벨 활성화와 함께 클럭 신호(CK)의 1 사이클 동안 클럭 인에이블 신호(CKE)가 소정의 펄스 폭으로 활성화되고, 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 신호들(CAxR, CAxF)이 전송된다.
t1 타이밍의 클럭 신호(CK)의 상승 에지에서 CAxR 커맨드/어드레스 신호가 입력되고, 클럭 신호(CK)의 하강 에지에서 CAxF 커맨드/어드레스 신호가 입력된다. 커맨드/어드레스 버스(12)를 통해 입력되는 CAxR 커맨드/어드레스 신호와 CAxF 커맨드/어드레스 신호는 서로 다른 신호들일 수 있다.
클럭 신호(CK)의 t1 타이밍에서, 클럭 인에이블 신호(CKE)와 함께 입력되는 CAxR, CAxF 커맨드/어드레스 신호들에 대하여 캘리브레이션 동작이 수행된다. 캘리브레이션 모드에서는 클럭 인에이블 신호(CKE)가 도 5에서 메모리 장치(30)에서 수신한 커맨드/어드레스 값(CA2)에 해당하는 CAxR, CAxF 커맨드/어드레스 신호의 독출 커맨드로 작용한다. 클럭 인에이블 신호(CKE)가 로직 로우레벨로 활성화일 때 메모리 장치가 수신한 커맨드/어드레스 신호값인CAxR, CAxF를 DQ 패드로 출력해 콘트롤러로 전송한다.
클럭 인에이블 신호(CKE)가 활성화되는 클럭 신호(CK)의 t1 타이밍으로부터 소정 시간(tADR) 지연 후, 해당하는 CAxR, CAxF 커맨드/어드레스 신호의 값이 DQ 패드로 출력된다. 클럭 신호(CK)의 t3 타이밍에서, 이븐(EVEN) DQ 패드로 CAxR 커맨드/어드레스 신호가 출력되고, 오드(ODD) DQ 패드로 CAxF 커맨드/어드레스 신호가 출력된다.
CAxR, CAxF 커맨드/어드레스 신호와 DQ 패드와의 맵핑은 다양하게 설정될 수 있다. 하나의 맵핑 예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~9)로 출력되고, 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~9)로 출력될 수 있다.
다른 맵핑 예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=4~7)로 출력되고, CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력될 수 있다. 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 /DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=4~7)로 출력되고, CA9 커맨드/어드레스 신호의 값은 /DQS1 패드로 출력될 수 있다.
클럭 신호(CK)의 t4 타이밍에서, 칩 선택 신호(/CS)의 로직 로우레벨 활성화와 함께 클럭 신호(CK)의 1 사이클 동안 클럭 인에이블 신호(CKE)가 소정의 펄스 폭으로 활성화되고, 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 신호들(CAyR, CAyF)이 전송된다.
t4 타이밍의 클럭 신호(CK)의 상승 에지에서 CAyR 커맨드/어드레스 신호가 입력되고, 클럭 신호(CK)의 하강 에지에서 CAyF 커맨드/어드레스 신호가 입력된다. 커맨드/어드레스 버스(12)를 통해 입력되는 CAyR 커맨드/어드레스 신호와 CAyF 커맨드/어드레스 신호는 서로 다른 신호들일 수 있다.
클럭 신호(CK)의 t4 타이밍에서, 클럭 인에이블 신호(CKE)와 함께 전송되는 CAyR, CAyF 커맨드/어드레스 신호들에 대하여 캘리브레이션 동작이 수행된다. 캘리브레이션 모드에서는 클럭 인에이블 신호(CKE)가 CAyR, CAyF 커맨드/어드레스 신호의 독출 커맨드로 작용한다. 클럭 인에이블 신호(CKE)가 로직 로우레벨로 활성화일 때 메모리 장치가 수신한 커멘드/어드레스 값인 CAyR, CAyF 커맨드/어드레스 신호 값을이븐 DQ 패드와 오드 DQ패드로 출력한다.
클럭 인에이블 신호(CKE)가 활성화되는 클럭 신호(CK)의 t4 타이밍으로부터 소정 시간(tADR) 지연 후, 해당하는 CAyR, CAyF 커맨드/어드레스 신호의 값은 DQ 패드로 출력된다. 즉, 이븐 DQ 패드로 CAyR 커맨드/어드레스 신호가 출력되고, 오드 DQ 패드로 CAyF 커맨드/어드레스 신호가 출력된다.
메모리 장치가 CAyR, CAyF 커맨드/어드레스 신호를 콘트롤러로 전송할 때 DQ 패드와의 맵핑은 다양하게 설정될 수 있다. 하나의 맵핑 예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~9)로 출력되고, 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~9)로 출력될 수 있다.
다른 맵핑 예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=4~7)로 출력되고, CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력될 수 있다. 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 /DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=4~7)로 출력되고, CA9 커맨드/어드레스 신호의 값은 /DQS1 패드로 출력될 수 있다.
클럭 신호(CK)의 t5 타이밍에서, 칩 선택 신호(/CS)의 로직 로우레벨 활성화와 함께 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 종료 신호인 MRW#42 커맨드가 입력된다. MRW#42 커맨드는 t5 타이밍의 클럭 신호(CK)의 상승 에지에 입력되고, 클럭 신호(CK)의 하강 에지에도 입력된다. 즉, t5 타이밍의 클럭 신호(CK)의 상승 에지와 하강 에지에서 동일한 MRW#42 커맨드가 입력된다.
MRW#42 커맨드가 입력되는 클럭 신호(CK)의 t5 타이밍으로부터 소정 시간(tMRZ) 지연 후, DQ 패드로의 캘리브레이션된 CAyR 커맨드/어드레스 신호의 출력이 종료된다. 커맨드/어드레스 캘리브레이션 시작 신호인 MRW#41 커맨드가 입력되는 클럭 신호(CK)의 t0 타이밍에서 커맨드/어드레스 캘리브레이션 종료 신호인 MRW#42 커맨드가 입력되는 클럭 신호(CK)의 t5 타이밍까지 CA 캘리브레이션 구간으로 정의할 수 있다.
도 11은 본 발명의 제2 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제1 예이다.
도 11을 참조하면, 클럭 신호(CK)의 상승 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 이븐 DQ 패드(DQ[2n], n=0~9)로 출력되도록 맵핑될 수 있다. 클럭 신호(CK)의 하강 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 오드 DQ 패드(DQ[2n+1], n=0~9)로 출력되도록 맵핑될 수 있다. 예컨대, 도 10에서, t1 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~9)로 출력되고, 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~9)로 출력될 수 있다. 또한, t4 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~9)로 출력되고, 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~9)로 출력될 수 있다.
도 12는 본 발명의 제2 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제2 예이다.
도 12를 참조하면, 클럭 신호(CK)의 상승 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 DQS 패드(DQS0, DQS1)와 이븐 DQ 패드(DQ[2n], n=0~7)로 출력되도록 맵핑될 수 있다. 즉, CA[3:0] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=4~7)로 출력되고, CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력될 수 있다.
클럭 신호(CK)의 하강 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 DQS 패드(/DQS0, /DQS1)와 오드 DQ 패드(DQ[2n+1], n=0~7) 패드로 출력되도록 맵핑될 수 있다. 즉, CA[3:0] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 /DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=4~7)로 출력되고, CA9 커맨드/어드레스 신호의 값은 /DQS1 패드로 출력될 수 있다.
예컨대, 도 10에서, t1 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=4~7)로 출력되고, CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력될 수 있다. 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 /DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=4~7)로 출력되고, CA9 커맨드/어드레스 신호의 값은 /DQS1 패드로 출력될 수 있다.
또한, 도 10에서, t4 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=4~7)로 출력되고, CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력될 수 있다. 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 /DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=4~7)로 출력되고, CA9 커맨드/어드레스 신호의 값은 /DQS1 패드로 출력될 수 있다.
도 13은 본 발명의 제3 실시예에 따른 커맨드/어드레스 캘리브레이션 방법을 설명하는 도면이다.
도 13은 도 5의 메모리 장치(30)에서의 커맨드/어드레스 캘리브레이션 방법을 설명하는 타이밍 다이어그램으로, 메모리 장치(30)의 데이터(DQ) 비트 구성이 X16인 경우에 대하여 설명된다. 본 실시예에서는 커맨드/어드레스 신호(CA[9:0])가 클럭 신호(CK)의 상승/하강 양 에지에서 입력되기 때문에, 커맨드/어드레스 신호(CA[9:0])는 20 비트로 구성될 수 있다. 이에 대해, 메모리 장치(30)의 데이터(DQ) 비트 구성은 X16이므로, DQ 패드 수는 16개이다. DQ 패드 수 보다 커맨드/어드레스 신호 수가 더 많기 때문에, DQ 패드는 커맨드/어드레스 신호에 1:1 대응될 수 없다. 이에 따라, DQ 패드는 소정 시간 간격으로 커맨드/어드레스 신호에 중복 할당될 수 있다.
도 5와 연계하여 도 13을 참조하면, 메모리 콘트롤러(20)에서 메모리 장치(30)에 대해 클럭 신호(CK)를 발생한다. 메모리 콘트롤러(20)는 메모리 장치(30)에게 커맨드/어드레스 캘리브레이션 모드 지시를 내린다. 메모리 콘트롤러(20)는 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 모드 지시에 따른 커맨드/어드레스 캘리브레이션 시작 신호를 전송한다. 커맨드/어드레스 캘리브레이션 시작 신호는 캘리브레이션 모드로의 진입을 나타내는 특정 모드 레지스터(MRS) 커맨드를 이용하여 입력될 수 있다. 또한, 메모리 콘트롤러(20)는 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 종료 신호를 전송한다. 커맨드/어드레스 캘리브레이션 종료 신호는 캘리브레이션 모드로의 탈출을 나타내는 특정 모드 레지스터(MRS) 커맨드를 이용하여 입력될 수 있다.
클럭 신호(CK)의 t0 타이밍에서, 칩 선택 신호(/CS)의 로직 로우레벨 활성화와 함께 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 시작 신호가 전송된다. 예컨대, 제3 모드 레지스터(MRW#43) 커맨드가 커맨드/어드레스 캘리브레이션 시작 신호로서 전송된다. MRW#43 커맨드는, 예컨대 10 비트의 커맨드/어드레스 신호(CA[9:0])가 커맨드/어드레스 버스(12)에 실리는 경우, CA[3:0] 신호에 의해 설정되는 모드 레지스터 셋팅 커맨드와 CA[9:4] 신호에 의해 설정되는 캘리브레이션 커맨드에 의해 설정될 수 있다.
MRW#43 커맨드는 t0 타이밍의 클럭 신호(CK)의 상승 에지에 입력되고, 클럭 신호(CK)의 하강 에지에도 입력된다. 즉, t0 타이밍의 클럭 신호(CK)의 상승 에지와 하강 에지에서 동일한 MRW#43 커맨드가 입력된다. 이는 싱글 데이터 레이트로 MRS 커맨드를 입력하는 경우 높은 동작 주파수를 갖는 메모리 장치에서 MRS 커맨드를 놓치게 되는 에러를 줄이기 위함이다.
MRW#43 커맨드가 입력되는 클럭 신호(CK)의 t0 타이밍으로부터 소정 시간(tMRW) 지연 후 t1 타이밍에서, 칩 선택 신호(/CS)의 로직 로우레벨 활성화와 함께 클럭 신호(CK)의 1 사이클 동안 클럭 인에이블 신호(CKE)가 소정의 펄스 폭으로 활성화되고, 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 신호들(CAxR, CAxF)이 전송된다. tMRW 시간은 모드 레지스터 세트 기입 사이클 시간(mode register set write cycle time)으로 정의될 수 있다.
t1 타이밍의 클럭 신호(CK)의 상승 에지에서 CAxR 커맨드/어드레스 신호가 입력되고, 클럭 신호(CK)의 하강 에지에서 CAxF 커맨드/어드레스 신호가 입력된다. 커맨드/어드레스 버스(12)를 통해 입력되는 CAxR 커맨드/어드레스 신호와 CAxF 커맨드/어드레스 신호는 서로 다른 신호들일 수 있다. 예컨대, 커맨드/어드레스 버스(12)가 10 비트의 커맨드/어드레스 신호들(CA[9:0])로 구성되는 경우, 10 비트의 CAxR 커맨드/어드레스 신호와 10 비트의 CAxF 커맨드/어드레스 신호는 서로 다른 신호로 구분할 수 있다. 이에 따라, 20 비트의 커맨드/어드레스 신호들(CA[9:0])이 10 비트의 커맨드/어드레스 버스(12)와 연결되는 메모리 장치(30)의 커맨드/어드레스 핀들(미도시)을 통해 입력될 수 있다.
한편, 메모리 장치(30)의 대용량화 요구에 따라, 집적도가 높아지고 메모리 셀들의 수가 증가한다. 메모리 셀들의 수가 증가하면, 메모리 셀들을 어드레싱하기 위한 어드레스 비트 수가 증가하게 된다. 어드레스 핀 수의 증가는 칩 사이즈의 증대를 초래한다. 메모리 칩에서 가장 많은 수를 요하는 어드레스 핀 수의 증가를 억제할 수 있는 방법이 필요하다. 본 실시예에서는 클럭 신호의 상승/하강 양 에지에서 커맨드/어드레스 신호들이 입력되기 때문에, 메모리 장치(30)의 커맨드/어드레스 핀 수를 줄일 수 있다.
클럭 신호(CK)의 t1 타이밍에서, 클럭 인에이블 신호(CKE)와 함께 입력되는 CAxR, CAxF 커맨드/어드레스 신호들에 대하여 캘리브레이션 동작이 수행된다. 클럭 인에이블 신호(CKE)는 CAxR, CAxF 커맨드/어드레스 신호의 독출 커맨드로 작용한다. 클럭 인에이블 신호(CKE)가 로직 로우레벨로 활성화일 때 CAxR, CAxF 커맨드/어드레스 신호에 대하여 캘리브레이션 동작을 수행하고, 그 결과를 데이터 입출력 신호(DQ)로 출력하도록 한다. 이에 따라, 클럭 인에이블 신호(CKE)는 의사 커맨드(pseudo command)로 사용된다.
클럭 인에이블 신호(CKE)가 활성화되는 클럭 신호(CK)의 t1 타이밍으로부터 소정 시간(tADR) 지연 후, 해당하는 CAxR, CAxF 커맨드/어드레스 신호의 캘리브레이션 결과가 데이터 입출력 신호(DQ)로 출력된다. tADR 시간은 클럭 인에이블 신호(CKE)의 활성화 후 데이터 입출력 패드(DQ)로 데이터 출력까지의 지연 시간으로 설정할 수 있다.
클럭 신호(CK)의 t3 타이밍에서, DQ 패드로 캘리브레이션된 CAxR 커맨드/어드레스 신호가 출력된다. DQ 패드로 캘리브레이션된 CAxR 커맨드/어드레스 신호가 소정의 시간(tADD) 동안 출력된 후, 캘리브레이션된 CAxR 커맨드/어드레스 신호가 출력된다.
캘리브레이션된 CAxR, CAxF 커맨드/어드레스 신호와 DQ 패드와의 맵핑은 다양하게 설정될 수 있다. 하나의 맵핑 예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호의 값은 DQ[9:0] 패드로 출력된 후, 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 신호의 값은 DQ[9:0] 패드로 출력될 수 있다.
다른 맵핑예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호 중 CA[4:0] 커맨드/어드레스 신호의 값은 DQ[4:0] 패드로 출력된 후, CA[9:5] 커맨드/어드레스 신호의 값도 DQ[4:0] 패드로 출력된다. 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 중 CA[4:0] 커맨드/어드레스 신호의 값은 DQ[9:5] 패드로 출력된 후, CA[9:5] 커맨드/어드레스 신호의 값도 DQ[9:5] 패드로 출력된다.
또다른 맵핑예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[3:0])로 출력되고, CA4 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[3:0])로 출력되고, CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력될 수 있다. 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 중 CA[3:0] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[7:4])로 출력되고, CA4 커맨드/어드레스 신호의 값은 /DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[7:4])로 출력되고, CA9 커맨드/어드레스 신호의 값은 /DQS1 패드로 출력될 수 있다.
클럭 신호(CK)의 t4 타이밍에서, 칩 선택 신호(/CS)의 로직 로우레벨 활성화와 함께 클럭 신호(CK)의 1 사이클 동안 클럭 인에이블 신호(CKE)가 소정의 펄스 폭으로 활성화되고, 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 신호들(CAyR, CAyF)이 전송된다.
t4 타이밍의 클럭 신호(CK)의 상승 에지에서 CAyR 커맨드/어드레스 신호가 입력되고, 클럭 신호(CK)의 하강 에지에서 CAyF 커맨드/어드레스 신호가 입력된다. 커맨드/어드레스 버스(12)를 통해 입력되는 CAyR 커맨드/어드레스 신호와 CAyF 커맨드/어드레스 신호는 서로 다른 신호들일 수 있다.
클럭 신호(CK)의 t4 타이밍에서, 클럭 인에이블 신호(CKE)와 함께 전송되는 CAyR, CAyF 커맨드/어드레스 신호들에 대하여 캘리브레이션 동작이 수행된다. 클럭 인에이블 신호(CKE)는 CAyR, CAyF 커맨드/어드레스 신호의 독출 커맨드로 작용한다. 클럭 인에이블 신호(CKE)가 로직 로우레벨로 활성화일 때 CAyR, CAyF 커맨드/어드레스 신호에 대하여 캘리브레이션 동작을 수행하고, 그 결과를 DQ 패드로 출력한다.
클럭 인에이블 신호(CKE)가 활성화되는 클럭 신호(CK)의 t4 타이밍으로부터 소정 시간(tADR) 지연 후, 해당하는 CAyR, CAyF 커맨드/어드레스 신호의 캘리브레이션 결과가 DQ 패드로 출력된다. DQ 패드로 캘리브레이션된 CAyR 커맨드/어드레스 신호가 출력된 후, 캘리브레이션된 CAyR 커맨드/어드레스 신호가 출력된다.
캘리브레이션된 CAyR, CAyF 커맨드/어드레스 신호와 DQ 패드와의 맵핑은 다양하게 설정될 수 있다. 하나의 맵핑 예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호의 값은 DQ[9:0] 패드로 출력된 후, 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호의 값은 DQ[9:0] 패드로 출력될 수 있다.
다른 맵핑 예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호 중 CA[4:0] 커맨드/어드레스 신호의 값은 DQ[4:0] 패드로 출력된 후, CA[9:5] 커맨드/어드레스 신호의 값도 DQ[4:0] 패드로 출력된다. 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호 중 CA[4:0] 커맨드/어드레스 신호의 값은 DQ[9:5] 패드로 출력된 후, CA[9:5] 커맨드/어드레스 신호의 값도 DQ[9:5] 패드로 출력된다.
또다른 맵핑예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[3:0])로 출력되고, CA4 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[3:0])로 출력되고, CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력될 수 있다. 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[7:4])로 출력되고, CA4 커맨드/어드레스 신호의 값은 /DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[7:4])로 출력되고, CA9 커맨드/어드레스 신호의 값은 /DQS1 패드로 출력될 수 있다.
클럭 신호(CK)의 t5 타이밍에서, 칩 선택 신호(/CS)의 로직 로우레벨 활성화와 함께 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 종료 신호가 전송된다. 예컨대, 제4 모드 레지스터(MRW#44) 커맨드가 커맨드/어드레스 캘리브레이션 종료 신호로서 전송된다. MRW#44 커맨드는, 예컨대 10 비트의 커맨드/어드레스 신호(CA[9:0])가 커맨드/어드레스 버스(12)에 실리는 경우, CA[3:0] 신호에 의해 설정되는 모드 레지스터 셋팅 커맨드와 CA[9:4] 신호에 의해 설정되는 캘리브레이션 커맨드에 의해 설정될 수 있다.
MRW#44 커맨드는 t5 타이밍의 클럭 신호(CK)의 상승 에지에 입력되고, 클럭 신호(CK)의 하강 에지에도 입력된다. 즉, t5 타이밍의 클럭 신호(CK)의 상승 에지와 하강 에지에서 동일한 MRW#44 커맨드가 입력된다. 이는 싱글 데이터 레이트로 MRS 커맨드를 입력하는 경우 높은 동작 주파수를 갖는 메모리 장치에서 MRS 커맨드를 놓치게 되는 에러를 줄이기 위함이다.
MRW#44 커맨드가 입력되는 클럭 신호(CK)의 t5 타이밍으로부터 소정 시간(tMRZ) 지연 후, DQ 패드로의 캘리브레이션된 CAyR 커맨드/어드레스 신호의 출력이 종료된다. 커맨드/어드레스 캘리브레이션 시작 신호인 MRW#43 커맨드가 입력되는 클럭 신호(CK)의 t0 타이밍에서 커맨드/어드레스 캘리브레이션 종료 신호인 MRW#44 커맨드가 입력되는 클럭 신호(CK)의 t5 타이밍까지 CA 캘리브레이션 구간으로 정의할 수 있다.
도 14는 본 발명의 제3 실시예에 따른 모드 레지스터 커맨드 설정 방법을 설명하는 도면이다.
도 14를 참조하면, 제3 모드 레지스터(MRW#43) 커맨드와 제4 모드 레지스터(MRW#44) 커맨드는 클럭 인에이블 신호(CKE), 칩 선택 신호(/CS), 그리고 커맨드/어드레스 신호(CA[9:0])에 의해 설정될 수 있다. MRW#43 커맨드는, 클럭 인에이블 신호(CKE)가 로직 하이레벨이고 칩 선택 신호(/CS)가 로직 로우레벨일 때, CA[3:0] 커맨드/어드레스 신호가 로직 로우레벨이고, CA[9:4] 커맨드/어드레스 신호가 로직 레벨 H-L-H-L-H-H일 때로 설정될 수 있다. 즉, MRW#43 커맨드는 커맨드/어드레스 신호(CA[9:0]) 2BH 값으로 설정될 수 있다. MRW#43 커맨드는 클럭 신호(CK)의 상승/하강 양 에지에서 동일하게 설정될 수 있다.
MRW#44 커맨드는, 클럭 인에이블 신호(CKE)가 로직 하이레벨이고 칩 선택 신호(/CS)가 로직 로우레벨일 때, CA[3:0] 커맨드/어드레스 신호가 로직 로우레벨이고, CA[9:4] 커맨드/어드레스 신호가 로직 레벨 H-L-H-H-L-L일 때로 설정될 수 있다. 즉, MRW#44 커맨드는 커맨드/어드레스 신호(CA[9:0]) 2CH 값으로 설정될 수 있다. MRW#44 커맨드는 클럭 신호(CK)의 상승/하강 양 에지에서 동일하게 설정될 수 있다. 여기에서, CA[9:4] 커맨드/어드레스 신호는 모드 레지스터 설정 어드레스(MA[5:0])로 사용될 수 있다.
도 15는 본 발명의 제3 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제1 예이다.
도 15를 참조하면, 클럭 신호(CK)의 상승 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 DQ 패드(DQ[9:0])로 출력되도록 맵핑될 수 있다. 이 후, DQ 패드(DQ[9:0])로 클럭 신호(CK)의 하강 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값이 출력되도록 맵핑될 수 있다. 예컨대, 도 13에서, t1 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호의 값은 DQ[9:0] 패드로 출력된 후, 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 신호의 값은 DQ[9:0] 패드로 출력될 수 있다. 또한, t4 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호의 값은 DQ[9:0] 패드로 출력된 후, 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호의 값은 DQ[9:0] 패드로 출력될 수 있다.
도 16은 본 발명의 제3 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제2 예이다.
도 16을 참조하면, 클럭 신호(CK)의 상승 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 소정 시간 간격으로 DQ 패드(DQ[4:0])로 출력되도록 중복 맵핑될 수 있다. 클럭 신호(CK)의 하강 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 소정 시간 간격으로 DQ 패드(DQ[5:9])로 출력되도록 중복 맵핑될 수 있다.
예컨대, 도 13에서, t1 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호 중 CA[4:0] 커맨드/어드레스 신호의 값은 DQ[4:0] 패드로 출력된 후, CA[9:5] 커맨드/어드레스 신호의 값도 DQ[4:0] 패드로 출력된다. 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 중 CA[4:0] 커맨드/어드레스 신호의 값은 DQ[9:5] 패드로 출력된 후, CA[9:5] 커맨드/어드레스 신호의 값도 DQ[9:5] 패드로 출력된다.
또한, t4 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호 중 CA[4:0] 커맨드/어드레스 신호의 값은 DQ[4:0] 패드로 출력된 후, CA[9:5] 커맨드/어드레스 신호의 값도 DQ[4:0] 패드로 출력된다. 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호 중 CA[4:0] 커맨드/어드레스 신호의 값은 DQ[9:5] 패드로 출력된 후, CA[9:5] 커맨드/어드레스 신호의 값도 DQ[9:5] 패드로 출력된다.
도 17은 본 발명의 제3 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제3 예이다.
도 17을 참조하면, 클럭 신호(CK)의 상승 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 DQS 패드(DQS0, DQS1)와 DQ 패드(DQ[3:0])로 출력되도록 중복 맵핑될 수 있다. 즉, CA[3:0] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[3:0])로 출력되고, CA4 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[3:0])로 출력되고, CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력될 수 있다.
클럭 신호(CK)의 하강 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 DQS 패드(/DQS0, /DQS1)와 DQ 패드(DQ[7:4])로 출력되도록 중복 맵핑될 수 있다. 즉, CA[3:0] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[7:4])로 출력되고, CA4 커맨드/어드레스 신호의 값은 /DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[7:4])로 출력되고, CA9 커맨드/어드레스 신호의 값은 /DQS1 패드로 출력될 수 있다.
예컨대, 도 13에서, t1 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[3:0])로 출력되고, CA4 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[3:0])로 출력되고, CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력될 수 있다. 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 중 CA[3:0] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[7:4])로 출력되고, CA4 커맨드/어드레스 신호의 값은 /DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[7:4])로 출력되고, CA9 커맨드/어드레스 신호의 값은 /DQS1 패드로 출력될 수 있다.
또한, t4 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[3:0])로 출력되고, CA4 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[3:0])로 출력되고, CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력될 수 있다. 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[7:4])로 출력되고, CA4 커맨드/어드레스 신호의 값은 /DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 DQ 패드(DQ[7:4])로 출력되고, CA9 커맨드/어드레스 신호의 값은 /DQS1 패드로 출력될 수 있다.
도 18은 본 발명의 제4 실시예에 따른 커맨드/어드레스 캘리브레이션 방법을 설명하는 도면이다. 도 18은 도 5의 메모리 장치(30)에서의 커맨드/어드레스 캘리브레이션 방법을 설명하는 타이밍 다이어그램으로, 메모리 장치(30)의 데이터(DQ) 비트 구성이 X16인 경우에 대하여 설명된다. 도 18의 타이밍 다이어그램은, 도 13의 타이밍 다이어그램과 비교하여, 캘리브레이션된 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 서로 다르다는 점에서만 차이가 있다.
도 5와 연계하여, 도 18을 참조하면, 메모리 콘트롤러(20)에서 메모리 장치(30)에 대해 클럭 신호(CK)를 발생한다. 메모리 콘트롤러(20)는 메모리 장치(30)에게 커맨드/어드레스 캘리브레이션 모드 지시를 내린다. 메모리 콘트롤러(20)는 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 모드 지시에 따른 커맨드/어드레스 캘리브레이션 시작 신호를 전송한다. 커맨드/어드레스 캘리브레이션 시작 신호는 캘리브레이션 모드로의 진입을 나타내는 특정 모드 레지스터(MRS) 커맨드를 이용하여 입력될 수 있다. 또한, 메모리 콘트롤러(20)는 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 종료 신호를 전송한다. 커맨드/어드레스 캘리브레이션 종료 신호는 캘리브레이션 모드로의 탈출을 나타내는 특정 모드 레지스터(MRS) 커맨드를 이용하여 입력될 수 있다.
클럭 신호(CK)의 t0 타이밍에서, 칩 선택 신호(/CS)의 로직 로우레벨 활성화와 함께 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 시작 신호인 MRW#43 커맨드가 입력된다. MRW#43 커맨드는 t0 타이밍의 클럭 신호(CK)의 상승 에지에 입력되고, 클럭 신호(CK)의 하강 에지에도 입력된다. 즉, t0 타이밍의 클럭 신호(CK)의 상승 에지와 하강 에지에서 동일한 MRW#43 커맨드가 입력된다.
MRW#43 커맨드가 입력되는 클럭 신호(CK)의 t0 타이밍으로부터 소정 시간(tMRW) 지연 후 t1 타이밍에서, 칩 선택 신호(/CS)의 로직 로우레벨 활성화와 함께 클럭 신호(CK)의 1 사이클 동안 클럭 인에이블 신호(CKE)가 소정의 펄스 폭으로 활성화되고, 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 신호들(CAxR, CAxF)이 전송된다.
t1 타이밍의 클럭 신호(CK)의 상승 에지에서 CAxR 커맨드/어드레스 신호가 입력되고, 클럭 신호(CK)의 하강 에지에서 CAxF 커맨드/어드레스 신호가 입력된다. 커맨드/어드레스 버스(12)를 통해 입력되는 CAxR 커맨드/어드레스 신호와 CAxF 커맨드/어드레스 신호는 서로 다른 신호들일 수 있다.
클럭 신호(CK)의 t1 타이밍에서, 클럭 인에이블 신호(CKE)와 함께 입력되는 CAxR, CAxF 커맨드/어드레스 신호들에 대하여 캘리브레이션 동작이 수행된다. 클럭 인에이블 신호(CKE)는 CAxR, CAxF 커맨드/어드레스 신호의 독출 커맨드로 작용한다. 클럭 인에이블 신호(CKE)가 로직 로우레벨로 활성화일 때 CAxR, CAxF 커맨드/어드레스 신호에 대하여 캘리브레이션 동작을 수행하고, 그 결과를 DQ 패드로 출력한다.
클럭 인에이블 신호(CKE)가 활성화되는 클럭 신호(CK)의 t1 타이밍으로부터 소정 시간(tADR) 지연 후, 해당하는 CAxR, CAxF 커맨드/어드레스 신호의 캘리브레이션 결과가 DQ 패드로 출력된다. 클럭 신호(CK)의 t3 타이밍에서, 이븐 DQ 패드로 캘리브레이션된 CAxR 커맨드/어드레스 신호가 출력되고, 오드 DQ 패드로 캘리브레이션된 CAxF 커맨드/어드레스 신호가 출력된다.
캘리브레이션된 CAxR, CAxF 커맨드/어드레스 신호와 DQ 패드와의 맵핑은 다양하게 설정될 수 있다. 하나의 맵핑 예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~4)로 소정 시간 간격을 두고 출력되고, 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~4)로 소정 시간 간격을 두고 출력되도록 중복 맵핑될 수 있다.
다른 맵핑 예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~3)로 출력되고, CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력될 수 있다. 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 /DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~3)로 출력되고, CA9 커맨드/어드레스 신호의 값은 /DQS1 패드로 출력될 수 있다.
클럭 신호(CK)의 t4 타이밍에서, 칩 선택 신호(/CS)의 로직 로우레벨 활성화와 함께 클럭 신호(CK)의 1 사이클 동안 클럭 인에이블 신호(CKE)가 소정의 펄스 폭으로 활성화되고, 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 신호들(CAyR, CAyF)이 전송된다.
t4 타이밍의 클럭 신호(CK)의 상승 에지에서 CAyR 커맨드/어드레스 신호가 입력되고, 클럭 신호(CK)의 하강 에지에서 CAyF 커맨드/어드레스 신호가 입력된다. 커맨드/어드레스 버스(12)를 통해 입력되는 CAyR 커맨드/어드레스 신호와 CAyF 커맨드/어드레스 신호는 서로 다른 신호들일 수 있다.
클럭 신호(CK)의 t4 타이밍에서, 클럭 인에이블 신호(CKE)와 함께 전송되는 CAyR, CAyF 커맨드/어드레스 신호들에 대하여 캘리브레이션 동작이 수행된다. 클럭 인에이블 신호(CKE)는 CAyR, CAyF 커맨드/어드레스 신호의 독출 커맨드로 작용한다. 클럭 인에이블 신호(CKE)가 로직 로우레벨로 활성화일 때 CAyR, CAyF 커맨드/어드레스 신호에 대하여 캘리브레이션 동작을 수행하고, 그 결과를 DQ 패드로 출력한다.
클럭 인에이블 신호(CKE)가 활성화되는 클럭 신호(CK)의 t4 타이밍으로부터 소정 시간(tADR) 지연 후, 해당하는 CAyR, CAyF 커맨드/어드레스 신호의 값이 DQ 패드로 출력된다. 즉, 이븐 DQ 패드로 CAyR 커맨드/어드레스 신호가 출력되고, 오드 DQ 패드로 CAyF 커맨드/어드레스 신호가 출력된다.
캘리브레이션된 CAyR, CAyF 커맨드/어드레스 신호와 DQ 패드와의 맵핑은 다양하게 설정될 수 있다. 하나의 맵핑 예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~4)로 출력되고, 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~4)로 출력될 수 있다.
다른 맵핑 예로서, 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~3)로 출력되고, CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력될 수 있다. 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 /DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~3)로 출력되고, CA9 커맨드/어드레스 신호의 값은 /DQS1 패드로 출력될 수 있다.
클럭 신호(CK)의 t5 타이밍에서, 칩 선택 신호(/CS)의 로직 로우레벨 활성화와 함께 커맨드/어드레스 버스(12)를 통해 커맨드/어드레스 캘리브레이션 종료 신호인 MRW#42 커맨드가 입력된다. MRW#42 커맨드는 t5 타이밍의 클럭 신호(CK)의 상승 에지에 입력되고, 클럭 신호(CK)의 하강 에지에도 입력된다. 즉, t5 타이밍의 클럭 신호(CK)의 상승 에지와 하강 에지에서 동일한 MRW#42 커맨드가 입력된다.
MRW#42 커맨드가 입력되는 클럭 신호(CK)의 t5 타이밍으로부터 소정 시간(tMRZ) 지연 후, DQ 패드로의 CAyR 커맨드/어드레스 신호의 출력이 종료된다. 커맨드/어드레스 캘리브레이션 시작 신호인 MRW#41 커맨드가 입력되는 클럭 신호(CK)의 t0 타이밍에서 커맨드/어드레스 캘리브레이션 종료 신호인 MRW#42 커맨드가 입력되는 클럭 신호(CK)의 t5 타이밍까지 CA 캘리브레이션 구간으로 정의할 수 있다.
도 19는 본 발명의 제4 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제1 예이다.
도 19를 참조하면, 클럭 신호(CK)의 상승 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 이븐 DQ 패드(DQ[2n], n=0~4)로 출력되도록 중복 맵핑될 수 있다. 클럭 신호(CK)의 하강 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 오드 DQ 패드(DQ[2n+1], n=0~4)로 출력되도록 중복 맵핑될 수 있다. 예컨대, 도 10에서, t1 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~4)로 출력되고, 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~4)로 출력될 수 있다. 또한, t4 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~4)로 출력되고, 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~4)로 출력될 수 있다.
도 20은 본 발명의 제4 실시예에 따른 커맨드/어드레스 신호와 DQ 패드와의 맵핑 방법을 설명하는 제2 예이다.
도 20을 참조하면, 클럭 신호(CK)의 상승 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 DQS 패드(DQS0, DQS1)와 이븐 DQ 패드(DQ[2n], n=0~3)로 출력되도록 맵핑될 수 있다. 즉, CA[3:0] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~3)로 출력되고, CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력될 수 있다.
클럭 신호(CK)의 하강 에지에 입력된 커맨드/어드레스 신호(CA[9:0])의 값은 DQS 패드(/DQS0, /DQS1)와 오드 DQ 패드(DQ[2n+1], n=0~3) 패드로 출력되도록 맵핑될 수 있다. 즉, CA[3:0] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 /DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~3)로 출력되고, CA9 커맨드/어드레스 신호의 값은 /DQS1 패드로 출력될 수 있다.
예컨대, 도 10에서, t1 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAxR 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~3)로 출력되고, CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력될 수 있다. 클럭 신호(CK)의 하강 에지에서 입력된 CAxF 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 /DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~3)로 출력되고, CA9 커맨드/어드레스 신호의 값은 /DQS1 패드로 출력될 수 있다.
또한, 도 10에서, t4 타이밍의 클럭 신호(CK)의 상승 에지에서 입력된 CAyR 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 이븐 DQ 패드(DQ[2n], n=0~3)로 출력되고, CA9 커맨드/어드레스 신호의 값은 DQS1 패드로 출력될 수 있다. 클럭 신호(CK)의 하강 에지에서 입력된 CAyF 커맨드/어드레스 신호 중 CA[3:0] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~3)로 출력되고, CA4 커맨드/어드레스 신호의 값은 /DQS0 패드로 출력되고, CA[8:5] 커맨드/어드레스 신호의 값은 오드 DQ 패드(DQ[2n+1], n=0~3)로 출력되고, CA9 커맨드/어드레스 신호의 값은 /DQS1 패드로 출력될 수 있다.
도 21은 본 명세서에서 설명되는 하나 이상의 커맨드/어드레스(CA) 캘리브레이션 실시예를 구현하기 위하여 사용될 수 있는 메모리 시스템의 제2 예를 도시한 블락 다이어그램이다.
도 21을 참조하면, 메모리 시스템(40)은, 도 5의 메모리 시스템(10)과 비교하여, 메모리 장치(60)의 제2 커맨드/어드레스 신호(CA2)가 DQ 버스(13)를 통하지 않고, 별도의 캘리브레이션 버스(CA_Cal, 15)를 통해 메모리 콘트롤러(50)로 제공된다는 점에서 차이가 있다. 따라서 커맨드/어드레스 신호의 캘리브레이션을 수행하는 동안 별도의 신호라인인 DQ신호라인과 DQS신호라인으로는 다른 신호를 전달할 수 있어서 효율성이 높아진다. 설명의 중복을 피하기 위하여, 동일한 구성 요소들에 대한 구체적인 설명은 생략된다.
메모리 콘트롤러(50)에서, 클럭 발생기(201)는 클럭 신호(CK)를 발생하여 클럭 신호 라인(11)을 통해 메모리 장치(60)로 제공한다. CA 전송부(203)는 위상/타이밍 제어부(208)의 제어 신호(CTRL)에 응답하여 초기 커맨드/어드레스 신호(CA0)의 위상 또는 타이밍을 조정하여 제1 커맨드/어드레스 신호(CA1)를 발생한다.
메모리 장치(60)에서, CA 수신부(304)는 내부 클럭 신호(ICK)와 클럭 인에이블 신호(CKE)에 따라 제1 커맨드/어드레스 신호(CA1)를 수신하여 제2 커맨드/어드레스 신호(CA2)를 발생한다. 메모리 장치(60)의 제2 커맨드/어드레스 신호(CA2)는 CA_Cal 캘리브레이션 버스(15)를 통해 메모리 콘트롤러(50)로 제공된다. 캘리브레이션 버스(15)를 통해 메모리 콘트롤러(50)로 제2 커맨드/어드레스 신호(CA2)는 메모리 콘트롤러(50)의 비교부(206)로 제공된다.
메모리 콘트롤러(50)의 비교부(206)는 제1 커맨드/어드레스 신호(CA1)와 제2 커맨드/어드레스 신호(CA2)의 데이터를 비교하여 패스 또는 페일 신호(P/F)를 발생한다. 위상/타이밍 제어부(208)는 비교부(206)의 패스 또는 페일 신호(P/F)에 따라 제1 커맨드/어드레스 신호(CA1)의 위상 변이(shift)를 지시하는 제어 신호(CTRL)를 발생한다. CA 전송부(203)는 제어 신호(CTRL)에 따라 위상 조정된 제1 커맨드/어드레스 신호(CA1)를 발생시킨다.
이러한 CA 캘리브레이션 동작의 반복으로, 메모리 콘트롤러(50)의 위상/타이밍 제어부(208)는 패스(P)된 위치들의 중간을 커맨드/어드레스 신호(CA) 윈도우의 중간으로 판단하고, 클럭 신호(CK)의 상승/하강 에지에 커맨드/어드레스 신호(CA) 윈도우의 중간이 오도록 커맨드/어드레스 신호(CA)를 발생하여 메모리 장치(60)로 제공한다. 이에 따라, 메모리 장치(60)는 클럭 신호(CK)의 상승/하강 에지에, 엄밀하게 말하여, 클럭 신호 쌍(CK, CKB)의 상승/하강 에지에 유효 윈도우의 중간이 위치하는 커맨드/어드레스 신호(CA)를 수신하게 된다.
본 실시예에서는 하나의 커맨드/어드레스 신호(CA)에 대한 캘리브레이션 방법을 설명하고 있으나, 예컨대, n(n은 자연수) 비트의 커맨드/어드레스 버스(12)를 통해 전송되는 커맨드/어드레스 신호(CA)가 클럭 신호 쌍(CK, CKB)의 상승/하강 양 에지에서 입력되는 경우, 2n 비트의 커맨드/어드레스 신호(CA) 각각에 대하여 상기 캘리브레이션 방법을 적용할 수 있다. 이에 따라, 메모리 장치(60)는 클럭 신호 쌍(CK, CKB)의 상승/하강 에지에 그 유효 윈도우의 중간이 위치하는 2n 비트의 커맨드/어드레스 신호(CA)를 수신할 수 있다.
도 22는 본 명세서에서 설명되는 하나 이상의 커맨드/어드레스 캘리브레이션 실시예를 구현하기 위하여 사용될 수 있는 메모리 시스템의 제3 예를 도시한 블락 다이어그램이다.
도 22를 참조하면, 메모리 시스템(70)은 메모리 콘트롤러(80)와 메모리 장치(90)를 포함한다. 메모리 콘트롤러(80)는 클럭 발생부(801), 커맨드/어드레스(CA) 발생부(802), 커맨드/어드레스 발생 레퍼런스부(803), 레지스터부(804), 비교부(806), 위상/타이밍 제어부(808), 그리고 데이터 입출력부(810, 812)를 포함한다. 메모리 콘트롤러(80)는 클럭 발생부(801)에서 생성되는 클럭 신호(CK)를 클럭 신호 라인(11)을 통해 메모리 장치(90)로 제공한다.
메모리 시스템(70)에서 이미 설명한 메모리 시스템의 제1, 2 실시예와 다른 점은 시스템의 인터페이스에 별도로 커맨드/어드레스의 레퍼런스 신호 라인(16, CA_Ref)을 구비하고 있다는 것이다. 이 커맨드/어드레스의 레퍼런스 신호 라인(16, CA_Ref)은 캘리브레이션 모드에서 커맨드/어드레스의 기준값인 커맨드/어드레스의 레퍼런스 신호(CA_Ref)를 송수신 하는 역할을 수행한다. 이 커맨드/어드레스의 기준값을 이용한 캘리브레이션 결과값을 위상/타이밍 제어부(808)에 제공해서 커맨드/어드레스 신호(CA)의 위상/타이밍을 조정한다. 별도의 커맨드/어드레스의 레퍼런스 신호 라인(16, CA_Ref)이 있으므로 커맨드/어드레스(CA) 신호를 전송하는 동작을 하면서 동시에 커맨드/어드레스(CA) 신호의 위상/타이밍을 조정할 수 있는 캘리브레이션 동작을 수행할 수 있는 장점이 있다.
CA 발생부(802)는 위상/타이밍 제어부(808)의 제어 신호(CTRL)에 응답하여 위상 또는 타이밍을 조정된 커맨드/어드레스 신호(CA)를 발생하고, CA 버스(12)를 통해 메모리 장치(90)로 전송한다. 커맨드/어드레스 발생 레퍼런스부(803)는 커맨드/어드레스 발생부(802)와 동일하게 구성되며, 커맨드/어드레스 발생부(802)에서 발생되는 커맨드/어드레스 신호(CA)와 동일한 제1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 발생한다.
제1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)는 레지스터부(804)로 제공된다. 또한, 제1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)는 데이터 출력부(812)를 통해 CA 레퍼런스 버스(12)로 전송되고, CA 레퍼런스 버스(16)를 통해 메모리 장치(90)로 제공된다.
레지스터부(804)는 제1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 저장한다. 비교부(806)는 레지스터부(804)에 저장된 제1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)와 데이터 입력부(810)로부터 출력되는 제3 커맨드/어드레스 레퍼런스 신호(CA_Ref3)를 비교한다. 비교부(804)는 제1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)와 제3 커맨드/어드레스 레퍼런스 신호(CA_Ref3)의 데이터를 비교하여 패스 또는 페일 신호(P/F)를 발생한다.
위상/타이밍 제어부(808)는 비교부(806)의 패스 또는 페일 신호(P/F)에 따라 커맨드/어드레스 신호(CA)의 위상 변이(shift)를 지시하는 제어 신호(CTRL)를 발생한다. 제어 신호(CTRL)는 커맨드/어드레스 신호(CA)의 위상 또는 타이밍을 조정하여, 위상 조정된 커맨드/어드레스 신호(CA)를 발생시킨다.
데이터 입력부(810)는, 메모리 장치(90)로부터 CA 레퍼런스 버스(16)를 통해 전달되는 제2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)를 수신하여 제3 커맨드/어드레스 레퍼런스 신호(CA_Ref3)로서 비교부(806)로 전달한다. 데이터 출력부(812)는 커맨드/어드레스 발생 레퍼런스부(803)에서 발생된 제1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 수신하여 CA 레퍼런스 버스(12)로 전송한다.
메모리 장치(90)는 클럭 버퍼(902), 커맨드/어드레스(CA) 수신부(904), 커맨드/어드레스 수신 레퍼런스부(906), 그리고 데이터 입출력부(908, 910)를 포함한다. 클럭 버퍼(902)는 클럭 신호 라인(11)을 통해 전달되는 클럭 신호(CK)를 수신하여 내부 클럭 신호(ICK)를 발생한다. CA 수신부(904)는 내부 클럭 신호(ICK)에 응답하여 칩 선택 신호(/CS), 클럭 인에이블 신호(CKE) 그리고 CA 버스(12)를 통해 전달되는 커맨드/어드레스 신호(CA)를 수신한다. 클럭 인에이블 신호(CKE)는 CA 버스(12)를 통해 전달되는 커맨드/어드레스 신호(CA)의 독출 커맨드로 작용하는 의사 커맨드(pseudo command)로 사용될 수 있다. CA 수신부(304)는 클럭 인에이블 신호(CKE)가 활성화일 때에 커맨드/어드레스 신호(CA)를 수신한다.
데이터 입력부(908)는 메모리 콘트롤러(80)로부터 CA 레퍼런스 버스(16)를 통해 전달되는 제1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 수신하여 커맨드/어드레스 수신 레퍼런스부(906)로 전달한다. 커맨드/어드레스 수신 레퍼런스부(906)는 CA 수신부(904)와 동일하게 구성된다. 커맨드/어드레스 수신 레퍼런스부(906)는 내부 클럭 신호(ICK)에 응답하여 칩 선택 신호(/CS), 클럭 인에이블 신호(CKE) 그리고 CA 레퍼런스 버스(16)를 통해 전달되는 제1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 수신하여 제2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)를 발생한다.
제2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)는, CA 수신부(904)에서 내부 클럭 신호(ICK)에 응답하여 칩 선택 신호(/CS), 클럭 인에이블 신호(CKE) 그리고 CA 버스(12)를 통해 전달되는 커맨드/어드레스 신호(CA)를 수신하여 출력하는 신호와 동일할 수 있다. 제2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)는 데이터 출력부(910)를 통해 CA 레퍼런스 버스(16)로 전달된다.
메모리 시스템(70)에서 이루어지는 CA 캘리브레이션은 다음과 같다. 메모리 콘트롤러(80)의 CA 발생부(802)는 위상/타이밍 제어부(808)의 제어 신호(CTRL)에 응답하여 커맨드/어드레스 신호(CA)의 위상 또는 타이밍을 조정하여 커맨드/어드레스 신호(CA)를 CA 버스(12)로 전송한다. 커맨드/어드레스 발생 레퍼런스부(803)는 커맨드/어드레스 신호(CA)와 동일한 제1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 발생하여 CA 레퍼런스 버스(16)로 전달한다. 메모리 장치(90)의 CA 레퍼런스 수신부(906)는 내부 클럭 신호(ICK)와 클럭 인에이블 신호(CKE)에 따라 제1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)를 수신하여 제2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)를 발생한다. 메모리 장치(90)의 제2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)는 CA 레퍼런스 버스(16)로 전송된다.
메모리 콘트롤러(80)는 CA 레퍼런스 버스(16)롤 통해 전송되는 제2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)를 제2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)로서 비교부(806)로 전송한다. 비교부(806)는 제1 커맨드/어드레스 레퍼런스 신호(CA_Ref1)와 제2 커맨드/어드레스 레퍼런스 신호(CA_Ref2)의 데이터를 비교하여 패스 또는 페일 신호(P/F)를 발생한다. 위상/타이밍 제어부(808)는 비교부(806)의 패스 또는 페일 신호(P/F)에 따라 커맨드/어드레스 신호(CA)의 위상 변이(shift)를 지시하는 제어 신호(CTRL)를 발생한다. CA 발생부(802)는 제어 신호(CTRL)에 따라 위상 조정된 커맨드/어드레스 신호(CA)를 발생시킨다.
이러한 CA 캘리브레이션 동작의 반복으로, 메모리 콘트롤러(80)의 위상/타이밍 제어부(808)는 패스(P)된 위치들의 중간을 커맨드/어드레스 신호(CA) 윈도우의 중간으로 판단하고, 클럭 신호(CK)의 에지에 커맨드/어드레스 신호(CA) 윈도우의 중간이 오도록 커맨드/어드레스 신호(CA)를 발생하여 메모리 장치(90)로 제공한다. 이에 따라, 메모리 장치(90)는 클럭 신호(CK)의 상승/하강 에지에, 엄밀하게 말하여, 클럭 신호 쌍(CK, CKB)의 상승/하강 에지에 유효 윈도우의 중간이 위치하는 커맨드/어드레스 신호(CA)를 수신하게 된다.
본 실시예에서는 하나의 커맨드/어드레스 신호(CA)에 대한 캘리브레이션 방법을 설명하고 있으나, 예컨대, n(n은 자연수) 비트의 커맨드/어드레스 레퍼런스 버스(16)를 통해 전송되는 커맨드/어드레스 레퍼런스 신호(CA_Ref)가 클럭 신호 쌍(CK, CKB)의 상승/하강 양 에지에서 입력되는 경우, 2n 비트의 커맨드/어드레스 레퍼런스 신호(CA_Ref1) 각각에 대하여 상기 캘리브레이션 방법을 적용할 수 있다. 이에 따라, 메모리 장치(90)는 클럭 신호 쌍(CK, CKB)의 상승/하강 에지에 그 유효 윈도우의 중간이 위치하는 2n 비트의 커맨드/어드레스 신호(CA)를 수신할 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (32)

  1. 메모리 콘트롤러에 의해 메모리 장치에서 클럭 신호의 상승/하강 에지에서 커맨드/어드레스 신호를 수신하는 데 사용되는 캘리브레이션 방법에 있어서,
    상기 메모리 콘트롤러로부터 상기 클럭 신호의 상승/하강 에지에서 제1 커맨드/어드레스 신호를 전송하는 단계;
    상기 메모리 장치에서, 상기 클럭 신호의 상승/하강 에지에서 상기 제1 커맨드/어드레스 신호를 수신하여 제2 커맨드/어드레스 신호를 발생하고 전송하는 단계; 및
    상기 메모리 콘트롤러에서, 상기 메모리 장치로부터 상기 제2 커맨드/어드레스 신호를 수신하고, 상기 클럭 신호의 상승/하강 에지에서 상기 제1 커맨드/어드레스 신호와 상기 제2 커맨드/어드레스 신호를 비교하여 패스/페일 신호를 발생하고, 상기 패스/페일 신호에 따라 상기 제1 커맨드/어드레스 신호의 위상 또는 타이밍을 조정하여 상기 메모리 장치로 전송하는 단계를 구비하는 것을 특징으로 하는 캘리브레이션 방법.
  2. 제1항에 있어서,
    상기 메모리 콘트롤러에서, 상기 위상 조정되는 제1 커맨드/어드레스 신호들에 기초하여 발생되는 상기 패스 신호들의 중간을 상기 커맨드/어드레스 신호의 윈도우 중간으로 판단하고, 상기 클럭 신호의 상승/하강 에지에 상기 커맨드/어드레스 신호의 윈도우 중간이 오도록 상기 커맨드/어드레스 신호를 발생하여 상기 메모리 장치로 제공하는 것을 특징으로 하는 캘리브레이션 방법.
  3. 제1항에 있어서,
    상기 메모리 장치에서, 상기 클럭 신호와 함께 모드 레지스터 신호를 수신하여 커맨드/어드레스 캘리브레이션 모드로의 진입 또는 상기 커맨드/어드레스 캘리브레이션 모드의 탈출을 수행하는 것을 특징으로 하는 캘리브레이션 방법.
  4. 제3항에 있어서,
    상기 모드 레지스터 신호는 상기 클럭 신호의 1 사이클 동안 상기 클럭 신호의 상승 에지 및 하강 에지에서 동일하게 수신되는 것을 특징으로 하는 캘리브레이션 방법.
  5. 제1항에 있어서,
    상기 메모리 장치에서, 클럭 인에이블 신호가 활성화일 때에 수신되는 상기 제1 커맨드/어드레스 신호에 대하여 상기 제2 커맨드/어드레스 신호를 발생하는 것을 특징으로 하는 캘리브레이션 방법.
  6. 클럭 신호의 상승/하강 에지에서 메모리 콘트롤러와 메모리 장치 사이에 커맨드/어드레스 신호를 송신하는 메모리 시스템에서,
    상기 메모리 콘트롤러는 상기 클럭 신호의 상승/하강에서 제1 커맨드/어드레스 신호를 전송하는 커맨드/어드레스 전송부를 포함하고,
    상기 메모리 장치는 상기 클럭 신호의 상승/하강 에지에서 상기 제1 커맨드/어드레스 신호를 수신하여 제2 커맨드/어드레스 신호를 발생하고 전송하는 커맨드/어드레스 수신부를 포함하고,
    상기 메모리 콘트롤러는, 상기 메모리 장치로부터 상기 제2 커맨드/어드레스 신호를 수신하고, 상기 클럭 신호의 상승/하강 에지에서 상기 제1 커맨드/어드레스 신호와 상기 제2 커맨드/어드레스 신호를 비교하여 패스/페일 신호를 발생하는 비교부와, 상기 패스/페일 신호에 따라 상기 제1 커맨드/어드레스 신호의 위상 또는 타이밍을 조정하는 위상/타이밍 제어부를 더 포함하는 것을 특징으로 하는 메모리 시스템.
  7. 제6항에 있어서,
    상기 메모리 콘트롤러는, 상기 위상 조정되는 제1 커맨드/어드레스 신호들에 기초하여 발생되는 상기 패스 신호들의 중간을 상기 커맨드/어드레스 신호의 윈도우 중간으로 판단하고, 상기 클럭 신호의 상승/하강 에지에 상기 커맨드/어드레스 신호의 윈도우 중간이 오도록 상기 커맨드/어드레스 신호를 발생하여 상기 메모리 장치로 제공하는 것을 특징으로 하는 메모리 시스템.
  8. 제6항에 있어서,
    상기 메모리 장치에서, 상기 클럭 신호와 함께 모드 레지스터 신호를 수신하여 커맨드/어드레스 캘리브레이션 모드로의 진입 또는 상기 커맨드/어드레스 캘리브레이션 모드의 탈출을 수행하는 것을 특징으로 하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 모드 레지스터 신호는 상기 클럭 신호의 1 사이클 동안 상기 클럭 신호의 상승 에지 및 하강 에지에서 동일하게 수신되는 것을 특징으로 하는 메모리 시스템.
  10. 제6항에 있어서,
    상기 메모리 장치에서, 클럭 인에이블 신호가 활성화일 때에 수신되는 상기 제1 커맨드/어드레스 신호에 대하여 상기 제2 커맨드/어드레스 신호를 발생하는 것을 특징으로 하는 메모리 시스템.
  11. 제6항에 있어서,
    상기 메모리 장치에서, 상기 제2 커맨드/어드레스 신호를 데이터 입출력 신호버스를 이용하여 전송하는 것을 특징으로 하는 메모리 시스템.
  12. 제11항에 있어서,
    상기 클럭 신호의 1 사이클 동안, 상기 클럭 신호의 상승 에지에 입력된 상기 제1 커맨드/어드레스 신호에 대한 상기 제2 커맨드/어드레스 신호를 이븐 데이터 입출력 신호 버스를 이용하여 전송하고, 상기 클럭 신호의 하강 에지에 입력된 상기 제1 커맨드/어드레스 신호에 대한 상기 제2 커맨드/어드레스 신호를 오드 데이터 입출력 신호 버스를 이용하여 전송하는 것을 특징으로 하는 메모리 시스템.
  13. 제6항에 있어서,
    상기 메모리 장치에서, 상기 제2 커맨드/어드레스 신호를 데이터 입출력 신호버스와 데이터 스트로브 신호 버스를 이용하여 전송하는 것을 특징으로 하는 메모리 시스템.
  14. 제13항에 있어서,
    상기 클럭 신호의 1 사이클 동안, 상기 클럭 신호의 상승 에지에 입력된 상기 제1 커맨드/어드레스 신호에 대한 상기 제2 커맨드/어드레스 신호를 이븐 데이터 입출력 신호 버스와 제1 및 제2 데이터 스트로브 신호 버스를 이용하여 전송하고, 상기 클럭 신호의 하강 에지에 입력된 상기 제1 커맨드/어드레스 신호에 대한 상기 제2 커맨드/어드레스 신호를 오드 데이터 입출력 신호 버스와 상보된 제1 및 제2 데이터 스트로브 신호 버스를 이용하여 전송하는 것을 특징으로 하는 메모리 시스템.
  15. 제6항에 있어서,
    상기 메모리 장치에서, 상기 제2 커맨드/어드레스 신호를 캘리브레이션 신호 버스를 이용하여 전송하는 것을 특징으로 하는 메모리 시스템.
  16. 제6항에 있어서,
    상기 메모리 장치는, 상기 내부 클럭 신호에 응답하여 커맨드/어드레스 레퍼런스 버스를 통해 전달되는 제1 커맨드/어드레스 레퍼런스 신호를 수신하여 제2 커맨드/어드레스 레퍼런스 신호를 발생하는 커맨드/어드레스 수신 레퍼런스부를 더 구비하는 것을 특징으로 하는 메모리 시스템.
  17. 제16항에 있어서,
    상기 메모리 장치에서, 상기 제2 커맨드/어드레스 레퍼런스 신호를 상기 커맨드/어드레스 레퍼런스 버스를 이용하여 전송하는 것을 특징으로 하는 메모리 시스템.
  18. 클럭 신호의 상승/하강 에지에서 커맨드/어드레스 캘리브레이션을 수행하는 메모리 장치에 있어서,
    상기 클럭 신호를 수신하는 클럭 버퍼; 및
    상기 클럭 신호에 동기하여 모드 레지스터 신호를 수신하고, 상기 클럭 신호의 상승/하강 에지에 응답하여 커맨드/어드레스 버스를 통해 제1 커맨드/어드레스 신호를 수신하고 상기 제1 커맨드/어드레스 신호에 따라 제2 커맨드/어드레스 신호를 발생하여 출력하는 커맨드/어드레스 수신부를 구비하는 것을 특징으로 하는 메모리 장치.
  19. 제18항에 있어서, 상기 커맨드/어드레스 수신부는
    클럭 인에이블 신호가 활성화일 때에 수신되는 상기 제1 커맨드/어드레스 신호에 대하여 상기 제2 커맨드/어드레스 신호를 발생하는 것을 특징으로 하는 메모리 장치.
  20. 제18항에 있어서, 상기 모드 레지스터 신호는
    상기 커맨드/어드레스 버스를 통해 수신되는, 커맨드/어드레스 캘리브레이션 모드로의 진입을 나타내는 커맨드/어드레스 캘리브레이션 시작 신호 또는 상기 커맨드/어드레스 캘리브레이션 모드의 탈출을 나타내는 커맨드/어드레스 캘리브레이션 종료 신호인 것을 특징으로 하는 메모리 장치.
  21. 제18항에 있어서, 상기 모드 레지스터 신호는
    상기 클럭 신호의 1 사이클 동안, 상기 클럭 신호의 상승 에지 및 하강 에지에 동일하게 입력되는 것을 특징으로 하는 메모리 장치.
  22. 제18항에 있어서, 상기 메모리 장치는
    상기 제2 커맨드/어드레스 신호를 데이터 입출력 신호 패드를 이용하여 출력하는 것을 특징으로 하는 메모리 장치.
  23. 제22항에 있어서, 상기 메모리 장치는
    상기 클럭 신호의 1 사이클 동안, 상기 클럭 신호의 상승 에지에 입력된 상기 제1 커맨드/어드레스 신호에 대한 상기 제2 커맨드/어드레스 신호를 이븐 데이터 입출력 신호 패드를 이용하여 출력하고, 상기 클럭 신호의 하강 에지에 입력된 상기 제1 커맨드/어드레스 신호에 대한 상기 제2 커맨드/어드레스 신호를 오드 데이터 입출력 신호 패드를 이용하여 출력하는 것을 특징으로 하는 메모리 장치.
  24. 제18항에 있어서, 상기 메모리 장치는
    상기 제2 커맨드/어드레스 신호를 데이터 입출력 신호 패드와 데이터 스트로브 신호 패드를 이용하여 출력하는 것을 특징으로 하는 메모리 장치.
  25. 제24항에 있어서, 상기 메모리 장치는
    상기 클럭 신호의 1 사이클 동안, 상기 클럭 신호의 상승 에지에 입력된 상기 제1 커맨드/어드레스 신호에 대한 상기 제2 커맨드/어드레스 신호를 이븐 데이터 입출력 신호 패드와 제1 및 제2 데이터 스트로브 신호 패드를 이용하여 출력하고, 상기 클럭 신호의 하강 에지에 입력된 상기 제1 커맨드/어드레스 신호에 대한 상기 제2 커맨드/어드레스 신호를 오드 데이터 입출력 신호 패드와 상보된 제1 및 제2 데이터 스트로브 신호 패드를 이용하여 출력하는 것을 특징으로 하는 메모리 장치.
  26. 제18항에 있어서, 상기 메모리 장치는
    상기 제2 커맨드/어드레스 신호를 캘리브레이션 신호 패드를 이용하여 출력하는 것을 특징으로 하는 메모리 장치.
  27. 제18항에 있어서, 상기 메모리 장치는
    상기 내부 클럭 신호에 응답하여 커맨드/어드레스 레퍼런스 버스를 통해 전달되는 제1 커맨드/어드레스 레퍼런스 신호를 수신하여 제2 커맨드/어드레스 레퍼런스 신호를 발생하는 커맨드/어드레스 수신 레퍼런스부를 더 구비하는 것을 특징으로 하는 메모리 장치.
  28. 제27항에 있어서, 상기 메모리 장치는
    상기 제2 커맨드/어드레스 레퍼런스 신호를 상기 커맨드/어드레스 레퍼런스 버스로 출력하는 것을 특징으로 하는 메모리 장치.
  29. 클럭 신호를 발생하여 메모리 장치로 제공하는 클럭 발생부;
    상기 클럭 신호의 상승/하강 에지에서 커맨드/어드레스 신호를 발생하는 커맨드/어드레스 발생부;
    상기 커맨드/어드레스 신호를 수신하고, 제어 신호에 응답하여 상기 커맨드/어드레스 신호의 위상 또는 타이밍을 조정하여 제1 커맨드/어드레스 신호를 발생하여 상기 메모리 장치로 제공하는 커맨드/어드레스 전송부;
    상기 클럭 신호의 상승/하강 에지에서, 상기 제1 커맨드/어드레스 신호와 상기 제1 커맨드/어드레스 신호에 기초하여 상기 메모리 장치로부터 전송되는 제2 커맨드/어드레스 신호를 비교하여 패스/페일 신호를 발생하는 비교부; 및
    상기 패스/페일 신호에 따라 상기 제1 커맨드/어드레스 신호의 위상 변이를 지시하는 상기 제어 신호를 발생하는 위상/타이밍 제어부를 구비하는 것을 특징으로 하는 메모리 콘트롤러.
  30. 제29항에 있어서, 상기 위상/타이밍 제어부는
    상기 패스 신호의 중간을 상기 커맨드/어드레스 신호의 윈도우 중간으로 판단하고, 상기 클럭 신호의 상승/하강 에지에 상기 커맨드/어드레스 신호의 윈도우 중간이 오도록 상기 커맨드/어드레스 신호를 발생하는 것을 특징으로 하는 메모리 콘트롤러.
  31. 클럭 신호를 발생하여 메모리 장치로 제공하는 클럭 발생부;
    상기 클럭 신호의 상승/하강 에지에서, 제어 신호에 응답하여 커맨드/어드레스 신호의 위상 또는 타이밍을 조정하여 상기 메모리 장치로 제공하는 커맨드/어드레스 발생부;
    상기 클럭 신호의 상승/하강 에지에서 상기 커맨드/어드레스 신호와 동일한 제1 커맨드/어드레스 레퍼런스 신호를 발생하여 상기 메모리 장치로 제공하는 커맨드/어드레스 발생 레퍼런스부;
    상기 클럭 신호의 상승/하강 에지에서, 상기 제1 커맨드/어드레스 레퍼런스 신호와 상기 제1 커맨드/어드레스 신호에 기초하여 상기 메모리 장치로부터 전송되는 제2 커맨드/어드레스 레퍼런스 신호를 비교하여 패스/페일 신호를 발생하는 비교부; 및
    상기 패스/페일 신호에 따라 상기 커맨드/어드레스 신호의 위상 변이를 지시하는 상기 제어 신호를 발생하는 위상/타이밍 제어부를 구비하는 것을 특징으로 하는 메모리 콘트롤러.
  32. 제31항에 있어서, 상기 위상/타이밍 제어부는
    상기 패스 신호의 중간을 상기 커맨드/어드레스 신호의 윈도우 중간으로 판단하고, 상기 클럭 신호의 상승/하강 에지에 상기 커맨드/어드레스 신호의 윈도우 중간이 오도록 상기 커맨드/어드레스 신호를 발생하는 위상/타이밍 제어부를 구비하는 것을 특징으로 하는 메모리 콘트롤러.
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