KR20120105950A - Wafer level led package and method of fabricating the same - Google Patents

Wafer level led package and method of fabricating the same Download PDF

Info

Publication number
KR20120105950A
KR20120105950A KR1020110023697A KR20110023697A KR20120105950A KR 20120105950 A KR20120105950 A KR 20120105950A KR 1020110023697 A KR1020110023697 A KR 1020110023697A KR 20110023697 A KR20110023697 A KR 20110023697A KR 20120105950 A KR20120105950 A KR 20120105950A
Authority
KR
South Korea
Prior art keywords
substrate
semiconductor layer
layer
bumps
mount substrate
Prior art date
Application number
KR1020110023697A
Other languages
Korean (ko)
Other versions
KR101797560B1 (en
Inventor
박준용
이규호
서대웅
인치현
채종현
Original Assignee
서울옵토디바이스주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서울옵토디바이스주식회사 filed Critical 서울옵토디바이스주식회사
Priority to KR1020110023697A priority Critical patent/KR101797560B1/en
Publication of KR20120105950A publication Critical patent/KR20120105950A/en
Application granted granted Critical
Publication of KR101797560B1 publication Critical patent/KR101797560B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/483—Containers
    • H01L33/486—Containers adapted for surface mounting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/075—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00
    • H01L25/0753—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L33/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/08—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a plurality of light emitting regions, e.g. laterally discontinuous light emitting layer or photoluminescent region integrated within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/36—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes
    • H01L33/38—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
    • H01L33/385—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape the electrode extending at least partially onto a side surface of the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/48—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor body packages
    • H01L33/62—Arrangements for conducting electric current to or from the semiconductor body, e.g. lead-frames, wire-bonds or solder balls

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Led Device Packages (AREA)

Abstract

PURPOSE: A wafer level light emitting diode package and a manufacturing method thereof are provided to easily self-aligning a plurality of semiconductor stacked structures and through holes by aligning bumps in the through holes. CONSTITUTION: A mount substrate has a first through hole and a second through hole. A semiconductor stacked structure(30) is located on the upper part of the mount substrate. The semiconductor stacked structure has a first conductive semiconductor layer(25), a second conductive semiconductor layer(29) and an active layer(27). A first combiner(55a) electrically connects a first lead electrode(53a) and the first conductive semiconductor layer. A second combiner(55b) electrically connects a second lead electrode(53b) and the second conductive semiconductor layer.

Description

웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법{WAFER LEVEL LED PACKAGE AND METHOD OF FABRICATING THE SAME}Wafer level light emitting diode package and method of manufacturing the same {wafer level LED package and measurement of FABRICATING THE SAME}

본 발명은 발광 다이오드 패키지 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 웨이퍼 레벨 발광 다이오드 패키지 및 그것을 제조하는 방법에 관한 것이다.The present invention relates to a light emitting diode package and a method of manufacturing the same, and more particularly, to a wafer level light emitting diode package and a method of manufacturing the same.

발광 다이오드는 경박단소화가 가능하고, 에너지 절감과 오랜 기간 동안 수명이 유지되는 장점을 갖는다. 이에 따라, 발광 다이오드는 휴대폰을 비롯한 각종 표시장치의 배면 광원으로 이용되고 있으며, 발광 다이오드를 실장한 발광 다이오드 패키지는 높은 연색성을 갖는 백색광을 구현할 수 있어 형광등과 같은 백색광원을 대체하여 일반조명에 적용되고 있다.Light-emitting diodes can be made light and short, have the advantages of energy saving and long life. Accordingly, the light emitting diode is used as a back light source of various display devices including a mobile phone, and the light emitting diode package in which the light emitting diode is mounted can implement white light having high color rendering property and is applied to general lighting by replacing white light sources such as fluorescent lamps. It is becoming.

종래, 발광 다이오드 패키지는 통상 개별 발광 다이오드 칩을 리드 전극들을 갖는 패키지에 실장하고, 발광 다이오드 칩과 리드 전극들을 본딩 와이어로 연결하고, 발광 다이오드 칩을 봉지재로 봉지함으로써 형성된다.Conventionally, a light emitting diode package is usually formed by mounting an individual light emitting diode chip in a package having lead electrodes, connecting the light emitting diode chip and lead electrodes with a bonding wire, and encapsulating the light emitting diode chip with an encapsulant.

상기 종래 기술에 따른 발광 다이오드 패키지 제조 방법은, 발광 다이오드 칩을 개별적으로 취급하기 때문에, 발광 다이오드 패키지를 대량으로 제작하는데 있어서 시간 및 비용이 많이 들어 생상성이 나쁘다. 더욱이, 발광 다이오드 칩을 실장한 후, 다시 본딩 와이어를 형성하기 때문에, 발광 다이오드 패키지 제조 공정이 복잡하다. 또한, 캐필러리를 이용한 와이어 본딩 공정은 캐필러리를 이동하기 위한 공간을 필요로 하기 때문에 패키지 크기를 소형화하는데 한계로 작용하고 있으며, 와이어의 본딩 불량 또는 단선 등에 의해 패키지 불량을 초래하기 쉽다.The light emitting diode package manufacturing method according to the prior art handles the light emitting diode chips individually, and therefore, it takes a lot of time and money to produce a large quantity of light emitting diode packages, resulting in poor productivity. Furthermore, since the bonding wire is formed again after mounting the LED chip, the LED package manufacturing process is complicated. In addition, since the wire bonding process using the capillary requires a space for moving the capillary, there is a limit to miniaturization of the package size, and it is easy to cause a package defect due to poor bonding or disconnection of the wire.

또한, 에피층을 성장하기 위한 성장기판의 크기가 2인치에서 4인치 나아가 6인치로 커짐에 따라, 하나의 성장 기판에서 제조되는 발광 다이오드 칩은 수천 개 내지 수만 개에 이르고 있다. 따라서, 이러한 발광 다이오드 칩들을 이용하여 대량으로 신속하게 발광 다이오드 패키지를 제조할 것이 더욱 요구되고 있으나, 상기 종래 기술은 이러한 요구에 부응하기 어렵다.In addition, as the size of the growth substrate for growing the epitaxial layer is increased from 2 inches to 4 inches and 6 inches, there are thousands of light emitting diode chips manufactured in one growth substrate. Therefore, there is a further demand for manufacturing a light emitting diode package in large quantities quickly using such light emitting diode chips. However, the conventional technology is difficult to meet such a demand.

이에 따라, 최근에는 성장 기판 상에 복수의 반도체 적층 구조체를 형성한 후 개별 발광 다이오드 칩으로 분할하기 전에, 복수의 반도체 적층 구조체를 솔더 본딩 기술을 이용하여 제2 기판에 본딩하고, 제2 기판과 함께 복수의 반도체 적층 구조체를 개별 발광 다이오드 칩으로 분할함으로써 웨이퍼 레벨 발광 다이오드 패키지를 제조하는 기술이 연구되고 있다. 그러나, 솔더 본딩과 같이, 상대적으로 높은 온도(예컨대 200℃ 이상)에서 기판 본딩을 수행할 경우, 성장 기판과 제2 기판의 열팽창 계수 차이에 의해 본딩 불량이 발생되기 쉽다. 고온 본딩 공정에 의해 발생되는 본딩 불량은 성장 기판 크기가 증가할수록 더욱 심각할 것이다. Accordingly, recently, after forming a plurality of semiconductor stacked structures on a growth substrate and before dividing into individual light emitting diode chips, the plurality of semiconductor stacked structures are bonded to a second substrate by using a solder bonding technique, and the second substrate and A technology for manufacturing a wafer level light emitting diode package by dividing a plurality of semiconductor laminate structures into individual light emitting diode chips is being researched. However, when substrate bonding is performed at a relatively high temperature (for example, 200 ° C. or more), such as solder bonding, a bonding failure is likely to occur due to a difference in thermal expansion coefficient between the growth substrate and the second substrate. Bonding defects caused by high temperature bonding processes will be more severe as the growth substrate size increases.

본 발명이 해결하려는 과제는, 상대적으로 저온 공정을 이용하여 복수의 반도체 적층 구조체와 제2 기판을 결합시켜 제조될 수 있는 웨이퍼 레벨 발광 다이오드 패키지 및 그 제조 방법을 제공하는 것이다.It is an object of the present invention to provide a wafer level light emitting diode package and a method of manufacturing the same, which can be manufactured by combining a plurality of semiconductor laminate structures and a second substrate using a relatively low temperature process.

본 발명이 해결하려는 또 다른 과제는, 복수의 반도체 적층 구조체와 제2 기판을 쉽게 정렬시킬 수 있는 웨이퍼 레벨 발광 다이오드 패키지 및 그 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a wafer level light emitting diode package and a method of manufacturing the same, which can easily align a plurality of semiconductor laminate structures and a second substrate.

본 발명이 해결하려는 또 다른 과제는, 반도체 적층 구조체와 제2 기판이 안정하게 결합될 수 있는 웨이퍼 레벨 발광 다이오드 패키지 및 그 제조 방법을 제공하는 것이다.Another object of the present invention is to provide a wafer level light emitting diode package capable of stably coupling a semiconductor laminate structure and a second substrate, and a method of manufacturing the same.

본 발명의 실시예들에 따르면 웨이퍼 레벨 발광 다이오드 패키지가 제공된다. 이 발광 다이오드 패키지는, 제1 리드 전극 및 제2 리드 전극을 갖고, 제1 관통홀 및 제2 관통홀을 갖는 마운트 기판; 상기 마운트 기판 상부에 위치하고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성 영역을 갖는 반도체 적층 구조체; 및 상기 반도체 적층 구조체를 상기 마운트 기판에 구조적으로 결합시키는 제1 결합기 및 제2 결합기를 포함한다. 상기 제1 결합기는 상기 제1 관통홀의 적어도 일부를 채우고, 상기 제2 결합기는 상기 제2 관통홀의 적어도 일부를 채우며, 상기 제1 결합기는 상기 제1 리드 전극과 상기 제1 도전형 반도체층을 전기적으로 연결하고, 상기 제2 결합기는 상기 제2 리드 전극과 상기 제2 도전형 반도체층을 전기적으로 연결한다.According to embodiments of the present invention, a wafer level light emitting diode package is provided. The light emitting diode package includes: a mount substrate having a first lead electrode and a second lead electrode, the mount substrate having a first through hole and a second through hole; A semiconductor stacked structure disposed above the mount substrate and having a first conductive semiconductor layer, a second conductive semiconductor layer, and an active region interposed between the first conductive semiconductor layer and the second conductive semiconductor layer; And a first coupler and a second coupler structurally coupling the semiconductor laminate structure to the mount substrate. The first coupler fills at least a portion of the first through hole, the second coupler fills at least a portion of the second through hole, and the first coupler electrically connects the first lead electrode and the first conductive semiconductor layer. The second coupler electrically connects the second lead electrode and the second conductive semiconductor layer.

상기 제1 및 제2 결합기가 상기 관통홀들을 통해 마운트 기판과 반도체 적층 구조체들을 결합시키기 때문에, 제1 및 제2 결합기를 전해 도금, 무전해 도금, 웨이브 솔더링, 스크린 인쇄 기술 등과 같이 상대적으로 저온 공정을 이용하여 형성할 수 있다.Since the first and second couplers couple the mounting substrate and semiconductor stack structures through the through holes, relatively low temperature processes such as electroplating, electroless plating, wave soldering, screen printing techniques, etc. It can be formed using.

상기 제1 리드 전극 및 제2 리드 전극은 각각 상기 제1 관통홀 및 제2 관통홀의 측벽을 덮을 수 있다. 나아가, 상기 제1 리드 전극 및 제2 리드 전극은 대응하는 관통홀로부터 상기 마운트 기판의 상부면 및 하부면으로 연장할 수 있다.The first lead electrode and the second lead electrode may cover sidewalls of the first through hole and the second through hole, respectively. In addition, the first lead electrode and the second lead electrode may extend from the corresponding through hole to the upper and lower surfaces of the mount substrate.

상기 발광 다이오드 패키지는 또한, 상기 반도체 적층 구조체 상에 위치하는 성장 기판을 더 포함할 수 있으며, 나아가, 상기 성장 기판 상에 위치하는 파장변환기를 더 포함할 수 있다.The light emitting diode package may further include a growth substrate positioned on the semiconductor stacked structure, and further, may further include a wavelength converter positioned on the growth substrate.

몇몇 실시예들에 있어서, 언더필이 상기 반도체 적층 구조체와 상기 마운트 기판 사이에 위치할 수 있다. 상기 언더필은 수분 등으로부터 상기 반도체 적층 구조체를 보호할 수 있다. 나아가, 상기 언더필은 상기 반도체 적층 구조체를 상기 마운트 기판 상에 부착시키는 접착제일 수 있다. 이에 따라, 반도체 적층 구조체와 마운트 기판이 더욱 확고하게 결합된 발광 다이오드 패키지가 제공될 수 있다.In some embodiments, an underfill may be located between the semiconductor stack and the mount substrate. The underfill may protect the semiconductor laminate from moisture or the like. Further, the underfill may be an adhesive for attaching the semiconductor laminate structure on the mount substrate. Accordingly, a light emitting diode package in which the semiconductor stack structure and the mount substrate are more firmly combined may be provided.

상기 제1 결합기는 상기 제2 결합기와 동일한 재료로 형성될 수 있으며, 또한, 이들 결합기들은 균일한 재료로 형성될 수 있다.The first coupler may be formed of the same material as the second coupler, and these couplers may be formed of a uniform material.

또한, 상기 발광 다이오드 패키지는 상기 제1 도전형 반도체층에 오믹 콘택하는 제1 콘택층; 및 상기 제2 도전형 반도체층에 오믹콘택하는 제2 콘택층을 더 포함할 수 있다. 상기 제1 및 제2 결합기는 상기 제1 콘택층 및 제2 콘택층을 상기 제1 및 제2 리드 전극들에 결합시킬 수 있다.The LED package may further include: a first contact layer in ohmic contact with the first conductivity type semiconductor layer; And a second contact layer having ohmic contact with the second conductivity type semiconductor layer. The first and second couplers may couple the first contact layer and the second contact layer to the first and second lead electrodes.

또한, 상기 발광 다이오드 패키지는 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 범프; 및 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 범프를 더 포함할 수 있다. 상기 제1 범프 및 제2 범프는 각각 상기 제1 관통홀 및 제2 관통홀 내에 정렬되고, 상기 제1 결합기 및 상기 제2 결합기는 상기 제1 및 제2 범프를 상기 마운트 기판에 결합시킬 수 있다. 상기 제1 범프 및 제2 범프는 반도체 적층 구조체를 상기 마운트 기판에 대해 정렬되도록 하며, 또한, 반도체 적층 구조체가 마운트 기판에 더욱 견고하게 결합되도록 한다.The light emitting diode package may further include: a first bump electrically connected to the first conductivity type semiconductor layer; And a second bump electrically connected to the second conductivity type semiconductor layer. The first bump and the second bump may be aligned in the first through hole and the second through hole, respectively, and the first coupler and the second coupler may couple the first and second bumps to the mount substrate. . The first bump and the second bump allow the semiconductor stack structure to be aligned with respect to the mount substrate, and also allow the semiconductor stack structure to be more firmly coupled to the mount substrate.

몇몇 실시예들에 있어서, 확산 방지층이 상기 제1 및 제2 결합기와 상기 제1 및 제2 범프 사이에 각각 개재될 수 있다. 확산 방지층은 제1 및 제2 범프 재료가 제1 및 제2 결합기 내로 확산되는 것을 방지한다. 확산 방지층은 Ni, Ni/Au, Ni/Pd/Au 등으로 형성될 수 있으며, 예컨대, ENIG(Electroless Nickel Immersion Gold), ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold )일 수 있다.In some embodiments, a diffusion barrier layer may be interposed between the first and second couplers and the first and second bumps, respectively. The diffusion barrier layer prevents the first and second bump materials from diffusing into the first and second couplers. The diffusion barrier layer may be formed of Ni, Ni / Au, Ni / Pd / Au, or the like, and may be, for example, Electroless Nickel Immersion Gold (ENIG) or Electroless Nickel Electroless Palladium Immersion Gold (ENEPIG).

상기 제1 및 제2 범프는 각각 제1 콘택층 및 제2 콘택층 상에 위치할 수 있다.The first and second bumps may be located on the first contact layer and the second contact layer, respectively.

본 발명의 다른 실시예들에 따르면, 웨이퍼 레벨 발광 다이오드 패키지 제조 방법이 제공된다. 이 방법은, 성장 기판 상에 복수의 반도체 적층 구조체를 형성하되, 상기 각 반도체 적층 구조체는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성 영역을 포함하고; 상기 복수의 반도체 적층 구조체에 대응하도록 정렬된 제1 관통홀들 및 제2 관통홀들을 갖는 마운트 기판을 준비하고; 상기 복수의 반도체 적층 구조체를 상기 마운트 기판 상에 배치하고; 상기 제1 관통홀들 및 제2 관통홀들을 통해 상기 복수의 반도체 적층 구조체를 상기 마운트 기판에 결합시키는 제1 결합기들 및 제2 결합기들을 형성하는 것을 포함한다.According to other embodiments of the present invention, a method of manufacturing a wafer level light emitting diode package is provided. The method comprises forming a plurality of semiconductor stacked structures on a growth substrate, each semiconductor stacked structure comprising a first conductive semiconductor layer, a second conductive semiconductor layer, and the first conductive semiconductor layer and the second conductive semiconductor. An active region interposed between the layers; Preparing a mount substrate having first through holes and second through holes aligned to correspond to the plurality of semiconductor stacked structures; Disposing the plurality of semiconductor laminate structures on the mount substrate; Forming first couplers and second couplers coupling the plurality of semiconductor stack structures to the mount substrate through the first through holes and the second through holes.

마운트 기판의 관통홀들을 통해 결합기들을 형성할 수 있어 저온 공정 기술을 이용하여 복수의 반도체 적층 구조체와 마운트 기판을 결합시킬 수 있다. 예컨대, 상기 제1 및 제2 결합기들은 전해 도금, 무전해 도금, 웨이브 솔더링 또는 스크린 인쇄 기술을 사용하여 형성될 수 있다.Couplers may be formed through the through holes of the mount substrate to bond the plurality of semiconductor stack structures and the mount substrate using low temperature process technology. For example, the first and second couplers can be formed using electrolytic plating, electroless plating, wave soldering or screen printing techniques.

몇몇 실시예들에 있어서, 상기 각 반도체 적층 구조체의 제1 도전형 반도체층 및 제2 도전형 반도체층 상에 각각 제1 범프 및 제2 범프를 형성하는 것을 더 포함할 수 있다. 상기 제1 범프들 및 제2 범프들이 각각 상기 제1 관통홀들 및 상기 제2 관통홀들 내에 정렬되도록 상기 복수의 반도체 적층 구조체가 상기 마운트 기판 상에 배치된다. 이에 따라, 복수의 반도체 적층 구조체를 상기 관통홀들에 대해 용이하게 정렬할 수 있다.In some embodiments, the method may further include forming first bumps and second bumps on the first conductivity type semiconductor layer and the second conductivity type semiconductor layer of each semiconductor stack structure. The plurality of semiconductor stacked structures are disposed on the mount substrate such that the first bumps and the second bumps are aligned in the first through holes and the second through holes, respectively. Accordingly, the plurality of semiconductor stacked structures may be easily aligned with respect to the through holes.

또한, 상기 방법은, 상기 복수의 반도체 적층 구조체를 상기 마운트 기판 상에 배치하기 전에, 상기 반도체 적층 구조체를 덮는 언더필을 형성하는 것을 더 포함할 수 있다. 상기 제1 범프들 및 제2 범프들은 상기 언더필을 형성하기 전 또는 후에 형성될 수 있으며, 상기 언더필 외부에 노출되도록 형성된다.In addition, the method may further include forming an underfill covering the semiconductor laminate structure before disposing the plurality of semiconductor laminate structures on the mount substrate. The first bumps and the second bumps may be formed before or after forming the underfill, and are formed to be exposed to the outside of the underfill.

또한, 상기 방법은 상기 제1 범프들 및 제2 범프들을 덮는 확산 방지층을 형성하는 것을 더 포함할 수 있다. 확산 방지층은 상기 제1 및 제2 결합기들을 형성하는 동안 제1 및 제2 범프들의 재료가 결합기들 내로 확산되는 것을 방지한다.In addition, the method may further include forming a diffusion barrier layer covering the first bumps and the second bumps. The diffusion barrier layer prevents the material of the first and second bumps from diffusing into the couplers while forming the first and second couplers.

본 발명에 따르면, 상대적으로 저온 공정을 이용하여 복수의 반도체 적층 구조체와 마운트 기판을 결합시킬 수 있으며, 또한, 반도체 적층 구조체와 마운트 기판을 견고하게 결합시킬 수 있다. 나아가, 범프들을 관통홀들 내에 정렬함으로써 복수의 반도체 적층 구조체와 관통홀들을 용이하게 자가 정렬시킬 수 있다. According to the present invention, a plurality of semiconductor laminates and mount substrates can be bonded using a relatively low temperature process, and the semiconductor laminates and mount substrates can be firmly bonded. Furthermore, by aligning the bumps in the through holes, the semiconductor stack structure and the through holes can be easily self-aligned.

도 1 내지 도 5는 본 발명의 일 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도들이다.
도 6 내지 도 9는 본 발명의 다른 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도들이다.1 to 5 are cross-sectional views illustrating a method of manufacturing a wafer level light emitting diode package according to an embodiment of the present invention.
6 to 9 are cross-sectional views illustrating a method of manufacturing a wafer level light emitting diode package according to another embodiment of the present invention.

이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명한다. 다음에 소개되는 실시예들은 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 예로서 제공되는 것이다. 따라서, 본 발명은 이하 설명된 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 그리고, 도면들에 있어서, 구성요소의 폭, 길이, 두께 등은 편의를 위하여 과장되어 표현될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The following embodiments are provided as examples to ensure that the spirit of the present invention can be fully conveyed to those skilled in the art. Accordingly, the invention is not limited to the embodiments described below and may be embodied in other forms. In the drawings, widths, lengths, thicknesses, and the like of components may be exaggerated for convenience. Like numbers refer to like elements throughout.

도 1 내지 도 5는 본 발명의 일 실시예에 따른 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도들이다.1 to 5 are cross-sectional views illustrating a method of manufacturing a light emitting diode package according to an embodiment of the present invention.

(웨이퍼(20) 준비)(Wafer 20 ready)

도 1을 참조하면, 제1 기판(21) 상에 복수의 반도체 적층 구조체(30)가 형성된 웨이퍼(20)가 준비된다.Referring to FIG. 1, a wafer 20 on which a plurality of semiconductor stacked structures 30 are formed on a first substrate 21 is prepared.

상기 웨이퍼(20)는, 제1 기판(21) 및 상기 제1 기판 상에 정렬된 복수의 반도체 적층 구조체(30)를 포함하며, 또한, 제1 콘택층(35a), 제2 콘택층(35b), 절연층(33), 언더필(40) 및 버퍼층(도시하지 않음)을 포함할 수 있다. 상기 반도체 적층 구조체(30)는, 제1 도전형 반도체층(25), 활성영역(27) 및 제2 도전형 반도체층(29)을 포함할 수 있다.The wafer 20 includes a first substrate 21 and a plurality of semiconductor stacked structures 30 arranged on the first substrate, and further includes a first contact layer 35a and a second contact layer 35b. ), An insulating layer 33, an underfill 40, and a buffer layer (not shown). The semiconductor stacked structure 30 may include a first conductive semiconductor layer 25, an active region 27, and a second conductive semiconductor layer 29.

제1 기판(21)은 질화물 반도체층을 성장시킬 수 있는 성장 기판, 예컨대 사파이어, 실리콘 탄화물, 스피넬 등일 수 있다.The first substrate 21 may be a growth substrate capable of growing a nitride semiconductor layer, such as sapphire, silicon carbide, spinel, or the like.

상기 반도체 적층 구조체(30)는 통상의 발광 다이오드 칩 제조 공정에 의해 제조될 수 있다. 즉, 제1 기판(21) 상에 제1 도전형 반도체층(25), 활성층(27) 및 제2 도전형 반도체층(29)을 포함하는 에피층들을 성장시키고, 이들 에피층들을 패터닝하여 상기 제1 기판(21) 상에 복수의 반도체 적층 구조체(30)가 형성된다. 상기 제1 도전형 반도체층(25)의 일부 영역을 노출시키기 위해 제2 도전형 반도체층(29) 및 활성층(27)이 또한 부분적으로 제거될 수 있다.The semiconductor stacked structure 30 may be manufactured by a conventional light emitting diode chip manufacturing process. That is, epitaxial layers including the first conductive semiconductor layer 25, the active layer 27, and the second conductive semiconductor layer 29 are grown on the first substrate 21, and the epitaxial layers are patterned to form the epitaxial layers. A plurality of semiconductor laminates 30 are formed on the first substrate 21. The second conductive semiconductor layer 29 and the active layer 27 may also be partially removed to expose a portion of the first conductive semiconductor layer 25.

상기 활성층(27), 상기 제1 및 제2 도전형 반도체층들(25, 29)은 III-N 계열의 화합물 반도체, 예컨대 (Al, Ga, In)N 반도체로 형성될 수 있다. 상기 제1 및 제2 도전형 반도체층들(25, 29)은 각각 단일층 또는 다중층일 수 있다. 예를 들어, 상기 제1 도전형 및/또는 제2 도전형 반도체층(25, 29)은 콘택층과 클래드층을 포함할 수 있으며, 또한 초격자층을 포함할 수 있다. 또한, 상기 활성층(27)은 단일 양자우물 구조 또는 다중 양자우물 구조일 수 있다. 예컨대, 상기 제1 도전형은 n형이고, 상기 제2 도전형은 p형일 수 있으나, 이에 한정되는 것은 아니며, 그 반대일 수 있다. 버퍼층은 제1 기판(21)과 제1 도전형 반도체층(25) 사이에서 격자 부정합을 완화하여 반도체층들(25, 27, 29) 내에 발생되는 결함밀도를 감소시킨다.The active layer 27 and the first and second conductive semiconductor layers 25 and 29 may be formed of a III-N-based compound semiconductor such as (Al, Ga, In) N semiconductor. The first and second conductivity-type semiconductor layers 25 and 29 may be single layers or multiple layers, respectively. For example, the first conductivity type and / or second conductivity type semiconductor layers 25 and 29 may include a contact layer and a cladding layer, and may also include a superlattice layer. In addition, the active layer 27 may have a single quantum well structure or a multiple quantum well structure. For example, the first conductivity type may be n type, and the second conductivity type may be p type, but is not limited thereto and vice versa. The buffer layer mitigates lattice mismatch between the first substrate 21 and the first conductivity type semiconductor layer 25 to reduce the defect density generated in the semiconductor layers 25, 27, and 29.

한편, 제1 콘택층(35a) 및 제2 콘택층(35b)이 각 반도체 적층 구조체(30) 상에 형성된다. 제1 콘택층(35a)은 제1 도전형 반도체층(25)에 오믹 콘택하고, 제2 콘택층(35b)은 제2 도전형 반도체층(29)에 오믹 콘택한다. 상기 제1 및 제2 콘택층(35b)은 예컨대, Ti, Cu, Ni, Al, Au 또는 Cr을 포함할 수 있으며 이들 중 2개 이상의 물질로 형성될 수도 있다. 나아가, 상기 제2 콘택층(35b)은 Ag와 같은 반사 금속층을 포함할 수도 있다.Meanwhile, the first contact layer 35a and the second contact layer 35b are formed on each semiconductor stacked structure 30. The first contact layer 35a is in ohmic contact with the first conductivity type semiconductor layer 25, and the second contact layer 35b is in ohmic contact with the second conductivity type semiconductor layer 29. The first and second contact layers 35b may include, for example, Ti, Cu, Ni, Al, Au, or Cr, and may be formed of two or more of these materials. In addition, the second contact layer 35b may include a reflective metal layer such as Ag.

상기 제1 콘택층(35a) 및 제2 콘택층(35b)을 형성하기 전 또는 후에 반도체 적층 구조체들(30)을 덮는 절연층(33)이 또한 형성될 수 있다. 상기 절연층(33)은 예컨대 실리콘 산화물 또는 실리콘 질화물로 형성될 수 있다.An insulating layer 33 may also be formed to cover the semiconductor stack structures 30 before or after the first contact layer 35a and the second contact layer 35b are formed. The insulating layer 33 may be formed of, for example, silicon oxide or silicon nitride.

한편, 상기 반도체 적층 구조체(30)들이 형성된 제1 기판(21) 상에 언더필(40)이 형성될 수 있다. 상기 언더필(40)은 예컨대 스핀 코트, 디스펜싱, 화학기상 증착, 물리기상 증착, 또는 스크린 인쇄 기술 등을 이용하여 형성될 수 있으며, 제1 콘택층(35a) 및 제2 콘택층(35b)을 노출시키는 개구부들(40a, 40b)을 갖도록 패터닝될 수 있다. 언더필(40)은 열경화성 수지 또는 열가소성 수지로 형성될 수 있다. 언더필(40)은 수분 침투를 방지하여 반도체 적층 구조체(30)를 보호한다. 나아가, 상기 언더필(40)은 접착층으로 사용될 수도 있다. 또한, 상기 언더필(40)은 형광체 및/또는 충진제를 포함할 수 있다. 상기 형광체는 반도체 적층 구조체(30)의 측면으로 방출되는 광을 파장변환시키기 위해 첨가될 수 있으며, 충진제는 예컨대 언더필(40)의 열팽창 계수 및 탄성 계수를 조절하기 위해 첨가될 수 있다.Meanwhile, an underfill 40 may be formed on the first substrate 21 on which the semiconductor stacked structures 30 are formed. The underfill 40 may be formed using, for example, spin coat, dispensing, chemical vapor deposition, physical vapor deposition, or screen printing, and the like, and may form the first contact layer 35a and the second contact layer 35b. It can be patterned to have openings 40a and 40b that expose it. The underfill 40 may be formed of a thermosetting resin or a thermoplastic resin. The underfill 40 protects the semiconductor laminate 30 by preventing moisture from penetrating. In addition, the underfill 40 may be used as an adhesive layer. In addition, the underfill 40 may include a phosphor and / or a filler. The phosphor may be added to convert wavelengths of light emitted to the side of the semiconductor laminate 30, and a filler may be added, for example, to adjust the thermal expansion coefficient and the elastic modulus of the underfill 40.

복수의 반도체 적층 구조체(30)가 제1 기판(21) 상에서 서로 분리된 것으로 도시하였으나, 이에 한정되는 것은 아니며, 예컨대 제1 도전형 반도체층(25)은 서로 연결될 수도 있다.Although the plurality of semiconductor stacked structures 30 are illustrated as being separated from each other on the first substrate 21, the present invention is not limited thereto. For example, the first conductive semiconductor layers 25 may be connected to each other.

(마운트 기판 (50) 준비)(Mount substrate 50 ready)

도 2를 참조하면, 웨이퍼 레벨에서 복수의 반도체 적층 구조체(30)를 결합하기 위한 마운트 기판(50)이 준비된다. 마운트 기판(50)은 제2 기판(51)과 제1 리드 전극들(53a) 및 제2 리드 전극들(53b)을 포함할 수 있다. 또한, 마운트 기판(50)은 제2 기판(51)을 관통하는 제1 관통홀들(51a) 및 제2 관통홀들(51b)을 포함한다. 상기 제1 및 제2 리드 전극들(53a, 53b)은 제2 기판(51) 하부에 외부 전원에 연결하기 위한 단자들을 갖는다. Referring to FIG. 2, a mount substrate 50 for joining a plurality of semiconductor stacked structures 30 at a wafer level is prepared. The mount substrate 50 may include a second substrate 51, first lead electrodes 53a, and second lead electrodes 53b. In addition, the mount substrate 50 includes first through holes 51a and second through holes 51b that penetrate the second substrate 51. The first and second lead electrodes 53a and 53b have terminals for connecting to an external power source under the second substrate 51.

상기 제1 관통홀(51a) 및 제2 관통홀(51b)은 복수의 반도체 적층 구조체(30) 상의 제1 콘택층(35a) 및 제2 콘택층(35b)에 대응하도록 형성되며, 제1 리드 전극들(53a) 및 제2 리드 전극들(53b)은 각각 상기 관통홀들(35a, 35b)에 대응하여 위치한다. 예컨대, 상기 제1 리드 전극들(35a)은 제1 관통홀들(51a)의 측벽을 덮도록 형성되고, 제2 리드 전극들(35b)은 제2 관통홀들(51b)의 측벽을 덮도록 형성된다. 나아가, 상기 제1 및 제2 리드 전극들(35a, 35b)은 각각 제1 및 제2 관통홀들(51a, 51b)로부터 제2 기판(51)의 바닥면으로 연장하여 제2 기판(51) 바닥면에 위치할 수 있으며, 또한, 제2 기판(51)의 상부면으로 연장할 수도 있다.The first through hole 51a and the second through hole 51b are formed to correspond to the first contact layer 35a and the second contact layer 35b on the plurality of semiconductor stacked structures 30. The electrodes 53a and the second lead electrodes 53b are positioned corresponding to the through holes 35a and 35b, respectively. For example, the first lead electrodes 35a may be formed to cover sidewalls of the first through holes 51a, and the second lead electrodes 35b may cover sidewalls of the second through holes 51b. Is formed. Furthermore, the first and second lead electrodes 35a and 35b extend from the first and second through holes 51a and 51b to the bottom surface of the second substrate 51, respectively. It may be located on the bottom surface, it may also extend to the top surface of the second substrate 51.

제2 기판(51)은 리드 전극들(53a, 53b)이 인쇄된 인쇄회로기판, 예컨대, 통상의 FR4-PCB와 같은 유기 PCB, 메탈-PCB, 메탈 코어 PCB, 세라믹 기판, Si 기판, AlN 기판 또는 SiC 기판 등일 수 있다.The second substrate 51 may be a printed circuit board on which lead electrodes 53a and 53b are printed, for example, an organic PCB such as a conventional FR4-PCB, a metal-PCB, a metal core PCB, a ceramic substrate, a Si substrate, an AlN substrate. Or a SiC substrate.

상기 제2 기판(51)이 메탈 PCB와 같이 도전성 기판인 경우, 상기 제1 및 제2 리드 전극들(53a, 53b)은 절연층(도시하지 않음)에 의해 도전성 기판으로부터 절연될 수 있다.When the second substrate 51 is a conductive substrate such as a metal PCB, the first and second lead electrodes 53a and 53b may be insulated from the conductive substrate by an insulating layer (not shown).

(웨이퍼(20)와 마운트 기판(50) 정렬)(Wafer 20 and Mount Board 50 Alignment)

도 3을 참조하면, 제1 기판(21) 상의 복수의 반도체 적층 구조체(30)가 마운트 기판(50)에 대향하도록 복수의 반도체 적층 구조체가 마운트 기판(50) 상에 배치된다. 이때, 상기 제1 콘택층(35a) 및 제2 콘택층(35b)이 제1 관통홀(51a) 및 제2 관통홀(51b) 상에 위치하도록 정렬된다. 언더필(40)이 형성된 경우, 개구부들(40a, 40b)이 제1 관통홀(51a) 및 제2 관통홀(51b)에 정렬될 수 있다. 상기 언더필(40)은 제1 기판(21)과 제2 기판(51) 사이의 공간을 채우고, 제1 기판(21) 상에 부착될 수 있다.Referring to FIG. 3, a plurality of semiconductor stack structures are disposed on the mount substrate 50 such that the plurality of semiconductor stack structures 30 on the first substrate 21 face the mount substrate 50. In this case, the first contact layer 35a and the second contact layer 35b are aligned to be positioned on the first through hole 51a and the second through hole 51b. When the underfill 40 is formed, the openings 40a and 40b may be aligned with the first through hole 51a and the second through hole 51b. The underfill 40 may fill a space between the first substrate 21 and the second substrate 51 and may be attached on the first substrate 21.

(반도체 적층 구조체(30)와 마운트 기판(50)의 결합)(Combination of Semiconductor Laminate Structure 30 and Mount Substrate 50)

도 4를 참조하면, 제1 관통홀들(51a) 및 제2 관통홀들(51b)을 통해 제1 결합기(55a) 및 제2 결합기(55b)를 형성하여, 복수의 반도체 적층 구조체를 마운트 기판(50)에 결합시킨다. 상기 제1 및 제2 결합기(55a, 55b)는 전해 도금, 무전해 도금, 웨이브 솔더링, 스크린 인쇄 기술 등을 사용하여 형성될 수 있다. 이들 기술은 100℃ 이하의 저온 공정에서 수행될 수 있으며, 따라서, 제1 기판(21)과 제2 기판(51) 사이의 열팽창 계수 차이에 의한 본딩 불량 문제를 해결할 수 있다.Referring to FIG. 4, the first coupler 55a and the second coupler 55b are formed through the first through holes 51a and the second through holes 51b to mount the plurality of semiconductor laminate structures on the mount substrate. Bound to (50). The first and second couplers 55a and 55b may be formed using electrolytic plating, electroless plating, wave soldering, screen printing, or the like. These techniques can be carried out in a low temperature process of less than 100 ℃, thus, it is possible to solve the problem of poor bonding due to the difference in thermal expansion coefficient between the first substrate 21 and the second substrate 51.

제1 결합기(55a) 및 제2 결합기(55b)는 동일 공정을 통해 함께 형성되며, 따라서, 동일한 재료로 형성된다. 나아가, 이들 결합기들(55a, 55b)는 균일한 재료, 예컨대 AuSn 등의 솔더로 형성될 수 있다.The first coupler 55a and the second coupler 55b are formed together through the same process, and are thus formed of the same material. Furthermore, these couplers 55a and 55b may be formed of a uniform material, such as solder such as AuSn.

상기 제1 결합기(55a)는 제1 리드 전극(53a)과 제1 콘택층(35a)을 결합시켜 반도체 적층 구조체(30)를 구조적 및 전기적으로 마운트 기판(50)에 연결하고, 상기 제2 결합기(55b)는 제2 리드 전극(53b)과 제2 콘택층(35b)을 결합시켜 반도체 적층 구조체(30)를 구조적 및 전기적으로 마운트 기판(50)에 연결한다.The first coupler 55a couples the first lead electrode 53a and the first contact layer 35a to connect the semiconductor stacked structure 30 to the mount substrate 50 structurally and electrically, and the second coupler 55. 55b couples the second lead electrode 53b to the second contact layer 35b to connect the semiconductor stack structure 30 to the mount substrate 50 structurally and electrically.

상기 제1 및 제2 결합기들(55a, 55b)을 형성하는 동안 언더필(40)에 의해 제1 콘택층(35a)과 제2 콘택층(35b)의 단락이 방지될 수 있다. 한편, 언더필(40)을 사용하지 않을 경우, 절연층(33)이 반도체 적층 구조체(30)의 단락을 방지하며, 제1 콘택층(35a)과 제2 콘택층(35b) 사이의 거리를 조절함으로써 콘택층들(35a, 35b) 사이의 단락이 방지될 수 있다.An underfill 40 may prevent a short circuit between the first contact layer 35a and the second contact layer 35b while the first and second couplers 55a and 55b are formed. On the other hand, when the underfill 40 is not used, the insulating layer 33 prevents short circuit of the semiconductor laminate 30 and adjusts the distance between the first contact layer 35a and the second contact layer 35b. As a result, a short circuit between the contact layers 35a and 35b can be prevented.

(파장 변환기(60) 형성)(Formation of wavelength converter 60)

다시, 도 4를 참조하면, 상기 결합 공정이 완료된 후, 제1 기판(21)의 뒷면 상에 파장변환기(60)가 형성된다. 상기 파장변환기(60)는 형광체를 코팅하거나, 형광체를 함유하는 수지를 코팅하여 형성할 수 있다. 예컨대, 형광체를 함유하는 수지를 제1 기판(21)에 도포하고 스퀴즈를 이용하여 균일한 두께로 파장변환기(60)를 형성할 수 있다. 이와 달리, 형광체를 함유하는 파장변환기, 예컨대 글래스를 제1 기판(21)에 부착하여 형성할 수도 있다. 상기 글래스는 접착제를 사용하여 제1 기판(21)에 부착될 수 있으나, 접착제를 사용하지 않고 저온 직접 본딩 기술을 이용하여 제1 기판(21)에 부착될 수도 있다.Again, referring to FIG. 4, after the bonding process is completed, the wavelength converter 60 is formed on the rear surface of the first substrate 21. The wavelength converter 60 may be formed by coating a phosphor or by coating a resin containing the phosphor. For example, a resin containing phosphors may be applied to the first substrate 21 and the wavelength converter 60 may be formed to a uniform thickness using a squeeze. Alternatively, a wavelength converter containing a phosphor, for example, glass, may be attached to the first substrate 21. The glass may be attached to the first substrate 21 using an adhesive, but may be attached to the first substrate 21 using a low temperature direct bonding technique without using an adhesive.

(분할 공정) (Division process)

도 5를 참조하면, 상기 제1 기판(21) 및 제2 기판(51)이 분할되어 웨이퍼 레벨 발광 다이오드 패키지가 완성된다. 언더필(40)이 형성된 경우, 상기 언더필(40)도 함께 분할된다. 상기 제1 기판(21) 및 제2 기판(51)은 스크라이빙 및 브레이킹, 소잉에 의해 분할될 수 있으며, 레이저를 이용하여 분할될 수 있다. Referring to FIG. 5, the first substrate 21 and the second substrate 51 are divided to complete a wafer level LED package. When the underfill 40 is formed, the underfill 40 is also divided together. The first substrate 21 and the second substrate 51 may be divided by scribing, breaking, sawing, or may be divided using a laser.

상기 제1 기판(21) 및 제2 기판(51)은 예컨대 레이저를 이용하여 동일공정에서 함께 분할될 수 있다. 이에 따라, 제1 기판(21)과 제2 기판(51)은 거의 동일한 크기로 형성될 수 있다. 그러나, 본 발명은 이에 한정되는 것은 아니며, 제1 기판(21)을 먼저 분할하고 그 후 별개의 공정에서 제2 기판(51)을 분할할 수도 있다. 이 경우, 제1 기판(21)의 크기가 제2 기판(51)의 크기보다 약간 더 작게 형성될 수 있다.The first substrate 21 and the second substrate 51 may be divided together in the same process using, for example, a laser. Accordingly, the first substrate 21 and the second substrate 51 may be formed in substantially the same size. However, the present invention is not limited thereto, and the first substrate 21 may be divided first, and then the second substrate 51 may be divided in a separate process. In this case, the size of the first substrate 21 may be slightly smaller than the size of the second substrate 51.

본 실시예에 따르면, 제1 및 제2 결합기들(55a, 55b)의 적어도 일부가 제1 및 제2 관통홀들(55a, 55b) 내에 형성되어 반도체 적층 구조체(30)와 마운트 기판(50)을 결합시킨다.According to the present exemplary embodiment, at least some of the first and second couplers 55a and 55b are formed in the first and second through holes 55a and 55b so that the semiconductor laminate structure 30 and the mount substrate 50 are formed. Combine.

도 6 내지 도 9는 본 발명의 또 다른 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지 제조 방법을 설명하기 위한 단면도들이다.6 to 9 are cross-sectional views illustrating a method of manufacturing a wafer level light emitting diode package according to still another embodiment of the present invention.

도 6을 참조하면, 본 실시예에 따른 제조 방법은 앞의 실시예의 제조 방법과 대비하여 제1 콘택층(35a) 및 제2 콘택층(35b) 상에 각각 제1 범프(37a) 및 제2 범프(37b)가 더 형성되는 것에 차이가 있다.Referring to FIG. 6, the manufacturing method according to the present exemplary embodiment may have a first bump 37a and a second bump on the first contact layer 35a and the second contact layer 35b, respectively, as compared with the manufacturing method of the previous embodiment. There is a difference that bumps 37b are further formed.

즉, 도 1을 참조하여 설명한 바와 같이 제1 기판(21) 상에 복수의 반도체 적층 구조체(30), 제1 콘택층(35a), 제2 콘택층(35b)이 형성된다. 한편, 도 1을 참조하여 설명한 바와 같이 언더필(40)을 형성하기 전 또는 후에 제1 콘택층(35a) 상에 제1 범프(37a)가 형성되고, 제2 콘택층(35b) 상에 제2 범프(37b)가 형성된다. 나아가, 상기 제1 및 제2 범프들(37a, 37b) 상에 확산 방지층(38)이 형성될 수 있다.That is, as described with reference to FIG. 1, a plurality of semiconductor stacked structures 30, first contact layers 35a, and second contact layers 35b are formed on the first substrate 21. Meanwhile, as described with reference to FIG. 1, before or after the underfill 40 is formed, the first bumps 37a are formed on the first contact layer 35a and the second bumps are formed on the second contact layer 35b. A bump 37b is formed. In addition, a diffusion barrier layer 38 may be formed on the first and second bumps 37a and 37b.

상기 제1 및 제2 범프(37a, 37b)는 전해 도금, 무전해 도금, 스크린 프린트, 와이어 본딩 기술을 이용한 스터드 범프, 솔더 볼 등으로 형성될 수 있으며, Au, Cu 또는 Al을 포함할 수 있다.The first and second bumps 37a and 37b may be formed of electrolytic plating, electroless plating, screen printing, stud bumps using a wire bonding technique, solder balls, or the like, and may include Au, Cu, or Al. .

한편, 확산 방지층(38)은 Ni, Ni/Au, Ni/Pd/Au 등으로 형성될 수 있으며, 예컨대, ENIG(Electroless Nickel Immersion Gold), ENEPIG(Electroless Nickel Electroless Palladium Immersion Gold ) 등으로 형성 수 있다. 확산 방지층(38)은 제1 및 제2 결합기를 형성하는 동안 제1 및 제2 범프(37a, 37b)의 재료가 결합기 내로 확산하는 것을 방지한다.Meanwhile, the diffusion barrier layer 38 may be formed of Ni, Ni / Au, Ni / Pd / Au, or the like. For example, the diffusion barrier layer 38 may be formed of Electroless Nickel Immersion Gold (ENIG) or Electroless Nickel Electroless Palladium Immersion Gold (ENEPIG). . The diffusion barrier layer 38 prevents the material of the first and second bumps 37a and 37b from diffusing into the coupler while forming the first and second couplers.

도 7을 참조하면, 도 2를 참조하여 설명한 바와 같은 마운트 기판(50)이 준비되고, 상기 제1 및 제2 범프들(37a, 37b)이 각각 제2 기판(51)의 제1 및 제2 관통홀들(51a, 51b) 내에 정렬되도록 복수의 반도체 적층 구조체(30)가 제2 기판(51) 상에 배치된다.Referring to FIG. 7, a mount substrate 50 as described with reference to FIG. 2 is prepared, and the first and second bumps 37a and 37b are respectively formed on the first and second portions of the second substrate 51. A plurality of semiconductor stacked structures 30 are disposed on the second substrate 51 to be aligned in the through holes 51a and 51b.

상기 제1 및 제2 범프들(37a, 37b)이 관통홀들(51a, 51b) 내에 배치되기 때문에, 복수의 반도체 적층 구조체(30)가 제2 기판(51)에 대해 자가정렬될 수 있다.Since the first and second bumps 37a and 37b are disposed in the through holes 51a and 51b, the plurality of semiconductor stacked structures 30 may be self-aligned with respect to the second substrate 51.

도 8을 참조하면, 도 4를 참조하여 설명한 바와 같이, 제1 및 제2 결합기들(55a, 55b)이 제2 기판(51)의 제1 및 제2 관통홀들(51a, 51b)을 통해 형성되어 복수의 반도체 적층 구조체(30)를 마운트 기판(50)에 결합시킨다. 특히, 상기 제1 및 제2 결합기들(55a, 55b)는 제1 범프(37a)를 제1 리드 전극(53a)에 결합시키고, 제2 범프(37b)를 제2 리드 전극(53b)에 결합시킬 수 있다.Referring to FIG. 8, as described with reference to FIG. 4, the first and second couplers 55a and 55b pass through the first and second through holes 51a and 51b of the second substrate 51. It is formed to couple the plurality of semiconductor laminated structure 30 to the mount substrate 50. In particular, the first and second couplers 55a and 55b couple the first bump 37a to the first lead electrode 53a and the second bump 37b to the second lead electrode 53b. You can.

또한, 도 4를 참조하여 설명한 바와 같이, 제1 기판(21) 상에 파장변환기(60)가 형성될 수 있다.In addition, as described with reference to FIG. 4, the wavelength converter 60 may be formed on the first substrate 21.

도 9를 참조하면, 도 5를 참조하여 설명한 바와 같이, 상기 제1 기판(21) 및 제2 기판(51)이 분할되어 본 실시예에 따른 웨이퍼 레벨 발광 다이오드 패키지가 완성된다. Referring to FIG. 9, as described with reference to FIG. 5, the first substrate 21 and the second substrate 51 are divided to complete a wafer level LED package according to the present embodiment.

앞서, 다양한 실시예들에 대해 설명하였지만, 특정 실시예에 한정되어 설명된 구성요소는 본 발명의 사상을 변경하지 않는 범위 내에서 다른 실시예들에 적용될 수 있다는 것을 이해할 필요가 있다. 또한, 본 발명은 앞서 설명한 실시예들에 한정되는 것은 아니며 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변형 및 변경이 가능하다.While various embodiments have been described above, it should be understood that the described components may be applied to other embodiments without departing from the spirit of the invention. In addition, the present invention is not limited to the above-described embodiments, and various modifications and changes may be made without departing from the spirit of the present invention.

Claims (20)

제1 리드 전극 및 제2 리드 전극을 갖고, 제1 관통홀 및 제2 관통홀을 갖는 마운트 기판;
상기 마운트 기판 상부에 위치하고, 제1 도전형 반도체층, 제2 도전형 반도체층 및 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성 영역을 갖는 반도체 적층 구조체; 및
상기 반도체 적층 구조체를 상기 마운트 기판에 구조적으로 결합시키는 제1 결합기 및 제2 결합기를 포함하고;
상기 제1 결합기는 상기 제1 관통홀의 적어도 일부를 채우고, 상기 제2 결합기는 상기 제2 관통홀의 적어도 일부를 채우며,
상기 제1 결합기는 상기 제1 리드 전극과 상기 제1 도전형 반도체층을 전기적으로 연결하고, 상기 제2 결합기는 상기 제2 리드 전극과 상기 제2 도전형 반도체층을 전기적으로 연결하는 웨이퍼 레벨 발광 다이오드 패키지.A mount substrate having a first lead electrode and a second lead electrode and having a first through hole and a second through hole;
A semiconductor stacked structure disposed above the mount substrate and having a first conductive semiconductor layer, a second conductive semiconductor layer, and an active region interposed between the first conductive semiconductor layer and the second conductive semiconductor layer; And
A first coupler and a second coupler structurally coupling the semiconductor laminate structure to the mount substrate;
The first coupler fills at least a portion of the first through hole, the second coupler fills at least a portion of the second through hole,
The first coupler electrically connects the first lead electrode and the first conductive semiconductor layer, and the second coupler electrically connects the second lead electrode and the second conductive semiconductor layer. Diode package. 청구항 1에 있어서,
상기 제1 리드 전극 및 제2 리드 전극은 각각 상기 제1 관통홀 및 제2 관통홀의 측벽을 덮는 웨이퍼 레벨 발광 다이오드 패키지.The method according to claim 1,
And a first lead electrode and a second lead electrode covering sidewalls of the first through hole and the second through hole, respectively. 청구항 1에 있어서,
상기 반도체 적층 구조체 상에 위치하는 성장 기판; 및
상기 성장 기판 상에 위치하는 파장변환기를 더 포함하는 웨이퍼 레벨 발광 다이오드 패키지.The method according to claim 1,
A growth substrate positioned on the semiconductor laminate structure; And
A wafer level light emitting diode package further comprising a wavelength converter positioned on the growth substrate. 청구항 1에 있어서,
상기 반도체 적층 구조체와 상기 마운트 기판 사이에 위치하는 언더필을 더 포함하는 웨이퍼 레벨 발광 다이오드 패키지.The method according to claim 1,
A wafer level light emitting diode package further comprising an underfill positioned between the semiconductor stacked structure and the mount substrate. 청구항 4에 있어서,
상기 언더필은 상기 반도체 적층 구조체를 상기 마운트 기판 상에 부착시키는 접착제인 웨이퍼 레벨 발광 다이오드 패키지.The method of claim 4,
The underfill is a wafer level light emitting diode package that is an adhesive for attaching the semiconductor laminate structure on the mount substrate. 청구항 1에 있어서,
상기 제1 결합기는 상기 제2 결합기와 동일한 재료로 형성된 웨이퍼 레벨 발광 다이오드 패키지.The method according to claim 1,
And the first combiner is formed of the same material as the second combiner. 청구항 6에 있어서,
상기 제1 도전형 반도체층에 오믹 콘택하는 제1 콘택층; 및
상기 제2 도전형 반도체층에 오믹콘택하는 제2 콘택층을 더 포함하고,
상기 제1 및 제2 결합기는 상기 제1 콘택층 및 제2 콘택층을 상기 제1 및 제2 리드 전극들에 결합시키는 웨이퍼 레벨 발광 다이오드 패키지.The method of claim 6,
A first contact layer in ohmic contact with the first conductive semiconductor layer; And
A second contact layer which is ohmic contacted to the second conductivity type semiconductor layer,
And the first and second couplers couple the first contact layer and the second contact layer to the first and second lead electrodes. 청구항 1에 있어서,
상기 제1 도전형 반도체층에 전기적으로 연결된 제1 범프; 및
상기 제2 도전형 반도체층에 전기적으로 연결된 제2 범프를 더 포함하고,
상기 제1 범프 및 제2 범프는 각각 상기 제1 관통홀 및 제2 관통홀 내에 정렬되고,
상기 제1 결합기 및 상기 제2 결합기는 상기 제1 및 제2 범프를 상기 마운트 기판에 결합시키는 웨이퍼 레벨 발광 다이오드 패키지.The method according to claim 1,
A first bump electrically connected to the first conductivity type semiconductor layer; And
A second bump electrically connected to the second conductivity type semiconductor layer;
The first bump and the second bump are aligned in the first through hole and the second through hole, respectively.
And the first coupler and the second coupler couple the first and second bumps to the mount substrate. 청구항 8에 있어서,
상기 제1 및 제2 결합기와 상기 제1 및 제2 범프 사이에 각각 개재된 확산 방지층을 더 포함하는 웨이퍼 레벨 발광 다이오드 패키지.The method according to claim 8,
And a diffusion barrier layer interposed between the first and second couplers and the first and second bumps, respectively. 청구항 8에 있어서,
상기 제1 도전형 반도체층에 오믹 콘택하는 제1 콘택층; 및
상기 제2 도전형 반도체층에 오믹콘택하는 제2 콘택층을 더 포함하고,
상기 제1 및 제2 범프는 각각 상기 제1 콘택층 및 제2 콘택층 상에 위치하는 발광 다이오드 패키지.The method according to claim 8,
A first contact layer in ohmic contact with the first conductive semiconductor layer; And
A second contact layer which is ohmic contacted to the second conductivity type semiconductor layer,
The first and second bumps are respectively disposed on the first contact layer and the second contact layer. 제1 기판 상에 복수의 반도체 적층 구조체를 형성하되, 상기 각 반도체 적층 구조체는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 제2 도전형 반도체층 사이에 개재된 활성 영역을 포함하고,
상기 복수의 반도체 적층 구조체에 대응하도록 정렬된 제1 관통홀들 및 제2 관통홀들을 갖는 마운트 기판을 준비하고,
상기 복수의 반도체 적층 구조체를 상기 마운트 기판 상에 배치하고,
상기 제1 관통홀들 및 제2 관통홀들을 통해 상기 복수의 반도체 적층 구조체를 상기 마운트 기판에 결합시키는 제1 결합기들 및 제2 결합기들을 형성하는 것을 포함하는 발광 다이오드 패키지 제조 방법.A plurality of semiconductor stacked structures are formed on a first substrate, wherein each semiconductor stacked structure is formed between a first conductive semiconductor layer, a second conductive semiconductor layer, and the first conductive semiconductor layer and the second conductive semiconductor layer. Including an intervening active region,
Preparing a mount substrate having first through holes and second through holes aligned to correspond to the plurality of semiconductor stacked structures,
Disposing the plurality of semiconductor laminate structures on the mount substrate,
And forming first couplers and second couplers coupling the plurality of semiconductor stack structures to the mount substrate through the first through holes and the second through holes. 청구항 11에 있어서,
상기 제1 및 제2 결합기들은 전해 도금, 무전해 도금, 웨이브 솔더링 또는 스크린 인쇄 기술을 사용하여 형성된 발광 다이오드 패키지 제조 방법.The method of claim 11,
Wherein the first and second couplers are formed using electroplating, electroless plating, wave soldering or screen printing techniques. 청구항 11에 있어서,
상기 각 반도체 적층 구조체의 제1 도전형 반도체층 및 제2 도전형 반도체층 상에 각각 제1 콘택층 및 제2 콘택층을 형성하는 것을 더 포함하고,
상기 제1 결합기 및 제2 결합기는 각각 상기 제1 콘택층 및 제2 콘택층을 상기 마운트 기판에 결합시키는 발광 다이오드 패키지 제조 방법.The method of claim 11,
Forming a first contact layer and a second contact layer on the first conductivity type semiconductor layer and the second conductivity type semiconductor layer of each of the semiconductor stacked structures;
And the first coupler and the second coupler respectively couple the first contact layer and the second contact layer to the mount substrate. 청구항 13에 있어서,
상기 마운트 기판을 준비하는 것은,
상기 마운트 기판을 관통하는 상기 제1 관통홀들 및 제2 관통홀들을 형성하고,
상기 제1 관통홀들 및 상기 제2 관통홀들에 각각 대응하여 배치된 제1 리드 전극들 및 제2 리드 전극들을 형성하는 것을 더 포함하고,
상기 제1 결합기들은 상기 제1 리드 전극들과 상기 제1 콘택층들을 결합시키고, 상기 제2 결합기들은 상기 제2 리드 전극들과 상기 제2 콘택층들을 결합시키는 발광 다이오드 패키지 제조 방법.The method according to claim 13,
Preparing the mount substrate,
Forming the first through holes and the second through holes penetrating the mount substrate;
The method may further include forming first lead electrodes and second lead electrodes disposed corresponding to the first through holes and the second through holes, respectively.
The first couplers couple the first lead electrodes and the first contact layers, and the second couplers couple the second lead electrodes and the second contact layers. 청구항 14에 있어서,
상기 제1 리드 전극들 및 제2 리드 전극들은 각각 대응하는 제1 및 제2 관통홀들의 측벽을 덮도록 형성되는 발광 다이오드 패키지 제조 방법.The method according to claim 14,
And the first lead electrodes and the second lead electrodes are formed to cover sidewalls of corresponding first and second through holes, respectively. 청구항 15에 있어서,
상기 제1 리드전극들 및 제2 리드 전극들은 각각 상기 기판의 상부면 및 하부면으로 연장된 발광 다이오드 패키지 제조 방법.The method according to claim 15,
The first lead electrodes and the second lead electrodes are extended to the upper surface and the lower surface of the substrate, respectively. 청구항 11에 있어서,
상기 각 반도체 적층 구조체의 제1 도전형 반도체층 및 제2 도전형 반도체층 상에 각각 제1 범프 및 제2 범프를 형성하는 것을 더 포함하고,
상기 제1 범프들 및 제2 범프들이 각각 상기 제1 관통홀들 및 상기 제2 관통홀들 내에 정렬되도록 상기 복수의 반도체 적층 구조체를 상기 마운트 기판 상에 배치하는 발광 다이오드 패키지 제조 방법.The method of claim 11,
Forming first bumps and second bumps on the first conductivity type semiconductor layer and the second conductivity type semiconductor layer of each of the semiconductor stacked structures;
And arranging the plurality of semiconductor stack structures on the mount substrate such that the first bumps and the second bumps are aligned in the first through holes and the second through holes, respectively. 청구항 17에 있어서,
상기 복수의 반도체 적층 구조체를 상기 마운트 기판 상에 배치하기 전에, 상기 반도체 적층 구조체를 덮는 언더필을 형성하는 것을 더 포함하되,
상기 제1 범프들 및 제2 범프들은 상기 언더필 외부에 노출되도록 형성되는 발광 다이오드 패키지 제조 방법.18. The method of claim 17,
Before placing the plurality of semiconductor stacked structures on the mount substrate, further comprising forming an underfill covering the semiconductor stacked structures,
The first bumps and the second bumps are formed to be exposed outside the underfill LED package manufacturing method. 청구항 17에 있어서,
상기 제1 결합기들 및 제2 결합기들은 상기 제1 범프들 및 제2 범프들을 상기 마운트 기판에 결합시키는 발광 다이오드 패키지 제조 방법.18. The method of claim 17,
And the first couplers and the second couplers couple the first bumps and the second bumps to the mount substrate. 청구항 17에 있어서,
상기 제1 범프들 및 제2 범프들을 덮는 확산 방지층을 형성하는 것을 더 포함하는 발광 다이오드 패키지 제조 방법.18. The method of claim 17,
The method of claim 1, further comprising forming a diffusion barrier layer covering the first bumps and the second bumps.
KR1020110023697A 2011-03-17 2011-03-17 Wafer level led package and method of fabricating the same KR101797560B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110023697A KR101797560B1 (en) 2011-03-17 2011-03-17 Wafer level led package and method of fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110023697A KR101797560B1 (en) 2011-03-17 2011-03-17 Wafer level led package and method of fabricating the same

Publications (2)

Publication Number Publication Date
KR20120105950A true KR20120105950A (en) 2012-09-26
KR101797560B1 KR101797560B1 (en) 2017-11-15

Family

ID=47112729

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110023697A KR101797560B1 (en) 2011-03-17 2011-03-17 Wafer level led package and method of fabricating the same

Country Status (1)

Country Link
KR (1) KR101797560B1 (en)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016021833A1 (en) * 2014-08-07 2016-02-11 주식회사 세미콘라이트 Semiconductor light-emitting element
KR20160027590A (en) * 2014-09-01 2016-03-10 주식회사 세미콘라이트 Semiconductor light emitting device
KR20160054692A (en) * 2014-11-06 2016-05-17 주식회사 세미콘라이트 Semiconductor light emitting device
KR20190010352A (en) * 2017-07-21 2019-01-30 엘지이노텍 주식회사 Light emitting device package and manufacturing method of light emitting device package
KR20190025333A (en) * 2017-09-01 2019-03-11 엘지이노텍 주식회사 Light emitting device package
KR20190028014A (en) * 2017-09-08 2019-03-18 엘지이노텍 주식회사 Light emitting device package
KR20190029251A (en) * 2017-09-12 2019-03-20 엘지이노텍 주식회사 Light emitting device package and lighting module
KR20200071713A (en) * 2017-07-25 2020-06-19 현대모비스 주식회사 Backward driving assist apparatus of vehicle and control method thereof

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005303258A (en) * 2004-03-16 2005-10-27 Fujikura Ltd Device and method for manufacturing the same
KR100652133B1 (en) * 2005-12-20 2006-11-30 서울옵토디바이스주식회사 Flip chip light-emitting device
JP2010103186A (en) * 2008-10-21 2010-05-06 Sony Corp Method of manufacturing semiconductor light emitting apparatus

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2016021833A1 (en) * 2014-08-07 2016-02-11 주식회사 세미콘라이트 Semiconductor light-emitting element
KR20160027590A (en) * 2014-09-01 2016-03-10 주식회사 세미콘라이트 Semiconductor light emitting device
KR20160054692A (en) * 2014-11-06 2016-05-17 주식회사 세미콘라이트 Semiconductor light emitting device
KR20190010352A (en) * 2017-07-21 2019-01-30 엘지이노텍 주식회사 Light emitting device package and manufacturing method of light emitting device package
KR20200071713A (en) * 2017-07-25 2020-06-19 현대모비스 주식회사 Backward driving assist apparatus of vehicle and control method thereof
KR20190025333A (en) * 2017-09-01 2019-03-11 엘지이노텍 주식회사 Light emitting device package
KR20190028014A (en) * 2017-09-08 2019-03-18 엘지이노텍 주식회사 Light emitting device package
KR20190029251A (en) * 2017-09-12 2019-03-20 엘지이노텍 주식회사 Light emitting device package and lighting module

Also Published As

Publication number Publication date
KR101797560B1 (en) 2017-11-15

Similar Documents

Publication Publication Date Title
KR101230622B1 (en) Method of fabricating semiconductor device using gang bonding and semiconductor device fabricated by the same
KR101761834B1 (en) Wafer level led package and method of fabricating the same
US10043955B2 (en) Light emitting diode chip having wavelength converting layer and method of fabricating the same, and package having the light emitting diode chip and method of fabricating the same
KR101797560B1 (en) Wafer level led package and method of fabricating the same
JP5414579B2 (en) Semiconductor light emitting device
JP5377985B2 (en) Semiconductor light emitting device
JP5325834B2 (en) Semiconductor light emitting device and manufacturing method thereof
JP2014160736A (en) Semiconductor light-emitting device and light-emitting device
KR101873503B1 (en) Wafer level led package and method of fabricating the same
US9059381B2 (en) Light emitting device having wavelength converting layer and method of fabricating the same
JP2007335462A (en) Semiconductor compound element, and its fabrication process
JP2006073618A (en) Optical element and manufacturing method thereof
KR102347483B1 (en) Light emitting device
JP4443397B2 (en) Optical semiconductor element, optical semiconductor device, and method of manufacturing optical semiconductor element
US11101411B2 (en) Solid-state light emitting devices including light emitting diodes in package structures
JP3917619B2 (en) Manufacturing method of semiconductor light emitting device
KR101700899B1 (en) Method of fabricating semiconductor device using gang bonding and semiconductor device fabricated by the same
JP2013179347A (en) Semiconductor light-emitting device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant