KR20120105150A - 이미지 디스플레이 시스템 및 이미지 데이터 처리 방법 - Google Patents

이미지 디스플레이 시스템 및 이미지 데이터 처리 방법 Download PDF

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Abstract

이미지 데이터의 처리 방법에서는 적어도 하나의 애플리케이션에서 제공되는 패킷의 타입을 판단한다. 판단된 패킷의 타입에 기초하여 선택적으로 패킷에 포함되는 어드레스가 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는지 여부를 판단한다. 중첩 여부의 판단에 기초하여 패킷에 포함되는 이미지 데이터를 선택적으로 처리한다.

Description

이미지 디스플레이 시스템 및 이미지 데이터 처리 방법{Image display system and method of processing image data}
본 발명은 이미지 디스플레이 분야에 관한 것으로, 보다 상세하게는 이미지 디스플레이 시스템 및 이미지 데이터 처리 방법에 관한 것이다.
이미지 디스플레이 시스템은 애플리케이션으로부터 이미지 데이터를 처리하여 프레임 버퍼에 저장하고 이를 디스플레이 패널에 디스플레이한다. 업데이트된 이미지 데이터를 디스플레이 패널에 디스플레이함에 있어 보다 효율적인 처리 방법이 요구된다.
본 발명의 일 목적은 효율을 높이고 전력 소모를 감소시킬 수 있는 이미지 디스플레이 시스템을 제공하는데 있다.
본 발명의 일 목적은 효율을 높이고 전력 소모를 감소시킬 수 있는 이미지 데이터 처리 방법을 제공하는데 있다.
상기 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 이미지 데이터의 처리 방법에서는 적어도 하나의 애플리케이션에서 제공되는 패킷의 타입을 판단한다. 상기 판단된 패킷의 타입에 기초하여 선택적으로 상기 패킷에 포함되는 어드레스가 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는지 여부를 판단한다. 상기 중첩 여부의 판단에 기초하여 상기 패킷에 포함되는 이미지 데이터를 선택적으로 처리한다.
실시예에 있어서, 상기 패킷이 기입 패킷인 경우에 상기 패킷에 포함되는 어드레스가 상기 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는지 여부가 판단될 수 있다. 상기 이미지 데이터에 상응하는 어드레스가 상기 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는 경우에 상기 이미지 데이터를 처리하여 프레임 버퍼에 제공할 수 있다.
상기 이미지 데이터에 상응하는 어드레스가 상기 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는 경우에 인터럽트 신호에 응답하여 상기 그래픽 데이터를 처리할 수 있다.
실시예에 있어서, 상기 미리 설정된 어드레스 영역은 복수의 어드레스 영역들이고, 상기 패킷이 기입 패킷인 경우에 상기 기입 패킷에 포함된 이미지 데이터를 나타내는 어드레스 영역이 상기 복수의 미리 설정된 어드레스 영역들 중 적어도 하나와 적어도 부분적으로 중첩되는 경우에 상기 이미지 데이터를 처리할 수 있다.
상기 일 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 이미지디스플레이 시스템은 메모리 컨트롤러, 메모리 및 디바이스 드라이버를 포함한다. 상기 메모리 컨트롤러는 패킷의 타입에 기초하여 상기 패킷에 포함될 수 있는 이미지 데이터의 처리여부를 나타내는 인터럽트 신호를 생성한다. 상기 메모리는 상기 메모리 컨트롤러에 제어에 따라 상기 이미지 데이터를 저장한다. 상기 디바이스 드라이버는 상기 인터럽트 신호에 응답하여 상기 메모리로부터 상기 그래픽 데이터를 독출하여 처리한다.
실시예에 있어서, 상기 메모리 컨트롤러는 상기 패킷의 타입이 기입 패킷인 경우에 상기 패킷에 포함되는 상기 이미지 데이터의 어드레스가 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는지 여부에 기초하여 상기 인터럽트 신호를 선택적으로 생성하는 오퍼레이션 디텍터를 포함할 수 있다.
상기 오퍼레이션 디텍터는 상기 이미지 데이터의 어드레스가 상기 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는 경우에 상기 인터럽트 신호를 생성할 수 있다. 상기 오퍼레이션 디텍터는 상기 미리 설정된 어드레스 영역의 스타트 어드레스와 상기 어드레스 영역의 크기를 나타내는 오프셋을 저장하는 레지스터부, 상기 패킷의 타입을 체크하여 상기 패킷의 타입을 나타내는 제1 판정 신호를 제공하는 패킷 타입 체크부, 상기 제1 판정 신호에 응답하여 선택적으로 활성화되어 상기 레지스터부를 참조하여 상기 이미지 데이터의 어드레스가 상기 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는지 여부를 나타내는 제2 판정 신호를 제공하는 어드레스 비교 로직 및 상기 제2 판정 신호에 응답하여 선택적으로 활성화되어 상기 이미지 데이터의 어드레스가 상기 미리 설정된 어드레스 영역과 적어도 일부분이 중첩됨을 나타내는 상기 인터럽트 신호를 제공하는 인터럽트 신호 생성기를 포함할 수 있다.
상기 어드레스 비교 로직은 상기 제1 판정 신호가 상기 패킷의 타입이 기입 패킷임을 나타내는 경우에 활성화되어 상기 레지스터부를 참조하여 상기 이미지 데이터의 어드레스가 상기 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는 여부를 판정하여 상기 제2 판정 신호를 제공할 수 있다.
상기 미리 설정된 어드레스 영역은 복수의 어드레스 영역을 포함하고, 상기 어드레스 비교 로직은 상기 이미지 데이터의 어드레스 영역이 상기 복수의 어드레스 영역 중 적어도 하나와 적어도 부분적으로 중첩되는 경우에 활성화되는 상기 제2 판정 신호를 제공할 수 있다.
상기 오퍼레이션 디텍터는 상기 인터럽트 신호를 카운팅하여 카운팅 신호를 외부로 제공하는 카운터를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 메모리 버스의 작업 부하를 감소시키고 전력 소모를 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 이미지 디스플레이 시스템을 나나태는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 도 1의 중재부의 구성을 나타내는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 도 1의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 4는 패킷의 구성을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 도 3의 오퍼레이션 디텍터를 나타내는 블록도이다.
도 6은 도 1의 서피스 메모리를 나타낸다.
도 7은 도 5의 레지스터부에 저장된 미리 설정된 어드레스 영역을 나타낸다.
도 8a 내지 도 8d는 미리 설정된 어드레스 영역과 선택된 패킷의 어드레스 영역을 나타낸다.
도 9a 및 도 9b는 미리 설정된 어드레스 영역과 선택된 패킷의 어드레스 영역을 나타낸다.
도 10은 본 발명의 일 실시예에 따른 도 5의 어드레스 비교 로직을 나타내는 블록도이다.
도 11은 도 1의 서피스 메모리가 복수의 미리 설정된 어드레스 영역을 포함되는 경우를 나타낸다.
도 12는 본 발명의 다른 실시예에 따른 도 5의 어드레스 비교 로직을 나타내는 블록도이다.
도 13은 도 1의 디바이스 드라이버의 구성을 나타내는 블록도이다.
도 14는 본 발명의 일 실시예에 따른 이미지 데이터 처리 방법을 나타내는 흐름도이다.
도 15는 본 발명이 실시예에 따른 멀티코어 시스템을 포함하는 전자 기기의 일 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일하거나 유사한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 이미지 디스플레이 시스템을 나나태는 블록도이다.
도 1을 참조하면, 이미지 디스플레이 시스템(10)은 서피스 메모리(140), 메모리 컨트롤러(200), 디바이스 드라이버(300) 및 디스플레이 모듈(400)을 포함하여 구성될 수 있다. 디스플레이 모듈(400)은 프레임 버퍼(410) 및 디스플레이 패널(420)을 포함할 수 있다. 이미지 디스플레이 시스템(10)은 또한 제1 애플리케이션(110), 제2 애플리케이션(120) 및 중재부(130)를 포함할 수도 있다. 제1 애플리케이션(110) 및 제2 애플리케이션(120)은 이미지 디스플레이 시스템(10) 외부에 별도로 구현될 수도 있고, 이미지 디스플레이 시스템(10) 내부에 구현될 수도 있다. 또한 제1 애플리케이션(110) 및 제2 애플리케이션(120)은 소프트웨어 프로그램으로도 구현될 수 있다. 제1 애플리케이션(110)은 호스트일 수 있고, 제2 애플리케이션(120)은 입출력 장치일 또는 DMA(direct mamory access)일수 있다. 또한 중재부(130)도 이미지 디스플레이 시스템(10) 외부에 별도로 구현될 수도 있고, 이미지 디스플레이 시스템(10) 내부에 구현될 수도 있다.
제1 애플리케이션(110) 및 제2 애플리케이션(120)은 버스(BUS)를 통하여 중재부(130)에 연결된다. 중재부(130)는 버스(BUS)를 통하여 메모리 컨트롤러(200)에 연결된다. 메모리 컨트롤러(200)는 버스(BUS)를 통하여 서피스 메모리(140)에 연결된다. 서피스 메모리(140)도 버스(BUS)를 통하여 디바이스 드라이버(300)에 연결된다.
제1 애플리케이션(110)은 도시되지 않은 API(applciation program interface)를 통하여 제1 패킷(PKT1)을 제공하고, 제2 애플리케이션(120)은 도시되지 않은 API를 통하여 제2 패킷(PKT2)를 제공한다. 중재부(130)는 라운드-로빈 방식 또는 우선순위 방식과 같은 정해진 방식에 따라 제1 패킷(PKT1)과 제2 패킷(PKT2) 중 하나를 선택하여 선택된 패킷(PKTS)을 메모리 컨트롤러(200)에 제공한다. 중재부(130)가 제1 패킷(PKT1)과 제2 패킷(PKT2) 중 하나를 선택하는 것은 제1 애플리케이션(110)과 제2 애플리케이션(120)이 동시에 메모리 컨트롤러(200)를 액세스하는 경우에 발생할 수 있는 상황이다.
메모리 컨트롤러(200)는 선택된 패킷(PKTS)의 타입에 따른 동작을 수행할 수 있다. 예를 들어, 선택된 패킷(PKTS)이 독출 패킷인 경우에는 메모리 컨트롤러(200)는 선택된 패킷(PKTS)에 포함된 독출 어드레스에 기초하여 서피스 메모리(140)를 액세스하고, 서피스 메모리(140)로부터 독출 어드레스에 해당하는 데이터를 독출하고, 독출된 데이터를 중재부(130)를 통하여 선택된 패킷(PKTS)을 제공한 애플리케이션에 제공할 수 있다. 예를 들어, 선택된 패킷(PKTS)이 기입 패킷인 경우에, 메모리 컨트롤러(200)는 선택된 패킷(PKTS)에 포함된 기입 어드레스 및 기입 데이터에 기초하여 서피스 메모리(140)에 기입 동작을 수행할 수 있다. 메모리 컨트롤러(200)가 피스 메모리(140)에 기입 동작을 수행하는 경우, 메모리 컨트롤러(200)는 선택된 패킷(PKTS)에 포함된 기입 어드레스가 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는지 여부에 따라 인터럽트 신호(ITR)를 선택적으로 생성하여 디바이스 드라이버(300)에 제공할 수 있다. 즉 메모리 컨트롤러(200)는 선택된 패킷(PKTS)에 포함된 기입 어드레스가 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는 경우에 인터럽트 신호(ITR)를 생성하여 디바이스 드라이버(300)에 제공할 수 있다.
디바이스 드라이버(300)는 메모리 컨트롤러(200)로부터 인터럽트 신호(ITR)가 제공되는 경우에만 서피스 메모리(140)를 액세스하고 서피스 메모리(140)에 저장된 데이터를 독출하여 처리하고 처리된 데이터를 디스플레이 모듈(400)의 프레임 버퍼(410)에 저장하게 된다. 프레임 버퍼(410)에 저장된 데이터는 디스플레이 패널(420)에 이미지 데이터로서 표시되게 된다. 즉 본 발명의 실시예에 따른 이미지 디스플레이 시스템(10)에서는 서피스 메모리(140)의 특정 영역을 미리 지정하고, 기입 패킷에 포함된 기입 데이터가 서피스 메모리(140)의 특정 영역과 적어도 부분적으로 중첩되는 경우에만 인터럽트 신호(ITR)를 생성하여, 서피스 메모리(140)의 특정 영역의 데이터가 업데이트 되었음을 디바이스 드라이버(300)에 통지하게 된다. 인터럽트 신호(ITR)를 통지받은 디바이스 드라이버(300)는 서피스 메모리(140)를 액세스하여 서피스 메모리(140)에 저장된 데이터를 독출하여 처리하게 된다. 다시 말하면, 디바이스 드라이버(300)는 서피스 메모리(140)의 특정 영역의 데이터가 업데이트되는 경우에만 서피스 메모리(140)를 액세스하여 서피스 메모리(140)에 저장된 데이터를 처리하여 프레임 버퍼(140)에 제공할 수 있다.
서피스 메모리(140)는 SDRAM과 같은 휘발성 메모리를 포함할 수 있고, 서피스 메모리(140)는 프레임 버퍼(410)와 유사한 구성을 갖을 수 있다.
도 2는 본 발명의 일 실시예에 따른 도 1의 중재부의 구성을 나타내는 블록도이다.
도 2를 참조하면, 중재부(130)는 중재기(131) 및 라우팅부(132)를 포함할 수 있다. 중재기(131)는 제1 및 제2 패킷들(PKT1, PKT2)을 수신하고, 수신된 제1 및 제2 패킷들(PKT1, PKT2)에 기초하여 중재 신호(AR)를 생성한다. 라우팅부(132)는 중재 신호(AR)에 응답하여 제1 및 제2 패킷들(PKT1, PKT2) 중 하나를 선택하여 선택된 패킷(PKTS)을 제공한다.
중재기(131)는 제1 및 제2 패킷들(PKT1, PKT2)을 수신하고, 라운드 로빙(round-robin) 방식을 기초로 중재 신호(AR)를 생성할 수 있다. 라운드 로빙 방식에 의하면 수신된 제1 및 제2 패킷들(PKT1, PKT2)이 차례로 선택되도록 중재 신호(AR)가 생성될 수 있다. 또한 중재기(131)는 수신된 1제1 및 제2 패킷들(PKT1, PKT2) 각각이 고유한 우선순위를 가지고 있고, 이 우선 순위에 따라 수신된 제1 및 제2 패킷들(PKT1, PKT2)이 패킷(PKTS)으로 선택되도록 중재 신호(AR)가 생성될 수 있다.
도 1 및 도 2에서는 중재부(130)가 제1 및 제2 패킷들(PKT1, PKT2을 수신하는 경우를 설명하였지만, 본 발명의 실시예는 이에 한정되지 아니하고, 중재부(130)가 3 개 이상의 패킷들을 수신하는 경우에도 동일하게 적용될 수 있다.
도 3은 본 발명의 일 실시예에 따른 도 1의 메모리 컨트롤러의 구성을 나타내는 블록도이다.
도 3을 참조하면, 메모리 컨트롤러(200)는 제1 인터페이스(210), 오퍼레이션 디텍터(220), 제2 인터페이스(280) 및 입출력 회로(290)를 포함하여 구성될 수 있다.
제1 인터페이스부(210)는 중재부(130)로부터의 선택된 패킷(PKTS)을 인터페이싱하여 오퍼레이션 디텍터(220)와 입출력 회로(290)에 제공한다. 여기서 제1 인터페이스부(210)는 AXI(Advanced extensible interface) 프로토콜을 따를 수 있다. 선택된 패킷(PKTS)은 오퍼레이션 디텍터(220)와 입출력 회로(290)에 제공될 수 있다. 오퍼레이션 디텍터(220)는 선택된 패킷(PKTS)의 타입과 어드레스에 기초하여 이를 나타내는 판정 신호(DS)를 생성하여 입출력 회로(290)에 제공될 수 있다. 또한 오퍼레이션 디텍터(220)는 선택된 패킷(PKTS)의 타입과 어드레스에 기초하여 인터럽트 신호(ITR)를 선택적으로 생성할 수 있다. 입출력 회로(290)는 판정 신호(DS)에 응답하여 패킷(PKTS)을 제2 인터페이스부(280)에 제공하는 시점을 조절할 수 있다. 즉 선택된 패킷(PKTS)의 타입과 어드레스에 따라 달라질 수 있는 판정 신호(DS)에 응답하여 패킷(PKTS)을 제2 인터페이스부(280)에 제공하는 시점을 조절할 수 있다. 입출력 회로(290)의 기능은 오퍼레이션 디텍터(200)에 통합될 수도 있다. 즉 입출력 회로(290)는 오퍼레이션 디텍터(200)에 포함되어 선택된 패킷(PKTS)의 타입과 어드레스에 따라 오페레이션 디텍터(200)에서 제2 인터페이스부(280)에 선택된 패킷(PKTS)이 제공되는 시점이 조절될 수 있다. 제2 인터페이스부(280)는 선택된 패킷(PKTS)에 포함되는 커맨드(CMD) 및 데이터(DATA) 및 어드레스(ADDR)를 서피스 메모리(140)에 제공할 수 있다. 실시예에 따라서, 제2 인터페이스부(280)는 선택된 패킷(PKTS)에 포함되는 커맨드 및 어드레스(ADDR)를 서피스 메모리(140)에 제공할 수 있다. 예를 들어, 선택된 패킷(PKTS)의 타입이 기입 패킷인 경우에는 제2 인터페이스부(280)는 선택된 패킷(PKTS)에 포함되는 커맨드(CMD) 및 데이터(DATA) 및 어드레스(ADDR)를 서피스 메모리(140)에 제공할 수 있다. 예를 들어, 선택된 패킷(PKTS)의 타입이 독출 패킷인 경우에는 제2 인터페이스부(280)는 선택된 패킷(PKTS)에 포함되는 커맨드(CMD) 및 어드레스(ADDR)를 서피스 메모리(140)에 제공하고, 서피스 메모리(140)로부터 어드레스(ADDR)에 해당하는 데이터(DTA)를 수신할 수 있다. 도 3에서 메모리 컨트롤러(200)는 1 인터페이스(210), 오퍼레이션 디텍터(220), 제2 인터페이스(280) 및 입출력 회로(290)를 포함하여 구성된다고 설명되었지만 메모리 컨트롤러(200)는 서피스 메모리(140)를 제어하기 위한 미도시된 회로 컴포넌트들을 더 포함할 수 있다.
도 4는 패킷의 구성을 나타낸다.
도 4를 참조하면, 패킷(PKTS)은 식별 정보(ID), 헤더 정보(HEADER) 및 페이로드(PAYLOAD)를 포함할 수 있다. 식별 정보(ID)는 송신자 식별 정보 및 수신자 식별 정보를 포함할 수 있고, 헤더 정보(HEADER)는 패킷의 타입(TYPE) 커맨드(CMD) 등을 포함할 수 있고, 페이로드(PAYLOAD)는 어드레스(ADD) 및/또는 데이터(DTA)를 포함할 수 있다. 여기서 패킷의 타입(TYPE)의 기입 패킷 및 독출 패킷 중의 하나를 나타낼 수 있다. 패킷의 타입(TYPE)이 기입 패킷인 경우에 페이로드(PAYLOAD)에는 기입 어드레스와 기입 데이터가 포함될 수 있다. 어드레스(ADD)는 스타트 어드레스(ADDPs)와 끝 어드레스(ADDPe)를 포함할 수 있다. 패킷의 타입(TYPE)이 독출 패킷인 경우에는 페이로드(PAYLOAD)에는 독출 어드레스가 포함될 수 있다. 예들 들어 패킷의 타입이 3비트로 표현되는 경우에, 010은 독출 패킷을 나타내고 011은 기입 패킷을 나타낼 수 있다. 패킷(PKTS)은 또한 기입 요청 패킷, 독출 요청 패킷, 응답 패킷, 기입 패킷 및 독출 패킷 중의 어느 하나일 수 있다.
도 5는 본 발명의 일 실시예에 따른 도 3의 오퍼레이션 디텍터를 나타내는 블록도이다.
도 5를 참조하면, 오퍼레이션 디텍터(220)는 패킷 타입 판별기(230), 어드레스 비교 로직(240), 인터럽트 신호 생성기(250), 레지스터부(260) 및 카운터(270)를 포함하여 구성될 수 있다.
패킷 타입 판별기(230)는 선택된 패킷(PKTS)의 헤더 정보(HEADER)에 포함되는 타입(TYPE)을 판별하고 이를 나타내는 제1 판정 신호(DS1)를 어드레스 비교 로직(240)에 제공할 수 있다. 선택된 패킷(PKTS)이 기입 패킷인 경우에 제1 판정 신호(DS1)는 제1 로직 레벨(하이 레벨)일 수 있다. 선택된 패킷(PKTS)이 독출 패킷인 경우에 제1 판정 신호(DS2)는 제2 로직 레벨(로우 레벨)일 수 있다.
어드레스 비교 로직(240)은 제1 판정 신호(DS1)의 로직 레벨에 따라 선택적으로 활성화되어 선택된 패킷(PKTS)에 포함되는 어드레스가 레지스터부(260)에 저장된 미리 설정된 어드레스 영역과 적어도 부분적으로 중첩되는지 여부를 판단하고 이를 나타내는 제2 판정 신호(DS2)를 인터럽트 신호 생성기(250)에 제공할 수 있다. 예들 들어, 선택된 패킷(PKTS)이 독출 패킷이어서 제1 판정 신호(DS2)는 제2 로직 레벨인 경우에 어드레스 비교 로직(240)은 제1 판정 신호(DS2)에 응답하여 활성화되지 않을 수 있다. 예들 들어, 선택된 패킷(PKTS)이 기입 패킷이어서 제1 판정 신호(DS1)는 제1 로직 레벨인 경우에 어드레스 비교 로직(240)은 제1 판정 신호(DS2)에 응답하여 활성화되고, 선택된 패킷(PKTS)에 포함되는 어드레스가 레지스터부(260)에 저장된 미리 설정된 어드레스 영역과 적어도 부분적으로 중첩되는지 여부를 판단하고 이를 나타내는 제2 판정 신호(DS2)를 인터럽트 신호 생성기(250)에 제공할 수 있다. 예를 들어, 선택된 패킷(PKTS)에 포함되는 어드레스가 레지스터부(260)에 저장된 미리 설정된 어드레스 영역과 적어도 부분적으로 중첩되는 경우에 제2 판정 신호(DS2)는 제1 로직 레벨(하이 레벨)일 수 있다. 예를 들어, 선택된 패킷(PKTS)에 포함되는 어드레스가 레지스터부(260)에 저장된 미리 설정된 어드레스 영역과 적어도 부분적으로 중첩되지 않는 경우에 제2 판정 신호(DS2)는 제2 로직 레벨(로우 레벨)일 수 있다.
인터럽트 신호 생성기(250)는 제2 판정 신호(DS2)의 로직 레벨에 따라 선택적으로 활성화되어 인터럽트 신호(ITR)를 생성할 수 있다. 예를 들어, 선택된 패킷(PKTS)에 포함되는 어드레스가 레지스터부(260)에 저장된 미리 설정된 어드레스 영역과 적어도 부분적으로 중첩되어 제2 판정 신호(DS2)가 제1 로직 레벨인 경우, 인터럽트 신호 생성기(250)는 제2 판정 신호(DS2)에 응답하여 활성화되어 인터럽트 신호(ITR)를 생성하여 디바이스 드라이버(300)에 제공할 수 있다. 예들 들어, 선택된 패킷(PKTS)에 포함되는 어드레스가 레지스터부(260)에 저장된 미리 설정된 어드레스 영역과 적어도 부분적으로 중첩되지 않아 제2 판정 신호(DS2)가 제2 로직 레벨인 경우 인터럽트 신호 생성기(250)는 활성화되지 않을 수 있다.
레지스터부(260)는 미리 설정된 어드레스 영역의 스타트 어드레스(ADDRs)와 미리 설정된 어드레스 영역의 오프셋(OFFS)을 저장할 수 있다. 어드레스 비교 로직(260)은 레지스터부(260)에 저장된 미리 설정된 어드레스 영역의 스타트 어드레스(ADDRs)와 미리 설정된 어드레스 영역의 오프셋을 참조하여 미리 설정된 어드레스 영역의 스타트 어드레스 및 엔드 어드레스와 선택된 패킷(PKTS)의 스타드 어드레스와 엔드 어드레스를 비교하여 제2 판정 신호(DS2)의 로직 레벨을 결정할 수 있다.
카운터(270)는 인터럽트 신호(ITR)를 카운팅하여 카운팅 신호(CNS)를 제공한다. 카운팅 신호(CNS)는 외부의 호스트(미도시)나 애플리케이션들(110, 120)에 제공되고, 외부의 호스트나 애플리케이션들(110, 120)은 카운팅 신호(CNS)를 기준 값들과 비교하고 정해진 기준 시간 동안 카운팅 신호(CNS)가 기준 값 미만이면, 레지스터부(260)를 제어하여 미리 설정된 어드레스 영역을 변경할 수도 있다. 즉 미리 설정된 어드레스 영역에 대하여 데이터 기입 동작이 정해진 시간 이내에서 기준 값 미만으로 발생되는 경우에 는 미리 설정된 어드레스 영역을 변경할 필요가 있으므로 카운팅 신호(CNS)를 외부의 호스트나 애플리케이션들(110, 120)에 제공하여 미리 설정된 어드레스 영역에 대하여 데이터 기입 동작(업데이트 동작)의 횟수를 알릴수 있다.
패킷 타입 판별기(230)에서 제공되는 제1 판정 신호(DS1)는 도 3의 입출력 회로(290)에 제공될 수 있다. 입출력 회로(290)는 제1 판정 신호(DS1)의 로직 레벨에 따라 제1 인터페이스부(210)로부터 제공되는 선택된 패킷(PKTS)을 제2 인터페이스부(280)에 제공하는 시점을 조절할 수 있다. 예를 들어, 제1 판정 신호(DS1)가 제1 로직 레벨인 경우에 선택된 패킷(PKTS)은 기입 패킷이므로 어드레스 비교 로직(240)에서 선택된 패킷(PKTS)의 어드레스가 미리 설정된 어드레스 영역과 적어도 부분적으로 중첩하는지 여부를 판단할 때까지 선택된 패킷(PKTS)을 제2 인터페이스부(280)에 제공하는 시점을 지연시킬 수 있다. 예들 들어, 제1 판정 신호(DS1)가 제2 로직 레벨인 경우에 선택된 패킷(PKTS)은 독출 패킷이므로 입출력 회로(290)는 제1 인터페이스부(210)로부터 제공되는 선택된 패킷(PKTS)을 제2 인터페이스부(280)에 즉시 제공할 수 있다. 이를 위하여, 입출력 회로(290)는 지연소자 등을 포함할 수 있다.
도 6은 도 1의 서피스 메모리를 나타낸다.
도 6을 참조하면, 서피스 메모리(140)는 각각이 복수의 셀들을 포함하는 복수의 행들(ROW0~ROW(n-1))을 포함한다. 복수의 행들(ROW0~ROW(n-1)) 각각은 복수의 어드레스들(ADD0~ADD(n-1)) 각각에 상응할 수 있다. 복수의 셀들 각각은 디바이스 드라이버(300)에 제공될 데이터를 각각 저장한다. 또한 도1 참조하면, 서피스 메모리(140)의 복수의 행들(ROW0~ROW(n-1)) 각각은 프레임 버퍼(410)의 각각의 행들에 상응할 수 있다. 프레임 버퍼(410)의 각각의 행들은 복수의 메모리 셀들을 포함하며, 프레임 버퍼(410)의 각각의 메모리 셀들은 디스플레이 패널(420)에 디스플레이될 이미지 데이터를 저장한다. 따라서 프레임 버퍼(410) 또는 서피스 메모리(140)의 행은 이미지 데이터의 라인에 해당하며, 프레임 버퍼(410)는 디스플레이 패널(420)의 사이즈에 대응된다. 예를 들어, 디스플레이 패널(420)이 320*240 픽셀을 지원하는 패널인 경우, 프레임 버퍼(410)는 240 라인으로 구성되고, 각 라인은 320 픽셀들에 대응하는 메모리 셀들로 구성된다. 320*240 픽셀을 지원하는 디스플레이 패널(420)은 240 라인 각각에 320 픽셀 데이터들을 디스플레이할 수 있는 구성이다. 따라서 서피스 메모리(140)는 적어도 240 라인 이상으로 구성되어 프레임 버퍼(410)에 제공될 데이터를 디바이스 드라이버(300)에 제공할 수 있다. 실시예에 있어서 서피스 메모리(140)는 싱글 버퍼 구조를 갖을 수 있다.
도 7은 도 5의 레지스터부에 저장된 미리 설정된 어드레스 영역을 나타낸다.
도 7을 참조하면, 미리 설정된 어드레스 영역(510)은 도 5의 레지스터부(260)에 저장된 스타트 어드레스(ADDRs)와 오프셋(OFFS)을 참조하여 스타드 어드레스(ADDRS)와 엔드 어드레스(ADDRe)로 정의될 수 있다. 여기서 엔드 어드레스(ADDRe)는 스타드 어드레스(ADDRS)에 오프셋(OFFS)을 이진 연산하여 얻을 수 있다.
도 8a 내지 도 8d는 미리 설정된 어드레스 영역과 선택된 패킷의 어드레스 영역을 나타낸다.
도 8a 내지 도 8d에서는 도 5의 레지스터부(260)에 저장된 미리 설정된 어드레스 영역(510)과 선택된 패킷(PKTS)이 기입 패킷이고, 기입 패킷의 기입 어드레스 영역(520)이 적어도 부분적으로 중첩하는 다양한 경우를 나타낸다.
도 8a 내지 도 8d를 참조하면, 스타트 어드레스(ADDRs)와 엔드 어드레스(ADDRe)에 의하여 정의되는 미리 설정된 어드레스 영역(510)이 스타트 어드레스(ADDPs)와 엔드 어드레스(ADDPe)에 의하여 정의되는 기입 어드레스 영역(520)이 적어도 부분적으로 중첩함을 알 수 있다. 도 8a 내지 도 8d의 경우에는 제2 판정 신호(DS2)가 제1 로직 레벨(하이 레벨)이므로 인터럽트 신호 생성기(250)는 인터럽트 신호(ITR)를 생성한다.
도 9a 및 도 9b는 미리 설정된 어드레스 영역과 선택된 패킷의 어드레스 영역을 나타낸다.
도 9a 및 도 9b에서는 도 5의 레지스터부(260)에 저장된 미리 설정된 어드레스 영역(510)과 선택된 패킷(PKTS)이 기입 패킷이고, 기입 패킷의 기입 어드레스 영역(520)이 서로 중첩되지 않는 경우를 나타낸다.
도 9a 및 도 9b를 참조하면, 스타트 어드레스(ADDRs)와 엔드 어드레스(ADDRe)에 의하여 정의되는 미리 설정된 어드레스 영역(510)이 스타트 어드레스(ADDPs)와 엔드 어드레스(ADDPe)에 의하여 정의되는 기입 어드레스 영역(520)이 적어도 부분적으로도 중첩되지 않음을 알 수 있다. 도 9a 및 도 9b의 경우에는 제2 판정 신호(DS2)가 제2 로직 레벨(로우 레벨)이므로 인터럽트 신호 생성기(250)는 인터럽트 신호(ITR)를 생성하지 않는다.
도 10은 본 발명의 일 실시예에 따른 도 5의 어드레스 비교 로직을 나타내는 블록도이다.
도 10을 참조하면, 어드레스 비교 로직(240a)은 제1 내지 제4 비트별 비교기들(241~2444) 및 디코더(245)를 포함하여 구성될 수 있다.
제1 비트별 비교기(241)는 미리 설정된 영역의 스타트 어드레스(ADDRs)와 선택된 패킷(PKTS)의 스타트 어드레스(ADDPs)를 비교하여 비교 결과를 나타내는 제1 비교 신호(CS1)를 출력한다. 제2 비트별 비교기(242)는 미리 설정된 영역의 스타트 어드레스(ADDRs)와 선택된 패킷(PKTS)의 엔드 어드레스(ADDPe)를 비교하여 비교 결과를 나타내는 제2 비교 신호(CS2)를 출력한다. 제3 비트별 비교기(242)는 미리 설정된 영역의 엔드 어드레스(ADDRe)와 선택된 패킷(PKTS)의 스타트 어드레스(ADDPs)를 비교하여 비교 결과를 나타내는 제3 비교 신호(CS3)를 출력한다. 제4 비트별 비교기(244)는 미리 설정된 영역의 엔드 어드레스(ADDRe)와 선택된 패킷(PKTS)의 엔드 어드레스(ADDPe)를 비교하여 비교 결과를 나타내는 제4 비교 신호(CS3)를 출력한다. 디코더(245)는 제1 내지 제4 비교 신호들(CS1~CS4)을 디코딩하여 디코딩 결과를 나타내는 제2 판정 신호(DS2)를 출력한다.
예들 들어, 도 9a와 같은 경우에 제4 비트별 비교기(244)는 제2 로직 레벨(로우 레벨)의 제4 비교 신호(CS4)를 출력할 수 있다. 제4 비교 신호(CS4)가 로우 레벨인 경우에 디코더(245)는 제1 내지 제3 비교 신호들(CS1~CS3)의 로직 레벨에 관계없이 로우 레벨의 제2 판정 신호(DS2)를 출력할 수 있다.
예들 들어, 도 9b와 같은 경우에 제3 비트별 비교기(243)는 제1 로직 레벨(하이 레벨)의 제3 비교 신호(CS3)를 출력할 수 있다. 제3 비교 신호(CS3)가 하이 레벨인 경우에 디코더(245)는 제1, 제2 및 제4 비교 신호들(CS1, CS2, CS4)의 로직 레벨에 관계없이 로우 레벨의 제2 판정 신호(DS2)를 출력할 수 있다.
예들 들어, 도 8a 내지 도 8d의 경우에는 디코더(243)는 하이 레벨의 제2 판정 신호(DS2)를 출력할 수 있다.
도 11은 도 1의 서피스 메모리가 복수의 미리 설정된 어드레스 영역을 포함되는 경우를 나타낸다.
도 11을 참조하면, 서피스 메모리(140)는 복수의 미리 설정된 어드레스 영역들(531, 532)을 포함할 수 있다. 미리 설정된 어드레스 영역(531)은 제1 스타드 어드레스(ADDRs1)와 제1 엔드 어드레스(ADDRe1)에 의하여 정의될 수 있고, 미리 설정된 어드레스 영역(532)은 제2 스타드 어드레스(ADDRs2)와 제2 엔드 어드레스(ADDRe2)에 의하여 정의될 수 있다. 미리 설정된 어드레스 영역들(531, 532)은 도 5의 레지스터부(260)를 참조하여 설정될 수 있다. 이 경우에 레지스터부(260)는 제1 스타드 어드레스(ADDRs1)과 제1 오프셋(OFFS1), 제2 스타트 어드레스(ASDDRs2)와 제2 오프셋(OFFS2)을 저장할 수 있다.
도 11과 같이 서피스 메모리(140)가 복수의 미리 설정된 어드레스 영역들(531, 532)을 포함하는 경우에, 어드레스 비교 로직(240)은 선택된 패킷(PKTS)이 기입 패킷인 경우 선택된 패킷(PKTS)의 어드레스 영역이 복수의 미리 설정된 어드레스 영역들(531, 532) 중 적어도 하나와 부분적으로 중첩되는 경우에 활성화되는 제2 판정 신호(DS2)를 출력할 수 있다. 즉 도 11과 같이 서피스 메모리(140)가 복수의 미리 설정된 어드레스 영역들(531, 532)을 포함하는 경우에는 오퍼레이션 디텍터(220)는 선택된 패킷(PKTS)의 어드레스 영역이 복수의 미리 설정된 어드레스 영역들(531, 532) 중 적어도 하나와 부분적으로 중첩되는 경우에 인터럽트 신호(ITR)를 생성하고, 디바이스 드라이버(300)는 인터럽트 신호(ITR)에 응답하여 서피스 메모리(140)에 저장된 데이터를 독출하여 처리하고 처리된 데이터를 프레임 버퍼(410)에 저장할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 도 5의 어드레스 비교 로직을 나타내는 블록도이다.
도 12는 도 11과 같이 서피스 메모리(140)가 복수의 미리 설정된 어드레스 영역들(531, 532)을 포함하는 경우에 도 5의 어드레스 비교 로직(240)의 예를 나타낸다.
도 12를 참조하면, 어드레스 비교 로직(240b)은 제1 비교부(246), 제2 비교부(247) 및 오어 게이트(248)를 포함하여 구성될 수 있다.
제1 비교부(246)는 미리 설정된 제1 어드레스 영역(531)의 제1 스타트 어드레스(ADDRs1), 제1 엔드 어드레스(ADDRe1), 선택된 패킷(PKTS)의 스타트 어드레스(ADDPs) 및 선택된 패킷의 엔드 어드레스(ADDPe)를 각각 서로 비교하여 미리 설정된 제1 어드레스 영역(531)과 선택된 패킷(PKTS)의 어드레스 영역이 적어도 부분적으로 중첩하는지 여부를 나타내는 제1 중간 판정 신호(DS21)를 출력한다. 제2 비교부(247)는 미리 설정된 제2 어드레스 영역(532)의 제2 스타트 어드레스(ADDRs2), 제2 엔드 어드레스(ADDRe2), 선택된 패킷(PKTS)의 스타트 어드레스(ADDPs) 및 선택된 패킷의 엔드 어드레스(ADDPe)를 각각 서로 비교하여 미리 설정된 제2 어드레스 영역(531)과 선택된 패킷(PKTS)의 어드레스 영역이 적어도 부분적으로 중첩하는지 여부를 나타내는 제2 중간 판정 신호(DS22)를 출력한다. 오어 게이트(248)는 제1 중간 판정 신호(DS21)와 제2 중간 판정 신호(DS22)를 수신하여 오어 연산을 수행하고 제2 판정 신호(DS2)를 출력한다. 따라서 제2 판정 신호(DS2)는 제2 판정 신호(DS2) 중 적어도 하나가 하이 레벨인 경우 하이 레벨이 된다. 즉, 선택된 패킷(PKTS)의 어드레스 영역이 미리 설정된 제1 어드레스 영역(531) 및 미리 설정된 제2 어드레스 영역(532) 중 적어도 하나와 부분적으로 중첩하는 경우에 어드레스 비교 로직(240b)은 하이 레벨의 제2 판정 신호(DS2)를 제공할 수 있다. 제1 비교부(246) 및 제2 비교부(247)들 각각은 도 10의 구성을 갖을 수 있다. 즉 제1 비교부(246) 및 제2 비교부(247)들 각각은 제1 내지 제4 비트별 비교기들 및 디코더를 포함하여 구성될 수 있다. 제1 비교부(246) 및 제2 비교부(247)의 동작은 도 10을 참조하여 설명한 어드레스 비교 로직(240a)의 동작과 실질적으로 유사하므로 이에 대한 상세한 설명은 생략한다.
도 13은 도 1의 디바이스 드라이버의 구성을 나타내는 블록도이다.
도 13을 참조하면, 디바이스 드라이버(300)는 프로세싱부(310) 및 디스플레이 컨트롤러(320)를 포함하여 구성될 수 있다.
프로세싱부(310)는 인터럽트 신호(ITR)에 응답하여 서피스 메모리(140)에 리드 리퀘스트(READ)를 송신하고, 서피스 메모리(140)로부터 미리 설정된 어드레스 영역에 해당하는 데이터가 업데이트된 프레임을 제공받아 이를 처리하여 디스플레이 컨트롤러(320)에 제공한다. 디스플레이 컨트롤러(320)를 프로세싱부(310)가 처리한 데이터를 프레임 버퍼(410)에 제공한다.
프로세싱부(310)는 버스 인터페이스 유닛, 페치 유닛, 명령 프로세서, 레지스터, 동기화 유닛, 뒤집기 및 회전 유닛 및 색 변환 스케일링 유닛 등을 포함할 수 있다.
버스 인터페이스 유닛은 서피스 메모리(140)와 디스플레이 컨트롤러(320) 사이의 데이터 교환을 수행한다. 페치 유닛은 데이터 판독을 위하여 버스 인터페이스 유닛에 대하여 주소를 생성할 수 있다. 명령 프로세서는 패킷에 포함된 명령을 수신하고 프로세싱부(310)의 다양한 유닛들의 동작을 지시한다. 이 명령들은 디스플레이 패널(420)의 전부 또는 일부에 대하여 이미지 데이터를 업데이트하기 위하여 프로세싱부(310)에 의해 수행될 기능들을 설명한다. 레지스터는 프로세싱부(310) 내의 다양한 프로세싱에 대한 파라미터들을 저장하고 디스플레이 컨트롤러(320)를 모니터링하고 제어할 수 있다. 동기화 유닛은 서피스 메모리(140)에 대한 기입 포인터 및 독출 포인터를 추적하고 디스플레이 패널(420)에 테어링(teariing)을 유발하지 않고 프레임 버퍼(410)에 새로운 이미지 데어터를 기록하는 것이 안전한지 여부를 결정할 수 있다. 뒤집기 및 회전 유닛은 서피스 메모리(140)로부터 수신된 이미지 데이터 상에서 뒤집기 및/또는 회전을 수행하여 출력 데이터를 프레임 버퍼(410)에 제공할 수 있다. 색변환 및 스케일링 유닛은 서피스 메모리(140)로부터 독출한 데이터를 수신하고 필요한 경우 입력 비디오 포맷으로부터 출력 비디오 포맷으로 데이터를 변환할 수 있다. 입력 비디오 포맷은 예를 들어, 휘도 및 색도(YCrCb) 포맷일 수 있고, 출력 비디오 포맷은 예를 들어 레드, 그린 및 블루(RGB) 포맷일 수 있다. 또한 색변환 및 스케일링 유닛은 이미지를 저장하기에 앞서 이미지를 사이즈상 위 아래로 스케일링할 수 있다.
디스플레이 컨트롤러(320)는 프로세싱부(310)에서 처리된 데이터를 라인 단위로 프레임 버퍼(410)에 저장한다. 프레임 버퍼(410)에 저장된 데이터는 프레임 단위로 디스플레이 패널(420)에 디스플레이된다.
이하 도 1 내지 도 13을 참조하여 본 발명의 실시예에 따른 이미지 디스플레이 시스템(10)의 동작을 상세히 설명한다.
중재부(130A)는 중재 방식에 따라 제1 패킷(PKT1)과 제2 패킷(PKT2) 중 하나를 메모리 컨트롤러(200)에 제공한다. 메모리 컨트롤러(200)의 오퍼레이션 디텍터(220)는 선택된 패킷(PKTS)의 타입에 따라 다른 동작을 수행한다. 예들 들어, 선택된 패킷(PKTS)의 타입이 독출 패킷인 경우는 제1 판정 신호(DS1)가 로우 레벨이므로 인터럽트 신호(ITR)는 생성되지 않고 메모리 컨트롤러(200)는 서피스 메모리(140)에 대하여 독출 동작을 수행하고, 서피스 메모리(140)로부터 독출 데이터를 수신하여 수신된 데이터를 독출 패킷을 전송한 애플리케이션에 제공할 수 있다.
예들 들어, 선택된 패킷(PKTS)의 타입이 기입 패킷인 경우에 제1 판정 신호(DS1)가 하이 레벨이므로 어드레스 비교 로직(240)은 활성화되어 선택된 패킷에 포함된 기입 어드레스 영역이 레지스터부(260)에 의하여 설정가능한 미리 설정된 어드레스 영역(510)과 적어도 부분적으로 중첩되는지 여부를 판단하고, 그 판단 결과를 나타내는 제2 판정 신호(DS2)를 출력한다. 예들 들어, 도 9a 및 도 9b에서와 같이 기입 어드레스 영역이 미리 설정된 어드레스 영역(510)과 부분적으로 중첩되지 않는 경우에 제2 판정 신호(DS2)는 로우 레벨이므로 인터럽트 신호(ITR)는 생성되지 않고, 기입 어드레스 영역이 나타내는 서피스 메모리(140)의 영역에 기입 데이터가 기록된다(업데이트된다). 이 경우에는 서피스 메모리(140)에 이미지 데이터가 기록되기는 하지만 기록되는 데이터가 미리 설정된 어드레스 영역(510)의 데이터가 아니므로 인터럽트 신호(ITR)가 활성화되지 않아 디바이스 드라이버(300)는 서피스 메모리(140)를 액세스하지 않는다.
예들 들어, 도 8a 및 도 8d에서와 같이 기입 어드레스 영역이 미리 설정된 어드레스 영역(510)과 부분적으로 중첩되는 경우에는 제2 판정 신호(DS2)가 하이 레벨이므로 인터럽트 신호(ITR)가 생성되면서, 기입 어드레스 영역이 나타내는 서피스 메모리(140)의 영역에 기입 데이터가 기록된다(업데이트된다). 이 때 인터럽트 신호(ITR)가 생성되어 디바이스 드라이버(300)에 제공되므로, 디바이스 드라이버(300)는 서피스 메모리(140)를 액세스하여 서피스 메모리(140)에 기입된 데이터를 처리하여 디스플레이 컨트롤러(320)를 통하여 프레임 버퍼(410)에 저장한다.
즉, 디스플레이 패널(420)의 각 라인에 해당하는 서피스 메모리(140)의 특정 영역을 미리 설정하여 두고, 미리 설정된 영역에 대한 이미지 데이터가 업데이트되는 경우에만 인터럽트 신호(ITR)를 이용하여 디바이스 드라이버(300)를 트리거시켜 미리 설정된 영역에 대한 이미지 데이터가 업데이트되는 경우에 이미지 데이터를 처리하여 디스플레이 패널(420)에 디스플레이함으로써 서피스 메모리(140)와 디바이스 드라이버(300) 사이의 버스의 작업부하를 감소시킬 수 있고 소프트웨어 및/또는 하드웨어 리소스를 효율적으로 사용할 수 있고, 전력 소모를 감소시킬 수 있다. 미리 설정된 영역이 아닌 다른 영역의 데이터가 업데이트되는 경우에는 서피스 메모리(140)에 기입하기는 하되, 디바이스 드라이버(300)에 의한 처리는 미리 설정된 영역의 데이터가 업데이트 될 때까지 지연시킬 수 있다. 미리 설정된 영역은 디스플레이 패널(420) 상에서 이미지 데이터가 자주 바뀌는 영역, 즉 업데이트 이벤트가 자주 발생하는 영역일 수 있고, 미리 설정된 영역 이외의 영역은 디스플레이 패널(420) 상에서 업데이트 이벤트의 발생 빈도가 미리 설정된 영역보다 실질적으로 상당히 낮은 영역일 수 있다.
미리 설정된 영역은 전술한 바와 같이 기준 시간 내에서 인터럽트 신호(ITR)의 발생 횟수를 카운팅하여 기준 값보다 작은 경우에는 외부에서 레지스터부(260)의 설정을 변경하여 변경할 수 있다.
도 14는 본 발명의 일 실시예에 따른 이미지 데이터 처리 방법을 나타내는 흐름도이다.
이하 도 1 내지 도 14를 참조하여, 본 발명의 일 실시예에 따른 이미지 데이터 처리 방법을 상세히 설명한다.
본 발명의 일 실시예에 따른 이미지 데이터 처리 방법에서는 메모리 컨트롤러(200)에서 선택된 패킷(PKTS)을 수신한다(S110). 메모리 컨트롤러(200)의 오퍼레이션 디텍터(220)에서 패킷(PKTS)의 타입을 판단하여 패킷(PKTS)이 기입 패킷인지 여부를 결정한다(S120). 패킷(PKTS)이 기입 패킷이 아닌 경우(단계(S120)에서 NO), 패킷(PKTS)의 헤더에 포함되는 해당 동작을 수행한다(S130). 예를 들어 패킷(PKTS)이 독출 패킷인 경우에는 서피스 메모리(140)의 해당 영역을 액세스하여 데이터를 독출할 수 있다. 패킷(PKTS)이 기입 패킷인 경우(단계(S120)에서 YES), 어드레스 비교 로직(240)에서, 패킷(PKTS)의 기입 어드레스 영역이 레지스터부(260)에 저장된 미리 설정된 어드레스 영역(도 7의 510)과 적어도 부분적으로 중첩하는지 여부가 판단된다(S140). 패킷(PKTS)의 기입 어드레스 영역이 레지스터부(260)에 저장된 미리 설정된 어드레스 영역(도 7의 510)과 적어도 부분적으로 중첩되지 않는 경우(단계(S140)에서 NO), 기입 어드레스가 나타내는 서피스 메모리(160)의 영역에 데이터가 기록된다(S160). 영역(도 7의 510)과 적어도 부분적으로 중첩하는지 여부가 판단된다(S140). 패킷(PKTS)의 기입 어드레스 영역이 레지스터부(260)에 저장된 미리 설정된 어드레스 영역(도 7의 510)과 적어도 부분적으로 중첩하는 경우(단계(S140)에서 NO), 인터럽트 신호(ITR)가 생성된다(S150). 생성된 인터럽트 신호(ITR)에 응답하여 서피스 메모리(140)에 기입된 데이터를 독출하여 처리한다(S170). 처리된 데이터를 프레입 버퍼(410)에 제공하여 디스플레이 패널(420)에 디스플레이한다(S180). 이와 같이 본 발명의 실시예에 따른 이미지 데이터 처리 방법에서는 미리 설정된 어드레스 영역에 해당하는 데이터가 업데이트되는 경우에 데이터를 처리하여 디스플레이 패널(420)에 디스플레이 함으로써, 버스의 워크로드를 감소시키고 전력 소모를 감소시킬 수 있다. 미리 설정된 어드레스 영역 이외의 영역의 데이터가 업데이트 되는 경우에는 미리 설정된 어드레스 영역에 해당하는 데이터가 업데이트되는 경우에 같이 처리할 수 있다.
도 15는 본 발명이 실시예에 따른 멀티코어 시스템을 포함하는 전자 기기의 일 예를 나타내는 블록도이다.
도 14를 참조하면, 전자 기기(600)는 멀티코어 프로세서(610), 메모리 장치(620), 저장 장치(630), 입출력 장치(650), 전원 장치(660) 및 이미지 디스플레이 시스템(640)을 포함할 수 있다. 이미지 디스플레이 시스템(640)은 메모리 컨트롤러(641), 서피스 메모리(642) 및 디바이스 드라이버(643)를 포함하여 구성될 수 있다. 이미지 디스플레이 시스템(640)은 도 1의 중재부(130)와 디스플레이 모듈(400)을 더 포함할 수 있다. 이미지 디스플레이 시스템(640)의 메모리 컨트롤러(641)는 멀티코어 프로세서(610) 및 입출력 장치(650)와 같은 복수의 마스터들로부터 리퀘스트(패킷) 중 하나를 선택하여 처리하여 이미지 데이터를 표시하는데, 선택된 패킷(641)이 기입 패킷이고, 기입 패킷에 포함된 기입 어드레스가 서피스 메모리(642)의 특정 영역과 적어도 부분적으로 중첩되는 경우에 인터럽트 신호(ITR)를 생성하여 디바이스 드라이버(643)를 트리거시켜 서피스 메모리(642)에 저장된 데이터를 처리하여 표시함으로써 버스 작업부하 및 전력 소모를 감소시킬 수 있다.
도 14에는 도시되지 않았지만, 전자 기기(600)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치와 데이터 통신을 수행하거나, 또는 다른 전자 기기들과 통신을 수행하기 위한 복수의 포트들을 더 포함할 수 있다. 전자 기기(800)는 컴퓨터, 노트북, 디지털 카메라, 비디오 캠코더, 휴대폰, 스마트폰, 피엠피(potable multimedia player; PMP), 피디에이(personal digital assistant; PDA), MP3 플레이어, 차량용 네비게이션 등일 수 있다.
멀티코어 프로세서(610)는 중앙 처리 유닛, 디지털 신호 처리 유닛, 마이크로 콘트롤러 등일 수 있으며, 전자 기기(600) 내부에서 특정 태스크를 수행할 수 있다. 이를 위하여, 멀티코어 프로세서(810)는 주변 구성요소 상호연결(peripheral component interconnect, PCI) 버스와 같은 확장 버스에 연결될 수 있다. 멀티코어 프로세서(610)는 복수의 코어들을 포함할 수 있다.
멀티코어 프로세서(610)는 적어도 하나 이상의 메모리 장치(620), 적어도 하나 이상의 저장 장치(630) 및 적어도 하나 이상의 입출력 장치(650) 및 이미지 디스플레이 시스템(640) 등을 제어할 수 있다. 적어도 하나 이상의 메모리 장치(620)는 어드레스 버스, 제어 버스 및/또는 데이터 버스를 통하여 멀티코어 프로세서(610)에 연결될 수 있다. 예를 들어, 적어도 하나 이상의 메모리 장치(620)는 동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM), 정적 랜덤 액세스 메모리(Static Random Access Memory; SRAM), 또는 이피롬(Erasable Programmable Read-Only Memory; EPROM), 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 및 플래시 메모리 장치(flash memory device) 등과 같은 비휘발성 메모리 장치일 수 있다. 적어도 하나 이상의 저장 장치(630)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브 및 씨디롬(CD-ROM) 등과 같은 저장 장치일 수 있다. 적어도 하나 이상의 입출력 장치(650)는 키보드, 키패드, 터치 패드, 마우스 등과 같은 입력 장치 및 프린터, 디스플레이, 스피커 등과 같은 출력 장치일 수 있다. 전원 장치(660)는 전자 기기(860)에 요구되는 동작 전압을 공급할 수 있다.
이상 본 발명의 실시예들을 참조하여 이미지 디스플레이 시스템 및 이미지 데이터 처리 방법에 대하여 설명하였지만, 상기에서 설명된 구조 등은 예시적인 것들로서, 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 다양하게 수정 및 변경될 수 있다.
이상 본 발명의 실시예들을 참조하여 대하여 설명하였지만, 상기에서 설명된 구조 등은 예시적인 것들로서, 본 발명의 기술적 사상을 벗어나지 않는 범위에서 해당 기술 분야에서 통상의 지식을 가진 자에 의하여 다양하게 수정 및 변경될 수 있다.
본 발명의 실시예들은 OLED나 LCD와 같은 다양한 표시 장치에 적용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 적어도 하나의 애플리케이션에서 제공되는 패킷의 타입을 판단하는 단계;
    상기 판단된 패킷의 타입에 기초하여 선택적으로 상기 패킷에 포함되는 어드레스가 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는지 여부를 판단하는 단계; 및
    상기 중첩 여부의 판단에 기초하여 상기 패킷에 포함되는 이미지 데이터를 선택적으로 처리하는 단계를 포함하는 이미지 데이터의 처리 방법.
  2. 제1항에 있어서,
    상기 패킷이 기입 패킷인 경우에 상기 패킷에 포함되는 어드레스가 상기 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는지 여부가 판단되고,
    상기 이미지 데이터에 상응하는 어드레스가 상기 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는 경우에,
    상기 이미지 데이터를 처리하여 프레임 버퍼에 제공하는 단계를 더 포함하는 것을 특징으로 하는 이미지 데이터의 처리 방법.
  3. 제2항에 있어서, 상기 이미지 데이터에 상응하는 어드레스가 상기 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는 경우에,
    인터럽트 신호에 응답하여 상기 그래픽 데이터를 처리하는 것을 특징으로 하는 이미지 데이터의 처리 방법.
  4. 제1항에 있어서,
    상기 미리 설정된 어드레스 영역은 복수의 어드레스 영역들이고, 상기 패킷이 기입 패킷인 경우에 상기 기입 패킷에 포함된 이미지 데이터를 나타내는 어드레스 영역이 상기 복수의 미리 설정된 어드레스 영역들 중 적어도 하나와 적어도 부분적으로 중첩되는 경우에 상기 이미지 데이터를 처리하는 것을 특징으로 하는 이미지 데이터 처리 방법.
  5. 패킷의 타입에 기초하여 상기 패킷에 포함될 수 있는 이미지 데이터의 처리여부를 나타내는 인터럽트 신호를 생성하는 메모리 컨트롤러;
    상기 메모리 컨트롤러에 제어에 따라 상기 이미지 데이터를 저장하는 메모리; 및
    상기 인터럽트 신호에 응답하여 상기 메모리로부터 상기 그래픽 데이터를 독출하고 처리하는 디바이스 드라이버를 포함하는 이미지 디스플레이 시스템.
  6. 제5항에 있어서,
    상기 메모리 컨트롤러는 상기 패킷의 타입이 기입 패킷인 경우에 상기 패킷에 포함되는 상기 이미지 데이터의 어드레스가 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는지 여부에 기초하여 상기 인터럽트 신호를 선택적으로 생성하는 오퍼레이션 디텍터를 포함하는 것을 특징으로 하는 이미지 디스플레이 시스템.
  7. 제6항에 있어서, 상기 오퍼레이션 디텍터는 상기 이미지 데이터의 어드레스가 상기 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는 경우에 상기 인터럽트 신호를 생성하고,
    상기 오퍼레이션 디텍터는,
    상기 미리 설정된 어드레스 영역의 스타트 어드레스와 상기 어드레스 영역의 크기를 나타내는 오프셋을 저장하는 레지스터부;
    상기 패킷의 타입을 체크하여 상기 패킷의 타입을 나타내는 제1 판정 신호를 제공하는 패킷 타입 체크부;
    상기 제1 판정 신호에 응답하여 선택적으로 활성화되어 상기 레지스터부를 참조하여 상기 이미지 데이터의 어드레스가 상기 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는지 여부를 나타내는 제2 판정 신호를 제공하는 어드레스 비교 로직; 및
    상기 제2 판정 신호에 응답하여 선택적으로 활성화되어 상기 이미지 데이터의 어드레스가 상기 미리 설정된 어드레스 영역과 적어도 일부분이 중첩됨을 나타내는 상기 인터럽트 신호를 제공하는 인터럽트 신호 생성기를 포함하는 것을 특징으로 이미지 디스플레이 시스템.
  8. 제7항에 있어서, 상기 어드레스 비교 로직은,
    상기 제1 판정 신호가 상기 패킷의 타입이 기입 패킷임을 나타내는 경우에 활성화되어 상기 레지스터부를 참조하여 상기 이미지 데이터의 어드레스가 상기 미리 설정된 어드레스 영역과 적어도 일부분이 중첩되는 여부를 판정하여 상기 제2 판정 신호를 제공하는 것을 특징으로 하는 이미지 디스플레이 시스템.
  9. 제7항에 있어서, 상기 미리 설정된 어드레스 영역은 복수의 어드레스 영역을 포함하고, 상기 어드레스 비교 로직은 상기 이미지 데이터의 어드레스 영역이 상기 복수의 어드레스 영역 중 적어도 하나와 적어도 부분적으로 중첩되는 경우에 활성화되는 상기 제2 판정 신호를 제공하는 것을 특징으로 하는 이미지 디스플레이 시스템.
  10. 제7항에 있어서, 상기 오퍼레이션 디텍터는 상기 인터럽트 신호를 카운팅하여 카운팅 신호를 외부로 제공하는 카운터를 더 포함하는 것을 특징으로 하는 이미지 디스플레이 시스템.
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