KR20120104040A - 상변화 메모리 소자 및 그의 제조방법 - Google Patents

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KR20120104040A
KR20120104040A KR1020110022107A KR20110022107A KR20120104040A KR 20120104040 A KR20120104040 A KR 20120104040A KR 1020110022107 A KR1020110022107 A KR 1020110022107A KR 20110022107 A KR20110022107 A KR 20110022107A KR 20120104040 A KR20120104040 A KR 20120104040A
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오재희
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Abstract

본 발명은 생산성 및 생산수율을 증대 또는 극대화할 수 있는 상변화 메모리 소자 및 그의 제조방법을 개시한다. 그의 소자는, 기판 상에 형성된 몰드 산화막과, 상기 몰드 산화막 상에서 상기 기판에 연결된 하부 전극과, 상기 하부 전극의 일부분을 덮는 식각 정지막과 놀 절연막을 포함하는 놀 구조체와, 상기 놀 구조체로부터 노출되는 상기 하부 전극의 나머지 부분을 덮는 상변화 층을 포함한다. 상기 식각 정지막은 상기 하부 전극에 대해 식각 선택비가 높은 물질을 포함한다.

Description

상변화 메모리 소자 및 그의 제조방법{phase-change memory device and manufacturing method at the same}
본 발명은 상변화 메모리 소자 및 그의 제조방법에 관한 것으로서, 상변화 층을 구비한 상변화 메모리 소자 및 그의 제조방법에 관한 것이다.
상변화 메모리 소자는 상변화 층을 구성하는 칼코케나이드(chalcogenide) 화합물의 상전이에 따른 저항 차이를 이용하여 데이터를 저장할 수 있다. 예를 들어, 상변화 층은 비정질 상태와 결정 상태에서 서로 다른 저항값을 가질 수 있다. 상변화 층은 하부 전극의 가열온도에 따라 상전이 될 수 있다. 하부 전극은 비저항이 높은 금속 층을 포함할 수 있다.
본 발명이 해결하고자 하는 과제는 하부 전극의 손상을 최소화할 수 있는 상변화 메모리 소자 및 그의 제조방법을 제공하는 데 있다.
또한, 본 발명의 다른 과제는 생산수율을 증대 또는 극대화할 수 있는 상변화 메모리 소자 및 그의 제조방법을 제공하는 데 있다.
상기한 과제를 달성하기 위한 본 발명의 상변화 메모리 소자는, 기판 상에 형성된 몰드 산화막; 상기 몰드 산화막 상에 형성되고, 상기 기판에 연결된 하부 전극; 상기 하부 전극의 일부분을 덮고, 식각 정지막과 놀 절연막을 포함하는, 놀 구조체; 및 상기 놀 구조체로부터 노출되는 상기 하부 전극의 나머지 부분을 덮는 상변화 층을 포함한다. 여기서, 상기 식각 정지막은 상기 하부 전극에 대해 식각 선택비가 높은 물질을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 식각 정지막은 금속 산화막을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 금속 산화막은 알루미늄 산화막을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 하부 전극은 금속 질화막을 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 금속 질화막은 티타늄 질화막을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 티타늄 질화막과 상기 몰드 산화막 사이에 형성된 확산 방지막을 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 확산 방지막은 실리콘 질화막을 포함할 수 있다.
본 발명의 일 실시에에 따르면, 상기 확산 방지막에 대향되는 상기 하부 전극의 타측에 형성된 상기 갭필 절연막을 더 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 놀 절연막 상에 형성된 반사 방지막을 더 포함할 수 있다.
본 발명의 다른 실시예에 따른 상변화 메모리소자의 제조방법은, 기판을 노출시키는 콘택 홀을 갖는 몰드 산화막을 형성하는 단계; 상기 콘택 홀 내에 하부 전극과 갭필 절연막을 형성하는 단계; 상기 하부 전극과 상기 갭필 절연막의 일부를 덮는 식각 정지막과 놀 절연막을 포함하는 놀 구조체를 형성하는 단계; 및 상기 놀 구조체로부터 노출되는 상기 하부 전극과 상기 갭필 절연막의 나머지 부분 상에 상변화 층을 형성하는 단계를 포함한다. 여기서, 상기 식각 정지막은 상기 하부 전극에 대해 높은 식각 선택비를 갖는 반응 가스로 식각될 수 있다.
상술한 바와 같이, 본 발명의 과제의 해결 수단에 따르면, 하부 전극의 금속 질화막에 대해 높은 식각 선택비를 갖는 금속 산화막의 식각 정지막을 구비한 놀 구조체를 포함할 수 있다. 따라서, 놀 구조체의 형성 시 하부 전극의 손상을 최소화할 수 있는 효과가 있다.
도 1은 본 발명의 실시예들에 따른 상변화 메모리 소자를 개략적으로 나타낸 회로도.
도 2는 도 1의 상변화 메모리 소자를 나타내는 단면도.
도 3a 내지 도 3r은 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법을 나타내는 공정 단면도들.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예들에 따른 상변화 메모리 소자를 개략적으로 나타낸 회로도이고, 도 2는 도 1의 상변화 메모리 소자를 나타내는 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예들에 따른 상변화 메모리 소자는 하부 전극(30)의 금속 질화막에 대해 높은 식각 선택비를 갖는 금속 산화막의 식각 정지막(42)을 구비한 놀 구조체(40)를 포함할 수 있다. 놀 구조체(40)는 하부 전극(30)과 상변화 층(48)사이의 일측에 배치될 수 있다. 놀 구조체(40)는 하부 전극(30)과 상변화 층(48)의 접촉 면적을 조절할 수 있다. 놀 구조체(40)는 식각 정지막(42), 놀 절연막(44), 및 반사 방지막(46)을 포함할 수 있다. 하부 전극(30)는 다이오드(20) 상에 형성된 금속 실리사이드 층(32)과, 금속 실리사이드 층(32) 상에 형성된 저항금속 층(34)을 포함할 수 있다. 저항금속 층(34)은 비트 라인(54)과 워드 라인(12)으로 선택되는 메모리 셀들(100)의 상변화 층(48)을 상전이 온도까지 가열하기 위해 비저항이 높은 금속을 포함할 수 있다. 저항금속 층(34)은 금속 질화막을 포함할 수 있다. 저항금속 층(34)은 갭필 절연막(38)과 확산 방지막(36)에 둘러싸여 상변화 층(48)에 연결될 수 있다.
비트 라인(54)과 워드 라인(12)은 복수개 일 수 있다. 복수의 메모리 셀들(100)은 서로 교차되는 비트 라인(54)들과 워드 라인(12)들에 의해 매트릭스 형태의 어레이로 배열될 수 있다. 메모리 셀들(100)은 상변화 층(48)과, 선택 능동 소자로서의 다이오드(20)를 포함할 수 있다. 상변화 층(48)은 온도의 변화에 따라 결정 상태와 비결정 상태로 상전이되는 칼코나이드 화합물을 포함할 수 있다. 상변화 층(48)은 비결정 상태와 결정 상태에서의 저항이 서로 다른 가변저항을 가질 수 있다. 워드 라인(12)을 통해 공급되는 전류의 양에 따라 상변화 층(48)의 상태가 결정될 수 있다. 상변화 층(48)은 상부 전극(50)과 하부 전극(30) 사이에 배치될 수 있다. 상부 전극(50)은 콘택 플러그(52)를 통해 층간 절연막(60) 상의 비트 라인(54)에 전기적으로 연결될 수 있다. 하부 전극(30)은 다이오드(20)에 의해 워드 라인(12)에 연결될 수 있다.
다이오드(20)는 워드 라인(12)과 하부 전극(30) 사이에 배치될 수 있다. 다이오드(20)는 PN접합(junction) 구조를 포함할 수 있다. 예를 들어, 다이오드(20)는 제 1 도전성 불순물로 도핑된 제 1 도전성 불순물 층(16)과, 제 1 도전성 불순물과 반대되는 도전성을 갖는 제 2 도전성 불순물로 도핑된 제 2 도전성 불순물 층(18)을 포함할 수 있다. 예를 들어, 제 1 도전성 불순물은 인 또는 아세닉과 같은 n타입의 도너를 포함할 수 있다. 제 2 도전성 불순물은 보론 또는 갈륨과 같은 p타입의 억셉터를 포함할 수 있다. 다이오드(20)는 모스 트랜지스터 또는 바이폴라 트랜지스터와 같은 능동 소자로 대체될 수 있다. 다이오드(20)와 하부 전극(30)은 기판(10) 상의 몰드 절연막(14)의 트렌치(13) 내에 배치될 수 있다.
금속 실리사이드 층(32)은 다이오드(20)의 제 2 도전성 불순물 층(18)과 오믹 콘택될 수 있다. 금속 실리사이드 층(32)은 코발트 실리사이드 또는 니켈 실리사이드를 포함할 수 있다. 저항금속 층(34)은 워드 라인(12) 및 다이오드(20)로부터 인가되는 전류에 의해 발열할 수 있다. 갭필 절연막(38)은 트렌치(13) 내에서 저항금속 층(34) 상에 배치될 수 있다. 갭필 절연막(38)은 실리콘 질화막 또는 실리콘 산화막을 포함할 수 있다. 확산 방지막(36)은 트렌치(13) 내벽에서 저항금속 층(34)을 둘러쌀 수 있다. 확산 방지막(36)은 실리콘 질화막을 포함할 수 있다.
저항금속 층(34)은 상변화 층(48)을 가열하는 히터 층이 될 수 있다. 저항금속 층(34)은 금속 실리사이드 층(32)보다 약 10 내지 100배 이상의 비저항을 갖는 금속 질화막을 포함할 수 있다. 예를 들어, 금속 질화막은 티타늄 질화막, 탄탈륨 질화막, 지르코늄 질화막, 텅스텐 질화막을 포함할 수 있다. 저항금속 층(34)은 금속 실리사이드 층(32) 상에서 컵 모양으로 배치될 수 있다. 확산 방지막(36)은 저항금속 층(34)의 외곽을 둘러쌀 수 있다. 갭필 절연막(38) 저항금속 층(34)의 내부에 배치될 수 있다. 확산 방지막(36)과, 갭필 절연막(38)은 실리콘 질화막을 포함할 수 있다.
놀 구조체(40)는 저항금속 층(34)과 상변화 층(48)사이에 배치될 수 있다. 상술한 바와 같이, 놀 구조체(40)는 저항금속 층(34)과 상변화 층(48)사이의 접촉 면적을 조절할 수 있다. 놀 구조체(40)는 확산 방지막(36)과 갭필 절연막(38)사이에 배치된 저항금속 층(34)의 일측을 덮고, 저항금속 층(34)의 타측을 상변화 층(48)에 노출시킬 수 있다. 놀 구조체(40)에서 노출되는 저항금속 층(34)은 확산 방지막(36), 갭필 절연막(38), 및 몰드 산화막(14)과 동일한 레벨의 상부면을 가질 수 있다. 놀 절연막(44)은 실리콘 산화막을 포함할 수 있다. 식각 정지막(42)은 금속 산화막을 포함할 수 있다. 금속 산화막은 알루미늄 산화막, 티타늄 산화막, 탄탈륨 산화막, 텅스텐 산화막, 망간 산화막, 몰리브덴 산화막, 하프늄 산화막, 또는 지르코늄 산화막 중 적어도 하나를 포함할 수 있다. 반사 방지막(46)은 실리콘 질화막을 포함할 수 있다.
따라서, 본 발명의 실시예에 따른 상변화 메모리 소자는 금속 질화막의 저항금속 층(34)에 대해 높은 식각선택비를 갖는 금속 산화막의 식각 정지막(42)을 구비한 놀 구조체(40)을 포함할 수 있다.
이와 같이 구성된 본 발명의 실시예들에 따른 상변화 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 3a 내지 도 3r은 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법을 나타내는 공정 단면도들이다.
도 3a를 참조하면, 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법은, 먼저, 기판(10) 상에 워드 라인(12)을 형성한다. 기판(10)은 결정 실리콘을 포함하며, 워드 라인(12)은 상기 결정 실리콘에 도전성 불순물이 이온주입된 도전 영역을 포함할 수 있다. 도전 영역은 기판(10) 상에 형성된 도전성 불순물 영역, 콘택 패드, 콘택 플러그, 도전성 금속 패턴, 및 게이트 전극 중 적어도 하나를 포함할 수 있다. 도전 영역은 기판(10) 상의 소자 분리막(11)에 의해 절연될 수 있다. 워드 라인(12)은 일방향으로 연장될 수 있다. 소자 분리막(11)은 기판(10)에 형성되는 그루브에 매립될 수 있다. 소자 분리막(11)의 형성 공정은 생략한다.
도 3b를 참조하면, 기판(10) 상에 워드 라인(12)을 노출시키는 트렌치(13)를 갖는 몰드 절연막(14)을 형성한다. 몰드 절연막(14)은 USG(Undoped Silicate Glass), BPSG(Boron-Phosphor Silicate Glass), PSG(Phosphor Silicate Glass), BSG(Boron Silicate Glass), SOG(Spin On Glass), TEOS(Tetraethylorthosilicate), PE-TEOS(Plasma Enhanced-Tetraethylorthosilicate), HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 중 적어도 하나의 방법으로 형성된 실리콘 산화막을 포함할 수 있다. 트렌치(13)는 포토리소그래피 공정에 의해 형성될 수 있다. 예를 들어, 포토리소그래피 공정은 워드 라인(12) 상부의 몰드 절연막(14)을 노출시키는 포토레지스트 패턴을 형성하는 포토 공정과, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 노출된 몰드 절연막(14)을 제거하는 식각 공정을 포함할 수 있다.
도 3c를 참조하면, 트렌치(13) 내에 필러 층(15)을 형성한다. 필러 층(15)은 기판(10) 및 워드 라인(12)과 동일한 결정 실리콘을 포함할 수 있다. 필러 층(15)은 선택적 에피택시얼 성장(Selective Epitaxial Growth: SEG)방법으로 형성될 수 있다. 선택적 에피텍시얼 성장방법은 트렌치(13)에서 노출되는 워드 라인(12)의 결정 실리콘을 시드로 사용할 수 있다. 따라서, 필러 층(15)은 워드 라인(12) 및 기판(10)과 동일한 결정 방향을 갖는 결정 실리콘을 포함할 수 있다.
도 3d를 참조하면, 트렌치(13) 상부의 필러 층(15)을 제거한다. 필러 층(15)은 에치백 공정으로 리세스될 수 있다. 트랜치 바닥에 잔존하는 필러 성장 층의 두께는 타임 식각 방법으로 제어될 수 있다.
도 3e를 참조하면, 리세스된 필러 층(15)에 다이오드(20)를 형성한다. 다이오드(20)는 트렌치(13) 내에서 깊이 방향으로 형성된 제 1 및 제 2 도전성 불순물 층(16, 18)을 포함할 수 있다. 제 1 및 제 2 도전성 불순물 층(16, 18)은 제 1 및 제 2 도전성 불순물로 각각 도핑될 수 있다. 제 1 및 제 2 도전성 불순물은 서로 다른 에너지로 리세스된 필러 층(15)에 이온주입될 수 있다. 예를 들어, 제 1 도전성 불순물은 인 또는 아세닉과 같은 n타입의 도너를 포함할 수 있다. 제 2 도전성 불순물은 보론 또는 갈륨과 같은 p타입의 억셉터를 포함할 수 있다. 여기서, 다이오드(20) 하부의 워드 라인(12)은 제 1 도전성 불순물 층(16)과 동일한 제 1 도전성 불순물로 도핑될 수 있다.
도 3f를 참조하면, 다이오드(20)를 포함하는 기판(10) 상에 제 1 금속 층(22)과 제 2 금속 층(24)을 형성한다. 제 1 금속 층(22)과 제 2 금속 층(24)은 화학기상증착방법 또는 스퍼터링 방법으로 형성될 수 있다. 제 1 금속 층(22)은 제 2 금속 층(24)에 비해 녹는 점이 낮은 실리사이드 반응 금속을 포함할 수 있다. 예를 들어, 제 1 금속 층(22)은 코발트 또는 니켈을 포함할 수 있다. 제 2 금속 층(24)은 제 1 금속 층(22)의 실리사이드 반응 시에 확산이 우수한 확산 금속을 포함할 수 있다. 예를 들어, 제 2 금속 층(24)은 티타늄, 탄탈륨, 텅스텐, 몰리브덴, 바나듐, 하프늄, 지르코늄 중 적어도 하나를 포함할 수 있다. 도시되지 않았지만, 제 2 금속 층(24) 상에 제 3 금속 층을 더 형성할 수도 있다. 제 3 금속 층은 제 1 금속 층(22)과 동일한 금속을 포함할 수 있다. 또한, 제 3 금속 층은 제 2 금속 층(24)의 모폴로지를 좋게 하기 위한 캡핑 막이 될 수 있다. 예를 들어, 제 3 금속 층은 티타늄 질화막과 같은 금속 질화막을 포함할 수 있다.
도 3g를 참조하면, 다이오드(20) 상에 금속 실리사이드 층(32)을 형성한다. 금속 실리사이드 층(32)은 제 1 열처리 공정의 수행에 의하여, 제 1 금속 층(22)과 제 2 도전성 불순물 층(18)의 반응으로 형성될 수 있다. 제 1 열처리 공정은 약 200℃ 내지 약 650℃정도의 급속열처리 공정을 포함할 수 있다. 예를 들어, 금속 실리사이드 층(32)은 코발트 실리사이드 또는 니켈 실리사이드를 포함할 수 있다. 여기서, 제 2 금속 층(24)은 제 1 열처리 공정 시에 금속 실리사이드 층(32)으로 확산될 수 있다.
도 3h를 참조하면, 금속 실리사이드 층(32) 상의 제 1 금속 층(22) 잔존물과 제 2 금속 층(24)을 제거한다. 제 1 금속 층(22)과 제 2 금속 층(24)은 금속 실리사이드 층(32)에 비해 식각 선택비를 갖는 식각 용액(etchant) 또는 식각 가스를 이용한 습식식각방법 또는 건식식각방법의 식각공정으로 제거될 수 있다. 즉, 식각 공정으로 금속 실리사이드 반응 후 잔존하는 단일 금속 성분의 제 1 금속 층(22)과 제 2 금속 층(24)이 제거될 수 있다.
도 3i를 참조하면, 금속 실리사이드 층(32) 상의 트렌치(13) 측벽에 확산 방지막(36)을 형성한다. 확산 방지막(36)은 실리콘 질화막을 포함할 수 있다. 확산 방지막(36)은 화학기상증착방법과 건식식각방법으로 형성될 수 있다. 먼저, 확산 방지막(36)은 화학기상증착방법으로 기판(10)의 전면에서 균일한 두께로 형성될 수 있다. 다음, 확산 방지막(36)은 비등방성의 건식식각방법으로 몰드 산화막(14)의 상부와, 트렌치(13)의 바닥에서 제거되고, 트렌치(13)의 측벽에 잔존할 수 있다.
도 3j를 참조하면, 트렌치(13)의 내부 및 몰드 산화막(14) 상부에 저항금속 층(34)을 형성한다. 저항금속 층(34)은 유기금속화학기상증착(Metal-Organic Chemical Vapor Deposition: MOCVD)방법으로 형성된 금속 질화막을 포함할 수 있다. 예를 들어, 금속 실리콘 질화막은 금속 실리사이드 층(32)보다 약 10 내지 100배 이상의 비저항을 가질 수 있다. 금속 질화막은 티타늄 질화막, 탄탈륨 질화막, 지르코늄 질화막, 및 텅스텐 질화막을 포함할 수 있다. 티타늄 질화막은 질화티타늄을 포함하는 TDMAT와, 질화 실리콘을 포함하는 BTBAS를 소스 가스들로 사용하는 유기금속화학기상증착방법으로 형성될 수 있다. 유기금속화학기상증착방법은 플라즈마 반응을 사용하지 않고, 약 200℃이상 고온의 소스 가스로부터 화학반응되는 금속 실리콘 질화막을 상기 기판(10) 상에 형성할 수 있다.
도 3k를 참조하면, 저항금속 층(34) 상에 갭필 절연막(38)을 형성하고, 몰드 절연막(14)이 노출될 때까지 기판(10) 전면을 평탄화한다. 갭필 절연막(38)은 저항금속 층(34) 상에서 트렌치(13)를 매립할 수 있다. 갭필 절연막(38)은 몰드 절연막(14)과 동일한 실리콘 산화막을 포함할 수 있다. 갭필 절연막(38)과 저항금속 층(34)은 몰드 절연막(14) 상에서 화학적 기계적 연마(Chemical Mechanical Polishing: CMP)방법에 의해 평탄하게 제거될 수 있다. 따라서, 저항금속 층(34)은 몰드 절연막(14)과 갭필 절연막(38)에 의해 원형 또는 다각형의 링(ring)모양으로 노출될 수 있다.
도 3l을 참조하면, 기판(10) 상의 전면에 식각 정지막(42), 놀 절연막(44), 및 반사 방지막(46)을 적층한다. 식각 정지막(42)은 금속 산화막을 포함할 수 있다. 금속 산화막은 알루미늄 산화막, 티타늄 산화막, 탄탈륨 산화막, 텅스텐 산화막, 망간 산화막, 몰리브덴 산화막, 하프늄 산화막, 또는 지르코늄 산화막 중 적어도 하나를 포함할 수 있다. 놀 절연막(44)은 실리콘 산화막을 포함할 수 있다. 반사 방지막(46)은 실리콘 질화막을 포함할 수 있다.
도 3m을 참조하면, 식각 정지막(42), 놀 절연막(44), 및 반사 방지막(46)을 패터닝 하여 저항금속 층(34)의 일부를 차폐하는 놀 구조체(40)를 형성한다. 식각 정지막(42), 놀 절연막(44), 및 반사 방지막(46)은 포토리소그래피 공정으로 패터닝될 수 있다. 포토리소그래피 공정은 반사 방지막(46) 상에 포토레지스트 패턴을 형성하는 포토레지스트 공정과, 상기 포토레지스트 패턴을 마스크로 사용하여 식각 정지막(42), 놀 절연막(44), 및 반사 방지막(46)을 제거하는 식각 공정을 포함할 수 있다. 식각 공정은 건식식각공정을 포함할 수 있다. 놀 구조체(40)의 형성 시 식각 정지막(42)은 건식식각공정 시에 저항금속 층(34)에 대해 높은 식각선택 비를 가질 수 있다.
반사 방지막(46), 놀 절연막(44), 및 식각 정지막(42)의 건식식각공정은 불화수소(HF), 또는 불화탄소(C4F6, C5F8) 중 적어도 하나를 포함하는 반응가스로 수행될 수 있다. 불화수소는 실리콘 산화막 및 금속 산화막을 빠른 속도로 제거할 수 있다. 반면, 불화수소는 실리콘 질화막 및 금속 질화막과 같은 질화막과 거의 반응하지 않는다. 또한, 불화탄소(C4F6, C5F8)는 실리콘 산화막 및 금속 산화막과 같은 산화막을 빠르게 제거할 수 있다. 불화탄소(C4F6, C5F8)는 실리콘 질화막 및 금속 질화막과 같은 질화막을 실질적으로 제거할 수 없다. 불화수소(HF), 또는 불화탄소(C4F6, C5F8)는 산화막과 질화막간에 식각 선택비가 우수하다.
따라서, 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법은, 하부 전극(30)의 금속 질화막에 비해 높은 식각 선택비를 갖는 금속 산화막을 포함하는 식각 정지막(42)으로 놀 구조체(40)의 형성 시 상기 하부 전극(30)의 손상을 최소화할 수 있다.
도 3n을 참조하면, 저항금속 층(34) 상에 상변화 층(48) 및 상부 전극(50)을 형성한다. 상변화 층(48) 및 상부 전극(50)은 하부 전극(30) 상에 화학기상증착방법 및/또는 물리기상증착방법으로 적층된 후, 포토리소그래피 공정에 의해 패터닝될 수 있다. 상변화 층(48)은 게르마늄-안티몬-텔루르(GST) 또는 이들에 탄소, 질소 및/또는 금속이 도핑된 켈코게나이드 화화물을 포함할 수 있다. 상부 전극(50)은 티타늄, 텅스텐, 알미늄, 니켈, 지르코늄, 몰리브덴, 루테늄, 팔라듐, 하프늄, 탄탈륨, 이리듐, 백금 중 적어도 하나의 단일 금속들을 포함할 수 있다. 또한, 상부 전극(50)은 티타늄 질화막, 니켈 질화막, 지르코늄 질화막, 몰리브덴 질화막, 루테늄 질화막, 팔라듐 질화막, 하프늄 질화막, 탄탈륨 질화막, 이리듐 질화막, 백금 질화막, 텅스텐 질화막, 알류미늄 질화막, 니오븀 질화막, 티타늄 알루미늄 질화막, 지르코늄 알루미늄 질화막, 몰리브덴 알루미늄 질화막, 탄탈륨 알루미늄 질화막 적어도 하나의 금속 질화막을 포함할 수도 있다.
도 3o를 참조하면, 상변화 층(48) 및 상부 전극(50) 상에 층간 절연막(60)을 형성한다. 층간 절연막(60)은 몰드 절연막(14)과 동일한 실리콘 산화막을 포함할 수 있다.
도 3p를 참조하면, 층간 절연막(60)을 제거하여 콘택 홀(51)을 형성한다. 콘택 홀(51)은 포토리소그래피 공정으로 형성될 수 있다. 포토리소그래피 공정은 상부 전극(50) 상부의 층간 절연막(60)을 노출하는 포토레지스트 패턴을 형성하는 포토 공정과, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 층간 절연막(60)을 제거하는 식각 공정을 포함할 수 있다.
도 3q를 참조하면, 콘택 홀(51) 내에 콘택 플러그(52)를 형성한다. 콘택 플러그(52)는 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄과 같은 금속 층을 포함할 수 있다. 콘택 플러그(52)는 콘택 홀(51)내에 금속 층이 매립된 후, 층간 절연막(60)이 노출되는 상기 금속 층의 에치백 공정 또는 평탄화 공정에 의해 형성될 수 있다.
도 3r을 참조하면, 마지막으로, 콘택 플러그(52) 상에 비트 라인(54)을 형성한다. 비트 라인(54)은 텅스텐, 알루미늄, 구리, 탄탈륨, 티타늄과 같은 도전성이 우수한 금속 층을 포함할 수 있다. 비트 라인(54)은 금속 층의 증착 공정과, 상기 금속 층을 패터닝하는 포토리소그래피 공정에 의해 형성될 수 있다. 금속 층의 증착 공정은 스퍼터링 방법 또는 화학기상증착 방법을 포함할 수 있다. 포토리소그래피 공정은 포토레지스트 패턴을 형성하는 포토 공정과, 포토레지스트 패턴을 식각 마스크로 사용하여 금속 층을 제거하는 식각 공정을 포함할 수 있다.
결국, 본 발명의 실시예에 따른 상변화 메모리 소자의 제조방법은, 하부 전극(30)의 금속 질화막에 비해 식각 선택비를 갖는 금속 산화막을 포함하는 식각 정지막(42)으로 놀 구조체(40)의 형성 시 상기 하부 전극(30)의 손상을 최소화할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판 20: 다이오드
30: 하부 전극 40: 놀 구조체
50: 상부 전극 60: 상변화 층
100: 메모리 셀

Claims (10)

  1. 기판 상에 형성된 몰드 산화막;
    상기 몰드 산화막 상에 형성되고, 상기 기판에 연결된 하부 전극;
    상기 하부 전극의 일부분을 덮고, 식각 정지막과 놀 절연막을 포함하는, 놀 구조체; 및
    상기 놀 구조체로부터 노출되는 상기 하부 전극의 나머지 부분을 덮는 상변화 층을 포함하되,
    상기 식각 정지막은 상기 하부 전극에 대해 식각 선택비가 높은 물질을 포함하는 상변화 메모리 소자.
  2. 제 1 항에 있어서,
    상기 식각 정지막은 금속 산화막을 포함하는 상변화 메모리 소자.
  3. 제 2 항에 있어서,
    상기 금속 산화막은 알루미늄 산화막을 포함하는 상변화 메모리 소자.
  4. 제 3 항에 있어서,
    상기 하부 전극은 금속 질화막을 포함하는 상변화 메모리 소자.
  5. 제 4 항에 있어서,
    상기 금속 질화막은 티타늄 질화막을 포함하는 상변화 메모리 소자.
  6. 제 5 항에 있어서,
    상기 티타늄 질화막과 상기 몰드 산화막 사이에 형성된 확산 방지막을 더 포함하는 상변화 메모리 소자.
  7. 제 5 항에 있어서,
    상기 확산 방지막은 실리콘 질화막을 포함하는 상변화 메모리 소자.
  8. 제 7 항에 있어서,
    상기 확산 방지막에 대향되는 상기 하부 전극의 타측에 형성된 상기 갭필 절연막을 더 포함하는 상변화 메모리 소자.
  9. 제 1 항에 있어서,
    상기 놀 절연막 상에 형성된 반사 방지막을 더 포함하는 상변화 메모리 소자.
  10. 기판을 노출시키는 콘택 홀을 갖는 몰드 산화막을 형성하는 단계;
    상기 콘택 홀 내에 하부 전극과 갭필 절연막을 형성하는 단계;
    상기 하부 전극과 상기 갭필 절연막의 일부를 덮는 식각 정지막과 놀 절연막을 포함하는 놀 구조체를 형성하는 단계; 및
    상기 놀 구조체로부터 노출되는 상기 하부 전극과 상기 갭필 절연막의 나머지 부분 상에 상변화 층을 형성하는 단계를 포함하되,
    상기 식각 정지막은 상기 하부 전극에 대해 높은 식각 선택비를 갖는 반응 가스로 식각되는 상변화 메모리 소자의 제조방법.
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