KR20120096307A - Method of fabricating a substrate for manufacturing semiconductor device - Google Patents

Method of fabricating a substrate for manufacturing semiconductor device Download PDF

Info

Publication number
KR20120096307A
KR20120096307A KR1020110015644A KR20110015644A KR20120096307A KR 20120096307 A KR20120096307 A KR 20120096307A KR 1020110015644 A KR1020110015644 A KR 1020110015644A KR 20110015644 A KR20110015644 A KR 20110015644A KR 20120096307 A KR20120096307 A KR 20120096307A
Authority
KR
South Korea
Prior art keywords
substrate
layer
material layer
protective layer
semiconductor device
Prior art date
Application number
KR1020110015644A
Other languages
Korean (ko)
Other versions
KR101695901B1 (en
Inventor
윤효근
박지용
이선진
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020110015644A priority Critical patent/KR101695901B1/en
Publication of KR20120096307A publication Critical patent/KR20120096307A/en
Application granted granted Critical
Publication of KR101695901B1 publication Critical patent/KR101695901B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041—Cleaning
    • H01L21/02057—Cleaning during device manufacture
    • H01L21/0206—Cleaning during device manufacture during, before or after processing of insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Element Separation (AREA)

Abstract

PURPOSE: A substrate forming method for manufacturing a semiconductor device is provided to form a nitride layer adding a tensile stress to a substrate in a rear surface of the substrate, thereby preventing crystalline deformity caused by a compressive stress on the substrate. CONSTITUTION: A padoxide layer(210) is formed in a top surface of a substrate(200). A material layer(220) adding a tensile stress on a substrate is formed in a lateral surface and a rear surface of the substrate and the padoxide layer. A protective layer having the material layer and an etching selection ratio is formed in the material layer. The material layer being exposed to the lateral surface and top surface is eliminated. The protective layer covering the material layer remained on the rear surface of the substrate is eliminated so that the material layer becomes exposed.

Description

반도체소자 제조를 위한 기판 형성방법{Method of fabricating a substrate for manufacturing semiconductor device}Method of fabricating a substrate for manufacturing semiconductor device

본 발명은 반도체소자 제조에 관한 것으로서, 특히 반도체소자 제조를 위한 기판 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor device manufacturing, and more particularly, to a method of forming a substrate for manufacturing a semiconductor device.

일반적으로 반도체소자를 제조하기 위해서는 실리콘 웨이퍼와 같은 기판 위에 소자 분리를 위한 소자분리층을 형성하여 반도체소자가 형성되는 액티브영역을 한정한 후, 액티브영역 내에 반도체소자가 형성되도록 여러 단위공정들을 수행한다. 소자분리층은 트랜치 구조로 형성하는데, 트랜치 구조의 소자분리층 형성을 위해서는 먼저 기판 위에 패드산화층패턴 및 패드질화층패턴으로 이루어지며 소자분리영역의 기판 표면을 노출시키는 마스크패턴을 형성한다. 그리고 마스크패턴을 식각마스크로 기판의 노출부분에 대한 식각을 수행하여 일정 깊이의 트랜치를 형성한다. 다음에 트랜치를 절연층으로 매립하여 트랜치 소자분리층을 형성한다.Generally, in order to manufacture a semiconductor device, a device isolation layer for device isolation is formed on a substrate such as a silicon wafer to define an active region in which a semiconductor device is formed, and then, various unit processes are performed to form a semiconductor device in the active region. . The device isolation layer is formed in a trench structure. In order to form the device isolation layer of the trench structure, first, a pad oxide layer pattern and a pad nitride layer pattern are formed on a substrate to form a mask pattern exposing the substrate surface of the device isolation region. In addition, a trench having a predetermined depth is formed by etching the exposed portion of the substrate using the mask pattern as an etching mask. Next, the trench is filled with an insulating layer to form a trench isolation layer.

그런데 최근 반도체소자의 집적도가 급격하게 증가함에 따라 20nm급 이하의 반도체소자에 있어서 위와 같은 방법을 적용하는 것에 한계를 나타내고 있다. 특히 후속의 자기정렬컨택(SAC; Self Align Contact) 방식에 따른 랜딩플러그 형성시 충분한 공정마진(margin)을 확보하기가 어렵다. 따라서 최근에는 패드질화층패턴을 포함하는 마스크패턴 대신에 폴리실리콘층으로 이루어지는 하드마스크층패턴을 이용하여 랜딩플러그 위치를 확보하는 방식을 사용하고 있다. 즉 폴리실리콘층으로 이루어지는 하드마스크층패턴을 형성하여 랜딩플러그 위치를 확보하면서 소자분리층 형성을 위한 트랜치를 형성한다. 다음에 소자분리층 형성을 위한 트랜치 내부를 SOD(Spin On Dielectric)층으로 매립한 후 큐어링(curing)을 수행하여 트랜치 소자분리층을 형성한다.However, as the integration density of semiconductor devices increases rapidly, there is a limit to applying the above method to semiconductor devices of 20 nm or less. In particular, it is difficult to secure sufficient process margin when forming a landing plug according to a subsequent self alignment contact (SAC) method. Therefore, recently, a method of securing a landing plug position by using a hard mask layer pattern made of a polysilicon layer instead of a mask pattern including a pad nitride layer pattern is used. That is, by forming a hard mask layer pattern made of a polysilicon layer to form a trench for forming an isolation layer while securing a landing plug position. Next, the trench inside the trench for forming the isolation layer is filled with a spin on dielectric (SOD) layer, followed by curing to form a trench isolation layer.

그런데 SOD층으로 트랜치 내부를 매립한 후 큐어링을 수행하는 과정에서 기판에 압축응력(compressive stress)이 작용하게 되며, 이는 후속의 공정 진행 과정에서 기판의 일정 영역, 예컨대 주변회로영역에서 트랜지스터가 배치되는 액티브영역에 결정성 결함(crystalline defect)을 유발하는 원인으로 작용한다. 도 1은 이와 같은 결정성 결함이 발생한 결과를 나타내 보인 FIB-TEM 사진으로서, 도 1에 나타낸 바와 같이, 결정성 결함은 도면에서 "A"로 표시한 <111> 방향의 결함으로 나타나거나, 또는 도면에서 "B"로 표시한 <200> 방향의 결함으로 나타난다.However, compressive stress is applied to the substrate during the curing process after the trench is buried in the SOD layer, and the transistor is disposed in a predetermined region of the substrate, for example, a peripheral circuit region during the subsequent process. It acts as a cause of causing crystalline defects in the active region. FIG. 1 is a FIB-TEM photograph showing the result of such a crystalline defect. As shown in FIG. 1, the crystalline defect is represented by a defect in the <111> direction indicated by "A" in the drawing. It appears as a defect in the <200> direction indicated by "B" in the figure.

본 발명이 해결하려는 과제는, 반도체소자 제조과정에서 발생되는 압축응력으로 인해 기판에 결정성 결함이 발생되는 현상이 방지되도록 하는 반도체소자 제조를 위한 기판 형성방법을 제공하는 것이다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming a substrate for manufacturing a semiconductor device to prevent a phenomenon in which crystalline defects are generated in the substrate due to the compressive stress generated in the semiconductor device manufacturing process.

본 발명의 일 예에 따른 반도체소자 제조를 위한 기판 형성방법은, 기판의 상면에 패드옥사이드층을 형성하는 단계와, 기판의 측면 및 배면과 패드옥사이드층 상에 기판에 인장응력을 가하는 물질층을 형성하는 단계와, 물질층상에 물질층과의 식각선택비를 갖는 보호층을 형성하는 단계와, 기판의 배면상에 있는 물질층을 덮는 보호층을 제외한 나머지 보호층을 제거하여 기판의 측면 및 상면상의 물질층을 노출시키는 단계와, 기판의 측면 및 상면상에서 노출된 물질층을 제거하여 기판의 배면상에만 상기 보호층이 남도록 하는 단계와, 그리고 기판의 배면상에 남아 있는 물질층을 덮는 보호층을 제거하여 물질층을 노출시키는 단계를 포함한다.In the method for forming a substrate for manufacturing a semiconductor device according to an embodiment of the present invention, forming a pad oxide layer on the upper surface of the substrate, a material layer for applying a tensile stress to the substrate on the side and back and the pad oxide layer of the substrate; Forming a protective layer having an etch selectivity with the material layer on the material layer, and removing the remaining protective layer except for the protective layer covering the material layer on the back surface of the substrate. Exposing the material layer on the substrate; removing the exposed material layer on the side and top surfaces of the substrate so that the protective layer remains only on the back side of the substrate; and a protective layer covering the material layer remaining on the back side of the substrate. Removing to expose the material layer.

일 예에서, 상기 물질층은 나이트라이드층으로 형성한다. 이 경우 상기 나이트라이드층은 저압 화학기상증착(LP-CVD) 방법을 사용하여 700-900Å의 두께를 갖도록 형성한다.In one example, the material layer is formed of a nitride layer. In this case, the nitride layer is formed to have a thickness of 700-900Å by using low pressure chemical vapor deposition (LP-CVD) method.

일 예에서, 상기 보호층은 TEOS 산화층으로 형성한다. 이 경우 상기 TEOS 산화층은 저압 화학기상증착(LP-CVD) 방법을 사용하여 100-200Å의 두께를 갖도록 형성한다.In one example, the protective layer is formed of a TEOS oxide layer. In this case, the TEOS oxide layer is formed using a low pressure chemical vapor deposition (LP-CVD) method to have a thickness of 100-200Å.

일 예에서, 상기 기판의 배면상에 있는 물질층을 덮는 보호층을 제외한 나머지 보호층을 제거하는 단계는, 기판 하부면이 영향을 받지 않는 구조의 싱글 웨이퍼 클리너(single wafer cleaner)를 사용하여 수행한다.In one example, removing the remaining protective layer except for the protective layer covering the material layer on the back side of the substrate is performed using a single wafer cleaner having a structure in which the bottom surface of the substrate is not affected. do.

일 예에서, 상기 기판의 배면상에 있는 물질층을 덮는 보호층을 제외한 나머지 보호층을 제거하는 단계는, HF, NH4F 및 탈이온수가 혼합된 LAL 세정액을 이용한 세정공정을 10-20초 동안 진행하고, 탈이온수를 이용한 린스공정을 3-10분 동안 진행한 후 스핀 드라이 공정을 진행하여 수행한다.In one example, removing the remaining protective layer except for the protective layer covering the material layer on the back of the substrate, the cleaning process using a LAL cleaning solution mixed with HF, NH4F and deionized water for 10-20 seconds Then, the rinse process using deionized water is performed for 3-10 minutes, followed by a spin dry process.

일 예에서, 상기 기판의 측면 및 상면상에서 노출된 물질층을 제거하는 단계는, 배치 형태의 웨이퍼 클리너를 사용하여 수행한다.In one example, removing the exposed material layer on the side and top of the substrate is performed using a wafer cleaner in batch form.

일 예에서, 상기 기판의 측면 및 상면상에서 노출된 물질층을 제거하는 단계는, 희석된 HF 용액을 이용한 세정공정을 5-20초동안 진행하고, 탈이온수를 이용한 린스공정을 3-10분 동안 진행하고, 155-165℃ 온도의 H3PO4 용액을 이용한 세정공정을 7-20분 동안 진행하고, 다시 탈이온수를 이용한 린스공정을 3-10분 동안 진행한 후, SC-1 세정액을 이용한 세정공정을 3-10분 동안 진행하여 수행한다.In one example, removing the exposed material layer on the side and top of the substrate, the cleaning process using a diluted HF solution for 5-20 seconds, the rinse process using deionized water for 3-10 minutes After proceeding, the washing process using H3PO4 solution at a temperature of 155-165 ° C. for 7-20 minutes, the rinsing process using deionized water for 3-10 minutes, and then the washing process using SC-1 cleaning solution Run for 3-10 minutes.

일 예에서, 상기 기판의 배면상에 남아 있는 물질층을 덮는 보호층을 제거하는 단계는, 기판 하부면이 영향을 받지 않는 구조의 싱글 웨이퍼 클리너(single wafer cleaner)를 사용하여 수행한다. 이 경우, 상기 싱글 웨이퍼 클리너를 사용하여 상기 기판의 배면상에 남아 있는 물질층을 덮는 보호층을 제거하는 단계는, 상기 보호층이 상부에 배치되고 상기 패드옥사이드층이 하부에 배치되도록 상기 기판을 상기 싱글 웨이퍼 클리닝 장치에 로딩시킨 후에 수행한다.In one example, removing the protective layer covering the material layer remaining on the back side of the substrate is performed using a single wafer cleaner having a structure in which the bottom surface of the substrate is not affected. In this case, using the single wafer cleaner to remove the protective layer covering the material layer remaining on the back of the substrate, the substrate is disposed so that the protective layer is disposed on top and the pad oxide layer is disposed on the bottom. After loading in the single wafer cleaning apparatus.

일 예에서, 상기 기판의 배면상에 남아 있는 물질층을 덮는 보호층을 제거하는 단계는, HF, NH4F 및 탈이온수가 혼합된 LAL 세정액을 이용한 세정공정을 10-20초 동안 진행하고, 탈이온수를 이용한 린스공정을 15-60초 동안 진행한 후 스핀 드라이 공정을 진행하여 수행한다.In one example, removing the protective layer covering the material layer remaining on the back of the substrate, the cleaning process using a LAL cleaning solution mixed with HF, NH4F and deionized water for 10-20 seconds, deionized water After performing the rinse process for 15-60 seconds using a spin dry process.

본 발명에 따르면, 기판 배면에 기판에 가해지는 압축응력이 완화되도록 기판에 인장응력을 가하는 질화층을 배치시킴으로써 반도체소자 제조과정에서 발생되는 압축응력으로 인해 기판에 결정성 결함이 발생되는 현상이 방지된다는 이점이 제공된다.According to the present invention, by placing a nitride layer for applying a tensile stress to the substrate to alleviate the compressive stress applied to the substrate on the back of the substrate to prevent the occurrence of crystalline defects on the substrate due to the compressive stress generated in the semiconductor device manufacturing process The advantage is that

도 1은 종래의 반도체소자 제조를 위한 기판에서 결정성 결함이 발생한 결과를 나타내 보인 FIB-TEM 사진이다.
도 2 내지 도 5는 본 발명에 따른 반도체소자 제조를 위한 기판 형성방법을 설명하기 위해 나타내 보인 단면도들이다.1 is a FIB-TEM photograph showing a result of a crystalline defect generated in a substrate for manufacturing a conventional semiconductor device.
2 to 5 are cross-sectional views illustrating a method of forming a substrate for manufacturing a semiconductor device according to the present invention.

도 2 내지 도 5는 본 발명에 따른 반도체소자 제조를 위한 기판 형성방법을 설명하기 위해 나타내 보인 단면도들이다. 먼저 도 2를 참조하면, 실리콘웨이퍼와 같은 기판(200)의 상부면 위에 패드옥사이드층(210)을 형성한다. 일 예에서, 패드옥사이드층(210)은 대략 45-60Å의 두께로 형성한다. 다른 예에서, 후속의 나이트라이드층 제거시 손실되는 양을 고려하여 대략 3-8Å 두께를 더 형성할 수도 있다. 다음에 기판(200)에 대해 인장응력(tensile stress)을 가할 수 있는 물질인 나이트라이드층(220)을 저압 화학기상증착(LP-CVD; Low Pressure Chemical Vapor Deposition) 방법을 사용하여 기판(200)의 측면 및 배면과 패드옥사이드층(210) 위에 형성한다. 나이트라이드층(220)은 대략 700-900Å의 두께를 갖도록 한다. 다음에 나이트라이드층(220) 위에 보호층으로서 TEOS(tetraethooxysihme) 산화층(230)을 저압 화학기상증착(LP-CVD) 방식으로 대략 100-200Å의 두께로 형성한다.2 to 5 are cross-sectional views illustrating a method of forming a substrate for manufacturing a semiconductor device according to the present invention. First, referring to FIG. 2, a pad oxide layer 210 is formed on an upper surface of a substrate 200 such as a silicon wafer. In one example, the pad oxide layer 210 is formed to a thickness of approximately 45-60 GPa. In another example, one may further form approximately 3-8 mm thick in view of the amount lost in subsequent nitride layer removal. Next, the nitride layer 220, which is a material capable of applying tensile stress to the substrate 200, may be subjected to a low pressure chemical vapor deposition (LP-CVD) method. Side and rear surfaces of the pad oxide layer 210 are formed. The nitride layer 220 is to have a thickness of approximately 700-900Å. Next, a TEOS (tetraethooxysihme) oxide layer 230 as a protective layer is formed on the nitride layer 220 to a thickness of approximately 100-200 Pa by low pressure chemical vapor deposition (LP-CVD).

다음에 도 3을 참조하면, 나이트라이드층(220)의 상부면을 노출시키기 위해 TEOS 산화층(230)의 일부를 제거한다. 기판(200) 배면에 있는 나이트라이드층(220)상의 TEOS 산화층(230)을 남기기 위해 TEOS 산화층(230)의 일부를 제거하는 공정은 기판 하부면이 영향을 받지 않는 구조의 싱글 웨이퍼 클리너(single wafer cleaner)를 사용하여 수행한다. 싱글 웨이퍼 클리너에서 TEOS 산화층(230)의 일부를 제거하기 위해, HF, NH4F 및 탈이온수(DI Water; DeIonized Water)가 혼합된 LAL 세정액을 이용한 세정공정을 대략 10-20초 동안 수행하고, 탈이온수를 이용한 린스공정을 대략 15-60초 동안 수행한다. 이어서 스핀 드라이 공정을 진행하여 건조시킨다. 세정공정과 린스공정시의 세정액 및 탈이온수의 온도는 대략 23-30℃가 되도록 한다. TEOS 산화층(230)의 일부가 제거됨에 따라, 기판(200) 배면상에 있는 나이트라이드층(220) 위의 TEOS 산화층(230)을 제외한 나머지 TEOS 산화층(230)은 모두 제거된다. 다른 예에서, TEOS 산화층(230)의 일부를 제거하는 공정은 건식식각방법을 사용하여 수행할 수도 있다.Referring next to FIG. 3, a portion of TEOS oxide layer 230 is removed to expose the top surface of nitride layer 220. Removing a portion of the TEOS oxide layer 230 to leave the TEOS oxide layer 230 on the nitride layer 220 on the back of the substrate 200 is a single wafer cleaner having a structure in which the bottom surface of the substrate is not affected. using a cleaner). In order to remove a part of the TEOS oxide layer 230 in a single wafer cleaner, a cleaning process using a LAL cleaning liquid mixed with HF, NH 4 F, and DI water (DI Water; Deionized Water) was performed for about 10-20 seconds, and Rinse process using is carried out for approximately 15-60 seconds. Then, the spin drying process is performed to dry. The temperature of the washing liquid and deionized water in the washing step and the rinsing step is approximately 23-30 ° C. As part of the TEOS oxide layer 230 is removed, all of the remaining TEOS oxide layer 230 is removed except for the TEOS oxide layer 230 on the nitride layer 220 on the back of the substrate 200. In another example, the process of removing a portion of the TEOS oxide layer 230 may be performed using a dry etching method.

다음에 도 4를 참조하면, 기판(200)의 측면과 패드옥사이드층(210)을 덮는 나이트라이드층(220)을 제거하여 기판(200)의 배면상에만 나이트라이드층(220)이 남도록 한다. 이를 위해 먼저 배치 형태(batch type)의 클리너를 이용하여 희석된 HF(dHF; deluted HF) 용액을 이용한 세정공정을 대략 5-20초동안 수행하고, 탈이온수를 이용한 린스공정을 대략 3-10분 동안 수행한다. 희석된 HF 용액에서 HF의 중량비는 대략 0.05wt%이다. 경우에 따라서는 희석된 HF 용액 대신에 BHF 용액을 사용할 수도 있다. 다음에 고온, 예컨대 대략 155-165℃ 온도의 H3PO4 용액을 이용한 세정공정을 대략 7-20분 동안 수행하고, 다시 탈이온수를 이용한 린스공정을 대략 3-10분 동안 수행한다. 이어서 SC-1(Standard Cleaning-1) 세정액을 이용한 세정공정을 대략 3-10분 동안 수행한다. 이와 같은 일련의 과정이 수행되는 동안, 기판(200) 배면상에 있는 나이트라이드층(220)은 그 위의 TEOS 산화층(230)에 의해 보호되어 제거되지 않고 남게 된다. 다른 예에서, 나이트라이드층(220)의 일부를 제거하는 공정은 건식식각방법을 사용하여 수행할 수도 있다.Next, referring to FIG. 4, the nitride layer 220 covering the side surface of the substrate 200 and the pad oxide layer 210 is removed to leave the nitride layer 220 only on the rear surface of the substrate 200. To this end, first, a cleaning process using diluted HF (dHF; deluted HF) solution using a batch type cleaner is performed for about 5-20 seconds, followed by a rinse process using deionized water for about 3-10 minutes. To perform. The weight ratio of HF in the diluted HF solution is approximately 0.05 wt%. In some cases, a BHF solution may be used instead of a diluted HF solution. The cleaning process using a H 3 PO 4 solution at high temperature, such as approximately 155-165 ° C., is then performed for approximately 7-20 minutes, followed by a rinse process with deionized water for approximately 3-10 minutes. Subsequently, the cleaning process using SC-1 (Standard Cleaning-1) cleaning solution is performed for approximately 3-10 minutes. During this series of processes, the nitride layer 220 on the back of the substrate 200 is protected by the TEOS oxide layer 230 thereon and remains unremoved. In another example, the process of removing a portion of the nitride layer 220 may be performed using a dry etching method.

다음에 도 5를 참조하면, 기판(200) 배면상에 있는 나이트라이드층(220)을 덮고 있는 TEOS 산화층(230)을 제거한다. TEOS 산화층(230) 제거를 위해, 싱글 웨이퍼 클리닝 장치에서 HF, NH4F 및 탈이온수(DI Water; DeIonized Water)가 혼합된 LAL 세정액을 이용한 세정공정을 대략 10-20초 동안 수행하고, 탈이온수를 이용한 린스공정을 대략 15-60초 동안 수행한다. 경우에 따라서 LAL 세정액 대신에 희석된 HF 용액을 세정액으로 사용할 수도 있다. 이어서 스핀 드라이 공정을 진행하여 건조시킨다. 세정공정과 린스공정시의 세정액 및 탈이온수의 온도는 대략 23-30℃가 되도록 한다. TEOS 산화층(230) 제거시 기판(200) 상부면 위의 패드옥사이드층(210)이 제거되지 않도록 하기 위해서 TEOS 산화층(230)이 상부에 배치되고 패드옥사이드층(210)이 하부에 배치되도록 기판(200)을 싱글 웨이퍼 클리닝 장치에 로딩시킨 후에 TEOS 산화층(230) 제거공정을 수행한다.Referring next to FIG. 5, the TEOS oxide layer 230 covering the nitride layer 220 on the back of the substrate 200 is removed. In order to remove the TEOS oxide layer 230, a cleaning process using a LAL cleaning liquid mixed with HF, NH4F and DI water (DI Water; Deionized Water) was performed in a single wafer cleaning apparatus for about 10-20 seconds, and using deionized water. Rinse the process for approximately 15-60 seconds. In some cases, a diluted HF solution may be used as the cleaning liquid instead of the LAL cleaning liquid. Then, the spin drying process is performed to dry. The temperature of the washing liquid and deionized water in the washing step and the rinsing step is approximately 23-30 ° C. In order to prevent the pad oxide layer 210 on the upper surface of the substrate 200 from being removed when the TEOS oxide layer 230 is removed, the TEOS oxide layer 230 is disposed on the upper side and the pad oxide layer 210 is disposed on the lower side thereof. After the 200 is loaded into the single wafer cleaning apparatus, the TEOS oxide layer 230 is removed.

이와 같이 기판(200) 배면에 나이트라이드층(220)이 형성된 기판(200)의 패드옥사이드층(210) 위에 폴리실리콘층으로 이루어지는 하드마스크층패턴을 형성하여 랜딩플러그 위치를 확보하면서 소자분리층 형성을 위한 트랜치를 형성한 후, 소자분리층 형성을 위한 트랜치 내부를 SOD(Spin On Dielectric)층으로 매립하고 큐어링(curing)을 수행하더라도, 큐어링을 수행하는 과정에서 기판(200)에 작용하는 압축응력(compressive stress)이 나이트라이드층(220)이 기판(200)에 작용하는 인장응력(tensile stress)와 보상되어 기판(200) 내에 결정성 결함의 발생이 억제된다.As such, a hard mask layer pattern including a polysilicon layer is formed on the pad oxide layer 210 of the substrate 200 on which the nitride layer 220 is formed on the back surface of the substrate 200 to form a device isolation layer while securing a landing plug position. After forming the trenches for the device isolation layer, the trenches are formed on the substrate 200 in the process of curing, even though the trenches for forming the device isolation layer are buried in a spin on dielectric (SOD) layer and cured. The compressive stress is compensated for by the tensile stress in which the nitride layer 220 acts on the substrate 200 to suppress the occurrence of crystalline defects in the substrate 200.

200...기판 210...패드옥사이드층
220...나이트라이드층 230...TEOS 산화층200 ... substrate 210 ... pad oxide layer
220 ... nitride layer 230 ... TEOS oxide layer

Claims (12)

기판의 상면에 패드옥사이드층을 형성하는 단계;
상기 기판의 측면 및 배면과 상기 패드옥사이드층 상에 상기 기판에 인장응력을 가하는 물질층을 형성하는 단계;
상기 물질층상에 상기 물질층과의 식각선택비를 갖는 보호층을 형성하는 단계;
상기 기판의 배면상에 있는 물질층을 덮는 보호층을 제외한 나머지 보호층을 제거하여 상기 기판의 측면 및 상면상의 물질층을 노출시키는 단계;
상기 기판의 측면 및 상면상에서 노출된 물질층을 제거하여 상기 기판의 배면상에만 상기 보호층이 남도록 하는 단계; 및
상기 기판의 배면상에 남아 있는 물질층을 덮는 보호층을 제거하여 상기 물질층을 노출시키는 단계를 포함하는 반도체소자 제조를 위한 기판 형성방법.Forming a pad oxide layer on an upper surface of the substrate;
Forming a material layer exerting a tensile stress on the substrate on the side and rear surfaces of the substrate and the pad oxide layer;
Forming a protective layer having an etch selectivity with the material layer on the material layer;
Removing the remaining protective layer except for the protective layer covering the material layer on the back side of the substrate to expose the material layers on the side and top surfaces of the substrate;
Removing the exposed material layer on the side and top of the substrate so that the protective layer remains only on the back of the substrate; And
Exposing the material layer by removing a protective layer covering the material layer remaining on the back surface of the substrate. 제1항에 있어서,
상기 물질층은 나이트라이드층으로 형성하는 반도체소자 제조를 위한 기판 형성방법.The method of claim 1,
The material layer is a substrate forming method for manufacturing a semiconductor device to form a nitride layer. 제2항에 있어서,
상기 나이트라이드층은 저압 화학기상증착(LP-CVD) 방법을 사용하여 700-900Å의 두께를 갖도록 형성하는 반도체소자 제조를 위한 기판 형성방법.The method of claim 2,
The nitride layer is formed using a low pressure chemical vapor deposition (LP-CVD) method to form a substrate having a thickness of 700-900Å. 제1항에 있어서,
상기 보호층은 TEOS 산화층으로 형성하는 반도체소자 제조를 위한 기판 형성방법.The method of claim 1,
The protective layer is a substrate forming method for manufacturing a semiconductor device formed of a TEOS oxide layer. 제4항에 있어서,
상기 TEOS 산화층은 저압 화학기상증착(LP-CVD) 방법을 사용하여 100-200Å의 두께를 갖도록 형성하는 반도체소자 제조를 위한 기판 형성방법.The method of claim 4, wherein
The TEOS oxide layer is formed using a low pressure chemical vapor deposition (LP-CVD) method to form a substrate having a thickness of 100-200Å. 제1항에 있어서,
상기 기판의 배면상에 있는 물질층을 덮는 보호층을 제외한 나머지 보호층을 제거하는 단계는, 상기 기판 하부면이 영향을 받지 않는 구조의 싱글 웨이퍼 클리너(single wafer cleaner)를 사용하여 수행하는 반도체소자 제조를 위한 기판 형성방법.The method of claim 1,
The removing of the remaining protective layer except for the protective layer covering the material layer on the back surface of the substrate may be performed using a single wafer cleaner having a structure in which the lower surface of the substrate is not affected. Substrate formation method for manufacturing. 제1항에 있어서,
상기 기판의 배면상에 있는 물질층을 덮는 보호층을 제외한 나머지 보호층을 제거하는 단계는, HF, NH4F 및 탈이온수가 혼합된 LAL 세정액을 이용한 세정공정을 10-20초 동안 진행하고, 탈이온수를 이용한 린스공정을 15-60초 동안 진행한 후 스핀 드라이 공정을 진행하여 수행하는 반도체소자 제조를 위한 기판 형성방법.The method of claim 1,
Removing the remaining protective layer except for the protective layer covering the material layer on the back of the substrate, the cleaning process using a LAL cleaning solution mixed with HF, NH4F and deionized water for 10-20 seconds, deionized water A method of forming a substrate for manufacturing a semiconductor device, which is performed by performing a rinse process using a spin drying process for 15-60 seconds. 제1항에 있어서,
상기 기판의 측면 및 상면상에서 노출된 물질층을 제거하는 단계는, 배치 형태의 웨이퍼 클리너를 사용하여 수행하는 반도체소자 제조를 위한 기판 형성방법.The method of claim 1,
Removing the exposed material layer on the side and top surface of the substrate, a substrate forming method for manufacturing a semiconductor device is performed using a wafer cleaner in the form of a batch. 제1항에 있어서,
상기 기판의 측면 및 상면상에서 노출된 물질층을 제거하는 단계는, 희석된 HF 용액을 이용한 세정공정을 5-20초동안 진행하고, 탈이온수를 이용한 린스공정을 3-10분 동안 진행하고, 155-165℃ 온도의 H3PO4 용액을 이용한 세정공정을 7-20분 동안 진행하고, 다시 탈이온수를 이용한 린스공정을 3-10분 동안 진행한 후, SC-1 세정액을 이용한 세정공정을 3-10분 동안 진행하여 수행하는 반도체소자 제조를 위한 기판 형성방법.The method of claim 1,
Removing the exposed material layer on the side and top of the substrate, the cleaning process using a diluted HF solution for 5-20 seconds, the rinse process using deionized water for 3-10 minutes, 155 The cleaning process using H3PO4 solution at -165 ℃ temperature for 7-20 minutes, the rinse process using deionized water again for 3-10 minutes, the cleaning process using SC-1 cleaning solution for 3-10 minutes Substrate formation method for manufacturing a semiconductor device to proceed during. 제1항에 있어서,
상기 기판의 배면상에 남아 있는 물질층을 덮는 보호층을 제거하는 단계는, 상기 기판 하부면이 영향을 받지 않는 구조의 싱글 웨이퍼 클리너(single wafer cleaner)를 사용하여 수행하는 반도체소자 제조를 위한 기판 형성방법.The method of claim 1,
The removing of the protective layer covering the material layer remaining on the back surface of the substrate is performed using a single wafer cleaner having a structure in which the bottom surface of the substrate is not affected. Formation method. 제10항에 있어서,
상기 싱글 웨이퍼 클리너를 사용하여 상기 기판의 배면상에 남아 있는 물질층을 덮는 보호층을 제거하는 단계는, 상기 보호층이 상부에 배치되고 상기 패드옥사이드층이 하부에 배치되도록 상기 기판을 상기 싱글 웨이퍼 클리닝 장치에 로딩시킨 후에 수행하는 반도체소자 제조를 위한 기판 형성방법.The method of claim 10,
The removing of the protective layer covering the material layer remaining on the back surface of the substrate using the single wafer cleaner comprises: placing the substrate on the single wafer such that the protective layer is disposed on the top and the pad oxide layer is disposed on the bottom. Substrate formation method for manufacturing a semiconductor device performed after loading in the cleaning apparatus. 제1항에 있어서,
상기 기판의 배면상에 남아 있는 물질층을 덮는 보호층을 제거하는 단계는, HF, NH4F 및 탈이온수가 혼합된 LAL 세정액을 이용한 세정공정을 10-20초 동안 진행하고, 탈이온수를 이용한 린스공정을 15-60초 동안 진행한 후 스핀 드라이 공정을 진행하여 수행하는 반도체소자 제조를 위한 기판 형성방법.The method of claim 1,
Removing the protective layer covering the material layer remaining on the back of the substrate, the cleaning process using a LAL cleaning solution mixed with HF, NH4F and deionized water for 10-20 seconds, the rinse process using deionized water 15 to 60 seconds after the spin drying process to perform the substrate forming method for manufacturing a semiconductor device.
KR1020110015644A 2011-02-22 2011-02-22 Method of fabricating a substrate for manufacturing semiconductor device KR101695901B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110015644A KR101695901B1 (en) 2011-02-22 2011-02-22 Method of fabricating a substrate for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110015644A KR101695901B1 (en) 2011-02-22 2011-02-22 Method of fabricating a substrate for manufacturing semiconductor device

Publications (2)

Publication Number Publication Date
KR20120096307A true KR20120096307A (en) 2012-08-30
KR101695901B1 KR101695901B1 (en) 2017-01-23

Family

ID=46886347

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110015644A KR101695901B1 (en) 2011-02-22 2011-02-22 Method of fabricating a substrate for manufacturing semiconductor device

Country Status (1)

Country Link
KR (1) KR101695901B1 (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019125127A1 (en) * 2019-09-18 2021-03-18 Mühlbauer Gmbh & Co. Kg Component handling, component inspection

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183032A (en) * 1998-12-10 2000-06-30 Siemens Ag Method of preventing black silicon from being formed on wafer and semiconductor assembly
JP2006261556A (en) * 2005-03-18 2006-09-28 Oki Electric Ind Co Ltd Sos wafer and its manufacturing method
KR20070049424A (en) * 2005-11-08 2007-05-11 동부일렉트로닉스 주식회사 Method for fabricating of semiconductor device
KR20100075239A (en) * 2008-12-24 2010-07-02 매그나칩 반도체 유한회사 Epitaxial wafer and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183032A (en) * 1998-12-10 2000-06-30 Siemens Ag Method of preventing black silicon from being formed on wafer and semiconductor assembly
JP2006261556A (en) * 2005-03-18 2006-09-28 Oki Electric Ind Co Ltd Sos wafer and its manufacturing method
KR20070049424A (en) * 2005-11-08 2007-05-11 동부일렉트로닉스 주식회사 Method for fabricating of semiconductor device
KR20100075239A (en) * 2008-12-24 2010-07-02 매그나칩 반도체 유한회사 Epitaxial wafer and method for manufacturing the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102019125127A1 (en) * 2019-09-18 2021-03-18 Mühlbauer Gmbh & Co. Kg Component handling, component inspection

Also Published As

Publication number Publication date
KR101695901B1 (en) 2017-01-23

Similar Documents

Publication Publication Date Title
US10115625B2 (en) Methods for removal of hard mask
US20190362982A1 (en) Defect relieving method for floating gate, and semiconductor structure
US6191000B1 (en) Shallow trench isolation method used in a semiconductor wafer
US20120309166A1 (en) Process for forming shallow trench isolation structure
KR20120096307A (en) Method of fabricating a substrate for manufacturing semiconductor device
KR100856315B1 (en) Method of manufacturing semiconductor device
KR100929731B1 (en) Manufacturing Method of Semiconductor Device
KR100642461B1 (en) Method of forming field oxide in flash memory device
US9875909B1 (en) Method for planarizing material layer
KR100939770B1 (en) Cleaning method of wafer
KR101127033B1 (en) Semiconductor Device and Method for Forming STI Type Device Isolation Film of Semiconductor Device
KR100468712B1 (en) Trench element isolation method for semiconductor devices not including thermal oxidation
KR100620702B1 (en) Method for Rounding Top Corner of Shallow Trench Isolation in Semiconductor Device
KR100632053B1 (en) Method for fabricating a shallow trench isolation of a semiconductor device
KR100935750B1 (en) Fabrication method for a semiconductor device
USRE43765E1 (en) Method for fabricating semiconductor device having trench isolation layer
KR100859222B1 (en) Method of manufacturing a semiconductor device
KR100950754B1 (en) Method for forming isolation structure of semiconductor device
US7595254B2 (en) Method of manufacturing a semiconductor device
KR20050118489A (en) Method for isolation in semiconductor device
KR20060000583A (en) Method for forming isolation layer of semiconductor device
KR20100055999A (en) Semiconductor device isolation layer forming method by oxygen ion implantation
US20090170278A1 (en) Method for fabricating semiconductor device
KR20050093219A (en) Method for forming an isolation in a semiconductor device
KR20040100017A (en) The method for forming shall trench isolation in semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant