KR20120091694A - 반도체 패키지 - Google Patents

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KR20120091694A
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metal wiring
semiconductor chip
insulating layer
metal
via hole
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박상욱
송호건
이광용
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삼성전자주식회사
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Abstract

반도체 패키지가 제공된다. 본 발명의 일 실시예는 자신의 상부면에 제1금속배선을 갖는 기판; 상기 기판 상에 배치되는 제1반도체칩; 상기 제1반도체칩과 상기 기판의 적어도 일부를 덮는 제1절연층; 상기 제1절연층의 상부면에 형성된 제2금속배선; 상기 제1절연층 내에 형성되고, 상기 제2금속배선과 상기 제1금속배선을 전기적으로 연결하는 제1비아; 및 상기 제2금속배선과 전기적으로 연결되고, 상기 제2금속배선 상에 배치되는 제2반도체칩;을 포함하는 반도체 패키지를 제공한다.

Description

반도체 패키지{Semiconductor package}
본 발명은 반도체 패키지에 관한 것으로, 더욱 구체적으로는 제조가 용이하고 비용을 절감할 수 있으며, 데이터를 신속하게 처리할 수 있는 반도체 패키지에 관한 것이다.
일반적으로, 웨이퍼에 여러 가지 반도체 공정들을 수행하여 복수 개의 반도체 칩들을 형성한다. 그런 다음, 각 반도체 칩들을 인쇄회로기판(Printed Circuit Board, PCB)에 실장하기 위해서, 웨이퍼에 대해서 패키징 공정을 수행하여 반도체 패키지를 형성한다. 반도체 패키지는 반도체 칩, 반도체 칩이 실장되는 PCB, 반도체 칩과 PCB를 전기적으로 연결키는 본딩 와이어 또는 범프, 및 반도체 칩을 밀봉하는 밀봉재를 포함할 수 있다. 한편, 근래 반도체 칩의 고집적화에 따라 반도체 패키지도 초소형 크기의 모듈화 추세로 가고 있다.
본 발명의 사상이 해결하고자 하는 과제는 제조가 용이하고 비용을 절감할 수 있으며, 데이터를 신속하게 처리할 수 있는 반도체 패키지를 제공하는데 있다.
본 발명의 일 형태에 따른 반도체 패키지가 제공될 수 있다.
본 발명의 상기 기술적 과제를 해결하기 위하여, 본 발명의 일 실시예는 자신의 상부면에 제1금속배선을 갖는 기판; 상기 기판 상에 배치되는 제1반도체칩; 상기 제1반도체칩과 상기 기판의 적어도 일부를 덮는 제1절연층; 상기 제1절연층의 상부면에 형성된 제2금속배선; 상기 제1절연층 내에 형성되고, 상기 제2금속배선과 상기 제1금속배선을 전기적으로 연결하는 제1비아; 및 상기 제2금속배선과 전기적으로 연결되고, 상기 제2금속배선 상에 배치되는 제2반도체칩;을 포함하는 반도체 패키지를 제공한다.
또한, 상기 제1절연층 내에 형성되고, 상기 제1반도체칩과 상기 제2금속배선을 전기적으로 연결하는 제2비아를 더 포함할 수 있다.
또한, 상기 제1반도체칩은 상기 기판과 마주하는 부착층(adhesive layer)을 갖는 비활성면; 및 상기 제2비아를 통하여 상기 제2금속배선과 전기적으로 연결되는 본딩 패드를 갖는 활성면;을 포함할 수 있다.
또한, 상기 본딩 패드는 무전해 Ni 도금 또는 상기 무전해 Ni 도금 상에 솔더 메탈을 포함할 수 있다.
또한, 상기 제2반도체칩은 자신의 활성면에 형성된 본딩 패드; 및 상기 본딩 패드를 상기 제2금속배선과 전기적으로 연결하고 상기 제2금속배선 상에 부착되는 범프;를 포함할 수 있다.
또한, 상기 제2반도체칩과 상기 제2금속배선의 적어도 일부를 덮는 제2절연층; 상기 제2절연층의 상부면에 형성된 제3금속배선; 및 상기 제2절연층 내에 형성되고, 상기 제3금속배선과 상기 제2금속배선을 전기적으로 연결하는 제3비아;를 더 포함할 수 있다.
또한, 상기 제2절연층 내에 형성되고, 상기 제2반도체칩과 상기 제3금속배선을 전기적으로 연결하는 제4비아를 더 포함할 수 있다.
또한, 상기 제2반도체칩은 상기 제2금속배선과 마주하는 부착층(adhesive layer)을 갖는 비활성면; 및 상기 제4비아를 통하여 상기 제3금속배선과 전기적으로 연결되는 본딩 패드를 갖는 활성면;을 포함할 수 있다.
또한, 상기 제2반도체칩은 상기 제2금속배선과 마주하는 부착층(adhesive layer)을 갖는 비활성면; 및 본딩 와이어에 의해 상기 제2금속배선과 전기적으로 연결되는 본딩 패드를 갖는 활성면;을 포함할 수 있다.
또한, 상기 제3금속배선과 전기적으로 연결되고, 상기 제3금속배선 상에 배치되는 제3반도체칩; 상기 제3반도체칩과 상기 제3금속배선의 적어도 일부를 덮는 제3절연층; 상기 제3절연층의 상부면에 형성된 제4금속배선; 및 상기 제3절연층 내에 형성되고, 상기 제4금속배선과 상기 제3금속배선을 전기적으로 연결하는 제5비아;를 더 포함할 수 있다.
본 발명의 사상에 의한 반도체 패키지 및 그 반도체 패키지를 포함한 전기전자 장치는 기판 상에 칩을 적층하고 절연층을 매립하고 금속배선을 형성함으로써, 반도체 패키지 공정에 있어서의 상단 칩을 적층하는 공정의 자유도를 확보하고, 비용절감을 구현할 수 있다.
또한, 본 발명의 사상에 의한 반도체 패키지는 절연층 상에 금속배선을 형성함으로써, 시그널 경로가 단축되어 고속 데이터 처리가 가능하게 될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 2는 착색제 및 필러(filler)의 함량에 따른 비아홀의 형성 정도를 나타내는 이미지이다
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지에 대한 단면도이다.
도 8 내지 도 12는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지 제조과정을 보여주는 단면도들이다.
도 13 내지 도 16은 본 발명의 다른 실시예에 따른 도 3의 반도체 패키지 제조과정을 보여주는 단면도들이다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 도 4의 반도체 패키지 제조과정을 보여주는 단면도들이다.
도 19 내지 도 21은 본 발명의 다른 실시예에 따른 도 5의 반도체 패키지 제조과정을 보여주는 단면도들이다.
도 22 내지 도 25는 본 발명의 다른 실시예에 따른 도 6의 반도체 패키지 제조과정을 보여주는 단면도들이다.
도 26 및 도 27은 본 발명의 다른 실시예에 따른 도 7의 반도체 패키지 제조과정을 보여주는 단면도들이다.
도 28은 본 발명의 다른 실시예에 따른 도 1, 도 3 내지 도 7의 반도체 패키지를 포함한 전기전자장치에 대한 블록 구조도이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지(1000)에 대한 단면도이다.
도 1을 참조하면, 본 실시예의 반도체 패키지(1000)는 기판(100), 제1반도체칩(200), 제1절연층(300), 제2금속배선(310), 제1비아(400) 및 제2반도체칩(500)을 포함할 수 있다. 또한, 반도체 패키지(1000)는 제2비아(600) 및/또는 밀봉재(700)를 더 포함할 수 있다.
기판(100)은 상부면과 하부면을 포함할 수 있으며, 상부면은 제1금속배선(110)을 포함할 수 있다. 제1금속배선(110)은 기판(100) 상에 형성된 회로패턴으로서, 회로패턴은 구리와 같은 금속배선을 이용하여 형성할 수 있다.
또한, 기판(100)은 하부면에 외부접속단자(120)를 포함할 수 있으며, 외부접속단자(120)를 통해 반도체 패키지(1000)를 외부와 연결할 수 있다. 기판(100)은 예를 들어, PCB 기판일 수 있으며, 외부접속단자(120)는 솔더볼(solder ball)일 수 있다. 솔더볼은 기판(100) 하부면의 볼랜드(140)에 형성될 수 있으며, 기판 내부에 형성된 비아(130)를 통해 제1금속배선(110)과 솔더볼(120)이 전기적으로 연결될 수 있다.
제1반도체칩(200)은 활성면과, 상기 활성면과 대향하는 비활성면을 갖는다. 제1반도체칩(200)은 기판(100) 상에 배치될 수 있다. 제1반도체칩(200)의 비활성면에는 기판(100)과 마주하는 부착층(adhesive layer, 210)이 형성될 수 있으며, 활성면에는 본딩 패드(220)가 형성될 수 있다.
본딩 패드(220)는 알루미늄(Al) 또는 구리(Cu) 은(Ag), 금(Au) 등의 금속으로 형성될 수 있으며, 상기 본딩 패드(220)는 제2비아홀(610)을 형성하는 공정에서 스톱층(stop layer)으로 작용할 수 있다. 상기 제2비아홀(610)을 형성하는 공정은 레이저 드릴 공정을 이용할 수 있다.
또한, 상기 본딩 패드(220)는 무전해 Ni로 도금하거나 또는 무전해 Ni로 도금한 후 상기 무전해 Ni 도금 상에 솔더 메탈을 도포하여 형성할 수 있다. 무전해 Ni 도금은 약 5㎛ 두께일 수 있으며, 솔더 메탈은 약 20㎛ 두께일 수 있다. 본딩 패드(220) 상에 무전해 Ni 도금을 하거나, 상기 도금된 무전해 Ni 상에 솔더 메탈을 도포함으로써, 제1반도체칩(200)의 활성면을 제2금속배선(310)과 전기적으로 연결하기 위한 제2비아홀(610)을 형성하는 레이저 드릴 공정에서 제1반도체칩(200) 활성면의 손상을 방지할 수 있다.
또한, 무전해 Ni 도금 상에 솔더 메탈을 도포하는 경우, 레이저 드릴 공정시 솔더 메탈이 녹을 정도의 과도한 에너지를 사용할 수 있으므로, 제2비아홀(610)을 형성하는 공정에서 본딩 패드(220) 상에 제1절연층(300)의 잔사가 남지 않게 될 수 있다.
이를 통해, 본딩 패드(220) 상의 잔사를 제거하기 위한 데스미어(desmear) 공정을 추가로 할 필요가 없게 되므로, 공정 비용의 절감은 물론 데스미어 공정에 따른 유해한 환경요소를 미연에 방지할 수 있다.
제1비아(400)는 제1절연층(300) 내에 형성되고, 제2금속배선(310)과 제1금속배선(110)을 전기적으로 연결할 수 있다. 제1비아(400)는 제1비아홀(410)을 형성하고, 제1비아홀(410)의 내부를 도전성 물질로 충진하여 형성할 수 있다. 도전성 물질로는 Cu, Al, Ag, Au, Ni 등을 사용할 수 있으며, 이러한 도전성 물질은 스퍼터링(sputtering), 화학기상증착(Chemical vapor deposition) 또는 전기도금(electroplating) 등의 방법으로 형성할 수 있다. 또한, 제1비아홀(410)은 기계적 드릴 공정을 이용할 수 있다.
또한, 반도체 패키지(1000)는 제2비아(600)를 더 포함할 수 있는데, 제2비아(600)는 제1절연층(300) 내에 형성되고, 제1반도체칩(200)과 제2금속배선(310)을 전기적으로 연결할 수 있다. 제2비아(600)는 제2비아홀(610)을 형성하고, 제2비아홀(610)의 내부를 도전성 물질로 충진하여 형성할 수 있다. 도전성 물질로는 Cu, Al, Ag, Au, Ni 등이 사용될 수 있으며, 이러한 도전성 물질은 스퍼터링(sputtering), 화학기상증착(Chemical vapor deposition) 또는 전기도금(electroplating) 등의 방법으로 형성할 수 있다. 또한, 제2비아홀(610)은 레이저 드릴 공정을 이용할 수 있다.
제1절연층(300)은 제1반도체칩(200)과 상기 기판(100)의 적어도 일부를 덮을 수 있고, 제1절연층(300)의 상부면에 제2금속배선(310)을 형성할 수 있다. 제1절연층(300)은 가시광선 영역에서 제1반도체칩(200)의 상부 패턴 또는 제1금속배선(110)의 회로 패턴을 인식하여 원하는 소정의 위치에 비아홀(410, 610)을 형성하기 위하여 드릴 공정이 가능하고, 투명한 재료를 사용할 수 있다. 예를 들어, 제1절연층(300)으로 아지노모토사의 아지노모토(ajinomoto) 빌드업 필름(ABF, 에폭시 수지)을 사용할 수 있으나, 제1절연층(300)의 재료가 이에 한정되는 것은 아니다.
레이저 드릴 공정을 통해 제2비아홀(610)을 형성하는 과정에서 레이저는 일종의 빛 에너지로서, 제1절연층(300)에 적절한 레이저 에너지가 흡수되지 못하면 제2비아홀(610)이 형성되지 않는다. 따라서 원하는 제2비아홀(610)을 형성하기 위해서, 착색제를 첨가하여 레이저의 투과 및 산란을 제어할 수 있다. 착색제는 카본블랙을 사용할 수 있으며, 이에 한정되는 것은 아니다.
도 2는 착색제 및 필러(filler)의 함량에 따른 제2비아홀(610)의 형성 정도를 나타내는 이미지이다.
도 2를 참조하면, 필러의 함량에 따라 제2비아홀(610)의 형성에 변화가 있음을 알 수 있고, 착색제의 중량%에 따라 제2비아홀(610)의 형성에 큰 차이가 있음을 알 수 있다. 제1절연층(300)에는 실리카(Silica)와 같은 필러를 사용할 수 있으며, 약 0.2 중량%의 착색제를 사용하는 경우 원하는 형태의 비아홀이 형성되는 것을 알 수 있다.
제2금속배선(310)은 제1절연층(300)의 상부면에 형성되는 회로패턴으로서, 제1절연층(300)의 상부면에 시드층(미도시)을 형성하고, 시드층(미도시) 상에 감광성 레지스트를 도포하고, 회로 형성 위치가 오픈 되도록 감광성 레지스트를 패터닝한 후, 동도금층을 형성하고, 감광성 레지스트를 박리하여 제거함으로써 Cu 금속 배선을 형성할 수 있다. 또한, Ni을 무전해 도금하고, Cu를 전해 도금한 Ni/Cu의 이종 금속 배선을 형성 할 수 있다. 또한, 상기 제2금속배선(310)은 두께가 적어도 5㎛ 이상일 수 있다.
제2반도체칩(500)은 제2금속배선(310)과 전기적으로 연결되고, 제2금속배선(310) 상에 배치될 수 있다.
도 1을 참조하면, 제2반도체칩(500)은 자신의 활성면에 형성된 본딩 패드(505), 및 상기 본딩 패드(505)를 제2금속배선(310)과 전기적으로 연결하고 상기 제2금속배선(310) 상에 부착되는 범프(550)를 포함할 수 있다. 범프(550)는 솔더캡(520)을 포함하거나, 구리 필러(510) 및 솔더캡(520)을 포함할 수 있다. 범프(550)에 구리 필러(510)를 포함함으로써, 제2반도체칩(500)을 제1절연층(300) 상에 배치하는 리플로우 공정시 범프(550)가 붕괴되는 것을 방지할 수 있다. 또한, 상기 범프(550)는 갭 필링(gap filling)을 위해서 높이가 30㎛ 이상일 수 있다.
제2반도체칩(500) 및 제2금속배선(310)은 EMC(epoxy molding compound)와 같은 밀봉재(700)를 도포하여 밀폐될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 패키지(1000a)에 대한 단면도이다. 도 1과 차이가 나는 부분에 대해서만 설명하고, 동일한 부분에 대해서는 설명을 생략한다.
도 3을 참조하면, 본 실시예의 반도체 패키지(1000a)는 도 1의 반도체 패키지(1000)와 비교해 볼 때, 제2반도체칩(500)의 비활성면이 제2금속배선(310)과 마주하고, 제2반도체칩(500)이 제2절연층(350)내에 실장되고, 제2절연층(350) 내에 비아(360, 370)가 형성되어 있다는 점에서 차이점을 갖는다.
제2절연층(350)은 제2반도체칩(500)과 제2금속배선(310)의 적어도 일부를 덮을 수 있고, 제2절연층(350)의 상부면에 제3금속배선(355)을 형성할 수 있다. 제2절연층(350)은 가시광선 영역에서 제2반도체칩(500)의 상부 패턴 또는 제2금속배선(310)의 회로 패턴을 인식하여 원하는 소정의 위치에 비아홀(365, 375)을 형성하기 위한 드릴 공정이 가능하고, 투명한 재료를 사용할 수 있다. 예를 들어, 제2절연층(350)으로 아지노모토사의 아지노모토(ajinomoto) 빌드업 필름(ABF, 에폭시 수지)을 사용할 수 있으나, 제2절연층(350)의 재료가 이에 한정되는 것은 아니다.
레이저 드릴 공정을 통해 제4비아홀(375)을 형성하는 과정에서 레이저는 일종의 빛 에너지로서, 제2절연층(350)에 적절한 레이저 에너지가 흡수되지 못하면 제4비아홀(375)이 형성되지 않는다. 따라서 원하는 제4비아홀(375)을 형성하기 위해서, 착색제를 첨가하여 레이저의 투과 및 산란을 제어할 수 있다. 착색제는 카본블랙을 사용할 수 있으며, 이에 한정되는 것은 아니다. 도 2를 참조하면, 필러의 함량에 따라 비아홀의 형성에 변화가 있음을 알 수 있고, 착색제의 중량%에 따라 비아홀의 형성에 큰 차이가 있음을 알 수 있다. 제2절연층(350)에는 실리카(Silica)와 같은 필러를 사용할 수 있으며, 약 0.2 중량%의 착색제를 사용할 수 있다.
제3금속배선(355)은 제2절연층(350)의 상부면에 형성되는 회로패턴으로서, 제2절연층(350)의 상부면에 시드층(미도시)을 형성하고, 시드층(미도시) 상에 감광성 레지스트를 도포하고, 회로 형성 위치가 오픈 되도록 감광성 레지스트를 패터닝한 후, 동도금층을 형성하고, 감광성 레지스트를 박리하여 제거함으로써 Cu 금속 배선을 형성할 수 있다. 또한, Ni을 무전해 도금하고, Cu를 전해 도금한 Ni/Cu의 이종 금속 배선을 형성 할 수 있다. 또한, 상기 제3금속배선(355)은 두께가 적어도 5㎛ 이상일 수 있다.
제3비아(360)는 제2절연층(350) 내에 형성되고, 제3금속배선(355)과 제2금속배선(310)을 전기적으로 연결할 수 있다. 제3비아(360)는 제3비아홀(365)을 형성하고, 제3비아홀(365)의 내부를 도전성 물질로 충진하여 형성할 수 있다. 도전성 물질로는 Cu, Al, Ag, Au, Ni 등이 사용될 수 있으며, 이러한 도전성 물질은 스퍼터링(sputtering), 화학기상증착(Chemical vapor deposition) 또는 전기도금(electroplating) 등의 방법으로 형성할 수 있다. 제3비아홀(365)은 기계적 드릴 공정을 이용할 수 있다.
또한, 반도체 패키지(1000a)는 제4비아(370)를 더 포함할 수 있는데, 제4비아(370)는 제2절연층(350) 내에 형성되고, 제2반도체칩(500)과 제3금속배선(355)을 전기적으로 연결할 수 있다.
제4비아(370)는 제4비아홀(375)을 형성하고, 제4비아홀(375)의 내부를 도전성 물질로 충진하여 형성할 수 있다. 도전성 물질로는 Cu, Al, Ag, Au, Ni 등이 사용될 수 있으며, 이러한 도전성 물질은 스퍼터링(sputtering), 화학기상증착(Chemical vapor deposition) 또는 전기도금(electroplating) 등의 방법으로 형성할 수 있다. 또한, 제4비아홀(375)은 레이저 드릴 공정을 이용할 수 있다.
제2반도체칩(500)은 제2금속배선(310)과 마주하는 부착층(adhesive layer, 540)을 갖는 비활성면, 및 제4비아(370)를 통하여 제3금속배선(355)과 전기적으로 연결되는 본딩 패드(530)를 갖는 활성면을 포함할 수 있다.
본딩 패드(530)는 알루미늄(Al) 또는 구리(Cu) 은(Ag), 금(Au) 등의 금속으로 형성될 수 있으며, 상기 본딩 패드(530)는 제4비아홀(375)을 형성하는 공정에서 스톱층(stop layer)으로 작용할 수 있다. 제4비아홀(375)을 형성하는 공정은 레이저 드릴 공정을 이용할 수 있다.
또한, 본딩 패드(530)는 무전해 Ni로 도금하거나, 또는 무전해 Ni로 도금한 후 상기 무전해 Ni 도금 상에 솔더 메탈을 도포하여 형성할 수 있다. 무전해 Ni 도금은 약 5㎛ 두께일 수 있으며, 솔더 메탈은 약 20㎛ 두께일 수 있다. 본딩 패드(530) 상에 무전해 Ni 도금을 하거나, 상기 도금된 무전해 Ni 상에 솔더 메탈을 도포함으로써, 제2반도체칩(500)의 활성면을 제3금속배선(355)과 전기적으로 연결하기 위한 제4비아홀(375)을 형성하는 레이저 드릴 공정에서 제2반도체칩(500) 활성면의 손상을 방지할 수 있다.
또한, 무전해 Ni 도금 상에 솔더 메탈을 도포하는 경우, 레이저 드릴 공정시 솔더 메탈이 녹을 정도의 과도한 에너지를 방출할 수 있으므로, 제4비아홀(375)을 형성하는 공정에서 본딩 패드(530) 상에 제2절연층(350)의 잔사가 남지 않게 될 수 있다. 이를 통해, 본딩 패드(530) 상의 잔사를 제거하기 위한 데스미어(desmear) 공정을 추가로 할 필요가 없게 되므로, 공정 비용의 절감은 물론 데스미어 공정에 따른 유해한 환경요소를 미연에 방지할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 반도체 패키지(1000b)에 대한 단면도이다. 도 1과 차이가 나는 부분에 대해서만 설명하고, 동일한 부분에 대해서는 설명을 생략한다.
도 4를 참조하면, 본 실시예의 반도체 패키지(1000b)는 도 1의 반도체 패키지(1000)와 비교해 볼 때, 제2반도체칩(500)의 비활성면이 제2금속배선(310)과 마주하고, 제2반도체칩(500)의 본딩 패드(530)가 본딩 와이어(650)에 의해 제2금속배선(310)과 전기적으로 연결된다는 점에서 차이점을 갖는다.
제2반도체칩(500)은 제2금속배선(310)과 마주하는 부착층(adhesive layer, 540)을 갖는 비활성면, 및 본딩 와이어(650)에 의해 제2금속배선(310)과 전기적으로 연결되는 본딩 패드(530)를 갖는 활성면을 포함할 수 있다.
본딩 패드(530)는 알루미늄(Al) 또는 구리(Cu) 은(Ag), 금(Au) 등의 금속으로 형성될 수 있다.
제2반도체칩(500), 제2금속배선(310) 및 본딩 와이어(650)는 EMC(epoxy molding compound)와 같은 밀봉재(700)를 도포하여 밀폐될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 패키지(1000c)에 대한 단면도이다. 도 3과 차이가 나는 부분에 대해서만 설명하고, 동일한 부분에 대해서는 설명을 생략한다.
도 5를 참조하면, 본 실시예의 반도체 패키지(1000c)는 도 3의 반도체 패키지(1000a)와 비교해 볼 때, 제3금속배선(355) 상에 제3반도체칩(800)이 배치되고, 제3반도체칩(800)의 본딩 패드(830)가 본딩 와이어(850)에 의해 제3금속배선(355)과 전기적으로 연결된다는 점에서 차이점을 갖는다.
제3반도체칩(800)은 제3금속배선(355)과 마주하는 부착층(adhesive layer, 840)을 갖는 비활성면, 및 본딩 와이어(850)에 의해 제3금속배선(355)과 전기적으로 연결되는 본딩 패드(830)를 갖는 활성면을 포함할 수 있다. 본딩 패드(840)는 알루미늄(Al) 또는 구리(Cu) 은(Ag), 금(Au) 등의 금속으로 형성될 수 있다.
제3반도체칩(800), 제3금속배선(355) 및 본딩 와이어(850)는 EMC(epoxy molding compound)와 같은 밀봉재(700)를 도포하여 밀폐될 수 있다.
도 6은 본 발명의 다른 실시예에 따른 반도체 패키지(1000d)에 대한 단면도이다. 도 3과 차이가 나는 부분에 대해서만 설명하고, 동일한 부분에 대해서는 설명을 생략한다.
도 6을 참조하면, 본 실시예의 반도체 패키지(1000d)는 도 3의 반도체 패키지(1000a)와 비교해 볼 때, 제3반도체칩(800)을 한 층 더 적층한 것으로서, 제3반도체칩(800)의 비활성면이 제3금속배선(355)과 마주하고, 제3반도체칩(800)이 제3절연층(750) 내에 실장되고, 제3절연층(750) 내에 비아가 형성되어 있다는 점에서 차이점을 갖는다.
제3절연층(750)은 제3반도체칩(800)과 제3금속배선(355)의 적어도 일부를 덮을 수 있고, 제3절연층(750)의 상부면에 제4금속배선(890)을 포함할 수 있다.
제3절연층(750)은 가시광선 영역에서 제3반도체칩(800)의 상부 패턴 또는 제3금속배선(355)의 회로 패턴을 인식하여 원하는 소정의 위치에 비아홀(875, 885)을 형성하기 위한 드릴 공정이 가능하고, 투명한 재료를 사용할 수 있다. 예를 들어, 제3절연층(750)으로 아지노모토사의 아지노모토(ajinomoto) 빌드업 필름(ABF, 에폭시 수지)을 사용할 수 있으나, 제3절연층(750)의 재료가 이에 한정되는 것은 아니다.
레이저 드릴 공정을 통해 제6비아홀(885)을 형성하는 과정에서 레이저는 일종의 빛 에너지로서, 제3절연층(750)에 적절한 레이저 에너지가 흡수되지 못하면 제6비아홀(885)이 형성되지 않는다. 따라서 원하는 제6비아홀(885)을 형성하기 위해서, 착색제를 첨가하여 레이저의 투과 및 산란을 제어할 수 있다. 착색제는 카본블랙을 사용할 수 있으며, 이에 한정되는 것은 아니다. 도2를 참조하면, 필러의 함량에 따라 비아홀의 형성에 변화가 있음을 알 수 있고, 착색제의 중량%에 따라 비아홀의 형성에 큰 차이가 있음을 알 수 있다. 제3절연층(750)에는 실리카(Silica)와 같은 필러를 사용할 수 있으며, 약 0.2 중량%의 착색제를 사용할 수 있다.
제4금속배선(890)은 제3절연층(750)의 상부면에 형성되는 회로패턴으로서, 제3절연층(750)의 상부면에 시드층(미도시)을 형성하고, 시드층(미도시) 상에 감광성 레지스트를 도포하고, 회로 형성 위치가 오픈 되도록 감광성 레지스트를 패터닝한 후, 동도금층을 형성하고, 감광성 레지스트를 박리하여 제거함으로써 Cu 금속 배선을 형성할 수 있다. 또한, Ni을 무전해 도금하고, Cu를 전해 도금한 Ni/Cu의 이종 금속 배선을 형성 할 수 있다. 또한, 상기 제4금속배선(890)은 두께가 적어도 5㎛ 이상일 수 있다.
제5비아(870)는 제3절연층(750) 내에 형성되고, 제4금속배선(890)과 제3금속배선(355)을 전기적으로 연결할 수 있다. 제5비아(870)는 제5비아홀(875)을 형성하고, 제5비아홀(875)의 내부를 도전성 물질로 충진하여 형성할 수 있다. 도전성 물질로는 Cu, Al, Ag, Au, Ni 등이 사용될 수 있으며, 이러한 도전성 물질은 스퍼터링(sputtering), 화학기상증착(Chemical vapor deposition) 또는 전기도금(electroplating) 등의 방법으로 형성할 수 있다. 제5비아홀(875)은 기계적 드릴 공정을 이용할 수 있다.
또한, 반도체 패키지(1000d)는 제6비아(880)를 더 포함할 수 있는데, 제6비아(880)는 제3절연층(750) 내에 형성되고, 제3반도체칩(800)과 제4금속배선(890)을 전기적으로 연결할 수 있다.
제6비아(880)는 제6비아홀(885)을 형성하고, 제6비아홀(885)의 내부를 도전성 물질로 충진하여 형성할 수 있다. 도전성 물질로는 Cu, Al, Ag, Au, Ni 등이 사용될 수 있으며, 이러한 도전성 물질은 스퍼터링(sputtering), 화학기상증착(Chemical vapor deposition) 또는 전기도금(electroplating) 등의 방법으로 형성할 수 있다. 또한, 제6비아홀(885)은 레이저 드릴 공정을 이용할 수 있다.
제3반도체칩(800)은 제3금속배선(355)과 마주하는, 부착층(adhesive layer, 840)을 갖는 비활성면, 및 제6비아(880)를 통하여 제4금속배선(890)과 전기적으로 연결되는 본딩 패드(860)를 갖는 활성면을 포함할 수 있다.
본딩 패드(860)는 알루미늄(Al) 또는 구리(Cu) 은(Ag), 금(Au) 등의 금속으로 형성될 수 있으며, 상기 본딩 패드(860)는 제6비아홀(885)을 형성하는 공정에서 스톱층(stop layer)으로 작용할 수 있다. 제6비아홀(885)을 형성하는 공정은 레이저 드릴 공정을 이용할 수 있다. 또한, 본딩 패드(860)는 무전해 Ni로 도금하거나, 또는 무전해 Ni로 도금한 후 상기 무전해 Ni 도금 상에 솔더 메탈을 도포하여 형성할 수 있다. 무전해 Ni 도금은 약 5㎛ 두께일 수 있으며, 솔더 메탈은 약 20㎛ 두께일 수 있다. 본딩 패드(860) 상에 무전해 Ni 도금을 하거나, 상기 도금된 무전해 Ni 상에 솔더 메탈을 도포함으로써, 제2반도체칩(500)의 활성면을 제4금속배선(890)과 전기적으로 연결하기 위한 제5비아홀(875)을 형성하는 레이저 드릴 공정에서 제3반도체칩(800) 활성면의 손상을 방지할 수 있다.
또한, 무전해 Ni 도금 상에 솔더 메탈을 도포하는 경우, 레이저 드릴 공정시 솔더 메탈이 녹을 정도의 과도한 에너지를 방출할 수 있으므로, 제6비아홀(885)을 형성하는 공정에서 본딩 패드(860) 상에 제3절연층(750)의 잔사가 남지 않게 될 수 있다. 이를 통해, 본딩 패드(860) 상의 잔사를 제거하기 위한 데스미어(desmear) 공정을 추가로 할 필요가 없게 되므로, 공정 비용의 절감은 물론 데스미어 공정에 따른 유해한 환경요소를 미연에 방지할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 반도체 패키지(1000e)에 대한 단면도이다. 도 3과 차이가 나는 부분에 대해서만 설명하고, 동일한 부분에 대해서는 설명을 생략한다.
도 7을 참조하면, 본 실시예의 반도체 패키지(1000e)는 도 3의 반도체 패키지(1000a)와 비교해 볼 때, 제3반도체칩(800)을 한 층 더 적층한 것으로서, 범프(830)를 포함하는 제3반도체칩(800)이 제3금속배선(355) 상에 형성되어 있다는 점에서 차이점을 갖는다.
제3반도체칩(800)은 제3금속배선(355)과 전기적으로 연결되고, 제3금속배선(355) 상에 배치될 수 있다.
도 7을 참조하면, 제3반도체칩(800)은 자신의 활성면에 형성된 본딩 패드(810), 및 상기 본딩 패드(810)를 제3금속배선(355)과 전기적으로 연결하고 상기 제3금속배선(355) 상에 부착되는 범프(830)를 포함할 수 있다.
범프(830)는 솔더캡(820)을 포함하거나, 구리 필러(815) 및 솔더캡(820)을 포함할 수 있다. 범프(830)에 구리 필러(815)를 포함함으로써, 제3반도체칩(800)을 제2절연층(350) 상에 배치하는 리플로우 공정시 범프(830)가 붕괴되는 것을 방지할 수 있다. 또한, 상기 범프(830)는 갭 필링(gap filling)을 위해서 높이가 30㎛ 이상일 수 있다.
제3반도체칩(800) 및 제3금속배선(355)은 EMC(epoxy molding compound)와 같은 밀봉재(700)를 도포하여 밀폐될 수 있다.
도 8 내지 도 12는 본 발명의 일 실시예에 따른 도 1의 반도체 패키지(1000) 제조과정을 보여주는 단면도들이다.
도 8을 참조하면, 먼저 자신의 상부면에 제1금속배선(110)을 갖는 기판(100) 상에 제1반도체칩(200)을 배치할 수 있다.
기판(100)은 자신의 하부면에 외부접속단자(120)를 포함할 수 있으며, 외부접속단자는 솔더볼일 수 있다.
제1반도체칩(200)은, 비활성면에는 기판과 마주하는 부착층(adhesive layer, 210)과 활성면에는 본딩 패드(220)를 포함할 수 있다.
한편, 도 8에서는 제1반도체칩(200)의 두께(thickness)를 고려하여, 제1반도체칩(200)의 비활성면에 부착층(210)을 형성하였으나, 반드시 이에 한정되는 것은 아니고 기판(100) 상에 부착층이 형성되고, 부착층이 형성된 기판 상에 제1반도체칩(200)이 배치될 수 있다.
또한, 제1반도체칩(200)의 본딩 패드(220)는 전술한 바와 같이 알루미늄(Al) 또는 구리(Cu) 은(Ag), 금(Au) 등의 금속으로 형성될 수 있으며, 본딩 패드(220)는 제2비아홀(610)을 형성하는 공정에서 스톱층(stop layer)으로 작용할 수 있다. 또한, 본딩 패드(220)는 무전해 Ni로 도금하거나 또는 무전해 Ni로 도금한 후 상기 무전해 Ni 도금 상에 솔더 메탈을 도포하여 형성할 수 있다. 또한, 무전해 Ni 도금은 약 5㎛ 두께일 수 있으며, 솔더 메탈은 약 20㎛ 두께일 수 있다.
도 9를 참조하면, 제1반도체칩(200)과 기판(100)의 적어도 일부를 덮도록, 제1절연층(300)을 형성할 수 있다. 제1절연층(300)은 절연성 물질을 라미네이션(lamination)하고, 큐어링(curing)하여 형성할 수 있다. 제1절연층(300)은 가시광선 영역에서 제1반도체칩(200)의 상부 패턴 또는 제1금속배선(110)의 회로 패턴을 인식하여 원하는 소정의 위치에 비아홀(410, 610)을 형성하기 위하여 드릴 공정이 가능하고, 투명한 재료를 사용할 수 있다. 예를 들어, 제1절연층(300)으로 아지노모토사의 아지노모토(ajinomoto) 빌드업 필름(ABF, 에폭시 수지)을 사용할 수 있으나, 제1절연층(300)의 재료가 이에 한정되는 것은 아니다.
또한, 레이저 드릴 공정을 통해 제2비아홀(610)을 형성하는 과정에서, 제1절연층(300)에 원하는 제2비아홀(610)을 형성하기 위해서, 착색제를 첨가하여 레이저의 투과 및 산란을 제어할 수 있다. 착색제는 카본블랙을 사용할 수 있으며, 이에 한정되는 것은 아니다. 착색제는 약 0.2 중량%를 사용할 수 있다.
도 10을 참조하면, 제1절연층(300) 내에 제1비아홀(410) 및 제2비아홀(610)을 형성할 수 있다. 제1비아홀(410)은 기계적 드릴 공정을 이용할 수 있으며, 제2비아홀(610)은 제2비아홀(610)은 레이저 드릴 공정을 이용할 수 있다.
제1절연층(300)은 가시광선 영역에서 제1반도체칩(200)의 상부 패턴 또는 제1금속배선(110)의 회로 패턴을 인식할 수 있으므로, 원하는 소정의 위치에 비아홀(410, 610)을 형성할 수 있다.
또한, 제2비아홀(610)을 형성하는 경우, 본딩 패드(220)는 무전해 Ni로 도금되거나, 또는 무전해 Ni로 도금된 후 상기 무전해 Ni 도금 상에 솔더 메탈이 도포되어 있으므로, 레이저 드릴 공정에서 레이저 스톱층(stop layer)으로 작용하여 제1반도체칩(200)의 손상을 방지할 수 있다.
이어서, 제1비아홀(410) 및 제2비아홀(610)의 내부를 도전성 물질로 충진하여 제1비아(400) 및 제2비아(600)를 형성할 수 있다. 도전성 물질로는 Cu, Al, Ag, Au, Ni 등이 사용될 수 있으며, 이러한 도전성 물질은 스퍼터링(sputtering), 화학기상증착(Chemical vapor deposition) 또는 전기도금(electroplating) 등의 방법으로 형성할 수 있다.
이어서, 제1절연층(300), 제1비아(400) 및 제2비아(600)의 전면에 제2금속배선(310)을 형성할 수 있다. 제2금속배선(310)을 형성함으로써, 제1반도체칩(200) 및 제2반도체칩(500)을 범퍼(550)와 제2비아(600)를 통하여 전기적으로 연결할 수 있을 뿐만 아니라, 제1비아(400)를 통해 기판(100)과도 전기적으로 연결할 수 있다.
제2금속배선(310)은 제1절연층(300), 제1비아(400) 및 제2비아(600)의 전면에 형성되는 회로패턴으로서, 제1절연층(300), 제1비아(400) 및 제2비아(600)의 전면에 시드층(미도시)을 형성하고, 시드층(미도시) 상에 감광성 레지스트를 도포하고, 회로 형성 위치가 오픈 되도록 감광성 레지스트를 패터닝한 후, 동도금층을 형성하고, 감광성 레지스트를 박리하여 제거함으로써 Cu 금속 배선을 형성할 수 있다.
또한, Ni을 무전해 도금하고, Cu를 전해 도금한 Ni/Cu의 이종 금속 배선을 형성 할 수 있다. 또한, 상기 제2금속배선(310)은 두께가 적어도 5㎛ 이상일 수 있다.
도 11을 참조하면, 제2금속배선(310) 상에 제2반도체칩(500)이 배치될 수 있다. 제2반도체칩(500)은 자신의 활성면에 형성된 본딩 패드(505) 및 상기 본딩 패드(505)를 제2금속배선(310)과 전기적으로 연결하고 상기 제2금속배선(310) 상에 부착되는 범프(550)를 포함할 수 있다. 범프(550)는 솔더캡(520)을 포함하거나 구리 필러(510) 및 솔더캡(520)을 포함할 수 있다. 또한, 상기 범프(550)는 갭 필링(gap filling)을 위해서 높이가 30㎛ 이상일 수 있다.
도 12를 참조하면, 제2반도체칩(500) 및 제2금속배선(310)은 EMC(epoxy molding compound)와 같은 밀봉재(600)를 도포하여 밀폐되며, 기판(100)의 하부면에 솔더볼과 같은 외부접속단자(120)를 형성할 수 있다.
도 13 내지 도 16은 본 발명의 다른 실시예에 따른 도 3의 반도체 패키지(1000a) 제조과정을 보여주는 단면도들이다. 도 3의 반도체 패키지(1000a) 과정은 도3 내지 도 10까지의 과정과 동일하므로 이에 대한 설명은 생략하고, 차이가 나는 나머지 부분에 대해서만 설명한다.
도 13을 참조하면, 제2금속배선(310) 상에 제2반도체칩(500)을 배치할 수 있다.
제2반도체칩(500)은 비활성면에는 제2금속배선(310)과 마주하는 부착층(adhesive layer, 540)을 활성면에는 본딩 패드(530)를 포함할 수 있다.
한편, 도 13에서는 제2반도체칩(500)의 두께(thickness)를 고려하여, 제2반도체칩(500)의 비활성면에 부착층(540)을 형성하였다. 그러나, 반드시 이에 한정되는 것은 아니고 제2금속배선(310) 상에 부착층이 형성되고, 부착층이 형성된 제2금속배선(310) 상에 제2반도체칩(500)이 배치될 수 있다.
또한, 제2반도체칩(500)의 본딩 패드(530)는 전술한 바와 같이 알루미늄(Al) 또는 구리(Cu) 은(Ag), 금(Au) 등의 금속으로 형성될 수 있으며, 본딩 패드(530)는 제4비아홀(375)을 형성하는 공정에서 스톱층(stop layer)으로 작용할 수 있다.
또한, 본딩 패드(530)는 무전해 Ni로 도금하거나 또는 무전해 Ni로 도금한 후 상기 무전해 Ni 도금 상에 솔더 메탈을 도포하여 형성할 수 있다. 또한, 무전해 Ni 도금은 약 5㎛ 두께일 수 있으며, 솔더 메탈은 약 20㎛ 두께일 수 있다.
도 14를 참조하면, 제2반도체칩(500)과 제2금속배선(310)의 적어도 일부를 덮도록, 제2절연층(350)을 형성할 수 있다. 제2절연층(350)은 제1절연층(300)과 동일한 방법에 의해 형성될 수 있고, 제1절연층(300)과 동일한 물질일 수 있다.
도 15를 참조하면, 제2절연층(350) 내에 제3비아홀(365) 및 제4비아홀(375)을 형성할 수 있다. 제3비아홀(365)은 기계적 드릴 공정을 이용할 수 있으며, 제4비아홀(375)은 레이저 드릴 공정을 이용할 수 있다.
제4비아홀(375)을 형성하는 경우, 본딩 패드(530)는 무전해 Ni로 도금되거나, 또는 무전해 Ni로 도금된 후 상기 무전해 Ni 도금 상에 솔더 메탈이 도포되어 있으므로, 레이저 드릴 공정에서 레이저 스톱층(stop layer)으로 작용하여 제2반도체칩(500)의 손상을 방지할 수 있다.
이어서, 제3비아홀(365) 및 제4비아홀(375)의 내부를 도전성 물질로 충진하여 제3비아(360) 및 제4비아(370)를 형성할 수 있다. 도전성 물질로는 Cu, Al, Ag, Au, Ni 등이 사용될 수 있으며, 이러한 도전성 물질은 스퍼터링(sputtering), 화학기상증착(Chemical vapor deposition) 또는 전기도금(electroplating) 등의 방법으로 형성할 수 있다.
이어서, 제2절연층(350), 제3비아(360) 및 제4비아(370)의 전면에 제3금속배선(355)을 형성할 수 있다. 제3금속배선(355)을 형성함으로써, 제1반도체칩(200)과 제2반도체칩(500)은 제3비아(360) 및 제4비아(370)를 통하여 제2금속배선(310)과 전기적으로 연결할 수 있다. 제3금속배선(355)은 전술한 제2금속배선(310)의 형성방법과 동일한 방법에 의해 형성할 수 있다.
도 16을 참조하면, 제3금속배선(355) 상에 EMC(epoxy molding compound)와 같은 밀봉재(700)를 도포하고, 기판(100)의 하부면에 솔더볼과 같은 외부접속단자(120)를 형성하여 반도체 패키지(1000a)를 형성할 수 있다.
도 17 및 도 18은 본 발명의 일 실시예에 따른 도 4의 반도체 패키지(1000b) 제조과정을 보여주는 단면도들이다. 도 4의 반도체 패키지(1000b) 제조과정은, 도 3의 반도체 패키지(1000a) 제조과정인 도 13까지의 과정과 동일하므로 이에 대한 설명은 생략하고, 차이가 나는 나머지 부분에 대해서만 설명한다.
도 17을 참조하면, 제2반도체칩(500)의 본딩 패드(530)와 제2금속배선(310) 간에 본딩 와이어(650)를 형성할 수 있다. 이를 통해 제2반도체칩(500)은 제2금속배선(310)과 전기적으로 연결될 수 있다.
도 18을 참조하면, 제2반도체칩(500), 제2금속배선(310) 및 본딩 와이어(650)는 EMC(epoxy molding compound)와 같은 밀봉재(700)를 도포하여 밀폐되며, 기판(100)의 하부면에 솔더볼과 같은 외부접속단자(120)를 형성하여 반도체 패키지(1000b)를 형성할 수 있다.
도 19 내지 도 21은 본 발명의 다른 실시예에 따른 도 5의 반도체 패키지(1000c) 제조과정을 보여주는 단면도들이다. 도 5의 반도체 패키지(1000c) 제조과정은, 도 3의 반도체 패키지(1000a) 제조과정인 도 15까지의 과정과 동일하므로 이에 대한 설명은 생략하고, 차이가 나는 나머지 부분에 대해서만 설명한다.
도 19를 참조하면, 제3금속배선(355) 상에 제3반도체칩(800)을 배치할 수 있다.
제3반도체칩(800)은, 비활성면에는 제3금속배선(355)과 마주하는 부착층(adhesive layer, 840)을 활성면에는 본딩 패드(830)를 포함할 수 있다.
한편, 도 19에서는 제3반도체칩(800)의 두께(thickness)를 고려하여, 제3반도체칩(800)의 비활성면에 부착층(840)을 형성하였으나, 반드시 이에 한정되는 것은 아니고 제3금속배선(355) 상에 부착층(840)이 형성되고, 부착층(840)이 형성된 제3금속배선(355) 상에 제3반도체칩(800)이 배치될 수 있다.
또한, 제3반도체칩(800)의 본딩 패드(830)는 전술한 바와 같이 알루미늄(Al) 또는 구리(Cu) 은(Ag), 금(Au) 등의 금속으로 형성될 수 있다.
도 20을 참조하면, 제3반도체칩(800)의 본딩 패드(830)와 제3금속배선(355) 간에 본딩 와이어(850)를 형성할 수 있다. 이를 통해 제3반도체칩(800)은 제3금속배선(355)과 전기적으로 연결될 수 있다.
도 21을 참조하면, 제3반도체칩(800), 제3금속배선(355) 및 본딩 와이어(850)는 EMC(epoxy molding compound)와 같은 밀봉재(700)를 도포하여 밀폐되며, 기판(100)의 하부면에 솔더볼과 같은 외부접속단자(120)를 형성하여 반도체 패키지(1000c)를 형성할 수 있다.
도 22 내지 25는 본 발명의 다른 실시예에 따른 도 6의 반도체 패키지(1000d) 제조과정을 보여주는 단면도들이다. 도 6의 반도체 패키지(1000d) 제조과정은, 도 3의 반도체 패키지(1000a) 제조과정인 도 15까지의 과정과 동일하므로 이에 대한 설명은 생략하고, 차이가 나는 나머지 부분에 대해서만 설명한다.
도 22를 참조하면, 제3금속배선(355) 상에 제3반도체칩(800)을 배치할 수 있다.
제3반도체칩(800)은 비활성면에는 제3금속배선(355)과 마주하는 부착층(adhesive layer, 840)을, 활성면에는 본딩 패드(860)를 포함할 수 있다.
한편, 도 22에서는 제2반도체칩(800)의 두께(thickness)를 고려하여, 제3반도체칩(800)의 비활성면에 부착층(840)을 형성하였으나, 반드시 이에 한정되는 것은 아니고 제3금속배선(355) 상에 부착층(840)이 형성되고, 부착층(840)이 형성된 제3금속배선(355) 상에 제3반도체칩(800)이 배치될 수 있다.
또한, 제3반도체칩(800)의 본딩 패드(860)는 전술한 바와 같이 알루미늄(Al) 또는 구리(Cu) 은(Ag), 금(Au) 등의 금속으로 형성될 수 있으며, 본딩 패드(860)는 제6비아홀(885)을 형성하는 공정에서 스톱층(stop layer)으로 작용할 수 있다.
또한, 본딩 패드(860)는 무전해 Ni로 도금하거나 또는 무전해 Ni로 도금한 후 상기 무전해 Ni 도금 상에 솔더 메탈을 도포하여 형성할 수 있다. 또한, 무전해 Ni 도금은 약 5㎛ 두께일 수 있으며, 솔더 메탈은 약 20㎛ 두께일 수 있다.
도 23을 참조하면, 제3반도체칩(800)과 제3금속배선(355)의 적어도 일부를 덮도록, 제3절연층(750)을 형성할 수 있다. 제3절연층(750)은 제2절연층(350)과 동일한 방법에 의해 형성될 수 있고, 제2절연층(350)과 동일한 물질일 수 있다.
도 24를 참조하면, 제3절연층(350) 내에 제5비아홀(875) 및 제6비아홀(885)을 형성할 수 있다. 제5비아홀(875)은 기계적 드릴 공정을 이용할 수 있으며, 제6비아홀(885)은 레이저 드릴 공정을 이용할 수 있다.
제6비아홀(885)을 형성하는 경우, 본딩 패드(860)는 무전해 Ni로 도금되거나, 또는 무전해 Ni로 도금된 후 상기 무전해 Ni 도금 상에 솔더 메탈이 도포되어 있으므로, 레이저 드릴 공정에서 레이저 스톱층(stop layer)으로 작용하여 제3반도체칩(800)의 손상을 방지할 수 있다.
이어서, 제5비아홀(875) 및 제6비아홀(885)의 내부를 도전성 물질로 충진하여 제5비아(870) 및 제6비아(880)를 형성할 수 있다. 도전성 물질로는 Cu, Al, Ag, Au, Ni 등이 사용될 수 있으며, 이러한 도전성 물질은 스퍼터링(sputtering), 화학기상증착(Chemical vapor deposition) 또는 전기도금(electroplating) 등의 방법으로 형성할 수 있다.
이어서, 제3절연층(750), 제5비아(870) 및 제6비아(880)의 전면에 제4금속배선(890)을 형성할 수 있다. 제4금속배선(890)을 형성함으로써, 제3반도체칩(800)은 제5비아(870) 및 제6비아(880)를 통하여 제3금속배선(355)과 전기적으로 연결할 수 있다.
도 25를 참조하면, 제4금속배선(890) 상에 EMC(epoxy molding compound)와 같은 밀봉재(700)를 도포하고, 기판(100)의 하부면에 솔더볼과 같은 외부접속단자(120)를 형성하여 반도체 패키지(1000d)를 형성할 수 있다.
도 26 및 27은 본 발명의 다른 실시예에 따른 도 7의 반도체 패키지(1000e) 제조과정을 보여주는 단면도들이다. 도 7의 반도체 패키지(1000e) 제조과정은, 도 3의 반도체 패키지(1000a) 제조과정인 도 15까지의 과정과 동일하므로 이에 대한 설명은 생략하고, 차이가 나는 나머지 부분에 대해서만 설명한다.
도 26을 참조하면, 제3금속배선(355) 상에 제3반도체칩(800)이 배치될 수 있다. 제3반도체칩(800)은 자신의 활성면에 형성된 본딩 패드(810), 및 상기 본딩 패드(810)를 제3금속배선(355)과 전기적으로 연결하고 상기 제3금속배선(355) 상에 부착되는 범프(830)를 포함할 수 있다. 범프(830)는 솔더캡(820)을 포함하거나, 구리 필러(815) 및 솔더캡(820)을 포함할 수 있다. 또한, 상기 범프(830)는 갭 필링(gap filling)을 위해서 높이가 30㎛ 이상일 수 있다.
도 27을 참조하면, 제3반도체칩(800) 및 제3금속배선(355)은 EMC(epoxy molding compound)와 같은 밀봉재(700)를 도포하여 밀폐하며, 기판(100)의 하부면에 솔더볼과 같은 외부접속단자(120)를 형성할 수 있다.
도 28은 본 발명의 다른 실시예에 따른 도 1, 도 3 내지 도 7의 반도체 패키지를 포함한 전기전자장치에 대한 블록 구조도이다.
도 28을 참조하면, 본 실시예의 전기전자장치(2000)는 제어부(2100), 입출력부(2200), 메모리부(2300) 및 인터페이스부(2400) 및 버스(2500)를 포함할 수 있다. 제어부(2100), 입출력부(2200), 메모리부(2300) 및 인터페이스부(2400)는 버스(2500)를 통해 서로 연결되게 될 수 있다.
제어부(2100)는 명령을 수행하기 위한 적어도 하나의 프로세서, 예컨대 마이크로프로세서(microprocessor), 디지털 신호프로세서(digital signal processor) 또는 마이크로제어기(microcontroller)를 포함할 수 있다.
입출력부(2200)는 전기전자장치(2000) 외부로부터 데이터 또는 신호를 입력받거나, 또는 전기전자장치(2000) 외부로 데이터 또는 신호를 출력할 수 있다.
예를 들어, 입출력부(2200)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다. 메모리부(2300)는 제어부(2100)에서 수행된 명령을 저장할 수 있는데, DRAM, 플래시 등의 다양한 메모리들이 메모리부(2300)를 구성할 수 있다. 인터페이스부(2400)는 네트워크와 통신하여 데이터를 주고받을 수 있다.
본 실시예의 전기전자장치(2000)는 제어부(2100), 메모리부(2300), 및 인터페이스부(2400) 중 적어도 하나는 앞서 도 1, 도 3 내지 도 7에 예시된 반도체 패키지들 중 어느 하나로 형성될 수 있다. 즉, 도 1, 도 3 내지 도 7에 예시된 반도체 패키지들은 제어부(2100), 메모리부(2300), 및 인터페이스부(2400)를 구성하는 메모리 칩 또는 로직 칩에 대한반도체 패키지 일 수 있다.
본 실시예의 전기전자장치(2000)는 모바일 시스템, 예컨대 PDA, 휴대 컴퓨터, 웹 태블릿(web tablet), 무선 전화(wireless phone), 모바일 전화, 디지털 음악 재생기, 메모리 카드, 또는 데이터 전송 또는 수신기에 이용될 수 있다.
지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (10)

  1. 자신의 상부면에 제1금속배선을 갖는 기판;
    상기 기판 상에 배치되는 제1반도체칩;
    상기 제1반도체칩과 상기 기판의 적어도 일부를 덮는 제1절연층;
    상기 제1절연층의 상부면에 형성된 제2금속배선;
    상기 제1절연층 내에 형성되고, 상기 제2금속배선과 상기 제1금속배선을 전기적으로 연결하는 제1비아; 및
    상기 제2금속배선과 전기적으로 연결되고, 상기 제2금속배선 상에 배치되는 제2반도체칩;
    을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1절연층 내에 형성되고, 상기 제1반도체칩과 상기 제2금속배선을 전기적으로 연결하는 제2비아;를 더 포함하는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1반도체칩은 상기 기판과 마주하는 부착층(adhesive layer)을 갖는 비활성면; 및
    상기 제2비아를 통하여 상기 제2금속배선과 전기적으로 연결되는 본딩 패드를 갖는 활성면;
    을 포함하는 반도체 패키지.
  4. 제3항에 있어서,
    상기 본딩 패드는 무전해 Ni 도금 또는 상기 무전해 Ni 도금 상에 솔더 메탈을 포함하는 반도체 패키지.
  5. 제1항에 있어서,
    상기 제2반도체칩은 자신의 활성면에 형성된 본딩 패드; 및
    상기 본딩 패드를 상기 제2금속배선과 전기적으로 연결하고 상기 제2금속배선 상에 부착되는 범프;
    를 포함하는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제2반도체칩과 상기 제2금속배선의 적어도 일부를 덮는 제2절연층;
    상기 제2절연층의 상부면에 형성된 제3금속배선; 및
    상기 제2절연층 내에 형성되고, 상기 제3금속배선과 상기 제2금속배선을 전기적으로 연결하는 제3비아;
    를 더 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 제2절연층 내에 형성되고, 상기 제2반도체칩과 상기 제3금속배선을 전기적으로 연결하는 제4비아;를 더 포함하는 반도체 패키지.
  8. 제7항에 있어서,
    상기 제2반도체칩은
    상기 제2금속배선과 마주하는 부착층(adhesive layer)을 갖는 비활성면; 및
    상기 제4비아를 통하여 상기 제3금속배선과 전기적으로 연결되는 본딩 패드를 갖는 활성면;
    을 포함하는 반도체 패키지.
  9. 제1항에 있어서,
    상기 제2반도체칩은
    상기 제2금속배선과 마주하는 부착층(adhesive layer)을 갖는 비활성면; 및
    본딩 와이어에 의해 상기 제2금속배선과 전기적으로 연결되는 본딩 패드를 갖는 활성면;
    을 포함하는 반도체 패키지.
  10. 제6항에 있어서,
    상기 제3금속배선과 전기적으로 연결되고, 상기 제3금속배선 상에 배치되는 제3반도체칩;
    상기 제3반도체칩과 상기 제3금속배선의 적어도 일부를 덮는 제3절연층;
    상기 제3절연층의 상부면에 형성된 제4금속배선; 및
    상기 제3절연층 내에 형성되고, 상기 제4금속배선과 상기 제3금속배선을 전기적으로 연결하는 제5비아;
    를 더 포함하는 반도체 패키지.
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