KR20120091497A - Ｆｐｇａ의 타일 배선 구조의 합성방법 - Google Patents

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Abstract

본 발명은 FPGA의 타일 배선 구조의 합성방법에 관한 것으로서, 배선 구조의 연결 관계를 입력받아 FPGA 타일을 구성하고 이를 합성하여 FPGA의 배선 구조를 자동으로 생성할 수 있도록 함으로써 복잡한 배선 구조를 포함한 FPGA 타일을 논리적 수준에서 빠른 시간에 설계할 수 있고, FPGA 배선 구조를 스키메틱(schematic) 그림으로 생성하여 이에 대한 검증이 용이할 뿐만 아니라 논리 수준의 배선 구조를 그대로 활용하여 레이아웃 수준의 FPGA 타일을 효율적으로 설계하여 FPGA 원판 설계 비용과 시간을 크게 줄일 수 있다.

Description

ＦＰＧＡ의 타일 배선 구조의 합성방법{METHOD FOR SYNTHESIZING TILE INTERCONNECTION STRUCTURE OF FIELD PROGRAMMABLE GATE ARRAY}
본 발명은 FPGA의 타일 배선 구조의 합성방법에 관한 것으로서, 보다 상세하게는 배선 구조의 연결 관계를 입력받아 FPGA 타일을 구성하고 이를 합성하여 FPGA의 배선 구조를 자동으로 생성할 수 있도록 하는 FPGA 타일 배선 구조의 자동 합성방법에 관한 것이다.
일반적으로 필드 프로그래머블 게이트 어레이(Field Programmable Gate Array, 이하 'FPGA'라 한다)에서는 논리 소자들 간의 배선을 위하여 칩 상에 이미 구현되어 있는 다양한 금속 배선들 사이에 연결된 스위치 소자를 프로그램하여 연결 관계를 형성한다. 에스램(SRAM) 방식의 FPGA의 경우 하나의 스위치 소자가 n-타입 트랜지스터, 패스 트랜지스터 또는 멀티플렉서(multiplexer) 등으로 구현되기 때문에 큰 신호 지연 시간을 야기한다. 이를 보완하기 위하여 다양한 종류의 배선을 제공한다.
도 1은 FPGA의 계층적 배선 구조를 나타낸 개략도이고, 도 2는 FPGA의 수평 이중 배선 구조를 나타낸 개략도이고, 도 3은 FPGA의 수평 이중 배선을 위한 타일 구조를 나타낸 개략도이고, 도 4는 FPGA의 수평 이중 배선을 위한 수평 연결 형태의 타일 구조를 나타낸 개략도이고, 도 5는 FPGA의 수평/수직 배선이 혼합된 복합 배선 구조를 나타낸 개략도이고, 도 6은 도 5의 복합 배선 구조를 위한 타일 구조를 나타낸 개략도이고, 도 7은 도 6의 타일 구조가 반복하여 구현된 매트릭스 형태의 타일 구조를 나타낸 개략도이다.
예를 들어 도 1에 도시된 바와 같이, 단일 배선, 이중 배선, 6중 배선이 제공될 수 있다. 단일 배선(sing line)은 한 논리 블록으로부터 그 주변의 인접한 논리 블록으로 직접 연결되는 배선이고, 이중 배선(double line)은 상/하/좌/우 방향으로 2블록 거리의 논리 블록으로 직접 연결 되는 배선이다. 6중 배선의 경우 상/하/좌/우 방향으로 각각 6블록 거리의 논리 블록에 직접 연결되는 배선으로서 3번째 블록에 연결 가능한 단자를 두기도 한다.
FPGA에서는 논리를 구현할 수 있는 논리 블록과 프로그램 가능한 배선 구조를 포함하는 타일 블록을 단순히 X/Y 방향으로 원하는 용량만큼 반복하여 배치함으로서 FPGA 조직(fabric)을 구현한다. 즉, 도 2에서와 같이 이중 배선을 구현할 경우, 타일 블록은 도 3과 같이 설계되어야 타일의 수정 없이 단순 반복만으로 원하는 배선 구조를 설계할 수 있다.
FPGA 원판 상의 다양한 길이와 형태의 배선 구조를 하나의 타일의 반복만으로 구현 가능하도록 타일의 배선 구조를 설계하는 작업은 매우 어렵고 시간이 많이 소요되는 작업으로서 자동화 할 경우 설계 비용 절감과 FPGA 칩의 성능 향상에 기여할 수 있다.
위에서 설명한 기술은 본 발명이 속하는 기술분야의 배경기술을 의미하며, 종래기술을 의미하는 것은 아니다.
하지만, 최근의 FPGA는 논리 블록의 효율을 증대시키고 배선 지연 시간을 줄여 고성능화하기 위하여 논리 블록의 기능 및 용량을 크게 하고, 다양한 배선 계층을 지원하며, 나아가 도 5에서와 같이 상호 복합적이며 복잡한 형태의 배선 타입을 지원하는 경향이 있다.
특히, 도 3 또는 도 6과 같은 타일을 구조를 갖도록 설계하거나 이를 합성해서 도 4 또는 도 7과 같은 FPGA의 배선 구조를 갖도록 설계자가 손으로 설계하기에는 한계가 있다.
따라서 더욱 복잡해져가는 타일 블록 설계를 자동으로 설계해줄 수 있는 설계 툴(tool)이 요구되고 있다.
본 발명은 상기와 같은 요구를 충족시키기 위해 창작된 것으로서, 배선 구조의 연결 관계를 입력받아 FPGA 타일을 구성하고 이를 합성하여 FPGA의 배선 구조를 자동으로 생성할 수 있도록 하는 FPGA 타일 배선 구조의 자동 합성방법을 제공하고는 그 목적이 있다.
본 발명의 일 측면에 따른 FPGA의 타일 배선 구조의 합성방법은 FPGA(Field Programmable Gate Array)의 배선 구조 사양을 입력받는 단계; 상기 배선 구조 사양을 기초로 타일 배선 그래프를 구성하는 단계; 상기 타일 배선 그래프 상에서 상기 배선 구조 사양을 2점간 연결도로 변환하는 단계; 상기 2점간 연결도로부터 2점간 연결 요구들에 대한 최단 경로를 탐색하여 번들 구조를 생성하는 단계; 및 상기 번들 구조로부터 타일 배선 구조를 합성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에서 상기 2점간 연결도로 변환하는 단계는 상기 배선 구조 사양의 연결 요구들로부터 최소 신장 트리(minimum spanning tree)를 구하는 단계를 포함하는 것을 특징으로 한다.
이때 상기 2점간 연결도로 변환하는 단계는 상기 배선 구조 사양의 연결 요구들의 완전 그래프를 구성하는 단계를 포함하고, 상기 최소 신장 트리는 상기 완전 그래프로부터 구하는 것을 특징으로 한다.
본 발명에서 상기 타일 배선 그래프는 상기 배선 구조 사양을 포트들 간의 연결도 형식으로 받아들여 구성하는 것을 특징으로 한다.
본 발명에서 상기 타일 배선 그래프를 구성하는 단계 전에 상기 배선 구조 사양이 복합 번들 배선 구조인지 여부를 판단하는 단계를 더 포함하고, 상기 배선 구조 사양이 복합 번들 배선 구조로 판단된 경우 상기 타일 배선 그래프를 구성하는 것을 특징으로 한다.
본 발명에서 상기 타일 배선 구조를 합성하는 단계는 단순 번들 배선 구조 단위로 수행하는 것을 특징으로 한다.
본 발명에서 상기 타일 배선 그래프는 각 타일 내 스위치 박스의 각 면에 배치된 4개의 포트들; 및 상기 4개의 포트들로부터 연결된 4개의 배선 트랙들을 포함하는 것을 특징으로 한다.
본 발명은 FPGA(Field Programmable Gate Array)의 배선 구조 사양을 포트들 간의 연결도 형식으로 입력받아 타일 배선 그래프를 구성하고, 상기 타일 배선 그래프 상에서 상기 배선 구조 사양을 최소 신장 트리를 이용하여 2점간 연결도로 변환하고, 상기 2점간 연결도로부터 2점간 연결 요구들에 대한 최단 경로를 탐색하여 번들 구조를 생성하고, 상기 번들 구조로부터 단순 번들 배선 구조 단위로 타일 배선 구조를 합성하는, 필드 프로그래머블 게이트 어레이(FPGA)의 타일 배선 구조의 합성방법.
상기한 바와 같이 본 발명은 배선 구조의 연결 관계를 입력받아 FPGA 타일을 구성하고 이를 합성하여 FPGA의 배선 구조를 자동으로 생성할 수 있도록 함으로써 복잡한 배선 구조를 포함한 FPGA 타일을 논리적 수준에서 빠른 시간에 설계할 수 있고, FPGA 배선 구조를 스키메틱(schematic) 그림으로 생성하여 이에 대한 검증이 용이하다.
또한, 본 발명은 논리 수준의 배선 구조를 그대로 활용하여 레이아웃 수준의 FPGA 타일을 효율적으로 설계하여 FPGA 원판 설계 비용과 시간을 크게 줄일 수 있다.
도 1은 FPGA의 계층적 배선 구조를 나타낸 개략도이다.
도 2는 FPGA의 수평 이중 배선 구조를 나타낸 개략도이다.
도 3은 FPGA의 수평 이중 배선을 위한 타일 구조를 나타낸 개략도이다.
도 4는 FPGA의 수평 이중 배선을 위한 수평 연결 형태의 타일 구조를 나타낸 개략도이다.
도 5는 FPGA의 수평/수직 배선이 혼합된 복합 배선 구조를 나타낸 개략도이다.
도 6은 도 5의 복합 배선 구조를 위한 타일 구조를 나타낸 개략도이다.
도 7은 도 6의 타일 구조가 반복하여 구현된 매트릭스 형태의 타일 구조를 나타낸 개략도이다.
도 8은 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, FPGA 타일의 구조를 나타낸 개략도이다.
도 9는 본 발명의 일 실시예에 따른 FPGA 타일 블록의 배선 구조 자동 생성방법을 설명하기 위한 흐름도이다.
도 10은 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 수평 이중 배선 구조를 나타낸 개략도이다.
도 11은 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 수평 이중 배선을 위한 번들 구조를 나타낸 개략도이다.
도 12는 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 수평 이중 배선 번들의 합성방법을 나타낸 개략도이다.
도 13은 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 수평 6중 배선 구조를 나타낸 개략도이다.
도 14는 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 수평 6중 배선의 합성 결과를 나타낸 개략도이다.
도 15는 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 수평 6중 배선이 반복된 수평 연결 형태의 타일 구조를 나타낸 개략도이다.
도 16은 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 다양한 수평/수직 번들이 있는 타일의 배선 구조를 나타낸 개략도이다.
도 17은 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 상/하/좌/우 각각 방향의 이중 배선이 있는 타일을 나타낸 개략도이다.
도 18은 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 타일 배선 모델을 나타낸 개략도이다.
도 19는 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 타일 배선 그래프와 배선 구조의 연결도를 나타낸 개략도이다.
도 20은 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 최소 신장 트리를 이용한 2점간 연결 요구로의 변환 과정을 나타낸 개략도이다.
도 21은 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 탐색 영역을 바운딩 박스로 제안한 타일 배선 그래프와 배선 구조의 2점간 연결도를 나타낸 개략도이다.
도 22는 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 타일 배선 그래프 상에서의 최단 경로 탐색 결과를 나타낸 개략도이다.
도 23은 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 최단 경로로부터 추출된 번들 구조를 나타낸 개략도이다.
도 24는 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 타일 내에서 번들 구조의 위치 할당을 나타낸 개략도이다.
도 25는 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 최종적으로 합성된 타일 배선 구조를 나타낸 개략도이다.
도 26은 도 25의 타일을 3X3 매트릭스로 배열한 예를 나타낸 개략도이다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 FPGA의 타일 배선 구조의 합성 방법의 일 실시예를 설명한다. 이 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다. 또한, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있다. 그러므로, 이러한 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 8은 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, FPGA 타일의 구조를 나타낸 개략도이다.
도 8을 참조하면, 본 발명의 실시예들에 따른 FPGA 원판에서 컨피규러블 로직 블록 타일(Configurable Logic Block Tile)은 스위치 박스, 로직 블록 및 배선 구조를 포함하여 구성될 수 있다.
로직 블록은 회로의 논리가 구현될 수 있는 부분으로서 에스램(SRAM) 타입의 FPGA의 경우 룩-업 테이블(Look-up Table)이라는 메모리와 먹스(Mux), 플립플롭(Flip Flop) 등으로 구성되어 있다.
로직 블록들 간의 연결을 위하여 스위치 박스와 스위치 박스들 간의 메탈 배선들이 구현되어 있다. 스위치 박스 내의 스위치들을 외부에서 프로그램하여 원하는 연결 관계를 구현한다. 스위치 박스들 간의 메탈 배선은 스위치 박스 상하의 수평 배선과 좌우의 수직 배선으로 구성될 수 있다.
도 9는 본 발명의 일 실시예에 따른 FPGA 타일 블록의 배선 구조 자동 생성방법을 나타낸 순서도이다.
도 9를 참조하여, 배선 구조 자동 생성에 있어서 각 과정에 대하여 상세하게 설명한다. 먼저, 배선 구조 사양을 입력받고, 이러한 사양이 단순 번들 배선 구조인지 아니면 복합 번들 배선 구조인지 판단한다(S10).
이하에서는 단순 번들 배선 구조의 합성(S70)과 복합 번들 배선 구조의 합성을 구분하여 설명한다.
단순번들 배선 구조의 합성
도 10에 도시된 바와 같은 수평 이중 배선은 수평 방향으로만 연결어 있어서, 단순 번들 배선 구조에 해당한다. 이러한 단순 번들 배선은 도 11과 같이 하나의 번들(bundle)로 표현할 수 있다. 도 10에서 타일(0, 1)의 P1 포트에서 시작한 이중 배선은 타일 (1, 1)을 거쳐 타일(2, 1)의 P2 포트로 연결된다.
수평 배선의 경우 최 좌측 타일에서, 수직 배선의 경우 최하단의 타일을 기준으로 스테이지 번호를 0으로 할당하고, 우측(상단)으로 진행하면서 스테이지 번호를 증가시켜 할당한다. 따라서 타일(1, 1)은 스테이지 1, 타일(2, 1)에는 스테이지 2가 할당된다. 도 10의 이중 배선의 경우 스테이지의 수는 3이며, 이를 구현하기 위한 번들에는 도 11과 같이 (스테이지의 수 ?? 1)개만큼의 배선 트랙(이 경우에는 2개의 트랙)이 할당된다.
도 12는 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 수평 이중 배선 번들의 합성방법을 나타낸 개략도이다.
도 12를 참조하면, 수평 이중 배선 요구를 각 스테이지 순서대로 이중 배선 번들에 할당된 트랙들에 구현한다. 도 12의 (a)에 도시된 바와 같이 P1 포트에 트랙 0을 연결하여 스테이지 0을 구현하고, (b)에 도시된 바와 같이 트랙 0에서 시작하여 오프셋 변경점에서 트랙 1로 변경되는 배선 라인을 연결하여 스테이지 1을 구현하고, (c)에 도시된 바와 같이 트랙 1과 P2 포트를 연결하여 스테이지 2를 구현할 수 있다.
도 13에 도시된 바와 같이, 수평 6중 배선의 경우, 타일(0, 1)의 P1 포트와 타일(2, 1)의 P2 포트, 타일(5, 1)의 P3 포트를 연결한다. 앞에서와 같은 방법으로 타일을 합성하면 도 14와 같이 합성될 수 있다. 이를 가로 방향으로 6개 연결하면 도 15와 같이 수평 6중 배선이 구현될 수 있다.
FPGA 원판에는 다양한 형태의 배선을 구현하기 위한 여러 형태의 번들들이 있으며 이는 도 16에서와 같이 각 번들에 필요한 만큼의 트랙을 할당하고 앞에서와 같이 배선 구조를 합성할 수 있다. 도 16에서 트랙들의 수와 번들들의 수는 예시적으로 도시되었고, 이 실시예의 범위를 제한하지 않는다. 예를 들어, 도 17은 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 상/하/좌/우 각각 방향의 이중 배선이 있는 타일을 예시적으로 보여준다.
복합 번들 배선 구조의 합성
도 6에서와 같이 수평/수직 배선이 혼합된 복합적인 배선 구조의 경우, 하나의 단순 번들 배선 구조로는 구현이 불가능하기 때문에 여러 개의 상호 연결된 번들 구조로 바꾸어 주어야 한다. 이를 위해서, 도 9에 도시된 바와 같이, 타일 배선 그래프를 구성할 수 있다(S20). 예를 들어, 도 18과 같이 하나의 타일 내에서 배선 구조를 합성할 때 필요한 요소들을 간략화하여 그래프 형태로 표현한 타일 배선 모델을 이용하여 타일 배선 그래프를 구성할 수 있다.
타일 배선 모델에서 원은 배선 트랙, 포트 등의 배선 요소를 의미하는 꼭지점(Vertex)이고, 가장자리(Edge)는 각 배선 요소들 간의 연결 관계를 의미한다. 각 꼭지점에는 이름이 할당되어 있는데, 그 이름의 의미는 아래와 같다.
여기에서, 4개의 포트들(PN, PS, PW, PE)은 스위치 박스의 각 면에 배치되고, 4개의 배선 트랙들(HN, HS, VW, VE)은 전술한 4개의 포트들(PN, PS, PW, PE)과 연결되도록 배치된다.
- PN : 스위치 박스의 북쪽 방향에 위치한 모든 포트들
- PS : 스위치 박스의 남쪽 방향에 위치한 모든 포트들
- PW : 스위치 박스의 서쪽 방향에 위치한 모든 포트들
- PE : 스위치 박스의 동쪽 방향에 위치한 모든 포트들
- HN : 스위치 박스 북쪽에 할당된 수평 배선 트랙들
- HS : 스위치 박스 남쪽에 할당된 수평 배선 트랙들
- VW : 스위치 박스 서쪽에 할당된 수직 배선 트랙들
- VE : 스위치 박스 동쪽에 할당된 수직 배선 트랙들
이러한 타일 배선 모델을 이용하여 도 6과 같은 배선 구조를 합성하는 예를 다음에 설명한다.
도 6과 같이 타일들의 배열에서 특정 스위치 박스의 포트들의 연결 요구로 표현된 정보를 합성 하고자 하는 배선 구조의 사양으로 입력받는다. 배선 연결 요구를 앞서 기술한 타일 배선 모델을 이용하여 구성한 타일 배선 그래프 상에서 표현한 예를 도 19에서 보여주고 있다. 타일 배선 그래프는 배선 구조의 기술에 필요한 만큼 타일 배선 모델을 2차원 배열 형태로 붙여서 구성한 그래프이다.
도 20은 본 발명의 실시예들에 따른 FPGA 배선 구조 합성에 있어서, 최소 신장 트리를 이용한 2점간 연결 요구로의 변환 과정을 나타낸 개략도이다.
도 20을 참조하면, (a)에 도시된 바와 같이 타일 배선 그래프 상의 연결 요구로부터 생성될 배선 구조가 최소한의 배선 트랙으로 구현되게 하기 위하여 연결 요구가 있는 P1, P2, P3 포트를 꼭지점으로 하고 이들 간의 가장자리(Edge)에 상호간의 맨하탄 거리(manhatan diastance)를 가중치로 하는 완전 그래프를 구성한다. 이어서, (b)에 도시된 바와 같이, 이 완전 그래프로부터 최소 신장 트리(Minimum Spanning Tree)를 구하여 여러 개의 2점간 연결 요구로 변환한다(S30).
도 19의 타일 배선 그래프 상에서 앞에서 구한 2점간 연결 요구 각각의 바운딩 박스(Bounding Box)들 이외의 영역을 타일 배선 그래프에서 제거한 결과가 도 21이다. 도 21의 타일 배선 그래프에서 2점간 연결 요구들 간의 최단 경로를 그래프 최단경로 알고리즘을 적용하여 구하면 도 22에서와 같은 최단 경로를 구할 수 있다(S40).
최단 경로 상에 있는 배선 트랙들(HN, HS, VW, VE)과 관련된 꼭지점들 중에서 동일한 타입이 연속된 꼭지점들을 분할(partition)하여 각각을 번들로 만들면 도 22에서와 같이 수직 번들과 수평 번들이 생성될 수 있다(S50). 이 두 번들 간에는 도 22의 번들 간의 연결점을 추출하여 도 25와 같이 각 번들에 배선 트랙을 할당할 때 트랙이 연결되도록 좌표를 조정한다.
도 23은 타일 배선 그래프의 최단 경로에서 추출된 2개의 번들을 보여주고 있으며, 이 2개의 번들에는 번들을 구성하는 꼭지점의 타입에 따라 도 24에서와 같이 위치가 할당된다. 도 24의 각각의 번들을 앞서 설명한 단순 번들 배선 구조의 합성 방법으로 합성을 하면 도 25와 같이 최종적인 타일 배선 구조가 합성된다(S60). 합성된 타일을 3X3으로 배열해 보면 도 26과 같이 어레이 타입의 배선 구조를 만들어 낼 수 있다.
이와 같은 과정을 반복하여 배선 구조를 합성한다(S70).
본 발명은 도면에 도시된 실시예를 참고로 하여 설명되었으나, 이는 예시적인 것에 불과하며, 당해 기술이 속하는 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 기술적 보호범위는 아래의 특허청구범위에 의해서 정하여져야 할 것이다.

Claims (7)

  1. FPGA(Field Programmable Gate Array)의 배선 구조 사양을 입력받는 단계;
    상기 배선 구조 사양을 기초로 타일 배선 그래프를 구성하는 단계;
    상기 타일 배선 그래프 상에서 상기 배선 구조 사양을 2점간 연결도로 변환하는 단계;
    상기 2점간 연결도로부터 2점간 연결 요구들에 대한 최단 경로를 탐색하여 번들 구조를 생성하는 단계; 및
    상기 번들 구조로부터 타일 배선 구조를 합성하는 단계를 포함하는 것을 특징으로 하는 FPGA의 타일 배선 구조의 합성방법.
  2. 제 1 항에 있어서, 상기 2점간 연결도로 변환하는 단계는 상기 배선 구조 사양의 연결 요구들로부터 최소 신장 트리를 구하는 단계를 포함하는 것을 특징으로 하는 FPGA의 타일 배선 구조의 합성방법.
  3. 제 2 항에 있어서, 상기 2점간 연결도로 변환하는 단계는 상기 배선 구조 사양의 연결 요구들의 완전 그래프를 구성하는 단계를 포함하고,
    상기 최소 신장 트리는 상기 완전 그래프로부터 구하는 것을 특징으로 하는 FPGA의 타일 배선 구조의 합성방법.
  4. 제 1 항에 있어서, 상기 타일 배선 그래프는 상기 배선 구조 사양을 포트들 간의 연결도 형식으로 받아들여 구성하는 것을 특징으로 하는 FPGA의 타일 배선 구조의 합성방법.
  5. 제 1 항에 있어서, 상기 타일 배선 그래프를 구성하는 단계 전에, 상기 배선 구조 사양이 복합 번들 배선 구조인지 여부를 판단하는 단계를 더 포함하고,
    상기 배선 구조 사양이 복합 번들 배선 구조로 판단된 경우 상기 타일 배선 그래프를 구성하는 것을 특징으로 하는 FPGA의 타일 배선 구조의 합성방법.
  6. 제 5 항에 있어서, 상기 타일 배선 구조를 합성하는 단계는 단순 번들 배선 구조 단위로 수행하는 것을 특징으로 하는 FPGA의 타일 배선 구조의 합성방법.
  7. 제 1 항에 있어서, 상기 타일 배선 그래프는 각 타일 내 스위치 박스의 각 면에 배치된 4개의 포트들; 및 상기 4개의 포트들로부터 연결된 4개의 배선 트랙들을 포함하는 것을 특징으로 하는 FPGA의 타일 배선 구조의 합성방법.
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