KR20120076439A - 엑스선 검출 장치 - Google Patents

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Abstract

엑스선 검출 장치가 제공된다. 엑스선 검출 장치는 기판 상에 서로 옆으로 이격되어 배치된 게이트 전극 및 하부 전극, 게이트 전극 및 하부 전극을 덮는 유전막, 하부 전극에 인접한 게이트 전극의 일측의 유전막 상에 배치되고 하부 전극 상의 유전막 상으로 연장하는 도전 패턴, 게이트 전극의 타측의 상기 유전막 상에 배치되고 도전 패턴과 이격된 소스 전극, 도전 패턴 및 소스 전극을 덮는 층간 절연막, 및 층간 절연막 상에 차례로 적층된 콜렉터 전극, 광전 변환층, 및 바이어스 전극을 포함한다.

Description

엑스선 검출 장치{X ray detection device}
본 발명은 엑스선 검출 장치에 관한 것이다.
최근 엑스선 검출 장치는 환자의 병을 진단하는 중요한 의료 장치로 각광받고 있다. 이로 인해, 의료 장치 산업 분야에서 엑스선 검출 장치의 위상은 날로 높아지고 있다. 이에 따라, 환자의 병을 정확하고, 신속하게 진단하기 위하여, 고 신뢰성을 갖는 엑스선 검출 장치에 대한 기술들이 개발되고 있다.
본 발명의 일 기술적 과제는 고신뢰성을 갖는 엑스선 검출 장치를 제공하는 데 있다.
본 발명의 다른 기술적 과제는 고속 동작하는 엑스선 검출 장치를 제공하는 데 있다.
본 발명의 또 다른 기술적 과제는 저전력화된 엑스선 검출 장치를 제공하는 데 있다.
상기 기술적 과제를 해결하기 위해 본 발명의 일 실시 예에 따른 엑스선 검출 장치가 제공된다. 상기 엑스선 검출 장치는 기판 상에 서로 옆으로 이격되어 배치된 게이트 전극 및 하부 전극, 상기 게이트 전극 및 상기 하부 전극을 덮는 유전막, 상기 하부 전극에 인접한 상기 게이트 전극의 일측의 상기 유전막 상에 배치되고 상기 하부 전극 상의 상기 유전막 상으로 연장하는 도전 패턴, 상기 게이트 전극의 타측의 상기 유전막 상에 배치되고, 상기 제1 도전 패턴과 이격된 소스 전극, 상기 도전 패턴 및 상기 소스 전극을 덮는 층간 절연막, 및 상기 층간 절연막 상에 차례로 적층된 콜렉터 전극, 광전 변환층, 및 바이어스 전극을 포함한다.
상기 광전 변환층은 구리(Cu), 인듐(In), 갈륨(Ga) 및 셀레늄(Se)을 포함할 수 있다.
상기 층간 절연막은 상기 도전 패턴의 일부분을 노출하는 홀을 포함하고, 상기 콜렉터 전극은 상기 홀의 측벽들 및 바닥면 상에 콘포말하게 형성되어, 상기 홀 내에 상기 콜렉터 전극으로 둘러싸인 공간이 정의될 수 있다.
상기 광전 변환층은 상기 콜렉터 전극으로 둘러싸인 공간을 채울 수 있다.
상기 층간 절연막은 상기 도전 패턴의 일부분을 노출하는 홀을 포함하고, 상기 엑스선 검출 장치는 상기 홀을 채우는 도전 접착 물질을 더 포함할 수 있다.
상기 게이트 전극은 제1 방향으로 연장하는 제1 배선과 연결되고, 상기 제2 도전 패턴은 상기 제1 방향과 교차하는 제2 배선과 연결될 수 있다.
상기 기술적 과제를 위해 본 발명의 다른 실시 예에 따른 엑스선 검출 장치가 제공된다. 상기 엑스선 검출 장치는 기판 상에 서로 옆으로 이격되어 배치된 트랜지스터 및 커패시터, 상기 커패시터 상의 콜렉터 전극(collector electrode), 및 상기 콜렉터 전극 상에 배치되고, CuInxGa(1-x)Se2 (0<x<1)로 형성된 광전 변환층을 포함하되, 상기 광전 변환층 내의, 구리(Cu)의 원자 백분율(atomic percent)은 20~30 at.% 이고, InxGa(1-x)의 원자 백분율은 20~30 at.% 이고, 셀레늄(Se)의 원자 백분율은 45~55 at.% 이다.
상기 광전 변환층의 밀도는 3.71 g/cm3 ~ 7.71 g/cm3 일 수 있다.
상기 트랜지스터는, 상기 기판 상의 게이트 전극, 상기 게이트 전극 상의 게이트 절연막, 상기 게이트 절연막 상의 반도체 패턴, 및 상기 게이트 전극 양측의 상기 반도체 패턴 상의 소스/드레인 전극들을 포함하고, 상기 커패시터는, 상기 기판 상의 하부 전극, 상기 하부 전극 상의 커패시터 유전막, 및 상기 유전막 상의 상부 전극을 포함할 수 있다.
상기 게이트 유전막 및 상기 커패시터 유전막은 동일한 물질로 형성되고, 동일한 공정에서 제공될 수 있다.
상기 소스/드레인 전극들 및 상기 상부 전극은 서로 동일한 물질을 포함하고, 서로 동일한 공정에서 제공될 수 있다.
상기 엑스선 검출 장치는 상기 광전 변환층 상의 바이어스 전극(bias electrode)을 더 포함하되, 상기 바이어스 전극에는 상기 콜렉터 전극보다 높은 전압이 인가될 수 있다.
상기 엑스선 검출 장치는 상기 광전 변환층 및 상기 바이어스 전극 사이의 버퍼막을 더 포함하되, 상기 버퍼막은 상기 광전 변환층 및 상기 바이어스 전극과 다른 물질을 포함할 수 있다.
상기 게이트 전극의 하부면 및 상기 하부 전극의 하부면은 동일한 레벨에 위치하고, 상기 게이트 전극 및 상기 하부 전극 서로 다른 물질을 포함할 수 있다.
상기 하부 전극 및 상기 콜렉터 전극은 투명한 도전성 물질을 포함할 수 있다.
상기 광전 변환층의 두께는 50μm ~ 200μm 일 수 있다.
상기 광전 변환층의 두께는 500μm ~ 2000 μm 일 수 있다.
본 발명의 실시 예에 따르면, 구리(Cu), 인듐(In), 갈륨(Ga), 및 셀레늄(Se)을 포함하는 광전 변환층, 및 커패시터를 포함하는 엑스선 검출 장치가 제공된다. 이로 인해, 광전 변환층의 엑스선 흡수율이 증가하여, 상기 커패시터 내에 높은 광검출 전압이 저장될 수 있어, 고신뢰성을 갖는 엑스선 검출 장치가 제공될 수 있다.
도 1 은 본 발명의 일 실시 예에 따른 엑스선 검출 장치를 설명하기 위한 도면이다.
도 2 는 본 발명의 일 실시 예에 따른 엑스선 검출 장치에 포함된 검출 화소 어레이를 설명하기 위한 도면이다.
도 3 은 본 발명의 일 실시 예에 따른 엑스선 검출 장치에 포함된 검출 화소를 설명하기 위한 도면이다.
도 4 는 본 발명의 일 실시 예에 따른 엑스선 검출 장치에 포함된 광검출부의 엑스선 검출 전압의 생성 과정을 설명하기 위한 도면이다.
도 5a 내지 도 5b 는 본 발명의 일 실시 예에 따른 엑스선 검출 장치의 제조 방법을 설명하기 위한 도면들이다.
도 6 은 본 발명의 일 실시 예에 따른 엑스선 검출 장치의 변형 예를 설명하기 위한 도면이다.
도 7 은 본 발명의 일 실시 예에 따른 엑스선 검출 장치의 변형 예의 제조 방법을 설명하기 위한 도면이다.
도 8 은 본 발명의 실시 예들에 따른 엑스선 검출 장치에 포함된 광전 변환층의 엑스선 에너지에 따른 엑스선 흡수율을 나타내는 그래프이다.
도 9 는 비정질 셀레늄 막의 엑스선 에너지에 따른 엑스선 흡수율을 나타내는 그래프이다.
도 10은 본 발명의 실시 예들에 따른 엑스선 검출기를 포함하는 엑스선 시스템을 나타낸 도면이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나, 본 발명은 여기서 설명되어지는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 막(또는 층)이 다른 막(또는 층) 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막(또는 층) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막(또는 층)이 개재될 수도 있다 또한, 도면들에 있어서, 구성들의 크기 및 두께 등은 명확성을 위하여 과장된 것이다. 또한, 본 명세서의 다양한 실시예들에서 제1, 제2, 제3 등의 용어가 다양한 영역, 막들(또는 층들) 등을 기술하기 위해서 사용되었지만, 이들 영역, 막들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 소정 영역 또는 막(또는 층)을 다른 영역 또는 막(또는 층)과 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에의 제1막질로 언급된 막질이 다른 실시 예에서는 제2막질로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 본 명세서에서 '및/또는' 이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
본 발명의 일 실시 예에 따른 엑스선 검출 장치가 설명된다. 도 1 은 본 발명의 일 실시 예에 따른 엑스선 검출 장치를 설명하기 위한 평면도이다.
도 1 을 참조하면, 본 발명의 일 실시 예에 따른 엑스선 검출 장치는 검출 화소 어레이(100), 게이트 구동부(200), 데이터 처리부(300) 및 영상 신호 출력부(400)를 포함할 수 있다.
상기 검출 화소 어레이(100)에 엑스선이 입사되는 경우, 상기 검출 화소 어레이(100)는 엑스선 검출 전압을 형성하고, 상기 엑스선 검출 전압을 저장하고, 상기 엑스선 검출 전압을 상기 데이터 처리부(300)로 전송할 수 있다. 상기 엑스선 검출 어레이(100)는 복수의 게이트 배선들(111), 복수의 데이터 배선들(135), 복수의 스위칭 소자들, 복수의 엑스선 검출 전압 저장 소자들, 및 광검출부들(PD, photo detection section)을 포함할 수 있다. 상기 스위칭 소자들은 트랜지스터들(T)일 수 있고, 상기 엑스선 검출 전압 저장 소자들은 커패시터들(C)일 수 있다. 상기 광검출부들(PD)은 상기 엑스선 검출 전압을 형성할 수 있고, 상기 커패시터들(C)은 상기 엑스선 검출 전압을 저장할 수 있고, 상기 게이트 배선들(111)과 연결된 트랜지스터들(T)은 상기 데이터 배선들(135)을 통해, 상기 엑스선 검출 전압을 상기 데이터 처리부(300)로 전송할 수 있다.
상기 게이트 배선들(111)은 제1 방향으로 나란히 연장할 수 있다. 상기 게이트 배선들(111)은 제2 방향으로 서로 이격될 수 있다. 상기 제2 방향은 상기 제1 방향에 수직(perpendicular)할 수 있다. 상기 데이터 배선들(135)은 상기 제2 방향으로 나란히 연장할 수 있다. 상기 데이터 배선들(135)은 상기 제1 방향으로 서로 이격될 수 있다. 상기 제1 방향으로 연장하는 게이트 배선들(111)은 상기 게이트 구동부(200)와 연결될 수 있다. 상기 제2 방향으로 연장하는 데이터 배선들(135)은 상기 데이터 처리부(300)에 연결될 수 있다.
상기 트랜지스터들(T) 및 상기 커패시터들(C)는 상기 제1 및 제2 방향을 따라 2차원적인 매트릭스(matrix) 형태로 배치될 수 있다. 하나의 상기 트랜지스터(T), 하나의 상기 커패시터(C) 및 하나의 광검출부(PD)를 포함하는 검출 화소가 정의될 수 있다. 상기 검출 화소들은 서로 인접한 상기 게이트 배선들(111) 사이 및 서로 인접한 데이터 배선들(135) 사이의 공간들에 배치될 수 있다. 상기 제1 방향으로 배열된 상기 검출 화소들은 하나의 행을 구성할 수 있고, 상기 제2 방향으로 배열된 상기 검출 화소들은 하나의 열을 구성할 수 있다. 상기 게이트 배선들(111)은 서로 인접한 행들 사이에서 연장하고, 상기 데이터 배선들(135)은 서로 인접한 열들 사이에서 연장할 수 있다. 상기 엑스선 검출 어레이(100)는 상기 제2 방향으로 이격된 복수의 행들 및 상기 제1 방향으로 이격된 복수의 열들을 포함할 수 있다.
각각의 상기 트랜지스터들(T)은 하나의 게이트 배선 및 하나의 데이터 배선과 연결될 수 있다. 동일한 행에 포함된 트랜지스터들(T)은 동일한 게이트 배선과 연결될 수 있다. 동일한 열에 포함된 트랜지스터들(T)은 동일한 데이터 배선과 연결될 수 있다. 상기 트랜지스터들(T)의 게이트 전극들은 상기 게이트 배선들(111)과 전기적으로 연결되고, 상기 트랜지스터들(T)의 소스들은 상기 데이터 배선들(135)과 전기적으로 연결될 수 있다. 상기 커패시터들(C)은 상기 트랜지스터들(T)의 드레인들과 연결될 수 있다.
상기 광검출부들(PD)은 입사된 엑스선을 전기적인 신호로 변환하는 물질을 포함할 수 있다. 예를 들어, 상기 광검출부들(PD)은 구리(Cu), 인듐(In), 갈륨(Ga) 및 셀레늄(Se)을 포함할 수 있다. 상기 광검출부들(PD)에 엑스선이 입사되는 경우, 상기 광검출부들(PD)은 엑스선 검출 전압을 생성할 수 있다. 상기 생성된 엑스선 검출 전압은 상기 커패시터들(C)에 저장될 수 있다. 예를 들어, 입사된 엑스선에 의해 상기 광검출부들(PD) 내에 전자 정공 쌍들이 생성될 수 있고, 생성된 정공들 또는 전자들은 그들에 인접한 커패시터(C)에 저장될 수 있다.
상기 게이트 구동부(200)는 상기 게이트 배선들(111) 중 어느 하나를 선택하여, 선택된 게이트 배선에 게이트 신호를 인가할 수 있다. 예를 들어, 상기 게이트 구동부(200)는 상기 제2 방향을 따라 순차적으로 상기 게이트 신호를 상기 게이트 배선들(111)에 인가할 수 있다. 상기 게이트 신호가 인가된 상기 선택된 게이트 배선과 연결된 트랜지스터들(T)은 턴 온(turn-on)될 수 있고, 상기 게이트 신호가 인가되지 않은 비선택된 게이트 배선들과 연결된 트랜지스터들(T)은 턴 오프(turn-off)될 수 있다. 동일한 행에 포함된 트랜지스터들(T)은 동시에 턴온 또는 턴오프될 수 있다. 턴 온된 트랜지스터들(T)과 연결된 커패시터들(C)에 저장된 상기 엑스선 검출 전압들은 상기 데이터 배선들(135)을 경유하여 상기 데이터 처리부(300)로 입력될 수 있다.
상기 데이터 처리부(300)는 각각의 상기 데이터 배선들(135)과 연결된 증폭기들(310) 및 상기 증폭기들(310)과 연결된 먹스(320, Mux)를 포함할 수 있다. 상기 데이터 배선들(135)을 통해 상기 엑스선 검출 전압들은 상기 증폭기들(310)로 각각 입력될 수 있다. 상기 증폭기들(310)은 엑스선 검출 전압들은 증폭할 수 있고, 증폭된 엑스선 검출 전압들은 상기 먹스(320)로 입력될 수 있다. 상기 먹스(320)는 입력된 광 검출 전압들의 각각을 상기 영상 신호 출력부(400)로 전달할 수 있다. 상기 영상 신호 출력부(400)는 상기 증폭된 엑스선 검출 전압들에 대응하는 영상 신호들을 출력할 수 있다.
본 발명의 일 실시 예에 따른 엑스선 검출 장치에 포함된 검출 화소 어레이(100)가 설명된다. 도 2 는 본 발명의 일 실시 예에 따른 엑스선 검출 장치에 포함된 검출 화소 어레이의 레이아웃(lay-out)을 나타내는 도면이고, 도 3 은 본 발명의 일 실시 예에 따른 엑스선 검출 장치에 포함된 검출 화소를 설명하기 위한 것으로, 도 2 의 I-I'에 대응되는 단면도이다.
도 2 및 도 3 을 참조하면, 기판(102) 상에 제1 방향으로 연장하는 게이트 배선들(111) 및 상기 제1 방향에 수직한(perpendicular) 제2 방향으로 연장하는 데이터 배선들(135)이 배치될 수 있다. 서로 인접한 상기 게이트 배선들(111) 사이 및 서로 인접한 상기 데이터 배선들(135) 사이에 하나의 검출 화소가 배치될 수 있다. 상기 검출 화소는 트랜지스터(T), 커패시터(C) 및 광검출부(PD)를 포함할 수 있다.
상기 트랜지스터(T)는 상기 기판(102) 상의 게이트 전극(112), 상기 게이트 전극(112) 상의 게이트 절연막(122), 상기 게이트 절연막(122) 상의 반도체 패턴(125), 및 상기 게이트 전극(112) 양측의 상기 반도체 패턴(125) 상의 소스/드레인 전극들(136, 132)을 포함할 수 있다.
상기 커패시터(C)는 상기 기판(102) 상의 하부 전극(114), 상기 하부 전극(114) 상의 커패시터 유전막(124), 및 상기 커패시터 유전막(124) 상의 상부 전극(134)을 포함할 수 있다.
상기 광검출부(PD)는 콜렉터 전극(150), 상기 콜렉터 전극(150) 상의 광전 변환층(160), 및 상기 광전 변환층(160) 상의 바이어스 전극(170)을 포함할 수 있다. 상기 바이어스 전극(170)과 광전 변환층(160) 사이의 버퍼막(165)이 더 제공될 수 있다. 상기 콜렉터 전극(150)은 상기 검출 화소에 포함된 상기 트랜지스터(T) 및 상기 커패시터(C)를 덮을 수 있다. 상기 광전 변환층(160), 상기 버퍼막(165) 및 상기 바이어스 전극(170)은 상기 트랜지스터(T), 상기 커패시터(C), 상기 게이트 배선들(111) 및 상기 데이터 배선들(135)이 형성된 상기 기판(102)의 전면을 덮을 수 있다.
상기 기판(102)은 절연성 물질로 형성될 수 있다. 예를 들어, 상기 기판(102)은 유리, 석영, 또는 플라스틱으로 형성될 수 있다.
상기 게이트 전극(112)은 상기 제1 방향으로 연장하는 상기 게이트 배선들(111)이 상기 제2 방향으로 돌출된 부분일 수 있다. 상기 게이트 배선들(111) 및 상기 게이트 전극(112)은 서로 동일한 공정에서 제공될 수 있다. 상기 게이트 배선들(111) 및 상기 게이트 전극(112)은 서로 동일한 물질로 형성될 수 있다. 상기 게이트 배선들(111) 및 상기 게이트 전극(112)은 단일막 또는 다층막으로 형성될 수 있다. 상기 게이트 배선들(1110) 및 상기 게이트 전극(112)은 알루미늄(Al), 은(Ag), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 또는 탄탈륨(Ta) 중 적어도 어느 하나를 포함할 수 있다.
상기 하부 전극(114)은 상기 기판(102) 상에 배치되되, 상기 게이트 전극(112)과 옆으로 이격되어 배치될 수 있다. 상기 하부 전극(114)의 하부면과 상기 게이트 전극(112)이 하부면은 상기 기판(102)의 상부면을 기준으로 동일한 레벨에 위치할 수 있다. 상기 하부 전극(114)은 상기 게이트 전극(112)과 서로 다른 공정에서 제공될 수 있다. 상기 하부 전극(114)은 상기 게이트 전극(112)과 다른 물질로 형성될 수 있다. 상기 하부 전극(114)은 투명한 도전성 물질로 형성될 수 있다. 예를 들어, 상기 하부 전극(114)은 인듐주석산화물(Induim tin oxide) 또는 인듐아연산화물(induim zinc oxide)을 포함할 수 있다.
유전막(120)이 상기 게이트 전극(122) 및 상기 하부 전극(114)을 덮을 수 있다. 상기 유전막(120)은 상기 게이트 배선들(111)을 더 덮을 수 있다. 상기 게이트 절연막(122)은 상기 게이트 전극(112) 상의 상기 유전막(120)의 일부분일 수 있다. 상기 커패시터 유전막(124)은 상기 하부 전극(114) 상에 배치된 상기 유전막(120)의 일부분일 수 있다. 따라서, 상기 게이트 절연막(122) 및 상기 커패시터 유전막(124)은 서로 동일한 공정에서 제공되고, 서로 동일한 물질을 포함할 수 있다. 상기 유전막(120)은 무기 절연성 물질로 형성될 수 있다. 예를 들어, 상기 유전막(120)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화막 중 어느 하나를 포함할 수 있다. 이와는 달리, 상기 유전막(120)은 유기 절연물질로 형성될 수 있다. 예를 들어, 상기 유전막(120)은 벤조사이클로부텐(benzocyclobutene)과 아크릴(acryl)계 수지(resin)로 구성된 유기 절연 물질을 포함할 수 있다.
상기 반도체 패턴(125)은 상기 게이트 전극(112)과 중첩되도록 상기 게이트 절연막(122) 상에 배치될 수 있다. 상기 반도체 패턴(125)은 비정질 실리콘 또는 다결정 실리콘을 포함할 수 있다. 이와는 달리, 상기 반도페 패턴(125)은 화합물 반도체 물질을 포함할 수 있다. 상기 게이트 전극(112)과 중첩되는 상기 반도체 패턴(125) 내에 채널 영역이 정의될 수 있다. 상기 게이트 전극(112)에 전압이 인가되는 경우, 상기 반도체 패턴(125) 내에 채널이 생성될 수 있다.
도전 패턴(130)이 상기 커패시터(C)에 인접한 상기 게이트 전극(112)의 일측의 상기 반도체 패턴(125) 상에서 상기 커패시터 유전막(124) 상으로 연장될 수 있다. 상기 드레인 전극(132)은 상기 게이트 전극(112)의 상기 일측의 상기 반도체 패턴(125) 상에 배치된 상기 도전 패턴(130)의 일부분일 수 있다. 상기 상부 전극(134)은 상기 커패시터 유전막(124) 상에 배치된 상기 도전 패턴(130)의 일부분일 수 있다. 따라서, 상기 드레인 전극(132) 및 상기 상부 전극(134)은 서로 동일한 물질로 형성되고, 서로 동일한 공정에서 제공될 수 있다.
상기 소스 전극(136)은 상기 게이트 전극(112)의 타측의 상기 반도체 패턴(125) 상에 배치될 수 있다. 상기 소스 전극(136)은, 상기 제2 방향으로 연장하는 데이터 배선(135)이 상기 제1 방향으로 돌출되어, 상기 게이트 전극(112)의 상기 타측의 상기 반도체 패턴(125)과 중첩된 상기 데이터 배선(135)의 일부분일 수 있다.
상기 도전 패턴(130) 및 상기 소스 전극(136)은 동일한 공정에서 제공될 수 있다. 상기 도전 패턴(130) 및 상기 소스 전극(136)은 동일한 물질로 형성될 수 있다. 예를 들어, 상기 도전 패턴(130) 및 소스 전극(136)은 몰리브덴(Mo), 텅스텐(W), 바나듐(V), 크롬(Cr), 탄탈륨(Ta), 또는 티타늄(Ti) 중에서 적어도 어느 하나를 포함할 수 있다.
상기 반도체 패턴(125)과 상기 소스 전극(136) 사이, 및 상기 반도체 패턴(125)과 상기 드레인 전극(132) 사이에 콘택층(미도시)이 각각 배치될 수 있다. 상기 콘택층은 제1 도전형의 도펀트로 도핑된 반도체 물질 또는 실리 사이드를 포함할 수 있다.
상기 드레인 전극(132) 및 상기 상부 전극(134)을 포함하는 도전 패턴(130), 및 상기 소스 전극(136) 상에 층간 절연막(140)이 배치될 수 있다. 상기 층간 절연막(140)은 상기 상부 전극(134)의 일부분을 노출하는 홀(142)을 포함할 수 있다. 상기 홀(142)은 바닥면 및 측면들을 포함할 수 있다. 상기 홀(142)의 바닥면은 상기 홀(142)에 의해 노출된 상기 상부 전극(134)의 상부면일 수 있다. 상기 층간 절연막(140)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막 중에서 적어도 어느 하나를 포함할 수 있다.
상기 콜렉터 전극(150)은 상기 층간 절연막(140) 상에 형성되되, 상기 홀(142)의 측면들 및 바닥면을 콘포말하게 덮을 수 있다. 이로 인해, 상기 홀(142) 내에, 상기 콜렉터 전극(150)으로 둘러싸인 내부 공간이 정의될 수 있다. 상기 콜렉터 전극(150)은 투명한 도전성 물질을 포함할 수 있다. 예를 들어, 상기 콜렉터 전극(150)은 인듐주석산화물(Induim tin oxide) 또는 인듐아연산화물(induim zinc oxide)을 포함할 수 있다.
상기 광전 변환층(160)은 상기 콜렉터 전극(150) 상에 배치되되, 상기 홀(142) 내의 상기 내부 공간을 채울 수 있다. 상기 광전 변환층(160)은 상기 내부 공간을 채우는 돌출부를 포함할 수 있다. 상기 광전 변환층(160)은 입사된 광을 전기적인 신호로 변환로 변환할 수 있는 물질을 포함할 수 있다. 예를 들어, 상기 광전 변환층(160)은 구리(Cu), 인듐(In), 갈륨(Ga) 및 셀레늄(Se)을 포함하는 CIGS 계 물질을 포함할 수 있다. 예를 들어, 상기 광전 변환층(160)은 CuInxGa(1-x)Se2 (0<x<1)를 포함할 수 있다. 이 경우, 상기 광전 변환층(160) 내의, 구리(Cu)의 원자 백분율(atomic percent)은 20~30 at.% 이고, InxGa(1-x)의 원자 백분율은 20~30 at.% 이고, 셀레늄(Se)의 원자 백분율은 45~55 at.% 일 수 있다. 상기 광전 변환층(160)의 밀도는 3.71 g/cm3 ~ 7.71 g/cm3 일 수 있다. 상기 광전 변환층(160)은 황(S), 텔루르(Te), 폴로늄(Po), 안티몬(Sb), 비스무트(Bi), 비소(As), 인(P), 브롬(Br), 또는 요오드(I) 중 적어도 어느 하나를 더 포함할 수 있다. 이와는 달리, 상기 광전 변환층(160)은 PN 다이오드 또는 PIN 다이오드를 포함할 수 있다.
상기 광전 변환층(160)의 두께는 500μm ~ 2000μm 일 수 있다. 이와는 달리, 상기 광전 변환층(160)의 두께는 50μm ~ 200μm일 수 있다. 이 경우, 본 발명의 일 실시 예에 따른 엑스선 검출 장치가 유방조영술(mammography)의 용도로 사용될 수 있다.
상기 CIGS 계 물질의 엑스선 흡수율은 실리콘(Si) 또는 비정질 셀레늄(Se)의 엑스선 흡수율보다 높을 수 있다. 상기 엑스선의 흡수율은 입사된 엑스선의 강도(intensity)에 대하여 흡수된 엑스선의 강도(intensity)를 의미할 수 있다. 엑스선이 상기 광전 변환층(160)에 흡수되는 경우, 광전 변환층(160) 내에 전자 정공 쌍들이 생성될 수 있다. 이에 따라, 엑스선의 흡수율이 높을수록, 광전 변환층(160) 내에 많은 전자 정공 쌍들이 생성될 수 있다. 따라서, 상술된 바와 같이, 상기 CIGS 계 물질을 엑스선 검출 장치의 광전 변환층으로 사용하는 경우, 실리콘 또는 비정질 셀레늄을 엑스선 검출 장치의 광전 변환층으로 사용하는 것과 비교하여, 높은 엑스선 검출 전압이 생성될 수 있다. 이에 따라, 본 발명의 일 실시 예에 따르면, 고신뢰성, 저전력, 및 고속 동작에 최적화된 엑스선 검출 장치가 제공될 수 있다.
상기 바이어스 전극(170) 및 상기 광전 변환층(160)은 상기 버퍼막(165)을 사이에 두고 서로 이격될 수 있다. 상기 버퍼막(165)은 상기 바이어스 전극(170) 및 상기 광전 변환층(160)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 버퍼막(165)은 황화 카드뮴(CdS)을 포함할 수 있다. 상기 버퍼막(165)의 두께는 상기 광전 변환층(160)의 두께보다 얇을 수 있다. 예를 들어, 상기 버퍼막(165)의 두께는 1nm~500nm 일 수 있다.
상기 바이어스 전극(170)은 상기 콜렉터 전극(150)과 다른 물질을 포함할 수 있다. 예를 들어, 상기 바이어스 전극(170)은 알루미늄(Al), 티타늄(Ti), 구리(Cu), 크롬(Cr), 텅스텐(W), 및 바나듐(V) 중에서 적어도 어느 하나를 포함할 수 있다.
계속해서 도 4 를 참조하여, 본 발명의 일 실시 예에 따른 엑스선 검출 장치에 포함된 광검출부의 엑스선 검출 전압의 생성 과정을 설명한다. 도 4 는 본 발명의 일 실시 예에 따른 엑스선 검출 장치의 광검출부의 엑스선 검출 전압의 생성 과정을 설명하기 위한 도면이다.
각각의 콜렉터 전극들(151~154)은 서로 이격되어 커패시터들(C)과 연결될 수 있다. 광전 변환층(160), 버퍼막(165) 및 바이어스 전극(170)은 검출 화소 어레이(100)의 검출 화소들을 덮을 수 있다. 상기 바이어스 전극(170) 및 상기 콜렉터 전극들(151~154) 사이에 전계가 발생될 수 있다. 예를 들어, 상기 바이어스 전극(170)에 상기 콜렉터 전극들(151~154)보다 높은 전압이 인가되는 경우, 상기 바이어스 전극(170)과 상기 콜렉터 전극(151~154) 사이에 전계가 생성될 수 있다. 상기 전계의 방향은 상기 바이어스 전극(170)에서 상기 콜렉터 전극들(151~154)을 향할 수 있다. 상기 바이어스 전극(170)과 상기 콜렉터 전극들(151~154) 사이의 전계에 의해, 상기 광전 변환층(160)으로 입사된 엑스선에 의해 생성된 전자들은 상기 버퍼막(165)을 지나 상기 바이어스 전극(170)으로 이동할 수 있고, 홀들은 그에 인접한 콜렉터 전극으로 이동할 수 있다. 예를 들면, 제1 검출 화소의 제1 콜렉터 전극(151)에 인접하게 입사된 엑스선에 의해 발생된 홀들은 상기 제1 검출 화소의 제1 콜렉터 전극(151)으로 이동하여 상기 제1 검출 화소의 커패시터(C)에 저장될 수 있고, 제2 검출 화소의 제2 콜렉터 전극(152)에 인접하게 입사된 엑스선에 의해 발생된 홀들은 상기 제2 검출 화소의 제2 콜렉터 전극(152)으로 이동하여 상기 제2 검출 화소의 커패시터(C)에 저장될 수 있다. 상기 커패시터(C)에 홀들이 저장되어, 상기 커패시터(C)는 엑스선 검출 전압을 저장할 수 있다. 게이트 구동부(200)가 트랜지스터(T)에 게이트 신호를 입력하는 경우, 상기 트랜지스터(T)는 턴온(turn-on)되어 상기 커패시터(C)에 저장된 광 검출 전압을 증폭기(310)에 전달할 수 있다.
본 발명의 일 실시 예에 따른 엑스선 검출 장치의 제조 방법이 설명된다. 도 5a 내지 도 5b 는 본 발명의 일 실시 예에 따른 엑스선 검출 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 5a 를 참조하면, 기판(102) 상에 서로 이격된 게이트 전극(112) 및 하부 전극(114)이 형성될 수 있다. 상기 게이트 전극(112) 및 상기 하부 전극(114)은 서로 다른 물질로 형성되고, 서로 다른 공정에서 형성될 수 있다. 상기 게이트 전극(112)이 상기 하부 전극(114)보다 먼저 형성될 수 있다. 이와는 달리, 상기 하부 전극(114)이 상기 게이트 전극(112)보다 먼저 형성될 수 있다.
상기 게이트 전극(112) 및 상기 하부 전극(114)을 덮는 유전막(120)이 형성될 수 있다. 상기 유전막(120)은 상기 게이트 전극(112)을 덮는 게이트 절연막(122), 및 상기 하부 전극(114)을 덮는 커패시터 유전막(124)을 포함할 수 있다. 상기 게이트 절연막(122) 상에 반도체 패턴(125)이 형성될 수 있다. 상기 반도체 패턴(125)은 상기 게이트 전극(112)과 중첩될 수 있다. 상기 반도체 패턴(125)은 상기 기판(102)의 전면 상에 반도체막을 형성하고, 상기 반도체 막을 패터닝하여 형성될 수 있다. 상기 반도체막은 상기 기판(102) 상에 비정질 실리콘을 형성하고, 상기 비정질 실리콘에 결정화 공정을 진행하여 형성된 다결정 실리콘으로 형성될 수 있다. 이 경우, 상기 결정화 공정은 열처리 공정일 수 있다. 예를 들어, 상기 열처리 공정은 ELA(Eximer Laser Annealing) 공정, SLS(Sequential Lateral Solidification) 공정, 또는 SGS(Super Grain Silicon) 공정 중 어느 하나일 수 있다.
상기 기판(102) 상에 도전 패턴(130) 및 소스 전극(136)이 형성될 수 있다. 상기 도전 패턴(130) 및 상기 소스 전극(136)은 서로 동일한 물질을 포함하고, 서로 동일한 공정에서 제공될 수 있다. 상기 도전 패턴(130) 및 상기 소스 전극(136)은 상기 기판(102) 상에 도전막을 형성하고, 상기 도전막을 패터닝하여 형성될 수 있다. 상기 도전 패턴(130)은 상기 하부 전극(114)에 인접한 상기 게이트 전극(112)의 일측 상의 반도체 패턴(125) 상에서 상기 커패시터 유전막(124) 상으로 연장될 수 있다. 상기 도전 패턴(130)은, 상기 게이트 전극(112)의 상기 일측의 상기 반도체 패턴(125) 상의 드레인 전극(132), 및 상기 커패시터 유전막(124)을 덮는 상부 전극(134)을 포함할 수 있다. 상기 소스 전극(136)은 상기 게이트 전극(112)의 타측의 상기 반도체 패턴(125) 상에 형성될 수 있다. 이로써, 상기 게이트 전극(112), 상기 게이트 유전막(122), 상기 반도체 패턴(125), 상기 소스 및 드레인 전극(136, 132)을 포함하는 트랜지스터(T)가 제공될 수 있다. 상기 트랜지스터(T)와 이격되고, 상기 하부 전극(114), 상기 커패시터 유전막(124) 및 상기 상부 전극(134)을 포함하는 커패시터(C)가 제공될 수 있다. 상기 상기 소스 전극(136) 및 도전 패턴(130)을 형성한 후, 상기 기판(102)의 전면을 덮는 층간 절연막(140)이 형성될 수 있다.
도 5b 를 참조하면, 상기 층간 절연막(140)을 관통하는 홀(142)이 형성될 수 있다. 상기 홀(142)을 바닥면 및 측벽들을 포함할 수 있다. 상기 홀(142)의 상기 바닥면은 상기 상부 전극(134)의 상부면일 수 있다. 상기 홀(142)은 상기 상부 전극(134)의 일부분을 노출시킬 수 있다. 상기 층간 절연막(140)의 상부면의 전면, 상기 홀(142)의 상기 바닥면, 및 상기 홀(142)의 측벽들을 콘포말하게 덮는 콜렉터 전극(150)이 형성될 수 있다. 상기 홀(142) 내에 상기 콜렉터 전극(150)으로 둘러싸인 공간이 정의될 수 있다.
계속해서, 도 3 을 참조하면, 상기 층간 절연막(140) 상에 광전 변환층(160)이 형성될 수 있다. 상기 광전 변환층(160)은 상기 홀(142) 내에 상기 콜렉터 전극(150)으로 둘러싸인 상기 공간을 채우는 돌출부를 포함할 수 있다. 상기 돌출부는 상기 상부 전극(134)을 향하여 돌출될 수 있다. 상기 광전 변환층(160)은 진공 가열 증착법(vacuum thermal evaporation)으로 형성된 구리(Cu), 인듐(In), 갈륨(Ga), 및 셀레늄(Se)을 포함하는 CIGS 계 물질일 수 있다. 예를 들어, 상기 광전 변환층(160)은 CuInxGa(1-x)Se2 (0<x<1)를 포함할 수 있다. 이 경우, 상기 광전 변환층(160) 내의, 구리(Cu)의 원자 백분율(atomic percent)은 20~30 at.% 이고, InxGa(1-x)의 원자 백분율은 20~30 at.% 이고, 셀레늄(Se)의 원자 백분율은 45~55 at.% 일 수 있다. 상기 광전 변환층(160)의 밀도는 3.71 g/cm3 ~ 7.71 g/cm3 일 수 있다. 상기 광전 변환층(160)이 상기 CIGS 계 물질로 형성되는 경우, 황(S), 텔루르(Te), 폴로늄(Po), 안티몬(Sb), 비스무트(Bi), 비소(As), 인(P), 브롬(Br), 또는 요오드(I) 중 적어도 어느 하나로 도핑될 수 있다. 상기 광전 변환층(160)을 형성한 후, 열처리 공정에 수행될 수 있다. 상기 광전 변환층(160) 상에 버퍼막(165) 및 상부 전극(170)이 차례로 형성될 수 있다.
한편, 상술된 실시 예와는 달리, 광검출부(PD)는 도전성 접착 물질에 의해 층간 절연막(140)과 접착될 수 있다. 이 경우, 상술된 실시 예와는 달리, 상기 광 검출부(PD)는 상기 기판(102) 상에 증착되지 않고, 다른 기판 상에 형성된 후, 상기 층간 절연막(140) 상에 접착될 수 있다. 이를 도 6 을 참조하여 설명한다. 본 변형 예에서, 도 3을 참조하여 설명된 엑스선 검출 장치와 동일한 구성요소들은 동일한 참조부호를 사용한다.
도 6 은 본 발명이 일 실시에 따른 엑스선 검출 장치의 변형 예를 설명하기 위한 것이다.
도 6 을 참조하면, 도 3 을 참조하여 설명된 것과 같이, 기판(102) 상에 서로 옆으로 이격된 트랜지스터(T) 및 커패시터(C) 가 제공되고, 상기 트랜지스터(T) 및 커패시터(C) 상에 층간 절연막(140)이 제공될 수 있다. 상기 층간 절연막(140)은 상기 커패시터(C)의 상부 전극(134)의 일부분을 노출하는 홀(144)을 포함할 수 있다. 상기 홀(144)은 도전성 접착 물질(146)로 채워질 수 있다. 상기 도전성 접착 물질(146)은 상기 홀(144)의 전체를 채울 수 있다. 도면에 도시된 바와는 달리, 상기 도전성 접착 물질(146)은 상기 층간 절연막(140)의 상부면 상에 형성될 수 있다. 상기 도전성 접착 물질(146)은 접착성을 갖는 폴리머를 포함할 수 있다.
상기 층간 절연막(140) 상에 콜렉터 전극(152)이 형성될 수 있다. 상기 콜렉터 전극(152)은 실질적으로 평평할 수 있다. 상기 콜렉터 전극(152)은 상기 도전성 접착 물질(146)과 접촉할 수 있다. 상기 도전성 접착 물질(146)은 상기 콜렉터 전극(152)과 상기 상부 전극(134)을 전기적으로 연결할 수 있다. 상기 도전성 접착 물질(146)이 상기 층간 절연막(140)의 상부면 상에도 형성된 경우, 상기 콜렉터 전극(152)은 상기 층간 절연막(140)과 이격될 수 있다. 상기 콜렉터 전극(152)은 도 3 을 참조하여 설명된 콜렉터 전극(150)과 동일한 물질을 포함할 수 있다.
상기 콜렉터 전극(152) 상에 광전 변환층(162), 버퍼막(165) 및 바이어스 전극(170)이 차례로 배치될 수 있다. 상기 광전 변환층(162)은 도 3 을 참조하여 설명된 광전 변환층(160)과 동일함 물질을 포함할 수 있다.
본 발명의 일 실시 예에 따른 엑스선 검출 장치의 변형 예의 제조 방법이 설명된다. 도 7은 본 발명의 일 실시 예에 따른 엑스선 검출 장치의 변형 예의 제조 방법을 설명하기 위한 도면이다.
도 7 을 참조하면, 도 5a 를 참조하여 설명된 것과 같이, 기판(102) 상에 트랜지스터(T), 커패시터(C), 및 층간 절연막(140)이 형성될 수 있다. 상기 층간 절연막(140)을 관통하여, 상부 전극(134)의 일부분을 노출하는 홀(144)이 형성될 수 있다. 상기 홀(144)은 도 5b 를 참조하여 설명된 홀(142)보다 클 수 있다. 도전성 접착 물질(146)이 상기 홀(144)을 채울 수 있다. 도면에 도시된 바와는 달리, 상기 도전성 접착 물질(146)은 상기 층간 절연막(140)의 상부면 상에 형성될 수도 있다.
지지 기판(180) 상에 바이어스 전극(170), 버퍼막(165), 광전변환층(162) 및 콜렉터 전극(152)이 차례로 형성될 수 있다. 상기 지지 기판(180)은 상기 기판(102)과 동일한 물질을 포함할 수 있다. 상기 광전 변환층(162)은 도 5b 를 참조하여 설명된 광전 변환층(160)과 동일한 방법으로 상기 버퍼막(165) 상에 형성될 수 있다. 상기 바이어스 전극(170), 버퍼막(165), 광전변환층(162) 및 콜렉터 전극(152)이 차례로 형성된 상기 지지 기판(180)을 뒤집어, 상기 콜렉터 전극(152)과 상기 도전성 접착 물질(146)이 접착될 수 있다.
본 변형 예에 따르면, 상기 광전 변환층(160)은 트랜지스터(T) 및 커패시터(C)가 형성된 기판(102) 상에 증착되지 않고, 지지기판(180) 상에 증착된 후, 도전성 접착 물질(146)에 의해 상기 층간 절연막(140) 상에 접착될 수 있다. 이로 인해, 고신뢰성의 엑스선 검출 장치가 제공될 수 있다.
만약, 상기 광전 변환층(160)이 상기 기판(102) 상에 증착되는 경우, 상기 광전 변환층(160)의 증착 공정에 수반되는 열에 의하여 상기 트랜지스터(T) 및 상기 커패시터(C)이 특성이 열화될 가능성이 있다. 하지만, 상술된 바와 같이, 본 변형 예에 따르면, 상기 광전 변환층(160)은 지지 기판(180)에 증착된 후, 상기 층간 절연막(140)과 접착되어, 광전 변환층(160)의 증착 과정에 수반되는 열에 의해 상기 트랜지스터(T) 및 상기 커패시터(C)의 특성의 열화 가능성이 최소화될 수 있다.
본 발명의 실시 예들에 따른 엑스선 검출 장치에 포함된 광전 변환층의 엑스선 흡수율이 설명된다. 도 8 은 본 발명의 실시 예들에 따른 엑스선 검출 장치에 포함된 광전 변환층의 엑스선 에너지에 따른 엑스선 흡수율을 나타내는 그래프이고, 도 9 는 비정질 셀레늄 막의 엑스선 에너지에 따른 엑스선 흡수율을 나타내는 그래프이다.
도 8 을 참조하면, X 축은 엑스선의 에너지(KeV)를 나타내고, Y 축은 엑스선의 흡수율을 나타낸다. 광전 변환층은 CuInxGa(1-x)Se2 (0<x<1)로 형성된 CIGS 막이고, 구리(Cu)의 원자 백분율(atomic percent)은 약 25 at.% 이고, InxGa(1-x)의 원자 백분율은 약 25 at.% 이고, 셀레늄(Se)의 원자 백분율은 약 50 at.% 이고, 상기 CIGS 막의 밀도는 약 5.71 g/cm3 이다. (a) 는 CIGS 막의 두께가 약 0.2 mm 이고, (b) 는 CIGS 막의 두께가 약 0.5 mm 이고, (c) 는 CIGS 막의 두께가 약 0.8 mm 이고, (d) 는 CIGS 막의 두께가 약 1.0 mm 이고, (e) 는 CIGS 막의 두께가 약 1.2 mm 이고, (f) 는 CIGS 막의 두께가 약 1.5 mm 이다.
도 9 를 참조하면, X 축은 엑스선의 에너지(KeV)를 나타내고, Y 축은 엑스선의 흡수율을 나타낸다. 광전 변환층으로는 밀도가 약 4.81 g/cm3 인 비정질 셀레늄이 사용되었다. (α)는 비정질 셀레늄 막의 두께가 약 0.2 mm 이고, (β)는 비정질 셀레늄의 막의 두께가 약 0.5 mm 이고, (γ)는 비정질 셀레늄 막의 두께가 약 1.0mm 이다.
도 8 및 도 9 를 참조하면, 광전 변환층의 막이 두꺼울수록 엑스선의 흡수율이 증가하고, 엑스선의 에너지가 높을수록 광전 변환층의 엑스선 흡수율은 감소한다. 또한, 동일한 두께의 막 및 동일한 엑스선 에너지의 조건에서, 상기 CIGS 막의 엑스선 흡수율은 상기 비정질 셀레늄막의 엑스선 흡수율보다 높다. 예를 들어, CIGS 막과 비정질 셀레늄막의 두께가 모두 약 1 mm 이고, 엑스선의 에너지가 100 KeV 인 경우, CIGS 막의 엑스선의 흡수율은 약 40% 이고, 비정질 셀레늄 막의 엑스선의 흡수율은 약 20% 이로써, CIGS 막의 엑스선의 흡수율이 비정빌 셀레늄 막의 엑스선 흡수율보다 약 2배 높은 것을 알 수 있다.
도 10은 본 발명의 실시 예들에 따른 엑스선 검출기를 포함하는 엑스선 시스템을 나타낸 도면이다.
도 10 을 참조하면, 엑스선 시스템(1000)은 엑스선(1122)을 발생하는 엑스선 발생 장치(1120), 엑스선을 검출하기 위한 검출 화소 어레이(100), 검출 화소 어레이(100)를 구동하는 게이트 구동부(200), 검출 화소 어레이(100)의 엑스선 검출 전압을 처리하는 데이터 처리부(300), 상기 엑스선 검출 전압에 따른 영상 출력 신호를 출력하는 영상 신호 출력부(400), 및 상기 영상 신호에 따라 영상을 출력하는 디스플레이 장치(1140)를 포함할 수 있다. 상기 검출 화소 어레이(100)는 상술된 본 발명의 실시 예들에 따른 검출 화소 어레이를 포함할 수 있다.
상기 엑스선 발생 장치(1120)에서 발생된 엑스선(1122)은 환자(1110)의 피검사 부위(1112)에 조사될 수 있다. 상기 환자(1110)의 상기 피검사 부위(1112)를 투과하는 엑스선은 신틸레이터(170)를 투과하여 그린광으로 변환되어 상기 검출 화소 어레이(100)에 조사될 수 있다.
상기 엑스선 검출 어레이(100)는 제공된 엑스레이(1122)의 강도(intensity)d에 대응하는 엑스선 검출 전압을 데이터 처리부(300) 및 영상 신호 출력부(400)를 거쳐 디스플레이 장치(1140)로 제공한다. 따라서, 상기 디스플레이 장치(1140)는 영상 신호에 대응하는 엑스레이 이미지를 실시간으로 디스플레이할 수 있다. 본 발명의 일 예로, 상기 디스플레이 장치(1140)는 액정표시장치(liquid crystal display; LCD) 등으로 구성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 검출 화소 어레이
T: 트랜지스터
C: 커패시터
PD: 광검출부
160: 광전 변환층

Claims (17)

  1. 기판 상에 서로 옆으로 이격되어 배치된 게이트 전극 및 하부 전극;
    상기 게이트 전극 및 상기 하부 전극을 덮는 유전막;
    상기 하부 전극에 인접한 상기 게이트 전극의 일측의 상기 유전막 상에 배치되고, 상기 하부 전극 상의 상기 유전막 상으로 연장하는 도전 패턴;
    상기 게이트 전극의 타측의 상기 유전막 상에 배치되고, 상기 도전 패턴과 이격된 소스 전극;
    상기 도전 패턴 및 상기 소스 전극을 덮는 층간 절연막; 및
    상기 층간 절연막 상에 차례로 적층된 콜렉터 전극, 광전 변환층, 및 바이어스 전극을 포함하는 엑스전 검출 장치.
  2. 제1 항에 있어서,
    상기 광전 변환층은 구리(Cu), 인듐(In), 갈륨(Ga), 및 셀레늄(Se)을 포함하는 엑스선 검출 장치.
  3. 제1 항에 있어서,
    상기 층간 절연막은 상기 도전 패턴의 일부분을 노출하는 홀을 포함하고,
    상기 콜렉터 전극은 상기 홀의 측벽들 및 바닥면 상에 콘포말하게 형성되어, 상기 홀 내에 상기 콜렉터 전극으로 둘러싸인 공간이 정의되는 엑스선 검출 장치.
  4. 제3 항에 있어서,
    상기 광전 변환층은 상기 콜렉터 전극으로 둘러싸인 공간을 채우는 엑스선 검출 장치.
  5. 제1 항에 있어서,
    상기 층간 절연막은 상기 도전 패턴의 일부분을 노출하는 홀을 포함하고,
    상기 홀을 채우는 도전 접착 물질을 더 포함하는 엑스선 검출 장치.
  6. 제1 항에 있어서,
    제1 방향으로 연장하는 제1 배선 및 상기 제1 방향과 교차하는 제2 방향으로 연장하는 제2 배선을 더 포함하되,
    상기 게이트 전극은 상기 제1 배선과 연결되고, 상기 소스 전극은 상기 제2 배선과 연결되는 엑스선 검출 장치.
  7. 기판 상에 서로 옆으로 이격되어 배치된 트랜지스터 및 커패시터;
    상기 커패시터 상의 콜렉터 전극(collector electrode); 및
    상기 콜렉터 전극 상에 배치되고, CuInxGa(1-x)Se2 (0<x<1)로 형성된 광전 변환층을 포함하되,
    상기 광전 변환층 내의, 구리(Cu)의 원자 백분율(atomic percent)은 20~30 at.% 이고, InxGa(1-x)의 원자 백분율은 20~30 at.% 이고, 셀레늄(Se)의 원자 백분율은 45~55 at.% 인 엑스선 검출 장치.
  8. 제7 항에 있어서,
    상기 광전 변환층의 밀도는 3.71 g/cm3 ~ 7.71 g/cm3 인 엑스선 검출 장치.
  9. 제7 항에 있어서,
    상기 트랜지스터는, 상기 기판 상의 게이트 전극, 상기 게이트 전극 상의 게이트 절연막, 상기 게이트 절연막 상의 반도체 패턴, 및 상기 게이트 전극 양측의 상기 반도체 패턴 상의 소스/드레인 전극들을 포함하고,
    상기 커패시터는, 상기 기판 상의 하부 전극, 상기 하부 전극 상의 커패시터 유전막, 및 상기 유전막 상의 상부 전극을 포함하는 엑스선 검출 장치.
  10. 제9 항에 있어서,
    상기 게이트 절연막 및 상기 커패시터 유전막은 동일한 물질로 형성되고, 동일한 공정에서 제공되는 엑스선 검출 장치.
  11. 제9 항에 있어서,
    상기 소스/드레인 전극들 및 상기 상부 전극은 서로 동일한 물질을 포함하고, 서로 동일한 공정에서 제공되는 엑스선 검출 장치.
  12. 제7 항에 있어서,
    상기 광전 변환층 상의 바이어스 전극(bias electrode)을 더 포함하되,
    상기 바이어스 전극에는 상기 콜렉터 전극보다 높은 전압이 인가되는 엑스선 검출 장치.
  13. 제12 항에 있어서,
    상기 광전 변환층 및 상기 바이어스 전극 사이의 버퍼막을 더 포함하되,
    상기 버퍼막은 상기 광전 변환층 및 상기 바이어스 전극과 다른 물질을 포함하는 엑스선 검출 장치.
  14. 제9 항에 있어서,
    상기 게이트 전극의 하부면 및 상기 하부 전극의 하부면은 동일한 레벨에 위치하고,
    상기 게이트 전극 및 상기 하부 전극 서로 다른 물질을 포함하는 엑스선 검출 장치.
  15. 제9 항에 있어서,
    상기 하부 전극 및 상기 콜렉터 전극은 투명한 도전성 물질을 포함하는 엑스선 검출 장치.
  16. 제7 항에 있어서,
    상기 광전 변환층의 두께는 50μm ~ 200μm 인 엑스선 검출 장치.
  17. 제7 항에 있어서,
    상기 광전 변환층의 두께는 500μm ~ 2000 μm 인 엑스선 검출 장치.
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