KR20120075971A - 적층형 포토다이오드 및 그 제조방법 - Google Patents
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Abstract
적층형 포토다이오드 및 그 제조방법이 제공된다. 본 발명에 따른 적층형 포토다이오드는, 투명 기판과, 상기 투명 기판 상부에 형성되는 게이트 절연막과, 상기 게이트 절연막 상부에 형성된 제1 금속층과, 상기 제1 금속층과 접촉하도록 상기 제1 금속층의 상부에 형성된 반도체층과, 상기 반도체층과 접촉하도록 상기 반도체층 상부에 형성된 제2 금속층을 포함한다.
Description
본 발명은 적층형 포토다이오드 및 그 제조방법에 관한 것으로, 보다 상세하게는 입사된 광을 전기적 신호로 변환하는 적층형 포토다이오드 및 그 제조방법에 관한 것이다.
포토다이오드는 빛에너지를 전기에너지로 변환하는 광센서의 한 종류로서, 빛이 다이오드에 닿으면 전자와 양의 전하 정공이 생겨서 전류가 흐르며, 전압의 크기는 빛의 강도에 거의 비례한다. 포토다이오드는 응답속도가 빠르고, 감도 파장이 넓으며, 광전류의 직진성이 양호하다는 특징이 있다.
포토다이오드에는 PIN 다이오드, APD 다이오드 등이 주로 사용되는데, PIN 포토 다이오드는 PN 접합의 중간에 캐리어가 적어 저항이 큰 진성반도체의 층이 설치된 구조이다. PIN 구조는 PN 접합보다 1층 내의 높은 전기장에서 고속성이 얻어지는 특성을 가진다. 반면, APD는 PN접합 중간에 사태(avalanche)층이 있고, 입사한 빛의 여기에 따라서 발생한 캐리어가 높은 전기장에 의해 사태층 내에서 원자에 충돌하여 새롭게 홀과 전자의 쌍을 만들고, 그들이 또 새롭게 충돌을 일으키는 과정에서 사태효과를 일으킴으로써 광전류가 증대되는 원리를 이용한다. 따라서 APD는 장거리 통신에 이용된다.
광전도체, 전하결합소자, 광전자배증관 튜브와 같은 다른 광검출기에 유사한 응용으로 사용될 수 있으며, CD 플레이어나 화재경보기, 텔레비전의 리모컨 수신부와 같은 전자제품 소자에 사용될 수 있다. 더 나아가, 과학이나 산업에서 빛세기의 정확한 측정에 사용되며, 일반적으로 광전도체보다 선형 반응성이 좋다. 또한 컴퓨터 단층촬영의 검출기나 표본을 분석하는 장비같은 다양한 의료장비에 널리 사용된다.
종래의 포토다이오드 예를 들어, PIN 포토다이오드의 경우에는 P형 도핑영역과 N형 도핑영역이 예를 들어, 실리콘 재질로 구성된 절연층(I)을 사이에 두고 좌우로 형성되어 P-I-N 구조로 배치된 수평형 포토다이오드 형태를 가진다.
이와 같은 수평형 포토다이오드는 P-N 사이의 거리가 이격될수록 즉, 전체 포토다이오드의 너비(width)가 넓을수록 동일한 수광량에 따른 발생 전류량이 높아지게 된다. 즉, 전류 특성을 향상시키기 위해서는 포토다이오드의 너비를 증가시켜야 하기 때문에, 포토다이오드가 사용되는 이미지 센서 장치 등의 소형화 추세에 부합하기 어려우며, 동일한 너비를 유지하면서 포토다이오드의 성능을 향상시키기 곤란하다.
따라서, 포토다이오드가 차지하는 면적이 크지 않으면서도 향상된 전류 특성을 가지는 포토다이오드가 요구된다.
본 발명이 해결하고자 하는 과제는, 수직으로 적층된 형태로 구성되는 포토다이오드를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는, 수직으로 적층된 형태의 포토다이오드를 제공함에 있어서, P-N 영역이 금속으로 대체되어 불순물 도핑이 불필요한 MIM(metal-insulator-metal) 구조를 가지는 포토다이오드를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, P-N 영역이 금속으로 대체된 MIM 구조를 가지는 포토다이오드에 있어서, 수광영역 상의 금속층이 입사광을 차단하지 않도록 수광부가 형성된 포토다이오드를 제공하는 것이다.
본 발명이 해결하고자 하는 또 다른 과제는, 금속층에 형성된 수광부를 패터닝하여 전체 다이오드의 너비(width)를 증가시킴으로써, 전류 특성이 향상된 포토다이오드에서 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 적층형 포토다이오드는, 투명 기판과, 상기 투명 기판 상부에 형성되는 게이트 절연막과, 상기 게이트 절연막 상부에 형성된 제1 금속층과, 상기 제1 금속층과 접촉하도록 상기 제1 금속층의 상부에 형성된 반도체층과, 상기 반도체층과 접촉하도록 상기 반도체층 상부에 형성된 제2 금속층을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 적층형 포토다이오드는, 투명 기판과, 상기 투명 기판 상부에 형성되는 게이트 절연막과, 상기 게이트 절연막 상부에 형성되고, 빛을 통과시키도록 개방된 형태의 수광부가 형성되어 있는 제1 금속층과, 상기 제1 금속층과 접촉하도록 상기 제1 금속층 상부에 형성된 반도체층과, 상기 반도체층과 접촉하도록 상기 반도체층 상부에 형성된 제2 금속층을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 적층형 포토다이오드의 제조방법은, 투명 기판 상부에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상부에 제1 금속층을 형성하는 단계와, 상기 제1 금속층과 접촉하도록 상기 제1 금속층 상부에 반도체층을 형성하는 단계와, 상기 반도체층과 접촉하도록 상기 반도체층 상부에 제2 금속층을 형성하는 단계를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 적층형 포토다이오드의 제조방법은, 투명 기판 상부에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상부에, 빛을 통과시키도록 개방된 형태의 수광부가 형성되어 있는 제1 금속층을 제공하는 단계와, 상기 제1 금속층과 접촉하도록 상기 제1 금속층 상부에 반도체층을 형성하는 단계와, 상기 반도체층과 접촉하도록 상기 반도체층 상부에 제2 금속층을 형성하는 단계를 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 적층형 포토다이오드를 나타내는 단면도이다.
도 2 내지 도 7은 본 발명의 다른 실시예에 따른 적층형 포토다이오드 및 이를 구성하는 제1 금속층의 수광부의 다양한 패터닝 형태를 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 적층형 포토다이오드의 제조방법을 나타내는 순서도이다.
도 9는 본 발명의 다른 실시예에 따른 적층형 포토다이오드의 제조방법을 나타내는 순서도이다.
도 10 내지 도 19는 본 발명의 실시예들에 따른 적층형 포토다이오드의 제조방법을 개략적으로 나타내는 단면도이다.
도 2 내지 도 7은 본 발명의 다른 실시예에 따른 적층형 포토다이오드 및 이를 구성하는 제1 금속층의 수광부의 다양한 패터닝 형태를 나타내는 도면이다.
도 8은 본 발명의 일 실시예에 따른 적층형 포토다이오드의 제조방법을 나타내는 순서도이다.
도 9는 본 발명의 다른 실시예에 따른 적층형 포토다이오드의 제조방법을 나타내는 순서도이다.
도 10 내지 도 19는 본 발명의 실시예들에 따른 적층형 포토다이오드의 제조방법을 개략적으로 나타내는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 평면도 및 단면도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하, 도 1을 참조하여 본 발명의 일 실시예에 대해 설명한다. 도 1은 본 발명의 일 실시예에 따른 적층형 포토다이오드를 나타내는 단면도이다.
본 발명의 일 실시예에 따른 적층형 포토다이오드는 투명 기판(10)과, 상기 투명 기판(10) 상부에 형성되는 게이트 절연막(14)과, 상기 게이트 절연막(14) 상부에 형성된 제1 금속층(16)과, 상기 제1 금속층(16)과 접촉하도록 상기 제1 금속층(16)의 상부에 형성된 반도체층(20)과, 상기 반도체층(20)과 접촉하도록 상기 반도체층(20) 상부에 형성된 제2 금속층(24)을 포함한다.
먼저, 투명 기판(10)은 SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있다. 투명 기판(10)은 반드시 이에 한정되는 것은 아니며 투명한 플라스틱 재로 형성할 수도 있다. 투명 기판(10)을 형성하는 플라스틱 재는 절연성 유기물일 수 있는데, 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate: CAP)로 이루어진 그룹으로부터 선택되는 유기물일 수 있다.
투명 기판(10) 위에는 투명 기판(10)의 평활성과 불순물의 침투를 차단하기 위한 버퍼층(12)이 더 형성될 수 있다. 상기 버퍼층(12)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 실리콘 산질화막(SiO2Nx)의 단일층 또는 이들의 복층일 수 있다.
투명 기판(10) 또는 버퍼층(12)의 상부에는 게이트 절연막(14)이 위치한다. 게이트 절연막(14)은 상기 버퍼층(12)과 마찬가지로 실리콘 산화막(SiO2), 실리콘 질화막(SiNx), 실리콘 산질화막(SiO2Nx) 또는 이들의 다중층일 수 있다. 게이트 절연막(14)은 상기 버퍼층(12)과 동일한 재질로 형성될 수 있으며, 다른 재질로 제작되어도 무방하다.
제1 금속층(16)은 게이트 절연막(14) 상부에 위치하고, 제1 금속층(16)의 상부에는 반도체층(20)이 위치하고, 반도체층(20)의 상부에는 제2 금속층(24)이 위치한다. 즉, 제1 금속층(16)-반도체층(20)-제2 금속층(24)이 차례대로 적층된 MIM 구조를 가진다.
제1 금속층(16)은 PIN 포토다이오드에서 P형 (또는 N형) 도핑된 영역에 해당하며, 제1 금속층(16)과 달리 제2 금속층(24)은 N형 (또는 P형) 도핑된 영역에 해당한다. 그 사이에 개재된 반도체층(20)은 절연층의 역할을 수행하며 충분한 광자 에너지의 빛을 수광하면 전자 및/또는 정공을 생성하여 제1 금속층(16)과 제2 금속층(20) 사이로 흐르는 전류를 발생시킨다.
제1 금속층(16)은 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층일 수 있으며, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층일 수 있다.
반도체층(20)은 실리콘(Si) 즉, 비정질 실리콘(a-Si)으로 구성될 수 있으며, 또는 필요한 전류량에 따라서 폴리 실리콘(p-Si)으로도 구성될 수 있다. 그 외에도 게르마늄(Ge), 갈륨인(GaP), 갈륨비소(GaAs), 알루미늄비소(AlAs) 등으로 구성될 수 있으나, 이에 한정되는 것은 아니다. 또한, 반도체층(20)은 SOI(Silicon on Insulator)기판의 n형 불순물을 저농도로 확산시킨 실리콘 반도체층일 수 있다.
제2 금속층(24)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 몰리브덴텅스텐(MoW) 및 알루미늄(Al) 중에서 선택되는 어느 하나로 형성될 수 있다.
상기 제1 금속층과 제2 금속층 사이에는 복수의 층간 절연막(18, 22, 26)이 형성될 수 있다.
위와 같이, 본 실시예에 따른 적층형 포토다이오드는 제1 금속층(16)-반도체층(20)-제2 금속층(24)이 수직으로 적층된 구성을 가지며, 반도체층(20)이 입사된 광으로 인해 발생한 전류가 제1 금속층(16)과 제2 금속층(24) 사이로 흐를 수 있다.
제1 금속층(16)은 그 일단부에서 제1 전극(28)과 컨택홀을 통해 연결되어 외부와 도통되며, 제2 금속층(24)은 그 일단부에서 제2 전극(30)과 컨택홀을 통해 연결되어 외부와 도통된다. 상기 제1 및 제2 전극(24, 30)은 투명 도전성 물질로 형성될 수 있으며, 보다 바람직하게는 상기 투명 도전성 물질은 ITO (Indium Tin Oxide), IZO(Indium Zinc Oxide), 탄소나노튜브(Carbon Nano Tube), 전도성 폴리머(Conductive Polymer) 및 나노와이어(Nanowire) 중에서 하나 이상을 포함할 수 있다. 즉, 상기 제1 및 제2 전극(28, 30)은 상기 투명 도전성 물질 중 하나 이상을 혼합한 재질로 형성될 수 있다.
본 실시예에 따라 수직으로 적층된 형태의 적층형 포토다이오드를 제공할 수 있으며, 수직으로 적층된 형태의 포토다이오드를 제공함에 있어서, P-N 영역이 금속으로 대체되어 불순물 도핑이 불필요한 MIM(metal-insulator-metal) 구조를 가지는 포토다이오드를 제공할 수 있다.
이하, 도 2 내지 도 7을 참조하여 본 발명의 다른 실시예에 대해 설명한다. 도 2는 본 발명의 다른 실시예에 따른 적층형 포토다이오드를 나타내는 단면도이고, 도 3은 도 2를 구성하는 제1 금속층에 형성된 수광부의 제1 패턴 형태를 나타내는 도면이고, 도 4는 본 발명의 다른 실시예에 다른 적층형 포토다이오드를 나타내는 단면도이고, 도 5는 도 4를 구성하는 제1 금속층에 형성된 수광부의 제2 패턴 형태를 나타내는 도면이고, 도 6은 본 발명의 다른 실시예에 따른 적층형 포토다이오드를 나타내는 단면도이고, 도 7은 도 6을 구성하는 제1 금속층에 형성된 수광부의 제3 패턴 형태를 나타내는 도면이다.
본 발명의 다른 실시예에 따른 적층형 포토다이오드는 투명 기판(10)과, 상기 투명 기판(10) 상부에 형성되는 게이트 절연막(14)과, 상기 게이트 절연막(14) 상부에 형성되고, 빛을 통과시키도록 개방된 형태의 수광부(17)가 형성되어 있는 제1 금속층(16)과, 상기 제1 금속층(16)과 접촉하도록 상기 제1 금속층(16) 상부에 형성된 반도체층(20)과, 상기 반도체층(20)과 접촉하도록 상기 반도체층(20) 상부에 형성된 제2 금속층(24)을 포함한다.
본 실시예를 구성하는 요소는 앞서 설명한 실시예와 모두 동일하므로, 중복설명은 생략한다. 다만, 본 실시예의 제1 금속층(16)은 입사되는 광을 반도체층(20)에 보다 효율적으로 도달할 수 있도록 개방된 형태의 수광부(17)가 형성되어 있다.
도 3, 도 5 및 도 7은 다양한 패턴을 가지는 제1 금속층(16)의 평면도로서, 중앙부에 개방되어 빛이 통과할 수 있는 수광부(17)가 형성되어 있다. 수광부(17)는 도 3에 도시된 바와 같이, 직사각 형태일 수 있으며, 도 5에 도시된 바와 같이, 제1 금속층(16)에는 수광부(17)가 복수로 형성될 수 있다. 도 5에 도시된 예에서, 복수의 수광부(17)는 서로 형상이 동일한 것으로 도시되어 있으나, 이에 한정되는 것은 아니며, 제1 금속층(16)에는 서로 형상이 상이한 형태의 복수의 수광부(17)가 형성될 수 있다. 뿐만 아니라, 복수의 수광부(17)는 서로 일정한 간격으로 배치된 예로 도시되어 있으나, 서로 다른 간격으로 배치될 수도 있다. 한편, 제1 금속층(16)은 도 7에 도시된 바와 같이, 단일한 띠 형태로써 소정의 평면 상에서 교차 배치되는 형태 또는 지그재그 형상을 가질 수도 있다.
이와 같이 다양한 형상을 가지는 수광부(17)를 가지는 제1 금속층(16)을 포함하는 적층형 포토다이오드는 각각 도 2, 도 4 및 도 6에 도시되어 있다. 제1 금속층(16)을 불투명한 금속층으로 형성될 경우, 투명 기판(10)으로 입사되는 광이 제1 금속층(16)의 상부에 위치하는 반도체층(20)에 도달하지 않고 소실되는 경우가 발생할 수도 있다. 따라서, 제1 금속층(16)에 개방된 영역을 가지도록 패터닝하여 수광부(17)를 형성하면, 투명 기판(10)으로 입사된 광이 수광부(17)를 통과하여 반도체층(20)에 도달하고, 충분한 광에너지가 반도체층(20)에 전달되면 전자 및/또는 정공이 생성되어 충분한 전류가 발생할 수 있다.
다시, 도 4를 참고하면, 도 5에 도시된 제1 금속층(16)이 게이트 절연막(14) 상부에 위치하고 그 상부에 반도체층(20)이 위치한다. 제1 금속층(16)에서 수평방향(도 5 상으로 수평방향)으로 패턴이 복수로 형성되어 있는데, 이러한 복수의 각 패턴 하나하나가 이격되어 개별적으로 반도체층(20)과 접촉되어 서브-포토다이오드를 형성하게 된다. 동일 면적 상에서 존재하는 서브-포토다이오드의 개수가 증가하게 되면 실질적으로 전체 포토다이오드의 너비(width) 값이 증가되는 효과가 발생하게 되고, 이로 인해 전체 포토다이오드의 전류 특성을 향상시킬 수 있다. 이와 같은 포토다이오드의 전류 특성 향상 구조는 도 7에 도시된 제1 금속층(16)에 의해서도 동일하게 달성될 수 있다. 도면에 도시된 형태 이외에도 당업자에 의해 실질적으로 동일한 효과를 나타내는 형상을 가지도록 패터닝된 금속층으로 대체될 수 있음은 당업자에게 있어서 자명하다.
앞서 살펴본 바와 같이, P-N 영역이 금속으로 대체된 MIM 구조를 가지는 적층형 포토다이오드에 있어서, 수광영역 상의 금속층이 입사광을 차단하지 않도록 수광부가 형성된 포토다이오드를 제공함으로써, 제1 금속층(16)의 광투과율을 향상시킬 수 있을 뿐만 아니라, 제1 금속층(16)에 형성된 수광부(17)를 패터닝하거나 제1 금속층(16) 자체를 패터닝하여 전체 다이오드의 너비(width)를 증가시킴으로써, 전류 특성이 향상된 포토다이오드에서 제공할 수 있다.
이하, 도 8 및 도 10 내지 19를 참조하여 본 발명의 일 실시예에 따른 적층형 포토다이오드의 제조방법에 대해 설명한다. 도 8은 본 발명의 일 실시예에 따른 적층형 포토다이오드의 제조방법을 나타내는 순서도이고, 도 10 내지 도 19는 본 발명의 일 실시예에 따른 적층형 포토다이오드의 제조방법을 개략적으로 나타내는 단면도이다. 도 10 내지 19는 본 실시예 이외에도 후술하는 도 9에 도시된 본 발명의 다른 실시예에 따른 적층형 포토다이오드의 제조방법과 공통되는 제조단계를 도시하며, 설명의 편의상 본 실시예에서 함께 설명한다.
본 발명의 일 실시예에 따른 적층형 포토다이오드의 제조방법은, 투명 기판을 제공하는 단계(S110)와, 상기 투명 기판 상부에 게이트 절연막을 형성하는 단계(S120)와, 상기 게이트 절연막 상부에 제1 금속층을 형성하는 단계(S130)와, 상기 제1 금속층과 접촉하도록 상기 제1 금속층 상부에 반도체층을 형성하는 단계(S140)와, 상기 반도체층과 접촉하도록 상기 반도체층 상부에 제2 금속층을 형성하는 단계(S150)를 포함한다.
먼저, 도 10에 도시된 바와 같이 투명 기판(10)을 제공한다(S110). 투명 기판(10)은 앞서 설명한 바와 같이, SiO2를 주성분으로 하는 투명한 유리 재질로 이루어질 수 있으나 반드시 이에 한정되는 것은 아니며 투명한 플라스틱 재로 형성할 수도 있다. 투명 기판(10)을 형성하는 플라스틱 재는 절연성 유기물일 수 있는데, 폴리에테르술폰(PES, polyethersulphone), 폴리아크릴레이트(PAR, polyacrylate), 폴리에테르 이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethyelenen napthalate), 폴리에틸렌 테레프탈레이드(PET, polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide: PPS), 폴리아릴레이트(polyallylate), 폴리이미드(polyimide), 폴리카보네이트(PC), 셀룰로오스 트리 아세테이트(TAC), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate: CAP)로 이루어진 그룹으로부터 선택되는 유기물일 수 있다.
이어서, 도 11에 도시된 바와 같이, 투명 기판(10) 위에는 투명 기판(10)의 평활성과 불순물의 침투를 차단하기 위한 버퍼층(12)을 형성할 수 있다. 상기 버퍼층(12)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx) 또는 실리콘 산질화막(SiO2Nx)의 단일층 또는 이들의 복층일 수 있다. 버퍼층(12)을 형성하는 본 단계는 필요에 따라 제외될 수도 있다.
이어서, 도 12에 도시된 바와 같이, 버퍼층(12)의 상부(또는 투명 기판(10)의 상부)에 게이트 절연막(14)을 형성한다(S120). 게이트 절연막(14)은 상기 버퍼층(12)과 마찬가지로 실리콘 산화막(SiO2), 실리콘 질화막(SiNx), 실리콘 산질화막(SiO2Nx) 또는 이들의 다중층일 수 있다. 게이트 절연막(14)은 상기 버퍼층(12)과 동일한 재질로 형성될 수 있으며, 다른 재질로 제작되어도 무방하다.
이어서, 도 13에 도시된 바와 같이, 그 상부에 제1 금속층(16)을 형성한다(S130). 제1 금속층(16)은 PIN 포토다이오드에서 P형 (또는 N형) 도핑된 영역에 해당하며, 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층일 수 있으며, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층일 수 있다. 도시된 바와 같이, 하부 구성요소에 비해 기판 상에서 차지하는 면적이 적게 형성된다.
이어서, 도 14에 도시된 바와 같이, 그 상부에 제1 층간 절연막(18)을 제공하고, 제1 금속층(16)이 상부로 노출되도록 패터닝한다. 제1 층간 절연막(18)은, 게이트 절연막(14)과 마찬가지로, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx), 실리콘 산질화막(SiO2Nx) 또는 이들의 다중층일 수 있다.
이어서, 도 15에 도시된 바와 같이, 제1 층간 절연막(18) 상부에 반도체층(20)을 형성한다(S140). 앞서 설명한 바와 같이, 반도체층(20)은 실리콘(Si) 즉, 비정질 실리콘(a-Si)으로 구성될 수 있으며, 또는 필요한 전류량에 따라서 폴리 실리콘(p-Si)으로도 구성될 수 있다. 그 외에도 게르마늄(Ge), 갈륨인(GaP), 갈륨비소(GaAs), 알루미늄비소(AlAs) 등으로 구성될 수 있으나, 이에 한정되는 것은 아니다. 또한, 반도체층(20)은 SOI(Silicon on Insulator)기판의 n형 불순물을 저농도로 확산시킨 실리콘 반도체층일 수 있다. 바람직하게는 도 15에 도시된 바와 같이, 기판 상에서 제1 금속층(16)에 비해 반도체층(20)이 차지하는 폭이 협소하게 형성될 수도 있다.
이어서, 도 16에 도시된 바와 같이, 그 상부에 다시 제2 층간 절연막(22)을 제공하고, 반도체층(20)이 상부로 노출되도록 패터닝한다. 제2 층간 절연막(22)은, 제1 층간 절연막(18)과 마찬가지로, 실리콘 산화막(SiO2), 실리콘 질화막(SiNx), 실리콘 산질화막(SiO2Nx) 또는 이들의 다중층일 수 있다.
이어서, 도 17에 도시된 바와 같이, 그 상부에 제2 금속층(24)을 형성한다(S150). 제2 금속층(24)은 PIN 포토다이오드에서, 제1 금속층(16)과 반대로 N형 (또는 P형) 도핑된 영역에 해당하며, 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 몰리브덴텅스텐(MoW) 및 알루미늄(Al) 중에서 선택되는 어느 하나로 형성될 수 있다.
이어서, 도 18에 도시된 바와 같이, 그 상부에 다시 제3 층간 절연막(26)을 형성하여 내부 구성이 외부로 드러나지 않도록 보호한다. 제3 층간 절연막(26)의 소재는 제1 및 제2 층간 절연막(18, 22)과 동일할 수 있다.
이어서, 도 19에 도시된 바와 같이, 제3 층간 절연막(26) 상부에서 제1 금속층(16)까지 관통하는 콘택홀을 형성하고 상기 콘택홀에 제1 전극(28)을 증착한다. 또한, 제3 층간 절연막(26) 상부에서 제2 금속층(24)까지 관통하는 콘택홀을 형성하고 상기 콘택홀에 제2 전극(30)을 증착한다. 따라서, 수광에 의해 발생한 전류가 제1 및 제2 전극(28, 30)을 통해 외부로 연결된다.
이하, 도 9를 참조하여 본 발명의 다른 실시예에 따른 적층형 포토다이오드의 제조방법에 대해 설명한다. 본 발명의 다른 실시예에 따른 적층형 포토다이오드의 제조방법은, 투명 기판 상부에 게이트 절연막을 형성하는 단계(S210, S220)와, 상기 게이트 절연막 상부에 제1 금속층을 형성하는 단계(S230)와, 상기 제1 금속층과 접촉하도록 상기 제1 금속층 상부에 반도체층을 형성하는 단계(S240)와, 상기 반도체층과 접촉하도록 상기 반도체층 상부에 제2 금속층을 형성하는 단계(S250)를 포함한다.
본 실시예에 따른 적층형 포토다이오드의 제조방법은 이전 실시예에서 설명한 제조방법과 동일하며, 다만 제1 금속층(16)에 수광부(17)를 형성하는 과정이 더 포함된다는 점이 상이하다. 수광부(17)의 다양한 형태 및 제1 금속층(16)의 다양한 패턴은 앞서 설명한 바와 같으므로 중복설명은 생략한다. 수광부(17)가 미리 형성된 제1 금속층(16)을 제공하거나, 제1 금속층(16)을 증착함에 있어서 수광부(17) 형상대로 게이트 절연막(14) 상부에 마스크를 형성하여 마스크가 형성된 영역에는 제1 금속층(16)이 형성되지 않도록 하여 수광부(17)를 형성할 수도 있다. 상기 설명한 방법은 예시적인 것에 불과하며, 이에 한정되는 것은 아니다.
앞서 살펴본 바와 같이, P-N 영역이 금속으로 대체된 MIM 구조를 가지는 적층형 포토다이오드에 있어서, 수광영역 상의 금속층이 입사광을 차단하지 않도록 수광부가 형성된 포토다이오드를 제공함으로써, 제1 금속층(16)의 광투과율을 향상시킬 수 있을 뿐만 아니라, 제1 금속층(16)에 형성된 수광부(17)를 패터닝하거나 제1 금속층(16) 자체를 패터닝하여 전체 다이오드의 너비(width)를 증가시킴으로써, 전류 특성이 향상된 포토다이오드에서 제공할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 투명 기판 12: 버퍼층
14: 게이트 절연막 16: 제1 금속층
18: 제1 층간 절연막 20: 반도체층
22: 제2 층간 절연막 24: 제2 금속층
26: 제3 층간 절연막
14: 게이트 절연막 16: 제1 금속층
18: 제1 층간 절연막 20: 반도체층
22: 제2 층간 절연막 24: 제2 금속층
26: 제3 층간 절연막
Claims (32)
- 투명 기판;
상기 투명 기판 상부에 형성되는 게이트 절연막;
상기 게이트 절연막 상부에 형성된 제1 금속층;
상기 제1 금속층과 접촉하도록 상기 제1 금속층의 상부에 형성된 반도체층; 및
상기 반도체층과 접촉하도록 상기 반도체층 상부에 형성된 제2 금속층을 포함하는 적층형 포토다이오드. - 제1항에 있어서,
상기 투명 기판과 상기 게이트 절연막 사이에 버퍼층을 더 포함하는 적층형 포토다이오드. - 제1항에 있어서,
상기 제1 금속층과 제2 금속층 사이에는 복수의 층간 절연막이 형성되어 있는 적층형 포토다이오드. - 제1항에 있어서,
상기 제1 금속층과 전기적으로 연결되는 제1 전극을 더 포함하는 적층형 포토다이오드. - 제1항에 있어서,
상기 제2 금속층과 전기적으로 연결되는 제2 전극을 더 포함하는 적층형 포토다이오드. - 제4항 또는 제5항에 있어서,
상기 제1 및 제2 전극은 투명 도전성 물질로 형성된 적층형 포토다이오드. - 제6항에 있어서,
상기 투명 도전성 물질은 ITO, IZO, 탄소나노튜브, 전도성 폴리머 및 나노와이어 중에서 하나 이상을 포함하는 적층형 포토다이오드. - 제1항에 있어서,
상기 제1 금속층은 알루미늄, 네오디뮴, 크롬 및 몰리브덴 중 하나 이상을 포함하는 적층형 포토다이오드. - 제1항에 있어서,
상기 제2 금속층은 몰리브덴, 크롬, 텅스텐 알루미늄-네오디뮴, 티타늄, 몰리브덴텅스텐 및 알루미늄 중에서 선택되는 어느 하나 이상을 포함하는 적층형 포토다이오드. - 제1항에 있어서,
상기 반도체층은 폴리실리콘 또는 비정질실리콘을 포함하는 물질로 형성되는 적층형 포토다이오드. - 투명 기판;
상기 투명 기판 상부에 형성되는 게이트 절연막;
상기 게이트 절연막 상부에 형성되고, 빛을 통과시키도록 개방된 형태의 수광부가 형성되어 있는 제1 금속층;
상기 제1 금속층과 접촉하도록 상기 제1 금속층 상부에 형성된 반도체층; 및
상기 반도체층과 접촉하도록 상기 반도체층 상부에 형성된 제2 금속층을 포함하는 적층형 포토다이오드. - 제11항에 있어서,
상기 수광부는 직사각 형태인 적층형 포토다이오드. - 제11항에 있어서,
상기 제1 금속층의 수광부는 복수로 형성되어 있는 적층형 포토다이오드. - 제13항에 있어서,
상기 복수의 수광부는 서로 형상이 동일한 적층형 포토다이오드. - 제13항에 있어서,
상기 복수의 수광부는 서로 일정한 간격으로 배치되는 적층형 포토다이오드. - 제11항에 있어서,
상기 제1 금속층은 단일한 띠 형상을 가지며, 상기 게이트 절연막 상부면에 지그재그 형태로 배치되는 적층형 포토다이오드. - 투명 기판 상부에 게이트 절연막을 형성하는 단계와,
상기 게이트 절연막 상부에 제1 금속층을 형성하는 단계와,
상기 제1 금속층과 접촉하도록 상기 제1 금속층 상부에 반도체층을 형성하는 단계와,
상기 반도체층과 접촉하도록 상기 반도체층 상부에 제2 금속층을 형성하는 단계를 포함하는 적층형 포토다이오드의 제조방법. - 제17항에 있어서,
상기 투명 기판과 상기 게이트 절연막 사이에 버퍼층을 형성하는 단계를 더 포함하는 적층형 포토다이오드의 제조방법. - 제17항에 있어서,
상기 제1 금속층과 제2 금속층 사이에 복수의 층간 절연막을 형성하는 단계를 더 포함하는 적층형 포토다이오드의 제조방법. - 제17항에 있어서,
상기 제1 금속층과 전기적으로 연결되는 제1 전극을 형성하는 단계를 더 포함하는 적층형 포토다이오드의 제조방법. - 제17항에 있어서,
상기 제2 금속층과 전기적으로 연결되는 제2 전극을 형성하는 단계를 더 포함하는 적층형 포토다이오드의 제조방법. - 제20항 또는 제21항에 있어서,
상기 제1 및 제2 전극은 투명 도전성 물질인 적층형 포토다이오드의 제조방법. - 제22항에 있어서,
상기 투명 도전성 물질은 ITO, IZO, 탄소나노튜브, 전도성 폴리머 및 나노와이어 중에서 하나 이상을 포함하는 적층형 포토다이오드의 제조방법. - 제17항에 있어서,
상기 제1 금속층은 알루미늄, 네오디뮴, 크롬 및 몰리브덴 중 하나 이상을 포함하는 적층형 포토다이오드의 제조방법. - 제17항에 있어서,
상기 제2 금속층은 몰리브덴, 크롬, 텅스텐 알루미늄-네오디뮴, 티타늄, 몰리브덴텅스텐 및 알루미늄 중에서 선택되는 어느 하나 이상을 포함하는 적층형 포토다이오드의 제조방법. - 제17항에 있어서,
상기 반도체층은 폴리실리콘 또는 비정질실리콘으로 형성되는 적층형 포토다이오드의 제조방법. - 투명 기판 상부에 게이트 절연막을 형성하는 단계와,
상기 게이트 절연막 상부에, 빛을 통과시키도록 개방된 형태의 수광부가 형성되어 있는 제1 금속층을 제공하는 단계와,
상기 제1 금속층과 접촉하도록 상기 제1 금속층 상부에 반도체층을 형성하는 단계와,
상기 반도체층과 접촉하도록 상기 반도체층 상부에 제2 금속층을 형성하는 단계를 포함하는 적층형 포토다이오드의 제조방법. - 제27항에 있어서,
상기 수광부는 직사각 형태인 적층형 포토다이오드의 제조방법. - 제27항에 있어서,
상기 제1 금속층의 수광부는 복수로 형성되어 있는 적층형 포토다이오드의 제조방법. - 제29항에 있어서,
상기 복수의 수광부는 서로 형상이 동일한 적층형 포토다이오드의 제조방법. - 제29항에 있어서,
상기 복수의 수광부는 서로 일정한 간격으로 배치되는 적층형 포토다이오드의 제조방법. - 제27항에 있어서,
상기 제1 금속층은 단일한 띠 형상을 가지며, 상기 게이트 절연막 상부면에 지그재그 형태로 배치되는 적층형 포토다이오드의 제조방법.
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