KR20120074492A - Semiconductor device and super junction structure forming method thereof - Google Patents
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Abstract
Description
본 발명은 반도체 소자 및 그 수퍼정션 구조 형성 방법에 관한 것이다.
The present invention relates to a semiconductor device and a method of forming the superjunction structure thereof.
전력전자분야에서 반도체 소자는 중요한 요소로서, 반도체 소자는 자동차 응용분야뿐 아니라 다양한 산업 분야의 다양한 요구(예를 들어, 높은 절연 전압, 낮은 도통 손실, 스위칭 속도, 낮은 스위칭 손실 등)에 충족되도록 개발되고 있다. 예를 들어, 절연게이트 바이폴라 트랜지스터(IGBT), 전력용 금속-산화물-반도체 전계효과트랜지스터(전력용 MOSFET) 및 여러 형태의 사이리스터를 포함하는 반도체 소자는 이와 같은 요구에 따라 계속적으로 발달하고 있다.Semiconductor devices are an important element in power electronics, which are developed to meet the needs of a wide range of industries, including automotive applications as well as high isolation voltages, low conduction losses, switching speeds, and low switching losses. It is becoming. For example, semiconductor devices including insulated gate bipolar transistors (IGBTs), power metal-oxide-semiconductor field effect transistors (power MOSFETs), and various types of thyristors continue to develop in response to such demands.
전력용 반도체 소자의 온(on) 저항은 드리프트(drift) 층 부분의 전기 저항에 크게 의존하지만, 드리프트 층의 전기 저항을 결정하는 불순물 농도는 베이스(base)와 드리프트 층이 형성하는 PN 접합의 내압에 따른 한계 이상으로 적용할 수 없어 반도체 소자의 내압과 온 저항 간에는 트레이드 오프(trade-off) 관계가 성립된다. 이러한 트레이드 오프 관계는 반도체 소자의 재료에 의해 정해지는 한계가 있어, 이러한 한계를 극복하여 낮은 온 저항을 가지는 반도체 소자의 제작이 요구된다.The on-resistance of the power semiconductor device is highly dependent on the electrical resistance of the drift layer portion, but the impurity concentration that determines the electrical resistance of the drift layer is the breakdown voltage of the PN junction formed by the base and the drift layer. Since it can not be applied beyond the limit according to the trade-off relationship between the breakdown voltage and the on-resistance of the semiconductor device is established. This trade-off relationship has a limitation determined by the material of the semiconductor device, and thus, the manufacture of a semiconductor device having a low on resistance is required by overcoming this limitation.
이러한 문제를 해결하기 위한 전력용 반도체 소자 구조의 일 예로서 P 도전형 필러와 N 도전형 필러가 매입되는 수퍼정션(super junction) 구조가 제시되고 있다.As an example of the structure of a semiconductor device for power to solve this problem, a super junction structure in which a P conductive filler and an N conductive filler is embedded is proposed.
도 1에는 종래 기술에 따른 수평형 게이트를 가지는 MOSFET(Metal Oxide Semiconductor Field Transistor)가 도시되어 있고, 도 2에는 종래기술에 따른 수퍼정션 구조를 가지는 MOSFET이 도시되어 있다.FIG. 1 illustrates a MOSFET having a horizontal gate according to the prior art, and FIG. 2 illustrates a MOSFET having a superjunction structure according to the prior art.
도 1에 도시된 수평형 게이트를 가지는 MOSFET과 달리, 도 2에 도시된 수퍼정션 구조를 가지는 MOSFET은 드리프트 영역 내에 전류의 흐름 방향과 동일한 방향으로 P 영역(즉, P 도전형 필러)(210)이 존재하여, P 도전형 필러(210)와 N 도전형 필러(220)간의 PN 접합이 수직한 방향으로 형성된다. 참고로, 도 1 및 도 2에서, 식별번호 10은 N+ 도전형 기판을, 30은 N 드리프트 층을, 35는 P 도전형 베이스 영역을, 40은 N+ 도전형의 소스 영역을, 50은 게이트 전극을, 55는 게이트 절연층을, 70은 소스 금속 전극을, 80은 드레인 금속 전극을 각각 나타낸다.Unlike the MOSFET having the horizontal gate shown in FIG. 1, the MOSFET having the superjunction structure shown in FIG. 2 has a P region (ie, P-conductive filler) 210 in the same direction as the current flow direction in the drift region. With this present, the PN junction between the P
도 2에 도시된 바와 같이 수퍼정션 구조가 적용되는 경우, 역방향 전압이 인가되면 좁은 간격(도2의 Lpillar)으로 반복되는 PN 접합면을 따라 평행하게 확장되는 공핍 영역이 낮은 역 바이어스에서도 서로 만나 드리프트 영역이 완전히 공핍층으로 전환되므로 PN 접합에서의 전계 집중이 감소될 수 있다.When the superjunction structure is applied as shown in FIG. 2, when a reverse voltage is applied, a depletion region that extends in parallel along the PN junction surface repeated at a narrow interval (L pillar in FIG. 2) meets each other even at a low reverse bias. Since the drift region is completely converted to the depletion layer, the electric field concentration at the PN junction can be reduced.
따라서, 드리프트 영역이 완전히 공핍층으로 전환될 수 있도록 드리프트 영역 내의 P 도전형 영역과 N 도전형 영역의 전하량을 조절한다면 일반적인 MOSFET에 비해 상대적으로 높은 N 드리프트 농도를 적용할지라도 높은 항복 전압이 확보될 수 있어, 동일한 항복 전압에서 낮은 순방향 저항을 가지고 순방향 특성이 개선된 반도체 소자의 설계가 가능해진다. Therefore, if the amount of charge in the P-conducting and N-conducting regions in the drift region is controlled so that the drift region can be completely converted into a depletion layer, a high breakdown voltage may be secured even if a relatively high N drift concentration is applied as compared to a general MOSFET. This allows the design of a semiconductor device having a low forward resistance at the same breakdown voltage and improved forward characteristics.
또한, N 드리프트 영역의 N 도전형 영역과 P 도전형 영역이 완전히 공핍 영역으로 전환되는 경우를 가정한다면, 수퍼정션 구조를 가지는 MOSFET의 온 저항이 항복 전압과 셀 피치(cell pitch)에 선형적으로 비례하므로 항복 전압을 유지하면서 셀 피치를 감소시켜 순방향 소자 특성을 개선할 수도 있다. In addition, assuming that the N-conducting region and the P-conducting region of the N drift region are completely switched to the depletion region, the on-resistance of the MOSFET having the superjunction structure is linear with the breakdown voltage and the cell pitch. As a result, the cell pitch can be reduced while maintaining the breakdown voltage to improve the forward device characteristics.
즉, 셀 피치가 감소되면 각각의 PN 접합간의 거리가 감소되어 공핍 영역이 만나는 길이가 감소되므로 N 드리프트 영역의 농도를 증가시킬 수 있고, 따라서 N 드리프트 영역의 저항이 감소될 수 있으며, 집적도의 증가에 따른 효과까지 얻을 수 있어 칩의 저항이 효과적으로 감소될 수 있다.That is, if the cell pitch is reduced, the distance between each PN junction is reduced, and thus the length of the depletion region meets can be increased, so that the concentration of the N drift region can be increased, so that the resistance of the N drift region can be reduced, and the degree of integration increases. Since the effect can be obtained, the resistance of the chip can be effectively reduced.
이와 같이, 반도체 소자의 온 저항을 감소시키고 순방향 소자 특성을 개선하기 위한 수퍼정션 구조는 다양한 방법에 의해 형성될 수 있다. As such, the superjunction structure for reducing the on resistance of the semiconductor device and improving the forward device characteristics can be formed by various methods.
그러나, 종래의 수퍼정션 구조 형성 방법은 에피 성장 공정 횟수의 증가 및 마스크 작업의 증가로 인한 소자 제작 비용의 증가의 문제점이 있으며, 또한 N 도전형 필러의 농도를 높이기 어려운 문제점도 있었다.However, the conventional method of forming a superjunction structure has a problem of increasing the device fabrication cost due to the increase in the number of epitaxial growth processes and the increase of the mask operation, and it is also difficult to increase the concentration of the N-conductive filler.
따라서, 소자 제작 비용을 감소시키고 N 도전형 필러의 농도를 적절한 수준으로 높일 수 있는 수퍼정션 구조 형성 방법이 요구된다.Therefore, there is a need for a method of forming a superjunction structure capable of reducing device fabrication cost and increasing the concentration of N-conductive filler to an appropriate level.
전술한 배경기술은 발명자가 본 발명의 도출을 위해 보유하고 있었거나, 본 발명의 도출 과정에서 습득한 기술 정보로서, 반드시 본 발명의 출원 전에 일반 공중에게 공개된 공지기술이라 할 수는 없다.
The above-described background technology is technical information that the inventor holds for the derivation of the present invention or acquired in the process of deriving the present invention, and can not necessarily be a known technology disclosed to the general public prior to the filing of the present invention.
본 발명은 소자 제작 비용을 감소시키고, N 도전형 필러의 농도를 적절한 수준으로 높일 수 있고, 에피층간의 정렬 문제를 근본적으로 해결할 수 있는 반도체 소자 및 그 수퍼정션 구조 형성 방법을 제공하기 위한 것이다.The present invention is to provide a semiconductor device and a method of forming a superjunction structure which can reduce the device manufacturing cost, increase the concentration of the N-conductive filler to an appropriate level, and can fundamentally solve the alignment problem between the epi layers.
본 발명의 이외의 목적들은 하기의 설명을 통해 쉽게 이해될 수 있을 것이다.
Other objects of the present invention will be readily understood through the following description.
본 발명의 일 측면에 따르면, 반도체 소자의 수퍼정션 구조 형성 방법에 있어서, (a) 제1 도전형 기판의 상부에 제1 도전형의 제1 에피층을 성장시키는 단계; (b) 마스크(mask) 작업 없이 상기 성장된 제1 에피층의 상부에 전체적으로 제1 도전형 이온을 주입하는 단계; (c) 마스크 작업을 통해 제2 도전형 영역이 형성될 영역을 획정(劃定)하고, 상기 획정된 영역에 주입된 제1 도전형 이온의 전부 또는 일부가 제거되도록 실리콘 식각하는 단계; 및 (d) 상기 획정된 영역에 제2 도전형 이온을 주입한 후, 상기 제1 에피층의 상부에 제2 에피층을 성장시키는 단계를 포함하는 수퍼정션 구조 형성 방법이 제공된다.According to an aspect of the present invention, there is provided a method of forming a superjunction structure of a semiconductor device, the method comprising: (a) growing a first epitaxial layer of a first conductivity type on top of a first conductivity type substrate; (b) implanting first conductivity type ions entirely on top of the grown first epitaxial layer without masking; (c) defining a region where a second conductivity type region is to be formed through a mask operation, and etching the silicon to remove all or a portion of the first conductivity type ions implanted in the defined region; And (d) implanting a second conductivity type ion into the defined region, and then growing a second epitaxial layer on top of the first epitaxial layer.
상기 단계 (b) 내지 상기 단계 (d)를 반복적으로 실행함으로써 종방향으로 PN 접합되는 수퍼정션(super junction) 구조를 형성할 수 있다.By repeatedly performing the steps (b) to (d), it is possible to form a super junction structure in which the PN junction is longitudinally formed.
상기 단계 (c)에 의한 실리콘 식각에 의해 수평 방향에서 제1 도전형 영역과 제2 도전형 영역간에 단차(段差)가 형성될 수 있다.Steps (c) may be formed between the first conductivity type region and the second conductivity type region in the horizontal direction by silicon etching according to the step (c).
상기 단계 (c)에 의한 실리콘 식각에 의해 수평 방향에서 제1 도전형 영역과 제2 도전형 영역간의 이온 농도 분포에서 불연속 구간이 발생될 수 있다.By the silicon etching of step (c), a discontinuous section may be generated in the ion concentration distribution between the first conductivity type region and the second conductivity type region in the horizontal direction.
상기 획정된 영역이 새로운 에피층의 성장 이후에도 종방향으로 연속되도록 하기 위한 정렬 키(align key)가 상기 단계 (c)에 의한 실리콘 식각 과정에서 함께 형성될 수 있다.An alignment key may be formed together in the silicon etching process of step (c) to allow the defined region to continue in the longitudinal direction even after the growth of the new epitaxial layer.
상기 단계 (b)는 상기 제1 에피층의 상부에 산화막을 형성하는 단계를 더 포함하고, 상기 단계 (d)는 상기 형성된 산화막을 제거하는 단계를 더 포함할 수 있다.The step (b) may further include forming an oxide film on the first epitaxial layer, and the step (d) may further include removing the formed oxide film.
상기 제1 에피층과 상기 제2 에피층의 이온 농도는 균일하지 않을 수 있다.The ion concentration of the first epitaxial layer and the second epitaxial layer may not be uniform.
상기 단계 (d)에서 주입된 제2 도전형 이온은 상기 제2 에피층이 성장될 때 주변으로 확산되어 제2 도전형 영역을 형성할 수 있다.The second conductivity type ions implanted in the step (d) may diffuse to form a second conductivity type region when the second epitaxial layer is grown.
상기 제1 도전형은 P형 및 N형 중 어느 하나이고, 상기 제2 도전형은 P형 및 N형 중 다른 하나일 수 있다.The first conductivity type may be any one of P type and N type, and the second conductivity type may be another one of P type and N type.
상기 반도체 소자는 전력용 MOSFET 및 IGBT 중 하나 이상일 수 있다.
The semiconductor device may be at least one of a power MOSFET and an IGBT.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
Other aspects, features, and advantages will become apparent from the following drawings, claims, and detailed description of the invention.
본 발명의 실시예에 따르면, 소자 제작 비용을 감소시키고, N 도전형 필러의 농도를 적절한 수준으로 높일 수 있고, 에피층간의 정렬 문제를 근본적으로 해결할 수 있는 효과가 있다.
According to the embodiment of the present invention, it is possible to reduce the device manufacturing cost, increase the concentration of the N conductivity type filler to an appropriate level, and fundamentally solve the alignment problem between the epi layers.
도 1은 종래 기술에 따른 수평형 게이트를 가지는 MOSFET(Metal Oxide Semiconductor Field Transistor)의 구조를 나타낸 도면.
도 2는 종래기술에 따른 수퍼정션 구조를 가지는 MOSFET의 구조를 나타낸 도면.
도 3 및 도 4는 종래기술에 따른 반도체 소자의 수퍼정션 구조 형성 과정을 각각 나타낸 도면.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 수퍼정션 구조 형성 과정을 나타낸 도면.
도 6은 본 발명의 일 실시예에 따른 정렬 키(align key) 형성 형태를 예시한 도면.1 is a view showing the structure of a MOSFET (Metal Oxide Semiconductor Field Transistor) having a horizontal gate according to the prior art.
2 is a view showing the structure of a MOSFET having a superjunction structure according to the prior art.
3 and 4 illustrate a process of forming a superjunction structure of a semiconductor device according to the prior art, respectively.
5 is a view illustrating a process of forming a superjunction structure of a semiconductor device in accordance with an embodiment of the present invention.
6 illustrates a form of an alignment key according to an embodiment of the present invention.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.BRIEF DESCRIPTION OF THE DRAWINGS The present invention is capable of various modifications and various embodiments, and specific embodiments are illustrated in the drawings and described in detail in the detailed description. It is to be understood, however, that the invention is not to be limited to the specific embodiments, but includes all modifications, equivalents, and alternatives falling within the spirit and scope of the invention. In the following description of the present invention, if it is determined that the detailed description of the related known technology may obscure the gist of the present invention, the detailed description thereof will be omitted.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. The terms first, second, etc. may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, operation, component, part, or combination thereof described in the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, components, or a combination thereof.
층, 영역 또는 기판과 같은 요소가 다른 요소 "위(on)"에 존재하는 것으로 또는 "위로(onto)" 확장되는 것으로 기술되는 경우, 그 요소는 다른 요소의 직접 위에 있거나 직접 위로 확장될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소 "바로 위(directly on)"에 있거나 "바로 위로(directly onto)" 확장된다고 언급되는 경우, 다른 중간 요소들은 존재하지 않는다. 또한, 하나의 요소가 다른 요소에 "연결(connected)"되거나 "결합(coupled)"된다고 기술되는 경우, 그 요소는 다른 요소에 직접 연결되거나 직접 결합될 수 있고, 또는 중간의 개입 요소가 존재할 수도 있다. 반면에, 하나의 요소가 다른 요소에 "직접 연결(directly connected)"되거나 "직접 결합(directly coupled)"된다고 기술되는 경우에는 다른 중간 요소가 존재하지 않는다.If an element such as a layer, region or substrate is described as being on or "onto" another element, the element may be directly above or directly above another element and There may be intermediate or intervening elements. On the other hand, if one element is mentioned as being "directly on" or extending "directly onto" another element, no other intermediate elements are present. In addition, when one element is described as being "connected" or "coupled" to another element, the element may be directly connected to or directly coupled to another element, or an intermediate intervening element may be present. have. On the other hand, when one element is described as being "directly connected" or "directly coupled" to another element, no other intermediate element exists.
"아래의(below)" 또는 "위의(above)" 또는 "상부의(upper)" 또는 "하부의(lower)" 또는 "수평의(horizontal)" 또는 "측면의(lateral)" 또는 "수직의(vertical)"와 같은 상대적인 용어들은 여기에서 도면에 도시된 바와 같이 하나의 요소, 층 또는 영역의 다른 요소, 층 또는 영역에 대한 관계를 기술하는데 사용될 수 있다. 이들 용어들은 도면에 묘사된 방향(orientation)에 부가하여 장치의 다른 방향을 포괄하기 위한 의도를 갖는 것으로 이해되어야 한다."Below" or "above" or "upper" or "lower" or "horizontal" or "lateral" or "vertical" Relative terms such as "vertical" may be used herein to describe a relationship of one element, layer or region to another element, layer or region, as shown in the figures. It is to be understood that these terms are intended to encompass other directions of the device in addition to the orientation depicted in the figures.
이하, 본 발명의 실시예에 대해 관련 도면들을 참조하여 상세히 설명하기로 한다.
Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3 및 도 4는 종래기술에 따른 반도체 소자의 수퍼정션 구조 형성 과정을 각각 나타낸 도면이다.3 and 4 are views illustrating a process of forming a superjunction structure of a semiconductor device according to the prior art, respectively.
종래기술에 따른 수퍼정션 구조 형성 과정의 일 예가 도시된 도 3을 참조하면, 단계 (a)에서 N+ 도전형 기판(10) 상부에 N 도전형의 에피층(30)을 성장시키고, 단계 (b)에서 마스크(mask) 작업을 이용하여 P 도전형 필러(210)를 형성할 영역에 P 도전형 이온을 주입한다.Referring to FIG. 3, which shows an example of a process of forming a superjunction structure according to the related art, in step (a), an N conductive
이후, 단계 (c)로 진행하여 P 도전형 이온이 주입된 에피층의 상부에 새로운 에피층을 형성한다. 새로운 에피층의 형성 과정에서 단계 (b)에서 주입된 P 도전형 이온은 높은 온도에 의해 확산되어 원형의 P 도전형 영역이 형성된다.Subsequently, the process proceeds to step (c) to form a new epitaxial layer on top of the epitaxial layer into which the P conductivity type ions are implanted. In the process of forming a new epitaxial layer, the P conductive ions implanted in step (b) are diffused by a high temperature to form a circular P conductive region.
이와 같이, 제1 에피층 성장, P 도전형 이온 주입 및 제1 에피층의 상부에 제2 에피층 성장의 과정을 반복적으로 실행함으로써 식별번호 320에서 보이는 바와 같이 종방향의 P 도전형 필러(210), 즉 종방향의 PN 접합이 형성될 수 있다.As such, by repeatedly performing the process of the first epitaxial layer growth, the P conductivity type ion implantation, and the second epitaxial layer growth on top of the first epitaxial layer, as shown by the
전술한 바와 같이, 에피층 성장 등의 열 공정에 의하여 이온 주입된 P 도전형 이온이 확산되기 때문에, P 도전형 영역과 N 도전형 영역의 경계면이 수직한 방향에서 C자형으로 굴곡을 가지도록 형성된다. 이와 같이 굴곡을 가지도록 형성된 경계면은 N 도전형 영역과 P 도전형 영역의 농도가 변하는 구간으로, 전하 균형을 맞추는데 어려움을 야기할 수 있고 전류의 흐름을 방해할 수 있다. As described above, since the P-conductive ions implanted by the thermal process such as epilayer growth are diffused, the interface between the P-conductive region and the N-conductive region is formed in a C-shape in a vertical direction. do. The boundary surface formed to be bent as described above is a section in which the concentrations of the N conductive region and the P conductive region change, which may cause difficulty in balancing charges and may hinder the flow of current.
따라서, 필러 피치(Pillar pitch)(도2의 Lpillar)를 줄여 P 도전형 이온이 확산된 P 도전형 영역의 폭을 최소화하는 방안이 요구된다. 필러 피치를 줄이는 가장 일반적인 방법으로 에피텍셜 성장 횟수를 증가(즉, 에피층의 성장 및 이온 주입의 횟수를 증가)시켜 P 도전형 필러(210)와 N 도전형 필러(220) 사이의 굴곡의 정도를 감소시키는 방법이 있다. 그러나, 이와 같이 필러 피치를 감소시키는 방법은 에피텍셜 성장 공정의 횟수 및 마스크 작업의 수가 증가되어 비용이 증가되는 문제점이 있다. Accordingly, a method of minimizing the width of the P-conductive region into which the P-conductive ion is diffused by reducing the pillar pitch (L pillar of FIG. 2) is required. The most common way to reduce the filler pitch is to increase the number of epitaxial growths (i.e., increase the number of epilayer growth and ion implantation), and thus the degree of bending between the P
이외에도, N 도전형 이온과 P 도전형 이온을 각 영역에 주입하여 그 경계에서만 각 이온들이 상쇄(compensation)되어 해당 이온의 수평 방향 확산이 최소화되도록 하는 방법이 적용될 수는 있으나, 이 방법 역시 마스크 작업이 기존의 방법에 비해 증가하여 반도체 소자의 제작 비용이 증가하는 문제점이 발생된다.
In addition, a method of implanting N-conducting ions and P-conducting ions into each region and canceling the ions at the boundary thereof to minimize the horizontal diffusion of the ions can be applied. Compared with the conventional method, a problem arises in that the manufacturing cost of the semiconductor device increases.
종래기술에 따른 수퍼정션 구조 형성 과정의 다른 예가 도시된 도 4를 참조하면, 단계 (a)에서 N+ 도전형 기판(10) 상부에 N 도전형의 에피층(30)을 성장시키고, 단계 (b)에서 마스크 작업 없이 성장된 에피층(30)에 N 도전형 이온을 주입한다. 즉, 에피층(30)을 성장시킨 후 후술될 P 도전형 이온의 주입 이전에 마스크 작업없이 N 도전형 이온을 전체적으로 주입한다.Referring to FIG. 4, which shows another example of a process of forming a superjunction structure according to the related art, in step (a), an N
단계 (c)에서 에피층(30)의 상부에 포토 레지스트(photoresist)(430)를 코팅하고 P 도전형 이온 주입을 위해 마스크 작업을 통한 패턴을 형성한다. In step (c), a
단계 (d)에서 마스크 작업을 통해 노출된 영역, 즉 P 도전형 필러가 형성될 영역에 P 도전형 이온을 주입하고, 단계 (e)에서 에피층(30) 상부에 남아있는 포토 레지스트(430)를 제거한 후, 단계 (f)에서 P 도전형 이온이 주입된 에피층의 상부에 새로운 에피층을 형성한다. In step (d), the P resistive ions are implanted into the area exposed through the mask operation, that is, the area where the P conductive filler is to be formed, and the
새로운 에피층의 형성 과정에서, 단계 (d)에서 주입된 P 도전형 이온은 높은 온도에 의해 확산되어 원형의 P 도전형 영역이 형성되며, 단계 (b) 내지 단계 (f)를 반복 실행함으로서 종방향의 P 도전형 필러(210)가 형성된다.In the process of forming a new epitaxial layer, the P-conductive ions implanted in step (d) are diffused by a high temperature to form circular P-conductive regions, and by repeating steps (b) to (f), P-
단계 (b)에서 전체적으로 주입된 N 도전형 이온은 단계 (d)에서 부분적으로 주입된 P 도전형 이온과 상쇄되어 P 도전형 이온의 수평 방향 확산을 억제한다. The N-conductive ions implanted entirely in step (b) are offset by the P-conducting ions partially implanted in step (d) to inhibit the horizontal diffusion of the P-conducting ions.
P 도전형 필러(210)가 형성될 영역에 제한적으로 P 도전형 이온을 주입하여 확산 처리시키되 각 이온간의 상쇄(compensation) 효과를 이용하여 P 도전형 필러(210)를 형성하는 방법은 타원형 형상의 P 도전형 영역이 형성되도록 하며, 수직 방향으로의 굴곡의 정도가 상대적으로 작아져 필러 피치를 감소시킬 수 있는 장점이 있다. The method of forming the P-
그러나, 이 방법의 경우 P 도전형 영역에도 N 도전형 이온이 주입되어 있기 때문에 P 도전형 영역 내에서도 각 이온간에 상쇄가 발생하게 되어 전하 균형을 맞추는 것이 쉽지 않고, 따라서 N 도전형 영역의 농도를 높게 하지 못하는 문제점을 발생시킨다.
However, in this method, since N-conductive ions are also implanted in the P-conductive region, offsets are generated between the ions even in the P-conductive region, so that it is not easy to balance the charge, thus increasing the concentration of the N-conductive region. It causes problems
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 수퍼정션 구조 형성 과정을 나타낸 도면이고, 도 6은 본 발명의 일 실시예에 따른 정렬 키(align key) 형성 형태를 예시한 도면이다.FIG. 5 is a view illustrating a process of forming a superjunction structure of a semiconductor device according to an embodiment of the present invention, and FIG. 6 is a view illustrating a form of forming an alignment key according to an embodiment of the present invention.
본 발명의 일 실시예에 따른 수퍼정션 구조 형성 과정이 도시된 도 5를 참조하면, 단계 (a)에서 N+ 도전형 기판(10) 상부에 N 도전형의 에피층(30)을 성장시키고, 단계 (b)에서 성장된 에피층(30)의 상부에 마스크 작업 없이 전체적으로 N 도전형 이온을 주입한다. 즉, 에피층(30)을 성장시킨 후 후술될 P 도전형 이온의 주입 이전에 마스크 작업없이 N 도전형 이온을 전체적으로 주입한다. 단계 (b)에 도시되지는 않았으나, 성장된 에피층(30)의 상부에 산화막(oxide)을 형성하는 단계가 더 포함될 수도 있다.Referring to FIG. 5, which shows a process for forming a superjunction structure according to an embodiment of the present invention, in step (a), an N
단계 (c)에서 에피층(30)의 상부에 포토 레지스트(photoresist)(430)를 코팅하고 P 도전형 이온 주입을 위해 마스크 작업을 통한패턴 형성 및 실리콘 식각 처리를 진행한다. In step (c), a
이때, P 도전형 필러가 형성될 영역에 주입된 N 도전형 이온(즉, 단계 (b)에 의해 주입된 N 도전형 이온)의 일부 또는 전부가 제거될 수 있도록 적절한 깊이로 에피층(30)의 상부도 함께 식각 처리한다. 이에 의해, 수퍼정션 구조는 수평 방향으로 하나의 불순물(주입된 이온) 농도의 분포가 본질적으로 불연속 구간이 생기게 되며, 수평 방향에서 불순물 농도의 분포가 불연속이 되도록 P 도전형 영역과 N 도전형 영역의 표면 사이에 단차가 형성된다. At this time, the
단계 (d)에서 마스크 작업을 통해 실리콘 식각 처리된 영역(즉, P 도전형 필러가 형성될 영역)에 P 도전형 이온을 주입한다. P 도전형 영역이 형성될 영역에 주입된 N 도전형 이온의 일부 또는 전부를 제거한 후 P 도전형 이온을 주입하므로, P 도전형 영역 내에서 두 이온간의 상쇄 효과가 발생하지 않거나 최소화될 수 있어 P 도전형 이온과 N 도전형 이온간의 전하 균형을 맞추는 것이 용이해진다.In step (d), P-conductive ions are implanted into the silicon-etched region (that is, the region where the P-conductive filler is to be formed) through a mask operation. Since some or all of the N-conductive ions implanted in the region where the P-conductive region is to be formed are removed, and then P-conductive ions are implanted, the offset effect between the two ions may not occur or be minimized in the P-conductive region. It is easy to balance the charge between the conductive ions and the N conductive ions.
이후, 단계 (e)에서 에피층(30) 상부에 남아있는 포토 레지스트(430)를 제거한 후, 단계 (f)에서 P 도전형 이온이 주입된 에피층의 상부에 새로운 에피층을 형성한다. Subsequently, after removing the
새로운 에피층의 형성 과정에서 단계 (d)에서 주입된 P 도전형 이온은 높은 온도에 의해 확산되어 원형의 P 도전형 영역이 형성되며, 이러한 과정을 반복함으로서 종방향의 P 도전형 필러(210)가 형성된다. In the process of forming a new epitaxial layer, the P-conductive ions implanted in step (d) are diffused by a high temperature to form a circular P-conductive region, and by repeating this process, the longitudinal P-
또한, P 도전형 이온과 N 도전형 이온 사이의 상쇄(compensation)는 P 도전형 영역과 N 도전형 영역의 경계에서만 발생되므로 P 도전형 영역에 대한 수평 방향으로의 확산이 효과적으로 억제될 수 있고, 따라서 작은 필러 피치의 구현이 가능해진다. 그리고, 필러 피치의 감소에 따라 전하 균형을 맞추기가 용이해지며, 동일 영역에 주입된 두 이온간 상쇄 효과가 최소화되어 높은 농도의 N 도전형 이온의 주입이 가능해지고 결과적으로 반도체 소자의 순방향 특성이 개선될 수 있다. In addition, since the compensation between the P-conducting ions and the N-conducting ions occurs only at the boundary between the P-conducting region and the N-conducting region, diffusion in the horizontal direction with respect to the P-conducting region can be effectively suppressed. Thus, a small filler pitch can be realized. In addition, it is easy to balance charges according to the decrease of filler pitch, and the offset effect between two ions implanted in the same region is minimized, so that it is possible to inject a high concentration of N-conductive ions, and as a result, the forward characteristic of the semiconductor device is improved. Can be improved.
전술한 바와 같은 다층 에피 성장법을 이용한 수퍼정션 구조 형성 방법은 P 도전형 영역과 N 도전형 영역간의 수직 접합이 에피 성장 공정, 광식각(Photolithographic) 공정 및 이온 주입 공정을 반복하여 수행되므로, 각 에피층에서의 P 도전형 영역간의 정렬이 중요하다. In the method of forming a superjunction structure using the multilayer epitaxial growth method as described above, since the vertical junction between the P conductive region and the N conductive region is performed by repeating the epitaxial growth process, the photolithographic process, and the ion implantation process, Alignment between P conductive regions in the epi layer is important.
일반적으로 각 에피층 간의 정렬은 에피 성장 전에 형성된 트렌치 키(trench key)를 기준으로 이루어진다. 그러나, 등방성으로 실리콘이 성장되는 에피 성장 과정에서 트렌치 키가 에피 성장에 의해 채워지면서 트렌치 내부와 외부 사이의 단차가 불명확하게 되는 상황이 발생하여 에피층을 두껍게 성장시킬수록 각 층간의 정렬이 어려워지는 문제점이 있었다. In general, the alignment between each epi layer is based on a trench key formed prior to epi growth. However, in the epitaxial growth process where silicon is grown isotropically, the trench key is filled with epitaxial growth, resulting in unclear steps between the trench interior and exterior. As the epitaxial layer grows thicker, the alignment between the layers becomes more difficult. There was a problem.
이러한 문제점을 해소하기 위해, 별도의 키 형성 공정을 추가하여 트렌치 키의 단차가 유지되어 P 도전형 영역간의 정렬이 가능하도록 하는 방법이 이용되었다.In order to solve this problem, a method of adding a separate key forming process is used to maintain the trench key step so that alignment between the P conductive regions is possible.
그러나, 본 실시예에서 제시하는 반도체 소자의 구조는 도 6에 도시된 바와 같이 각 에피 성장 후 P 도전형 이온 주입 이전에 진행되는 실리콘 식각 공정(도 5의 단계 (c) 참조)에서 정렬 키(align key) 역할을 수행하는 트렌치도 동시에 식각되므로 항상 트렌치 키의 단차가 유지되는 장점이 있다. However, as shown in FIG. 6, the structure of the semiconductor device according to the present exemplary embodiment may be classified into a alignment key (see FIG. Since the trenches that align keys are also etched at the same time, there is an advantage that the trench key step is always maintained.
즉, 본 실시예에 따른 수퍼정션 구조 형성 방법은 N 도전형 이온의 제거를 위한 실리콘 식각 공정에서 트렌치 키도 매번 동시에 정의될 수 있어, 각 에피층 간의 P 도전형 영역의 정렬 문제가 근본적으로 해결될 수 있는 정점이 있다. That is, in the method for forming a superjunction structure according to the present embodiment, the trench key may be defined at the same time every time in the silicon etching process for removing the N conductivity type ions, thereby fundamentally solving the problem of alignment of the P conductivity type regions between the epitaxial layers. There is a vertex that can be.
또한, 본 실시예에 따른 수퍼정션 구조 형성 방법에 따른 P 도전형 영역 및 N 도전형 영역에서 각 도전형 캐리어의 농도가 수직 방향에서 균일하지 않도록 할 수도 있다. 예를 들어, 각각의 에피 성장 단계에서 성장되는 에피층의 N 도전형 이온 농도를 달리 하거나, 단계 (b)를 통해 주입되는 N 도전형 이온 농도를 달리할 수 있다.
In addition, in the P-conductive region and the N-conductive region according to the superjunction structure forming method according to the present embodiment, the concentration of each conductive carrier may not be uniform in the vertical direction. For example, the N-conductive ion concentration of the epitaxial layer grown in each epitaxial growth step may be changed, or the N-conductive ion concentration injected through step (b) may be different.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined in the following claims And changes may be made without departing from the spirit and scope of the invention.
10 : N+ 도전형 기판
30 : N 드리프트 층
35 : P 도전형 베이스 영역
40 : 소스 영역
50 : 게이트 전극
55 : 게이트 절연층
70 : 소스 금속 전극
80 : 드레인 금속 전극
210 : P 도전형 필러
220 : N 도전형 필러10: N + conductive substrate
30: N drift layer
35: P conductive base area
40: source area
50: gate electrode
55 gate insulating layer
70: source metal electrode
80: drain metal electrode
210: P conductive filler
220: N conductive filler
Claims (8)
(a) 제1 도전형 기판의 상부에 제1 도전형의 제1 에피층을 성장시키는 단계;
(b) 마스크(mask) 작업 없이 상기 성장된 제1 에피층의 상부에 전체적으로 제1 도전형 이온을 주입하는 단계;
(c) 마스크 작업을 통해 제2 도전형 영역이 형성될 영역을 획정(劃定)하고, 상기 획정된 영역에 주입된 제1 도전형 이온의 전부 또는 일부가 제거되도록 실리콘 식각하는 단계; 및
(d) 상기 획정된 영역에 제2 도전형 이온을 주입한 후, 상기 제1 에피층의 상부에 제2 에피층을 성장시키는 단계를 포함하는 수퍼정션 구조 형성 방법.
In the method of forming a superjunction structure of a semiconductor device,
(a) growing a first epitaxial layer of a first conductivity type on top of the first conductivity type substrate;
(b) implanting first conductivity type ions entirely on top of the grown first epitaxial layer without masking;
(c) defining a region where a second conductivity type region is to be formed through a mask operation, and etching the silicon to remove all or a portion of the first conductivity type ions implanted in the defined region; And
(d) implanting a second conductivity type ion into the defined region, and then growing a second epitaxial layer on top of the first epitaxial layer.
상기 단계 (b) 내지 상기 단계 (d)를 반복적으로 실행함으로써 종방향으로 PN 접합되는 수퍼정션(super junction) 구조를 형성하는 것을 특징으로 하는 수퍼정션 구조 형성 방법.
The method of claim 1,
And repeating steps (b) to (d) to form a super junction structure in which PN junctions are longitudinally formed.
상기 단계 (c)에 의한 실리콘 식각에 의해 수평 방향에서 제1 도전형 영역과 제2 도전형 영역간에 단차(段差)가 형성되는 것을 특징으로 하는 수퍼정션 구조 형성 방법.
The method of claim 1,
And a step is formed between the first conductivity type region and the second conductivity type region in the horizontal direction by silicon etching according to the step (c).
상기 단계 (c)에 의한 실리콘 식각에 의해 수평 방향에서 제1 도전형 영역과 제2 도전형 영역간의 이온 농도 분포에서 불연속 구간이 발생되는 것을 특징으로 하는 수퍼정션 구조 형성 방법.
The method of claim 1,
And a discontinuous section is generated in the ion concentration distribution between the first conductivity type region and the second conductivity type region in the horizontal direction by silicon etching according to the step (c).
상기 획정된 영역이 새로운 에피층의 성장 이후에도 종방향으로 연속되도록 하기 위한 정렬 키(align key)가 상기 단계 (c)에 의한 실리콘 식각 과정에서 함께 형성되는 것을 특징으로 하는 수퍼정션 구조 형성 방법.
The method of claim 1,
And a align key is formed together in the silicon etching process of step (c) to allow the defined region to continue in the longitudinal direction even after the growth of the new epitaxial layer.
상기 제1 도전형은 P형 및 N형 중 어느 하나이고, 상기 제2 도전형은 P형 및 N형 중 다른 하나인 것을 특징으로 하는 수퍼정션 구조 형성 방법.
The method of claim 1,
Wherein the first conductivity type is any one of P type and N type, and the second conductivity type is another one of P type and N type.
상기 반도체 소자는 전력용 MOSFET 및 IGBT 중 하나 이상인 것을 특징으로 하는 수퍼정션 구조 형성 방법.
The method of claim 1,
And the semiconductor device is at least one of a power MOSFET and an IGBT.
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