KR20120072440A - 엑스레이 디텍터 패널 - Google Patents

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KR20120072440A
KR20120072440A KR1020100134194A KR20100134194A KR20120072440A KR 20120072440 A KR20120072440 A KR 20120072440A KR 1020100134194 A KR1020100134194 A KR 1020100134194A KR 20100134194 A KR20100134194 A KR 20100134194A KR 20120072440 A KR20120072440 A KR 20120072440A
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KR
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insulating layer
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bias
gate
electrode
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KR1020100134194A
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추대호
임성훈
정필성
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(주)세현
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Abstract

픽 펙터(fill factor)를 향상시킬 수 있는 엑스레이 디텍터 패널은 센싱픽셀들, 게이트 배선들, 제1 데이터 배선들 및 제2 데이터 배선들을 포함한다. 센싱픽셀들은 베이스 기판 상에 서로 교차하는 제1 및 제2 방향들을 따라 배치되고, 제2 방향으로 인접한 제1 및 제2 그룹들로 구분되며, 센싱픽셀들 각각은 박막 트랜지스터 및 PIN 다이오드를 포함한다. 게이트 배선들은 제1 방향을 따라 연장되어 센싱픽셀들 각각의 박막 트랜지스터와 전기적으로 연결되고, 제1 데이터 배선들은 제2 방향을 따라 연장되어 제1 그룹의 센싱픽셀들 각각의 박막 트랜지스터와 전기적으로 연결되며, 제2 데이터 배선들은 제2 방향을 따라 연장되어 제2 그룹의 센싱픽셀들 각각의 박막 트랜지스터와 각각 전기적으로 연결된다. 이와 같이, 분리된 제1 및 제2 데이터 배선들로 인해 길이에 따른 전기저항이 감소되는 것만큼 제1 및 제2 데이터 배선들의 폭을 감소시키고, 그로 인해 상대적으로 PIN 다이오드들의 면적이 증가됨에 따라 픽 펙터가 향상될 수 있다.

Description

엑스레이 디텍터 패널{X-RAY DETECTOR PANEL}
본 발명은 엑스레이 디텍터 패널에 관한 것으로, 더욱 상세하게는 엑스레이를 검출하여 물체의 내부를 촬영할 수 있는 엑스레이 디텍터 패널에 관한 것이다.
일반적으로, 엑스레이(X-Ray)는 단파장을 갖고 있어 물체를 쉽게 투과할 수 있다. 이러한 엑스레이는 상기 물체 내부의 밀한 정도에 따라 투과되는 양이 결정된다. 즉, 상기 물체의 내부상태는 상기 물체를 투과한 상기 엑스레이의 투과량을 통해 간접적으로 관측될 수 있다.
엑스레이 디텍터 패널은 상기 물체를 투과한 상기 엑스레이의 투과량을 검출하는 장치이다. 상기 엑스레이 디텍터 패널은 상기 엑스레이의 투과량을 검출하여, 상기 물체의 내부상태를 표시장치를 통해 외부로 표시할 수 있다. 상기 엑스레이 디텍터는 일반적으로, 의료용 검사장치, 비파괴 검사장치 등으로 사용될 수 있다.
상기 엑스레이 디텍터 패널은 일반적으로, 외부로부터 인가되는 엑스레이의 강도를 직접 또는 간접적으로 센싱하는 PIN 다이오드, 상기 PIN 다이오드의 P측 전극과 전기적으로 연결된 박막 트랜지스터, 상기 박막 트랜지스터와 전기적으로 연결된 게이트 배선과 데이터 배선, 및 상기 PIN 다이오드의 N측 전극으로 바이어스 전압을 인가하는 바이어스 배선을 포함한다.
그러나, 상기 PIN 다이오드가 평면적으로 상기 데이터 배선 및 상기 게이트 배선으로부터 이격되어 상기 박막 트랜지스터와 중첩되지 않도록 형성되고, 상기 바이어스 배선이 상기 PIN 다이오드의 상부에 형성되어 상기 PIN 다이오드의 일부를 커버함에 따라, 엑스레이를 센싱할 수 있는 상기 PIN 다이오드의 면적이 감소된다. 즉, 단위픽셀의 영역에서 엑스레이를 센싱할 수 있는 영역의 비율인 필 펙터(fill factor)가 저하되는 문제점이 있다.
따라서, 본 발명은 이러한 문제점을 해결하기 위한 것으로, 본 발명의 해결하고자 하는 과제는 엑스레이를 센싱할 수 있는 영역을 증가시켜 필 펙터를 향상시킬 수 있는 엑스레이 디텍터 패널을 제공하는 것이다.
본 발명의 일 실시예에 의한 엑스레이 디텍터 패널은 센싱픽셀들, 게이트 배선들, 제1 데이터 배선들 및 제2 데이터 배선들을 포함한다.
상기 센싱픽셀들은 베이스 기판 상에 서로 교차하는 제1 및 제2 방향들을 따라 배치되고, 상기 제2 방향으로 인접한 제1 및 제2 그룹들로 구분되며, 상기 센싱픽셀들 각각은 박막 트랜지스터 및 PIN 다이오드를 포함한다. 상기 게이트 배선들은 상기 제1 방향을 따라 연장되어 상기 센싱픽셀들 각각의 박막 트랜지스터와 전기적으로 연결된다. 상기 제1 데이터 배선들은 상기 제2 방향을 따라 연장되어 상기 제1 그룹의 센싱픽셀들 각각의 박막 트랜지스터와 전기적으로 연결된다. 상기 제2 데이터 배선들은 상기 제2 방향을 따라 연장되어 상기 제2 그룹의 센싱픽셀들 각각의 박막 트랜지스터와 각각 전기적으로 연결된다.
상기 엑스레이 디텍터 패널은 제1 바이어스 배선들 및 제2 바이어스 배선들을 더 포함할 수 있다. 상기 제1 바이어스 배선들은 상기 제2 방향을 따라 연장되어 상기 제1 그룹의 센싱픽셀들 각각의 PIN 다이오드와 전기적으로 연결된다. 상기 제2 바이어스 배선들은 상기 제2 방향을 따라 연장되어 상기 제2 그룹의 센싱픽셀들 각각의 PIN 다이오드와 전기적으로 연결된다.
상기 게이트 배선들은 상기 베이스 기판 상에 형성되어 게이트 절연층에 의해 덮여질 수 있다. 상기 박막 트랜지스터 각각은 상기 게이트 배선과 동일층에 형성되어 상기 게이트 배선과 연결된 게이트 전극, 상기 게이트 전극과 중첩되도록 상기 게이트 절연층 상에 형성된 액티브 패턴, 상기 액티브 패턴의 일부와 중첩되는 드레인 전극, 및 상기 드레인 전극과 이격되도록 상기 액티브 패턴의 일부와 중첩되는 소스 전극을 포함할 수 있다. 상기 PIN 다이오드들 각각은 상기 게이트 절연층 상에 형성되어 상기 소스 전극과 전기적으로 연결된 P측 전극, 상기 P측 전극 상에 형성된 PIN 반도체 패턴, 및 상기 PIN 반도체 패턴 상에 형성되고 투명한 도전성 물질로 이루어진 N측 전극을 포함할 수 있다.
상기 엑스레이 디텍터 패널은 상기 박막 트랜지스터들 및 상기 PIN 다이오드들을 덮도록 상기 게이트 절연층 상에 형성되고, 상기 드레인 전극들 각각의 데이터 연결부의 적어도 일부를 노출시키는 연결전극 상부홀들 및 상기 N측 전극들 각각의 일부를 노출시키는 바이어스 콘택홀들을 갖는 제1 절연층을 더 포함할 수 있다. 상기 제1 및 제2 데이터 배선들은 상기 제1 절연층 상에 형성되어 상기 연결전극 상부홀들을 통해 상기 데이터 연결부들과 각각 전기적으로 연결된다. 상기 제1 및 제2 바이어스 배선들은 상기 제1 절연층 상에 형성되어 상기 바이어스 콘택홀들을 통해 상기 N측 전극들과 각각 전기적으로 연결된다.
상기 드레인 전극들, 상기 소스 전극들 및 상기 P측 전극들은 제1 금속물질로 이루어지고, 상기 제1 및 제2 데이터 배선들과 상기 제1 및 제2 바이어스 배선들은 상기 제1 금속물질보다 낮은 저항을 갖는 제2 금속물질로 이루어질 수 있다.
상기 엑스레이 디텍터 패널은 상기 제1 및 제2 데이터 배선들과 상기 제1 및 제2 바이어스 배선들을 덮도록 상기 제1 절연층 상에 형성된 제2 절연층을 더 포함할 수 있다. 이때, 상기 제1 및 제2 절연층들은 무기 절연물질로 이루어진다.
상기 엑스레이 디텍터 패널은 상기 박막 트랜지스터들을 덮도록 상기 게이트 절연층 및 상기 제1 절연층 사이에 형성되고, 상기 소스 전극들 각각의 일부를 노출시키는 P측전극 콘택홀들을 갖는 데이터 절연층을 더 포함할 수 있다. 이때, 상기 P측 전극들 각각은 상기 데이터 절연층 상에 형성되어 상기 P측전극 콘택홀을 통해 상기 소스 전극과 전기적으로 연결된다.
상기 제1 및 제2 데이터 배선들과 상기 제1 및 제2 바이어스 배선들의 두께는 4500Å ~ 5500Å일 수 있고, 상기 제1 및 제2 데이터 배선들과 상기 제1 및 제2 바이어스 배선들의 폭은 5.5㎛ ~ 6.5㎛일 수 있다.
한편, 상기 PIN 다이오드들 각각은 상기 제1 데이터 배선 또는 상기 제2 데이터 배선과 평면적으로 접하거나 중첩되도록 형성될 수 있다. 또한, 상기 액티브 패턴들 각각은 상기 게이트 배선 측으로 연장되어 일부가 상기 게이트 배선과 중첩되도록 형성될 수 있다.
본 발명의 다른 실시예에 의한 엑스레이 디텍터 패널은 게이트 배선, 게이트 절연층, 박막 트랜지스터, PIN 다이오드, 제1 절연층, 데이터 배선 및 바이어스 배선을 포함한다.
상기 게이트 배선은 베이스 기판 상에 제1 방향으로 형성된다. 상기 게이트 절연층은 상기 게이트 배선을 덮도록 상기 베이스 기판 상에 형성된다. 상기 박막 트랜지스터는 상기 게이트 배선과 동일층에 형성되어 상기 게이트 배선과 연결된 게이트 전극, 상기 게이트 전극과 중첩되도록 상기 게이트 절연층 상에 형성된 액티브 패턴, 상기 액티브 패턴의 일부와 중첩되는 드레인 전극, 및 상기 드레인 전극과 이격되도록 상기 액티브 패턴의 일부와 중첩되는 소스 전극을 포함한다. 상기 PIN 다이오드는 상기 게이트 절연층 상에 형성되어 상기 소스 전극과 전기적으로 연결된 P측 전극, 상기 P측 전극 상에 형성된 PIN 반도체 패턴, 및 상기 PIN 반도체 패턴 상에 형성되고 투명한 도전성 물질로 이루어진 N측 전극을 포함한다. 상기 제1 절연층은 상기 박막 트랜지스터 및 상기 PIN 다이오드를 덮도록 상기 게이트 절연층 상에 형성되고, 상기 드레인 전극의 데이터 연결부의 적어도 일부를 노출시키는 연결전극 상부홀 및 상기 N측 전극의 일부를 노출시키는 바이어스 콘택홀을 갖는다. 상기 데이터 배선은 상기 제1 절연층 상에 상기 제1 방향과 교차하는 제2 방향으로 형성되고, 상기 연결전극 상부홀을 통해 상기 데이터 연결부와 전기적으로 연결된다. 상기 바이어스 배선은 상기 제1 절연층 상에 상기 제2 방향으로 형성되고, 상기 바이어스 콘택홀을 통해 상기 N측 전극과 전기적으로 연결된다. 이때, 상기 PIN 다이오드는 상기 데이터 배선과 평면적으로 접하거나 중첩되도록 형성된다. 여기서, 상기 액티브 패턴은 상기 게이트 배선 측으로 연장되어 일부가 상기 게이트 배선과 중첩되도록 형성될 수 있다.
상기 드레인 전극, 상기 소스 전극 및 상기 P측 전극은 제1 금속물질로 이루어지고, 상기 데이터 배선 및 상기 바이어스 배선은 상기 제1 금속물질보다 낮은 저항을 갖는 제2 금속물질로 이루어질 수 있다. 또한, 상기 엑스레이 디텍터 패널은 상기 데이터 배선 및 상기 바이어스 배선을 덮도록 상기 제1 절연층 상에 형성된 제2 절연층을 더 포함할 수 있고, 이때 상기 제1 및 제2 절연층들은 무기 절연물질로 이루어진다. 또한, 상기 엑스레이 디텍터 패널은 상기 박막 트랜지스터를 덮도록 상기 게이트 절연층 및 상기 제1 절연층 사이에 형성되고, 상기 소스 전극의 일부를 노출시키는 P측전극 콘택홀을 갖는 데이터 절연층을 더 포함할 수 있다. 이때, 상기 P측 전극은 상기 데이터 절연층 상에 형성되어 상기 P측전극 콘택홀을 통해 상기 소스 전극과 전기적으로 연결된다.
본 발명의 또 다른 실시예에 의한 엑스레이 디텍터 패널은 게이트 배선, 게이트 절연층, 박막 트랜지스터, PIN 다이오드, 제1 절연층, 데이터 배선 및 바이어스 배선을 포함한다.
상기 게이트 배선은 베이스 기판 상에 제1 방향으로 형성된다. 상기 게이트 절연층은 상기 게이트 배선을 덮도록 상기 베이스 기판 상에 형성된다. 상기 박막 트랜지스터는 상기 게이트 배선과 동일층에 형성되어 상기 게이트 배선과 연결된 게이트 전극, 상기 게이트 전극과 중첩되도록 상기 게이트 절연층 상에 형성된 액티브 패턴, 상기 액티브 패턴의 일부와 중첩되는 드레인 전극, 및 상기 드레인 전극과 이격되도록 상기 액티브 패턴의 일부와 중첩되는 소스 전극을 포함한다. 상기 PIN 다이오드는 상기 게이트 절연층 상에 형성되어 상기 소스 전극과 전기적으로 연결된 P측 전극, 상기 P측 전극 상에 형성된 PIN 반도체 패턴, 및 상기 PIN 반도체 패턴 상에 형성되고 투명한 도전성 물질로 이루어진 N측 전극을 포함한다. 상기 제1 절연층은 상기 박막 트랜지스터 및 상기 PIN 다이오드를 덮도록 상기 게이트 절연층 상에 형성되고, 상기 드레인 전극의 데이터 연결부의 적어도 일부를 노출시키는 연결전극 상부홀 및 상기 N측 전극의 일부를 노출시키는 바이어스 콘택홀을 갖는다. 상기 데이터 배선은 상기 제1 절연층 상에 상기 제1 방향과 교차하는 제2 방향으로 형성되고, 상기 연결전극 상부홀을 통해 상기 데이터 연결부와 전기적으로 연결된다. 상기 바이어스 배선은 상기 제1 절연층 상에 상기 제2 방향으로 형성되고, 상기 바이어스 콘택홀을 통해 상기 N측 전극과 전기적으로 연결된다. 이때, 상기 액티브 패턴은 상기 게이트 배선 측으로 연장되어 일부가 상기 게이트 배선과 중첩되도록 형성된다.
상기 드레인 전극, 상기 소스 전극 및 상기 P측 전극은 제1 금속물질로 이루어지고, 상기 데이터 배선 및 상기 바이어스 배선은 상기 제1 금속물질보다 낮은 저항을 갖는 제2 금속물질로 이루어질 수 있다. 또한, 상기 엑스레이 디텍터 패널은 상기 데이터 배선 및 상기 바이어스 배선을 덮도록 상기 제1 절연층 상에 형성된 제2 절연층을 더 포함할 수 있고, 이때 상기 제1 및 제2 절연층들은 무기 절연물질로 이루어진다. 또한, 상기 엑스레이 디텍터 패널은 상기 박막 트랜지스터를 덮도록 상기 게이트 절연층 및 상기 제1 절연층 사이에 형성되고, 상기 소스 전극의 일부를 노출시키는 P측전극 콘택홀을 갖는 데이터 절연층을 더 포함할 수 있다. 이때, 상기 P측 전극은 상기 데이터 절연층 상에 형성되어 상기 P측전극 콘택홀을 통해 상기 소스 전극과 전기적으로 연결된다.
이와 같이 엑스레이 디텍터 패널에 따르면, 기존 하나의 데이터 배선들이 제1 그룹의 센싱픽셀들과 연결된 제1 데이터 배선들 및 제2 그룹의 센싱픽셀들과 연결된 제2 데이터 배선들로 분리됨에 따라, 데이터 배선의 총 길이가 종래보다 감소되어 상기 PIN 다이오드들(400) 각각에서 충전된 전하가 이동할 때 느끼는 전기저항이 감소될 수 있다. 따라서, 상기 데이터 배선의 총 길이로 인한 전기저항의 감소되는 만큼 상기 제1 및 제2 데이터 배선들의 폭을 감소시킬 수 있고, 그에 따라 PIN 다이오드들 각각의 면적을 증가시켜 필 펙터를 향상시킬 수 있다.
또한, 기존 하나의 바이어스 배선들이 제1 그룹의 센싱픽셀들과 연결된 제1 바이어스 배선들 및 제2 그룹의 센싱픽셀들과 연결된 제2 바이어스 배선들로 분리됨에 따라, 바이어스 전입이 이동하는 바이어스 배선의 총 길이가 종래보다 감소되어 상기 바이어스 전압이 느끼는 전기저항이 감소될 수 있다. 따라서, 상기 바이어스 배선의 총 길이로 인한 전기저항의 감소되는 만큼 상기 제1 및 제2 바이어스 배선들의 폭을 감소시킬 수 있고, 그에 따라 상기 제1 및 제2 바이어스 배선들과 중첩되는 상기 PIN 다이오드들의 면적을 최소화하여 필 펙터를 향상시킬 수 있다.
또한, 상기 PIN 다이오드가 상기 제1 및 제2 데이터 배선들과 접하거나 중첩되도록 형성됨에 따라, 상기 PIN 다이오드의 면적이 상기 제1 및 제2 데이터 배선들 측으로 최대화되어 필 펙터를 향상시킬 수 있다.
또한, 박막 트랜지스터의 액티브 영역을 기존보다 게이트 배선 측으로 이동시켜 상기 액티브 영역의 일부가 상기 게이트 배선과 중첩됨에 따라, 상기 박막 트랜지스터에 의해 필 펙터가 감소하는 것을 최소화할 수 있다. 즉, 상기 박막 트랜지스터를 상기 게이트 배선 측으로 이동시켜 형성시키고, 그 만큼 상기 PIN 다이오드의 면적을 증가시켜 필 펙터를 향상시킬 수 있다.
도 1 및 도 2는 본 발명의 제1 실시예에 따른 엑스레이 디텍터 패널을 도시한 회로도들이다.
도 3은 도 1 또는 도 2의 엑스레이 디텍터 패널의 일부를 확대해서 도시한 평면도이다.
도 4a, 도 4b, 도 4c, 도 4d 및 도 4e는 도 3의 I-I'선, Ⅱ-Ⅱ'선, Ⅲ-Ⅲ'선, Ⅳ-Ⅳ'선 및 Ⅴ-Ⅴ'선을 따라 절단한 단면도들이다.
도 5a, 도 5b, 도 5c 및 도 5d는 도 3의 엑스레이 디텍터 패널의 제조방법 중 박막 트랜지스터가 형성되는 과정까지를 설명하기 위한 단면도들이다.
도 6a, 도 6b, 도 6c 및 도 6d는 도 3의 엑스레이 디텍터 패널의 제조방법 중 제1 데이터 금속층이 형성되는 과정까지를 설명하기 위한 단면도들이다.
도 7a, 도 7b, 도 7c 및 도 7d는 도 3의 엑스레이 디텍터 패널의 제조방법 중 N측 전극이 형성되는 과정까지를 설명하기 위한 단면도들이다.
도 8a, 도 8b, 도 8c 및 도 8d는 도 3의 엑스레이 디텍터 패널의 제조방법 중 PIN 다이오드가 형성되는 과정까지를 설명하기 위한 단면도들이다.
도 9a, 도 9b, 도 9c 및 도 9d는 도 3의 엑스레이 디텍터 패널의 제조방법 중 제1 절연층이 형성되는 과정까지를 설명하기 위한 단면도들이다.
도 10a, 도 10b, 도 10c 및 도 10d는 도 3의 엑스레이 디텍터 패널의 제조방법 중 바이어스 하부배선 등이 형성되는 과정까지를 설명하기 위한 단면도들이다.
도 11은 도 3의 엑스레이 디텍터 패널의 제조방법 중 바이어스 하부배선 상에 바이어스 상부배선이 형성되는 과정을 설명하기 위한 단면도이다.
도 12는 본 발명의 제2 실시예에 따른 엑스레이 디텍터 패널의 일부를 확대해서 도시한 평면도이다.
도 13a, 도 13b, 도 13c 및 도 13d는 도 12의 Ⅵ-Ⅵ'선, Ⅶ-Ⅶ'선, Ⅷ-Ⅷ'선 및 Ⅸ-Ⅸ'선을 따라 절단한 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다.
그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시예들을 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명한다.
<실시예 1>
도 1 및 도 2는 본 발명의 제1 실시예에 따른 엑스레이 디텍터 패널을 도시한 회로도들이다.
도 1 및 도 2를 참조하면, 본 실시예에 의한 엑스레이 디텍터 패널은 센싱픽셀들(PX), 게이트 배선들(200), 게이트 패드부들(210), 제1 데이터 배선들(300A), 제1 데이터 패드부들(310A), 제2 데이터 배선들(300B), 제2 데이터 패드부들(310B), 제1 바이어스 배선들(500A), 적어도 하나의 제1 바이어스 패드부(510A), 제1 바이어스 연결배선(520A), 제2 바이어스 배선들(500B), 적어도 하나의 제2 바이어스 패드부(510B) 및 제2 바이어스 연결배선(520B)을 포함한다.
상기 센싱픽셀들(PX)은 제1 방향(D1) 및 상기 제1 방향(D1)과 교차하는 제2 방향(D2)에 따라 매트릭스 형태로 배치된다. 상기 센싱픽셀들(PX)은 상기 제2 방향(D2)으로 인접하고 서로 동일한 개수의 픽셀들로 구성된 제1 및 제2 그룹들(G1, G2)로 구분된다. 한편, 상기 제1 및 제2 방향들(D1, D2)은 서로 직교할 수 있다.
상기 센싱픽셀들(PX) 각각은 박막 트랜지스터(TFT) 및 상기 박막 트랜지스터(TFT)와 전기적으로 연결된 PIN 다이오드(400)를 포함한다. 이때, 상기 PIN 다이오드(400)는 외부로부터 인가되는 엑스레이를 직접 센싱하여 상기 엑스레이의 강도에 따른 전하를 충전하거나, 외부로부터 인가되는 엑스레이가 일차적으로 가시광선으로 변경된 후, 상기 가시광선을 센싱하여 상기 엑스레이의 강도를 간접적으로 측정할 수 있다.
상기 게이트 배선들(200)은 상기 제1 방향(D1)으로 길게 연장되도록 서로 평행하게 이격되어 배치되어, 상기 센싱픽셀들(PX)의 각 박막 트랜지스터(TFT)와 전기적으로 연결된다. 상기 게이트 패드부들(210)은 상기 게이트 배선들(200)의 일단부에 배치되어 상기 게이트 배선들(200) 각각과 전기적으로 연결된다.
상기 제1 데이터 배선들(300A)은 상기 제2 방향(D2)으로 길게 연장되도록 서로 평행하게 이격되어 배치되어, 상기 제1 그룹(G1)의 센싱픽셀들(PX)의 각 박막 트랜지스터(TFT)와 전기적으로 연결된다. 상기 제1 데이터 패드부들(310A)은 상기 제1 데이터 배선들(300A)의 일단부에 배치되어 상기 제1 데이터 배선들(300A)과 각각 전기적으로 연결된다.
상기 제2 데이터 배선들(300B)은 상기 제2 방향(D2)으로 길게 연장되도록 서로 평행하게 이격되어 배치되어, 상기 제2 그룹(G2)의 센싱픽셀들(PX)의 각 박막 트랜지스터(TFT)와 전기적으로 연결된다. 상기 제2 데이터 패드부들(310B)은 상기 제2 데이터 배선들(300B)의 일단부에 배치되어 상기 제2 데이터 배선들(300B)과 각각 전기적으로 연결된다. 여기서, 상기 제2 데이터 배선들(300B) 및 상기 제2 데이터 패드부들(310B)은 상기 제1 및 제2 그룹들(G1, G2)을 나누는 가상의 중심선을 기준으로 상기 제1 데이터 배선들(300A) 및 상기 제1 데이터 패드부들(310A)과 대칭이 되게 배치될 수 있다.
상기 제1 바이어스 배선들(500A)은 상기 제1 데이터 배선들(300A) 사이에 서로 이격되어 상기 제2 방향(D2)으로 연장되도록 서로 평행하게 배치되고, 상기 제1 그룹(G1)의 센싱픽셀들(PX)의 각 PIN 다이오드(400)와 전기적으로 연결된다. 상기 제1 바이어스 패드부(510A)는 상기 제1 바이어스 배선들(500A)의 일단부에 배치되어 상기 제1 바이어스 배선들(500A)과 전기적으로 연결된다. 상기 제1 바이어스 연결배선(520A)은 상기 제1 바이어스 배선들(500A)의 일단부에 배치되어 상기 제1 바이어스 배선들(500A) 사이를 연결하고, 상기 제1 바이어스 배선들(500A)과 상기 제1 바이어스 패드부(510A) 사이를 전기적으로 연결시킨다.
한편, 상기 제1 바이어스 연결배선(520A)은 상기 제1 데이터 패드부들(310A) 및 상기 게이트 배선들(200) 중 상기 제1 데이터 패드부들(310A)과 인접한 최외곽 배선 사이에 배치되고, 예를 들어 상기 제1 방향(D1)으로 연장된다. 또한, 상기 제1 바이어스 패드부(510A)는 상기 제1 바이어스 연결배선(520A) 및 상기 제1 데이터 패드부들(310A)에 배치될 수도 있지만, 도 1 또는 도 2와 같이 상기 제1 데이터 패드부들(310A)보다 상기 제2 방향(D2)으로 더 외곽에 배치될 수 있다.
상기 제2 바이어스 배선들(500B)은 상기 제2 데이터 배선들(300B) 사이에 서로 이격되어 상기 제2 방향(D2)으로 연장되도록 서로 평행하게 배치되고, 상기 제2 그룹(G2)의 센싱픽셀들(PX)의 각 PIN 다이오드(400)와 전기적으로 연결된다. 상기 제2 바이어스 패드부(510B)는 상기 제2 바이어스 배선들(500B)의 일단부에 배치되어 상기 제2 바이어스 배선들(500B)과 전기적으로 연결된다. 상기 제2 바이어스 연결배선(520B)은 상기 제2 바이어스 배선들(500B)의 일단부에 배치되어 상기 제2 바이어스 배선들(500B) 사이를 연결하고, 상기 제2 바이어스 배선들(500B)과 상기 제2 바이어스 패드부(510B) 사이를 전기적으로 연결시킨다.
여기서, 상기 제2 바이어스 배선들(500B), 상기 제2 바이어스 패드부(510B) 및 상기 제2 바이어스 연결배선(520B)은 상기 제1 및 제2 그룹들(G1, G2)을 나누는 상기 중심선을 기준으로 상기 제1 바이어스 배선들(500A), 상기 제1 바이어스 패드부(510A) 및 상기 제1 바이어스 연결배선(520A)과 대칭이 되게 배치될 수 있다.
본 실시예에서, 도 1과 같이 상기 제1 및 제2 바이어스 연결배선들(520A, 520B)과 상기 제1 및 제2 바이어스 패드부들(510A, 510B)은 각각 하나씩만 형성될 수 있으나, 도 2와 같이 상기 제1 및 제2 바이어스 연결배선들(520A, 520B)과 상기 제1 및 제2 바이어스 패드부들(510A, 510B)이 각각 2개씩 형성될 수도 있다. 이때, 상기 2개의 제1 바이어스 패드부(510A) 또는 상기 2개의 제2 바이어스 패드부(510B)는 각각 서로 다른 바이어스 전압이 인가될 수 있다.
한편, 도 1 또는 도 2를 통해 상기 엑스레이 디텍터 패널의 구동과정을 간단하게 설명하면 다음과 같다. 우선, 상기 제1 및 제2 바이어스 패드부들(510A, 510B)에 상기 센싱픽셀들(PX)의 각 PIN 다이오드(400)에 리버스 바이어스가 걸리도록 바이어스 전압을 인가한다. 이후, 상기 센싱픽셀들(PX)의 각 PIN 다이오드(400)는 외부로부터 인가되는 엑스레이를 직접 또는 간접적으로 센싱하여 상기 엑스레이의 강도에 따른 전하를 충전시킨다. 이어서, 상기 게이트 패드부(210)에 순차적으로 게이트 신호들을 순차적으로 인가하여 상기 센싱픽셀들(PX)의 각 박막 트랜지스터(TFT)를 턴온(turn-on)시키고, 그로 인해 상기 PIN 다이오드들(400)에 충전되어 있는 전하들이 상기 제1 데이터 배선들(300A) 또는 상기 제2 데이터 배선들(300B)을 통해 상기 제1 데이터 패드부들(310A) 또는 상기 제2 데이터 패드부들(310B)로 전송된다. 이러한 전하들은 상기 제1 데이터 패드부들(310A) 및 상기 제2 데이터 패드부들(310B)과 전기적으로 연결된 출력회로(미도시)를 통해 센싱신호들로 변경되어 외부의 표시장치(미도시)로 표시되거나, 메모리(미도시)에 저장될 수 있다.
도 3은 도 1 또는 도 2의 엑스레이 디텍터 패널의 일부를 확대해서 도시한 평면도이고, 도 4a, 도 4b, 도 4c, 도 4d 및 도 4e는 도 3의 I-I'선, Ⅱ-Ⅱ'선, Ⅲ-Ⅲ'선, Ⅳ-Ⅳ'선 및 Ⅴ-V'선을 따라 절단한 단면도들이다.
본 실시예에서, 상기 제1 데이터 배선들(300A), 상기 제1 데이터 패드부들(310A), 상기 제1 바이어스 배선들(500A), 상기 제1 바이어스 패드부(510A) 및 상기 제1 바이어스 연결배선(520A)은 상기 제2 데이터 배선들(300B), 상기 제2 데이터 패드부들(310B), 상기 제2 바이어스 배선들(500B), 상기 제2 바이어스 패드부(510B) 및 상기 제2 바이어스 연결배선(520B)과 각각 실질적으로 동일하므로, 상기 제2 데이터 배선들(300B), 상기 제2 데이터 패드부들(310B), 상기 제2 바이어스 배선들(500B), 상기 제2 바이어스 패드부(510B) 및 상기 제2 바이어스 연결배선(520B)에 대한 자세한 설명은 생략하기로 한다.
도 3, 도 4a, 도 4b, 도 4c, 도 4d 및 도 4e를 참조하면, 상기 엑스레이 디텍터 패널은 베이스 기판(100), 게이트 절연층(110), 데이터 절연층(120), 제1 절연층(130), 제2 절연층(140) 및 제3 절연층(150)을 더 포함한다.
상기 제1 데이터 배선들(300A) 각각은 데이터 하부배선(302) 및 데이터 상부배선(304)을 포함하고, 상기 제1 바이어스 배선들(500A) 각각은 바이어스 하부배선(502) 및 바이어스 상부배선(504)을 포함한다. 상기 제1 게이트 패드부들(210) 각각은 게이트 하부패드(212), 게이트 상부패드(214) 및 게이트 투명패드(216)를 포함하고, 상기 제1 데이터 패드부들(310A) 각각은 데이터 하부패드(312) 및 데이터 상부패드(314)를 포함하며, 상기 제1 바이어스 패드부(510A)는 바이어스 하부패드(512), 바이어스 상부패드(514) 및 바이어스 투명패드(516)를 포함한다.
또한, 상기 박막 트랜지스터들(TFT) 각각은 게이트 전극(10), 액티브 패턴(20), 드레인 전극(30) 및 소스 전극(40)을 포함하고, 상기 PIN 다이오드들(400) 각각은 P측 전극(410), PIN 반도체 패턴(420) 및 N측 전극(430)을 포함한다.
상기 베이스 기판(100)은 플레이트 형상을 갖고, 투명한 물질, 예를 들어 유리, 석영, 합성수지 등으로 이루어질 수 있다. 상기 게이트 배선들(200)은 상기 베이스 기판(100) 상에 상기 제1 방향(D1)으로 형성되고, 상기 게이트 하부패드들(212)은 상기 게이트 배선들(200)의 일단부와 각각 연결되며, 상기 게이트 전극들(10)은 게이트 배선들(200)로부터 분기된다.
상기 게이트 절연층(110)은 상기 게이트 배선들(200), 상기 게이트 전극들(10) 및 상기 게이트 하부패드들(212)을 덮도록 상기 베이스 기판(100) 상에 형성된다. 이때, 상기 게이트 절연층(110)은 무기물, 일례로 질화 실리콘(SiNx)으로 이루어질 수 있고, 예를 들어 약 4500Å의 두께를 가질 수 있다.
상기 액티브 패턴들(20) 각각은 상기 게이트 전극들(10) 각각과 중첩되도록 상기 게이트 절연층(110) 상에 형성된다. 상기 액티브 패턴들(20) 각각은 예를 들어 약 2200Å의 두께의 아몰퍼스 실리콘(a-Si) 및 약 500Å의 두께의 이온도핑 아몰퍼스 실리콘(N+ a-Si)의 2중층으로 형성될 수 있다. 한편, 상기 액티브 패턴들(20)은 상기 게이트 배선들(200) 측으로 각각 연장되어 일부가 상기 게이트 배선들(200)과 각각 중첩되도록 형성된다. 즉, 상기 액티브 패턴들(20)은 종래보다 상기 게이트 배선들(200) 측으로 이동하여 형성되어 일부가 상기 게이트 배선들(200)과 각각 중첩되도록 형성된다.
상기 드레인 전극들(30)은 상기 게이트 절연층(110) 상에 형성되어 상기 제1 방향(D1)을 따라 연장되고, 일부가 상기 액티브 패턴들(20)과 각각 중첩된다. 이때, 상기 액티브 패턴들(20)과 중첩되는 상기 드레인 전극들(30)의 일부는 상기 게이트 배선들(200) 각각과 중첩되도록 상기 제2 방향(D2)을 따라 돌출된 형상을 가질 수 있다.
상기 소스 전극들(40)은 상기 드레인 전극들(30) 각각과 마주하도록 상기 게이트 절연층(110) 상에 형성되어 상기 제1 방향(D1)을 따라 연장되고, 일부가 상기 드레인 전극들(30) 각각과 이격되도록 상기 액티브 패턴들(20) 각각과 중첩된다. 이때, 상기 액티브 패턴들(20)과 중첩되는 상기 소스 전극들(40)의 일부는 상기 게이트 배선들(200) 각각과 중첩되도록 상기 제2 방향(D2)을 따라 돌출된 형상을 가질 수 있다. 한편, 상기 소스 전극들(40)은 도 3과 달리 상기 드레인 전극들(30)과 연결되지 않도록 상기 게이트 배선들(200) 및 상기 제1 데이터 배선들(300A)에 의해 형성되는 단위영역들 내에 넓게 형성될 수도 있다.
상기 바이어스 하부패드(512)는 상기 게이트 절연층(110) 상에 형성되고, 일부가 상기 바이어스 배선(500)과 전기적으로 연결되기 위해 상기 제2 방향(D2)을 따라 연장된다. 상기 제1 바이어스 연결배선(520A)은 상기 게이트 절연층(110) 상에 형성되어, 상기 바이어스 하부패드(512)의 연장된 부분과 전기적으로 연결된다.
상기 데이터 절연층(120)은 상기 드레인 전극들(30), 상기 액티브 패턴들(20), 상기 소스 전극들(40), 상기 바이어스 하부패드(512) 및 상기 제1 바이어스 연결배선(520A)을 덮도록 상기 게이트 절연층(110) 상에 형성된다. 상기 데이터 절연층(120)은 무기물, 일례로 질화 실리콘(SiNx)으로 이루어질 수 있고, 예를 들어 약 1000Å의 두께를 가질 수 있다.
상기 데이터 절연층(120)에는 상기 소스 전극들(40)의 일부를 노출시키기 위한 P측전극 콘택홀들(PH), 상기 드레인 전극들(30)의 일부인 데이터 연결부들의 일부를 노출시키기 위한 연결전극 하부홀들(CH1), 상기 바이어스 하부패드(512)의 일부 또는 전부를 노출시키기 위한 바이어스패드 하부홀(IH1), 및 상기 바이어스 하부패드(512)로부터 상기 제2 방향(D2)을 따라 연장된 부분의 일부인 바이어스 콘택부의 일부를 노출시키기 위한 바이어스연결 하부홀들(SH1)이 형성된다. 또한, 상기 게이트 절연층(110) 및 상기 데이터 절연층(120)에는 상기 게이트 하부패드들(212)의 일부 또는 전부를 노출시키기 위한 게이트패드 하부홀들(GH1)이 형성된다. 즉, 상기 게이트패드 하부홀들(GH1) 각각은 상기 게이트 절연층(110)에 형성된 제1 게이트패드 하부홀 및 상기 제1 게이트패드 하부홀과 대응되도록 상기 데이터 절연층(120)에 형성된 제2 게이트패드 하부홀로 구성된다.
상기 P측 전극들(410)은 상기 데이트 절연층(120) 상에 형성되고, 상기 P측전극 콘택홀들(PH)을 통해 상기 소스 전극들(40) 각각과 전기적으로 연결한다. 상기 게이트 상부패드들(214)은 상기 게이트 하부패드들(212)과 각각 중첩되도록 상기 데이터 절연층(120) 상에 형성되어, 상기 게이트패드 하부홀(GH1)을 통해 상기 게이트 하부패드들(212)과 각각 전기적으로 연결된다. 한편, 상기 데이터 절연층(120) 상에는 상기 드레인 전극들(30)의 각 데이터 연결부와 중첩되도록 데이터 연결전극들(330)이 형성될 수 있다. 이때, 상기 데이터 연결전극들(330)은 상기 연결전극 하부홀들(CH1)을 통해 상기 드레인 전극들(30)의 각 데이터 연결부과 전기적으로 연결한다.
상기 바이어스 상부패드(514)는 상기 바이어스 하부패드(512)와 중첩되도록 상기 데이터 절연층(120) 상에 형성되어, 상기 바이어스패드 하부홀(IH1)을 통해 상기 바이어스 하부패드(512)와 전기적으로 연결된다. 한편, 상기 바이어스 하부패드(512)의 바이어스 콘택부의 일부와 중첩되도록 형성되어, 상기 바이어스연결 하부홀들(SH1)을 통해 상기 바이어스 하부패드(512)의 바이어스 콘택부와 전기적으로 연결되는 바이어스패드 연결전극들(514a)이 더 형성될 수 있다.
상기 PIN 반도체 패턴들(420)은 상기 P측 전극(410) 상에 각각 형성되고, 외부로부터 인가되는 엑스레이를 직접 또는 간접적으로 센싱하여 전하를 충전시킨다. 상기 PIN 반도체 패턴들(420) 각각은 상기 P측 전극(410) 상에 형성된 N형 반도체 패턴, 상기 N형 반도체 패턴 상에 형성된 진성 반도체 패턴, 및 상기 진성 반도체 패턴 상에 형성된 P형 반도체 패턴을 포함한다. 예를 들어, 상기 P형 반도체 패턴은 약 100Å의 두께로, 상기 진성 반도체 패턴은 약 10000Å의 두께로, 그리고 상기 N형 반도체 패턴은 약 500Å의 두께로 형성될 수 있다.
상기 N측 전극들(430)은 상기 PIN 반도체 패턴(420) 상에 형성된다. 상기 N측 전극들(430)은 투명한 도전성 물질, 예를 들어 ITO(indium tin oxide), IZO(indium zinc oxide) 등으로 이루어질 수 있다. 이때, 상기 N측 전극들(430)은 약 400Å의 두께로 형성될 수 있다.
상기 제1 절연층(130)은 상기 PIN 다이오드들(400), 상기 게이트 상부패드들(214), 상기 데이터 연결전극들(330), 상기 바이어스 상부패드(514) 및 상기 바이어스패드 연결전극들(514a)을 덮도록 상기 데이터 절연층(120) 상에 형성된다. 여기서, 상기 제1 절연층(130)은 도면과 같이 표면을 평탄화시킬 수 있는 유기 절연막일 수도 있고, 이와 다르게 표면에 굴곡이 형성시킬 수 있는 무기 절연막일 수 도 있다. 상기 무기 절연막은 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)으로 이루어질 수 있고, 예를 들어 약 6000 ~ 8000Å의 두께로 형성될 수 있다. 그로 인해, 상기 제1 절연층(130)은 상기 PIN 다이오드들(400)뿐만 아니라 상기 박막 트랜지스터들(TFT)도 외부의 화학적 침투물에 의해 부식되는 것을 방지할 수 있다. 한편, 상기 무기 절연막도 상대적으로 두껍게 형성되어 도면과 같은 평탄한 표면을 가질 수도 있다.
상기 제1 절연층(130)에는 상기 N측 전극들(430)의 일부를 노출시키기 위한 바이어스 콘택홀들(BH), 상기 데이터 연결전극들(330)의 일부를 노출시키기 위한 연결전극 상부홀들(CH2), 상기 게이트 상부패드들(214)의 일부 또는 전부를 노출시키기 위한 게이트패드 상부홀들(GH2), 상기 바이어스 상부패드(514)의 일부 또는 전부를 노출시키기 위한 바이어스패드 상부홀(IH2), 및 상기 바이어스패드 연결전극들(514a)의 일부를 노출시키기 위한 바이어스연결 상부홀들(SH2)이 형성된다.
상기 데이터 하부배선들(302)은 상기 데이터 연결전극들(330)과 중첩되도록 상기 제1 절연층(130) 상에 상기 제2 방향(D2)을 따라 형성되어, 상기 연결전극 상부홀들(CH2)을 통해 상기 데이터 연결전극들(330)과 전기적으로 연결된다. 상기 데이터 하부패드들(312)은 상기 제1 절연층(130) 상에 형성되어 상기 데이터 하부배선들(302)의 일단부와 연결된다. 상기 게이트 투명패드들(216)은 상기 게이트 상부패드들(214)과 각각 중첩되도록 상기 제1 절연층(130) 상에 형성되어, 상기 게이트패드 상부홀들(GH2)을 통해 상기 게이트 상부패드들(214)과 전기적으로 연결된다.
상기 바이어스 하부배선들(502)은 상기 제1 절연층(130) 상에 상기 제2 방향(D2)으로 형성되고, 상기 바이어스 콘택홀들(BH)을 통해 상기 N측 전극들(430) 각각과 전기적으로 연결된다. 또한, 상기 바이어스 하부배선들(502)은 상기 바이어스패드 연결전극들(514a)과 중첩되도록 연장되어, 상기 바이어스연결 상부홀들(SH2)을 통해 상기 바이어스패드 연결전극들(514a)과 전기적으로 연결된다. 상기 바이어스 투명패드(516)는 상기 바이어스 상부패드(514)와 중첩되도록 상기 제1 절연층(130) 상에 형성되어, 상기 바이어스패드 상부홀(IH2)을 통해 상기 바이어스 상부패드(514)와 전기적으로 연결된다. 여기서, 상기 데이터 하부배선들(302), 상기 데이터 하부패드들(312), 상기 게이트 투명패드들(216), 상기 바이어스 하부배선들(502) 및 상기 바이어스 투명패드(516)는 모두 투명한 도전성 물질, 예를 들어 ITO(indium tin oxide), IZO(indium zinc oxide) 등으로 이루어지고, 약 700Å의 두께로 형성될 수 있다.
상기 데이터 상부배선들(304)은 상기 데이터 하부배선들(302) 상에 각각 형성되고, 상기 데이터 상부패드들(314)은 상기 데이터 하부패드들(312) 상에 각각 형성된다. 상기 바이어스 상부배선들(504)은 상기 바이어스 하부배선들(502) 상에 각각 형성된다. 본 실시예에서, 상기 데이터 상부패드들(314)은 생략될 수 있다. 한편, 상기 제1 바이어스 배선들(500A)은 상기 제1 그룹(G1)의 박막 트랜지스터들(TFT) 각각을 전부 또는 일부를 커버하면서 상기 제2 방향(D2)으로 형성될 수 있다. 이와 다르게, 상기 제1 바이어스 배선들(500A)로부터 이격된 별도의 차단부들이 형성되어 상기 박막 트랜지스터들(TFT) 각각을 전부 또는 일부를 커버할 수도 있다.
상기 제2 절연층(140)은 상기 제1 데이터 배선들(300A), 상기 제2 데이터 배선들(300B), 상기 제1 바이어스 배선들(500A) 및 상기 제2 바이어스 배선들(500B)을 덮도록 상기 제1 절연층(140) 상에 형성된다. 상기 제2 절연층(140)은 유기 절연막 또는 무기 절연막일 수 있다. 상기 무기 절연막은 질화 실리콘(SiNx)으로 이루어질 수 있고, 예를 들어 약 4000Å의 두께로 형성될 수 있다. 여기서, 상기 제2 절연층(140)이 무기 절연막으로 형성될 경우, 상기 제1 데이터 배선들(300A), 상기 제2 데이터 배선들(300B), 상기 제1 바이어스 배선들(500A) 및 상기 제2 바이어스 배선들(500B)이 외부의 화학적 침투물에 의해 부식되는 것을 방지할 수 있다. 이때, 상기 제2 절연층(140)은 상기 게이트 투명패드들(216), 상기 데이터 상부패드들(314) 및 상기 바이어스 투명패드(516)를 노출시키도록 상기 제1 절연층(140) 상에 형성된다.
상기 제3 절연층(150)은 상기 제2 절연층(140)에 형성되고, 표면을 평탄화시킬 수 있도록 유기물로 형성될 수 있다. 한편, 상기 엑스레이 디텍터 패널은 상기 제3 절연층(150) 상에 형성되어 외부로부터 인가되는 엑스레이를 상기 PIN 다이오드들(400)에서 센싱될 수 있는 광, 예를 들어 그린광으로 변경시킬 수 있는 신틸레이터부(미도시)를 더 포함할 수 있다. 이때, 상기 신틸레이터부는 상기 제3 절연층(150) 상에 필름형태로 부착될 수도 있지만, 별도의 성장 공정을 통해 상기 제3 절연층(150) 상에 형성시킬 수 있다.
한편, 본 실시예에서, 종래에 상기 제2 방향(D2)을 따라 하나로 길게 연장되어 있던 데이터 배선들이 상기 제1 데이터 배선들(300A) 및 상기 제2 데이터 배선들(300B)로 분리됨에 따라, 데이터 배선의 총 길이가 종래보다 감소되어 상기 PIN 다이오드들(400) 각각에서 충전된 전하가 이동할 때 느끼는 전기저항이 감소될 수 있다. 따라서, 상기 데이터 배선의 총 길이로 인한 전기저항의 감소되는 만큼 상기 제1 및 제2 데이터 배선들(300A, 300B)의 폭을 감소시킬 수 있고, 그에 따라 상기 PIN 다이오드들(400) 각각의 면적을 증가시켜 필 펙터를 향상시킬 수 있다.
또한, 종래에 상기 제2 방향(D2)을 따라 하나로 길게 연장되어 있던 바이어스 배선들이 상기 제1 바이어스 배선들(500A) 및 상기 제2 바이어스 배선들(500B)로 분리됨에 따라, 바이어스 전입이 이동하는 바이어스 배선의 총 길이가 종래보다 감소되어 상기 바이어스 전압이 느끼는 전기저항이 감소될 수 있다. 따라서, 상기 바이어스 배선의 총 길이로 인한 전기저항의 감소되는 만큼 상기 제1 및 제2 바이어스 배선들(500A, 500B)의 폭을 감소시킬 수 있고, 그에 따라 상기 제1 및 제2 바이어스 배선들(500A, 500B)과 중첩되는 상기 PIN 다이오드들(400)의 면적을 최소화하여 필 펙터를 향상시킬 수 있다.
구체적으로, 상기 종래의 데이터 배선들의 폭은 약 10㎛이었고, 상기 종래의 바이어스 배선들의 폭은 약 8㎛이었다. 그러나 본 실시예에서, 상기 종래의 데이터 배선들과 상기 종래의 바이어스 배선들이 각각 두 부분으로 분리되어 길이에 의한 전기저항이 반으로 감소됨에 따라, 이러한 저항의 감소치만큼 상기 제1 및 제2 데이터 배선들(300A, 300B)과 상기 제1 및 제2 바이어스 배선들(500A, 500B)의 폭을 단선이 되지 않을 공정상의 최소 폭인 약 6㎛까지, 즉 5.5㎛ ~ 6.5㎛ 사이의 범위 까지 줄일 수 있다. 이와 더불어, 상기 제1 및 제2 데이터 배선들(300A, 300B)과 상기 제1 및 제2 바이어스 배선들(500A, 500B)의 두께는 단선이 되지 않을 공정상의 최소 두께인 약 5000Å까지, 즉 4500Å ~ 5500Å 사이의 범위 까지 줄일 수도 있다.
본 실시예에서, 도 4e를 다시 참조하면, 상기 PIN 다이오드들(400)은 상기 각 단위영역 내에서 상기 제1 방향(D1)을 따라 면적이 확장되어 도 4e와 같이 상기 제1 데이터 배선들(300A)과 각각 접하도록 형성되거나, 일부가 상기 제1 데이터 배선들(300A)과 각각 중첩되도록 형성될 수 있다. 이와 같이 상기 PIN 다이오드들(400)의 면적이 상기 제1 방향(D1)으로 확장됨에 따라, 필 펙터를 보다 향상시킬 수 있다.
본 실시예에서, 도 3을 다시 참조하면, 상기 박막 트랜지스터들(TFT) 각각의 액티브 패턴(20)을 기존보다 상기 각 게이트 배선(200) 측으로 이동시켜 상기 각 액티브 패턴(20)의 일부가 상기 각 게이트 배선(200)과 중첩됨에 따라, 상기 박막 트랜지스터들(TFT)에 의해 필 펙터가 감소하는 것을 최소화할 수 있다. 즉, 상기 박막 트랜지스터들(TFT) 각각을 상기 각 게이트 배선(200) 측으로 이동시켜 형성시키고, 그 만큼 상기 PIN 다이오드들(400)의 면적을 증가시켜 필 펙터를 향상시킬 수 있다.
한편, 본 실시예에서, 상기 데이터 절연층(120), 상기 데이터 연결전극들(330), 상기 게이트 상부패드들(214), 상기 바이어스 상부패드(514) 및 상기 바이어스패드 연결전극들(514a)은 경우에 따라 생략될 수도 있다. 그로 인해, 상기 데이터 하부배선들(302)은 상기 연결전극 상부홀들(CH2)을 통해 상기 드레인 전극(30)의 데이터 연결부와 각각 전기적으로 연결되고, 상기 바이어스 하부배선들(502)은 상기 바이어스연결 상부홀(SH2)을 통해 상기 바이어스 하부패드(512)의 바이어스 콘택부와 전기적으로 연결될 수 있다. 또한, 상기 게이트 투명패드들(216)은 상기 게이트 절연층(110)에 형성된 제1 게이트패드 하부홀들과 상기 게이트패드 상부홀(GH2)을 통해 상기 게이트 하부패드들(212)과 각각 전기적으로 연결하며, 상기 바이어스 투명패드(516)는 상기 바이어스패드 상부홀(IH2)을 통해 상기 바이어스 하부패드(512)와 전기적으로 연결할 수도 있다. 또한, 상기 소스 전극들(40)이 상기 각 단위영역 내에 넓게 형성될 경우, 상기 PIN 반도체 패턴들(420)은 상기 소스 전극들(40) 상에 각각 형성될 수도 있다.
이하, 별도의 도면을 이용하여 상기 엑스레이 디텍터 패널의 제조방법을 설명하고자 한다.
도 5a, 도 5b, 도 5c 및 도 5d는 도 3의 엑스레이 디텍터 패널의 제조방법 중 박막 트랜지스터가 형성되는 과정까지를 설명하기 위한 단면도들이다.
도 5a, 도 5b, 도 5c 및 도 5d를 참조하면, 우선 상기 베이스 기판(100) 상에 게이트 금속층을 형성하고, 상기 게이트 금속층을 패터닝하여 상기 게이트 배선들(200), 상기 게이트 하부패드들(212) 및 상기 게이트 전극들(10)을 형성한다. 이때, 상기 게이트 금속층은 예를 들어, 알루미늄네오디듐 화합물(AlNd) 및 크롬(Cr)으로 이루어진 이중층 또는 알루미늄네오디듐 화합물(AlNd), 크롬(Cr) 및 질화크롬(CrNx)으로 이루어진 삼중층으로 이루어질 수 있다. 이때, 상기 알루미늄네오디듐 화합물(AlNd)은 약 2500Å의 두께로, 상기 크롬(Cr)은 약 500Å의 두께로, 그리고 상기 질화크롬(CrNx)은 약 100Å의 두께로 형성될 수 있다.
이어서, 상기 게이트 배선들(200), 상기 게이트 하부패드들(212) 및 상기 게이트 전극들(10)을 덮도록 상기 베이스 기판(100) 상에 상기 게이트 절연층(110)을 형성한다. 이때, 상기 게이트 절연층(110)은 무기물, 일례로 질화 실리콘(SiNx)으로 이루어질 수 있고, 예를 들어 약 4500Å의 두께를 가질 수 있다.
이어서, 상기 게이트 절연층(110) 상에 액티브층을 형성하고, 상기 액티브층을 패터닝하여 상기 액티브 패턴들(20)을 형성한다. 이때, 상기 액티브층은, 예를 들어 약 2200Å의 두께의 아몰퍼스 실리콘층 및 약 500Å의 두께의 이온도핑 아몰퍼스 실리콘층으로 이루어진 2중층으로 형성될 수 있다.
이어서, 상기 액티브 패턴들(20)을 덮도록 상기 게이트 절연층(110) 상에 제1 데이터 금속층을 형성한 후, 상기 제1 데이터 금속층을 패터닝하여 상기 드레인 전극들(30), 상기 소스 전극들(40), 상기 바이어스 하부패드(512) 및 상기 바이어스 연결배선(520)을 형성한다. 이때, 상기 제1 데이터 금속층은 예를 들어, 크롬(Cr)을 포함하고, 약 1500Å의 두께로 형성될 수 있다. 한편, 상기 제1 데이터 금속층을 패터닝할 때, 상기 액티브 패턴들(20)의 일부도 식각될 수 있다. 그 결과, 상기 액티브 패턴들(20) 각각에서의 상기 이온도핑 아몰퍼스 실리콘층은 두 부분으로 분리될 수 있다.
도 6a, 도 6b, 도 6c 및 도 6d는 도 3의 엑스레이 디텍터 패널의 제조방법 중 제1 데이터 금속층이 형성되는 과정까지를 설명하기 위한 단면도들이다.
도 6a, 도 6b, 도 6c 및 도 6d를 참조하면, 상기 제1 데이터 금속층을 패터닝한 후, 상기 드레인 전극들(30), 상기 소스 전극들(40), 상기 바이어스 하부패드(512) 및 상기 바이어스 연결배선(520)을 덮도록 상기 게이트 절연층(110) 상에 상기 데이트 절연층(120)을 형성한다. 상기 데이터 절연층(120)은 무기물, 일례로 질화 실리콘(SiNx)으로 이루어질 수 있고, 예를 들어 약 1000Å의 두께를 가질 수 있다. 이후, 상기 데이터 절연층(120)의 일부를 식각하여, 상기 연결전극 하부홀들(CH1), 상기 P측전극 콘택홀들(PH), 상기 게이트패드 하부홀들(GH1), 상기 바이어스패드 하부홀(IH1) 및 상기 바이어스연결 하부홀들(SH1)을 형성한다. 여기서, 상기 게이트패드 하부홀들(GH1)은 상기 데이터 절연층(120)의 일부와 상기 게이트 절연층(110)의 일부가 한꺼번에 식각되어 형성된다.
이어서, 상기 데이터 절연층(130) 상에 제2 데이터 금속층(160)이 형성된다. 이때, 상기 제2 데이터 금속층(160)은 예를 들어, 크롬(Cr)을 포함하고, 약 1500Å의 두께로 형성될 수 있다.
도 7a, 도 7b, 도 7c 및 도 7d는 도 3의 엑스레이 디텍터 패널의 제조방법 중 N측 전극이 형성되는 과정까지를 설명하기 위한 단면도들이다.
도 7a, 도 7b, 도 7c 및 도 7d를 참조하면, 상기 제2 데이터 금속층(160)을 형성한 후, 상기 제2 데이터 금속층(160) 상에 PIN 반도체층(170)을 형성한다. 상기 PIN 반도체층(170)은 P형 반도체층, 진성 반도체층 및 N형 반도체층을 포함하고, 상기 P형 반도체층은 약 100Å의 두께로, 상기 진성 반도체층은 약 10000Å의 두께로, 그리고 상기 N형 반도체층은 약 500Å의 두께로 형성될 수 있다.
이어서, 상기 PIN 반도체층(170) 상에 제1 투명 전극층을 형성한 후, 상기 제1 투명 전극층을 패터닝하여 상기 N측 전극들(430)을 형성한다. 이때, 상기 제1 투명 전극층은 예를 들어 ITO(indium tin oxide), IZO(indium zinc oxide) 등으로 이루어질 수 있고, 약 400Å의 두께로 형성될 수 있다.
도 8a, 도 8b, 도 8c 및 도 8d는 도 3의 엑스레이 디텍터 패널의 제조방법 중 PIN 다이오드가 형성되는 과정까지를 설명하기 위한 단면도들이다.
도 8a, 도 8b, 도 8c 및 도 8d를 참조하면, 상기 제1 투명 전극층을 패터닝한 후, 상기 PIN 반도체층(170)을 패터닝하여 상기 PIN 반도체 패턴들(420)을 형성한다. 이어서, 상기 제2 데이터 금속층(160)을 패터닝하여, 상기 데이터 연결전극들(330), 상기 P측 전극들(410), 상기 게이트 상부패드들(214), 상기 바이어스 상부패드(514) 및 상기 바이어스패드 연결전극들(514a)을 형성한다.
도 9a, 도 9b, 도 9c 및 도 9d는 도 3의 엑스레이 디텍터 패널의 제조방법 중 제1 절연층이 형성되는 과정까지를 설명하기 위한 단면도들이다.
도 9a, 도 9b, 도 9c, 도 9d 그리고 도 4e를 참조하면, 상기 제2 데이터 금속층(160)을 패터닝한 후, 상기 데이터 연결전극들(330), 상기 PIN 다이오드들(400), 상기 게이트 상부패드들(214), 상기 바이어스 상부패드(514) 및 상기 바이어스패드 연결전극들(514a)을 덮도록 상기 데이터 절연층(120) 상에 상기 제1 절연층(130)을 형성한다. 상기 제1 절연층(130)은 유기 절연막 또는 무기 절연막으로 이루어진다. 상기 제1 절연층(130)이 무기 절연막일 때, 산화 실리콘(SiOx) 또는 질화 실리콘(SiNx)으로 이루어질 수 있고, 예를 들어 약 6000 ~ 8000Å의 두께로 형성될 수 있다. 이후, 상기 제1 절연층(130)의 일부를 식각하여, 상기 연결전극 상부홀들(CH2), 상기 바이어스 콘택홀들(BH), 상기 게이트패드 상부홀들(GH2), 상기 바이어스패드 상부홀(IH2) 및 상기 바이어스연결 상부홀들(SH2)을 형성한다.
도 10a, 도 10b, 도 10c 및 도 10d는 도 3의 엑스레이 디텍터 패널의 제조방법 중 바이어스 하부배선 등이 형성되는 과정까지를 설명하기 위한 단면도들이다.
도 10a, 도 10b, 도 10c, 도 10d 그리고 도 4e를 참조하면, 상기 제1 절연층(130)의 일부를 식각한 후, 상기 제1 절연층(130) 상에 제2 투명 전극층을 형성한다. 이때, 상기 제2 투명 전극층은 예를 들어 ITO(indium tin oxide), IZO(indium zinc oxide) 등으로 이루어질 수 있고, 약 700Å의 두께로 형성될 수 있다. 이후, 상기 제2 투명 전극층을 패터닝하여, 상기 데이터 하부배선들(302), 상기 바이어스 하부배선들(502), 상기 게이트 투명패드들(216), 상기 바이어스 투명패드(516) 및 상기 데이터 하부패드(312)를 형성한다.
도 11은 도 3의 엑스레이 디텍터 패널의 제조방법 중 바이어스 하부배선 상에 바이어스 상부배선이 형성되는 과정을 설명하기 위한 단면도이다.
도 11을 참조하면, 상기 제2 투명 전극층을 패터닝한 후, 상기 데이터 하부배선들(302), 상기 바이어스 하부배선들(502), 상기 게이트 투명패드들(216), 상기 바이어스 투명패드(516) 및 상기 데이터 하부패드(312)를 덮도록 상기 제1 절연층(130) 상에 바이어스 금속층을 형성한다. 이때, 상기 바이어스 금속층은 예를 들어, 몰리브덴(Mo) 및 알루미늄(Al)의 이중층으로 이루어질 수 있고, 상기 몰리브덴(Mo)은 약 500Å의 두께로, 그리고 상기 알루미늄(Al)은 약 2500Å의 두께로 형성될 수 있다. 이후, 상기 바이어스 금속층을 패터닝하여, 상기 데이터 상부배선들(304), 상기 바이어스 상부배선들(504) 및 상기 데이터 상부패드(314)를 형성한다.
도 4a, 도 4b, 도 4c, 도 4d 및 도 4e를 다시 참조하면, 상기 바이어스 금속층을 패터닝한 후, 상기 제1 데이터 배선들(300A), 상기 제1 바이어스 배선들(500A) 및 상기 데이터 패드부들(310)을 덮도록 상기 제1 절연층(130) 상에 상기 제2 절연층(140)을 형성한다. 이때, 상기 제2 절연층(140)은 유기 절연막 또는 무기 절연막으로 이루어진다. 여기서, 상기 제2 절연층(140)이 무기 절연막일 때, 질화 실리콘(SiNx)으로 이루어질 수 있고, 예를 들어 약 4000Å의 두께로 형성될 수 있다. 여기서, 상기 제2 절연층(140)은 상기 게이트 투명패드들(216), 상기 바이어스 투명패드(516) 및 상기 데이터 상부패드들(314)을 노출시키도록 상기 게이트 투명패드들(216), 상기 바이어스 투명패드(516) 및 상기 데이터 상부패드들(314)에는 형성되지 않는다.
이어서, 상기 제2 절연층(140) 상에 상기 제3 절연층(150)을 형성하고, 이후 상기 신틸레이터부는 상기 제3 절연층(150) 상에 형성된다. 이때, 상기 신킬레이터부는 필름형태로 상기 제3 절연층(150) 상에 부착될 수도 있지만, 별도의 성장 공정을 통해 상기 제3 절연층(150) 상에 형성될 수도 있다.
이와 같이 본 실시예에 따르면, 상기 제1 데이터 배선들(300A) 및 상기 제2 데이터 배선들(300B)은 상기 제1 바이어스 배선들(500A) 및 상기 제2 바이어스 배선들(500B)과 동일한 공정에 의해 형성되어 상기 제1 바이어스 배선들(500A) 및 상기 제2 바이어스 배선들(500B)과 동일한 구조 및 물질로 이루어진다. 예를 들어, 상기 제1 데이터 배선들(300A) 및 상기 제2 데이터 배선들(300B)은 약 700Å의 두께의 ITO층, 약 500Å의 두께의 몰리브덴(Mo)층 및 약 2500Å의 두께의 알루미늄(Al)층으로 구성될 수 있다.
반면, 종래의 데이터 배선들은 상기 드레인 전극(30) 및 상기 소스 전극(40)을 형성하기 위한 상기 제1 데이터 금속층으로 형성되었다. 즉, 상기 제1 데이터 금속층이 패터닝된 후, 상기 종래의 데이터 배선들이 형성되었다. 이때, 상기 제1 데이터 금속층은 상기 제1 바이어스 배선들(500A) 및 상기 제2 바이어스 배선들(500B)보다 높은 저항값을 갖는 물질로 형성되는데, 예를 들어 약 1500Å의 두께의 크롬(Cr)층으로 형성될 수 있다.
따라서, 상기 제1 데이터 배선들(300A) 및 상기 제2 데이터 배선들(300B)이 상기 제1 데이터 금속층보다 비교적 낮은 저항값을 갖는 상기 제1 바이어스 배선들(500A) 및 상기 제2 바이어스 배선들(500B)과 동일한 공정에 의해 형성됨에 따라, 상기 PIN 다이오드들(500)에 충전된 전하들이 상기 박막 트랜지스터들(TFT)이 턴온(turn-on)되어 상기 제1 데이터 배선들(300A) 및 상기 제2 데이터 배선들(300B)을 통해 이동할 때, 상기 제1 데이터 배선들(300A) 및 상기 제2 데이터 배선들(300B)에 의해 신호 전송효율이 보다 향상될 수 있다.
한편, 상기 제1 바이어스 배선들(500A)과 상기 제1 바어어스 패드부(510A) 사이를 전기적으로 연결시키는 상기 제1 바이어스 연결배선(520A)과, 상기 제2 바이어스 배선들(500B)과 상기 제2 바어어스 패드부(510B) 사이를 전기적으로 연결시키는 상기 제2 바이어스 연결배선(520B)이 상기 제1 데이터 금속층이 패터닝될 때 형성됨에 따라, 상기 제1 데이터 배선들(300A) 및 상기 제2 데이터 배선들(300B)과 전기적으로 연결되는 것을 방지할 수 있다.
<실시예 2>
도 12는 본 발명의 제2 실시예에 따른 엑스레이 디텍터 패널의 일부를 확대해서 도시한 평면도이고, 도 13a, 도 13b, 도 13c 및 도 13d는 도 12의 Ⅴ-Ⅴ'선, Ⅵ-Ⅵ'선, Ⅶ-Ⅶ'선 및 Ⅷ-Ⅷ'선을 따라 절단한 단면도들이다.
본 실시예에 의한 엑스레이 디텍터 패널은 제1 데이터 패드부들(310A), 제1 바이어스 패드부(510A) 및 제1 바이어스 연결배선(520A)에 관한 내용을 제외하면, 제1 실시예에 의한 엑스레이 디텍터 패널과 실질적으로 동일하므로, 상기 제1 실시예와 동일한 구성요소에 대한 상세한 설명은 생략하고, 상기 제1 실시예와 동일한 구성요소에 대해서는 동일한 참조부호를 부여하겠다. 또한, 제2 데이터 패드부들, 제2 바이어스 패드부 및 제2 바이어스 연결배선은 상기 제1 데이터 패드부들(310A), 상기 제1 바이어스 패드부(510A) 및 상기 제1 바이어스 연결배선(520A)과 실질적으로 동일하므로, 이에 대한 자세한 설명도 생략하기로 한다.
도 12, 도 13a, 도 13b, 도 13c 및 도 13d를 참조하면, 상기 제1 데이터 패드부들(310A) 각각은 데이터 하부패드(312), 데이터 상부패드(314) 및 데이터 투명패드(316)를 포함한다. 또한, 상기 데이터 하부패드들(312)로부터 상기 제1 데이터 배선들(300A)을 향하여 연장된 데이터 콘택부들(312a)이 형성된다.
상기 데이터 하부패드들(312) 및 상기 데이터 콘택부들(312a)은 상기 게이트 절연층(110) 상에 형성되고 상기 데이터 절연층(120)에 의해 덮여진다. 이때, 상기 데이터 절연층(120)에는 상기 데이터 하부패드들(312)의 일부 또는 전부를 노출시키는 데이터패드 하부홀들(DH1)과, 상기 데이터 콘택부들(312a)의 적어도 일부를 노출시키는 연결배선 하부홀들(KH1)이 형성된다.
상기 데이터 상부패드들(314)은 상기 데이터 하부패드들(312) 각각과 중첩되도록 상기 데이터 절연층(120) 상에 형성되고, 상기 제1 절연층(130)에 의해 덮여진다. 상기 데이터 상부패드들(314)은 상기 데이터패드 하부홀들(DH1)을 통해 상기 데이터 하부패드들(312)과 각각 전기적으로 연결된다. 본 실시예에서, 상기 데이터 콘택부들(312a)과 중첩되도록 상기 데이터 절연층(120) 및 상기 제1 절연층(130) 사이에 형성되어 상기 연결배선 하부홀들(KH1)을 통해 상기 데이터 콘택부들(312a)과 각각 전기적으로 연결하는 데이터패드 연결전극들(314a)이 형성된다. 여기서, 상기 제1 절연층(130)에는 상기 데이터 상부패드들(312)의 일부 또는 전부를 노출시키는 데이터패드 상부홀들(DH2)과, 상기 데이터패드 연결전극들(314a)의 적어도 일부를 노출시키는 연결배선 상부홀들(KH2)이 형성된다.
상기 데이터 투명패드들(316)은 상기 데이터 상부패드들(314)과 중첩되도록 상기 제1 절연층(130) 상에 형성되어, 상기 데이터패드 상부홀들(DH2)을 통해 상기 데이터 상부패드들(314)과 각각 전기적으로 연결된다. 이때, 상기 데이터 투명패드들(316)은 상기 제2 절연층(140) 및 상기 제3 절연층(150)에 의해 덮여지지 않는다. 또한, 상기 데이터 하부배선들(302)은 상기 제1 절연층(130)에 형성되어 상기 연결배선 상부홀들(KH2)을 통해 상기 데이터패드 연결전극들(314a)과 각각 전기적으로 연결된다.
상기 제1 바이어스 패드부(510A)는 바이어스 하부패드(512) 및 바이어스 상부패드(514)를 포함하며, 상기 제1 바이어스 연결배선(520A)은 연결 하부배선(522) 및 연결 상부배선(524)을 포함한다.
상기 바이어스 하부패드(512) 및 상기 연결 하부배선(522)은 상기 바이어스 하부배선들(502)과 동일하게 상기 제1 절연층(130) 상에 서로 연결되어 형성된다. 상기 연결 하부배선(522)은 상기 바이어스 하부배선들(502)의 일단부와 연결된다. 즉, 상기 연결 하부배선(522)은 상기 바이어스 하부배선들(502) 및 상기 바이어스 하부패드(512) 사이를 전기적으로 연결시킨다. 상기 바이어스 상부패드(514)는 상기 바이어스 하부패드(512) 상에 형성되고, 상기 연결 상부배선(524)은 상기 연결 하부배선(522) 상에 형성되어 상기 바이어스 상부배선들(504)의 일단부와 연결된다. 여기서, 상기 바이어스 상부패드(514)는 생략될 수 있다.
한편, 본 실시예에서, 상기 데이터 절연층(120), 상기 데이터 상부패드들(314) 및 상기 데이터패드 연결전극들(314a)은 경우에 따라 생략될 수도 있다. 그로 인해, 상기 데이터 투명패드들(316)은 상기 데이터패드 상부홀(DH2)을 통해 상기 데이터 하부패드들(312)과 각각 전기적으로 연결되고, 상기 데이터 하부배선들(302)은 상기 연결배선 상부홀들(KH2)을 통해 상기 데이터 하부패드들(312)의 데이터 콘택부와 각각 전기적으로 연결될 수 있다.
또한, 본 실시예에 의한 엑스레이 디텍터 패널의 제조방법은 상기 제1 데이터 패드부들(310A), 상기 제1 바이어스 패드부(510A) 및 상기 제1 바이어스 연결배선(520A)에 관한 내용을 제외하면, 제1 실시예에 의한 엑스레이 디텍터 패널의 제조방법과 실질적으로 동일하므로, 자세한 내용은 생략하기로 한다.
본 실시예에서, 상기 데이터 하부패드들(312) 및 상기 데이터 콘택부들(312a)은 상기 제1 데이터 금속층이 패터닝될 때 형성되고, 상기 데이터 상부패드들(314)은 상기 제2 데이터 금속층(160)이 패터닝될 때 형성되며, 상기 데이터 투명패드들(316)은 상기 제2 투명 전극층이 패터닝될 때 형성된다. 또한, 상기 바이어스 하부패드(512) 및 상기 연결 하부배선(522)은 상기 제2 투명 전극층이 패터닝될 때 형성되고, 상기 바이어스 상부패드(514) 및 상기 연결 상부배선(524)은 상기 바이어스 전극층이 패터닝될 때 형성된다.
이와 같이 본 실시예에 따르면, 상기 제1 데이터 배선들(300A)은 상기 게이트 절연층(110) 상에 형성된 상기 데이터 콘택부들(312a)을 통해 상기 제1 데이터 패드부들(310A)과 각각 전기적으로 연결됨에 따라, 상기 제1 데이터 배선들(300A)과 동일 공정에 의해 형성된 상기 제1 바이어스 연결배선(520A)이 상기 데이터 콘택부들(312a)과 크로스(cross)되도록 상기 데이터 콘택부들(312a)의 상부에 배치될 수 있다. 그로 인해, 상기 제1 바이어스 연결배선(520A)이 상기 제1 데이터 배선들(300A)과 전기적으로 연결되는 것을 방지할 수 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 바람직한 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 베이스 기판 110 : 게이트 절연층
120 : 데이터 절연층 130 : 제1 절연층
140 : 제2 절연층 150 : 제3 절연층
200 : 게이트 배선 210 : 게이트 패드부
300A : 제1 데이터 배선 310A : 제1 데이터 패드부
312a : 데이터 콘택부 330 : 데이터 연결전극
300B : 제2 데이터 배선 310B : 제1 데이터 패드부
400 : PIN 다이오드 410 : P측 전극
420 : PIN 반도체 패턴 430 : N측 전극
TFT : 박막 트랜지스터 500A : 제1 바이어스 배선
510A : 제1 바이어스 패드부 520A : 제1 바이어스 연결배선
500B : 제2 바이어스 배선 510B : 제2 바이어스 패드부
520B : 제2 바이어스 연결배선

Claims (16)

  1. 베이스 기판 상에 서로 교차하는 제1 및 제2 방향들을 따라 배치되고, 상기 제2 방향으로 인접한 제1 및 제2 그룹들로 구분되며, 각각이 박막 트랜지스터 및 PIN 다이오드를 포함하는 센싱픽셀들;
    상기 제1 방향을 따라 연장되어 상기 센싱픽셀들 각각의 박막 트랜지스터와 전기적으로 연결된 게이트 배선들;
    상기 제2 방향을 따라 연장되어 상기 제1 그룹의 센싱픽셀들 각각의 박막 트랜지스터와 전기적으로 연결된 제1 데이터 배선들; 및
    상기 제2 방향을 따라 연장되어 상기 제2 그룹의 센싱픽셀들 각각의 박막 트랜지스터와 각각 전기적으로 연결된 제2 데이터 배선들을 포함하는 엑스레이 디텍터 패널.
  2. 제1항에 있어서, 상기 제2 방향을 따라 연장되어 상기 제1 그룹의 센싱픽셀들 각각의 PIN 다이오드와 전기적으로 연결된 제1 바이어스 배선들; 및
    상기 제2 방향을 따라 연장되어 상기 제2 그룹의 센싱픽셀들 각각의 PIN 다이오드와 전기적으로 연결된 제2 바이어스 배선들을 더 포함하는 것을 특징으로 하는 엑스레이 디텍터 패널.
  3. 제2항에 있어서, 상기 게이트 배선들은 상기 베이스 기판 상에 형성되어 게이트 절연층에 의해 덮여지고,
    상기 박막 트랜지스터 각각은 상기 게이트 배선과 동일층에 형성되어 상기 게이트 배선과 연결된 게이트 전극, 상기 게이트 전극과 중첩되도록 상기 게이트 절연층 상에 형성된 액티브 패턴, 상기 액티브 패턴의 일부와 중첩되는 드레인 전극, 및 상기 드레인 전극과 이격되도록 상기 액티브 패턴의 일부와 중첩되는 소스 전극을 포함하며,
    상기 PIN 다이오드들 각각은 상기 게이트 절연층 상에 형성되어 상기 소스 전극과 전기적으로 연결된 P측 전극, 상기 P측 전극 상에 형성된 PIN 반도체 패턴, 및 상기 PIN 반도체 패턴 상에 형성되고 투명한 도전성 물질로 이루어진 N측 전극을 포함하는 것을 특징으로 하는 엑스레이 디텍터 패널.
  4. 제3항에 있어서, 상기 박막 트랜지스터들 및 상기 PIN 다이오드들을 덮도록 상기 게이트 절연층 상에 형성되고, 상기 드레인 전극들 각각의 데이터 연결부의 적어도 일부를 노출시키는 연결전극 상부홀들 및 상기 N측 전극들 각각의 일부를 노출시키는 바이어스 콘택홀들을 갖는 제1 절연층을 더 포함하고,
    상기 제1 및 제2 데이터 배선들은 상기 제1 절연층 상에 형성되어 상기 연결전극 상부홀들을 통해 상기 데이터 연결부들과 각각 전기적으로 연결되며,
    상기 제1 및 제2 바이어스 배선들은 상기 제1 절연층 상에 형성되어 상기 바이어스 콘택홀들을 통해 상기 N측 전극들과 각각 전기적으로 연결되는 것을 특징으로 하는 엑스레이 디텍터 패널.
  5. 제4항에 있어서, 상기 드레인 전극들, 상기 소스 전극들 및 상기 P측 전극들은 제1 금속물질로 이루어지고,
    상기 제1 및 제2 데이터 배선들과 상기 제1 및 제2 바이어스 배선들은 상기 제1 금속물질보다 낮은 저항을 갖는 제2 금속물질로 이루어진 것을 특징으로 하는 엑스레이 디텍터 패널.
  6. 제4항에 있어서, 상기 제1 및 제2 데이터 배선들과 상기 제1 및 제2 바이어스 배선들을 덮도록 상기 제1 절연층 상에 형성된 제2 절연층을 더 포함하고,
    상기 제1 및 제2 절연층들은 무기 절연물질로 이루어진 것을 특징으로 하는 엑스레이 디텍터 패널.
  7. 제4항에 있어서, 상기 박막 트랜지스터들을 덮도록 상기 게이트 절연층 및 상기 제1 절연층 사이에 형성되고, 상기 소스 전극들 각각의 일부를 노출시키는 P측전극 콘택홀들을 갖는 데이터 절연층을 더 포함하고,
    상기 P측 전극들 각각은 상기 데이터 절연층 상에 형성되어 상기 P측전극 콘택홀을 통해 상기 소스 전극과 전기적으로 연결되는 것을 특징으로 하는 엑스레이 디텍터 패널.
  8. 제4항에 있어서, 상기 제1 및 제2 데이터 배선들과 상기 제1 및 제2 바이어스 배선들의 두께는 4500Å ~ 5500Å이고,
    상기 제1 및 제2 데이터 배선들과 상기 제1 및 제2 바이어스 배선들의 폭은 5.5㎛ ~ 6.5㎛인 것을 특징으로 하는 엑스레이 디텍터 패널.
  9. 제4항에 있어서, 상기 PIN 다이오드들 각각은
    상기 제1 데이터 배선 또는 상기 제2 데이터 배선과 평면적으로 접하거나 중첩되도록 형성된 것을 특징으로 하는 엑스레이 디텍터 패널.
  10. 제4항 또는 제9항에 있어서, 상기 액티브 패턴들 각각은
    상기 게이트 배선 측으로 연장되어 일부가 상기 게이트 배선과 중첩되도록 형성된 것을 특징으로 하는 엑스레이 디텍터 패널.
  11. 베이스 기판 상에 제1 방향으로 형성된 게이트 배선;
    상기 게이트 배선을 덮도록 상기 베이스 기판 상에 형성된 게이트 절연층;
    상기 게이트 배선과 동일층에 형성되어 상기 게이트 배선과 연결된 게이트 전극, 상기 게이트 전극과 중첩되도록 상기 게이트 절연층 상에 형성된 액티브 패턴, 상기 액티브 패턴의 일부와 중첩되는 드레인 전극, 및 상기 드레인 전극과 이격되도록 상기 액티브 패턴의 일부와 중첩되는 소스 전극을 포함하는 박막 트랜지스터;
    상기 게이트 절연층 상에 형성되어 상기 소스 전극과 전기적으로 연결된 P측 전극, 상기 P측 전극 상에 형성된 PIN 반도체 패턴, 및 상기 PIN 반도체 패턴 상에 형성되고 투명한 도전성 물질로 이루어진 N측 전극을 포함하는 PIN 다이오드;
    상기 박막 트랜지스터 및 상기 PIN 다이오드를 덮도록 상기 게이트 절연층 상에 형성되고, 상기 드레인 전극의 데이터 연결부의 적어도 일부를 노출시키는 연결전극 상부홀 및 상기 N측 전극의 일부를 노출시키는 바이어스 콘택홀을 갖는 제1 절연층;
    상기 제1 절연층 상에 상기 제1 방향과 교차하는 제2 방향으로 형성되고, 상기 연결전극 상부홀을 통해 상기 데이터 연결부와 전기적으로 연결된 데이터 배선;
    상기 제1 절연층 상에 상기 제2 방향으로 형성되고, 상기 바이어스 콘택홀을 통해 상기 N측 전극과 전기적으로 연결된 바이어스 배선을 포함하고,
    상기 PIN 다이오드는 상기 데이터 배선과 평면적으로 접하거나 중첩되도록 형성된 것을 특징으로 하는 엑스레이 디텍터 패널.
  12. 제11항에 있어서, 상기 액티브 패턴은
    상기 게이트 배선 측으로 연장되어 일부가 상기 게이트 배선과 중첩되도록 형성된 것을 특징으로 하는 엑스레이 디텍터 패널.
  13. 베이스 기판 상에 제1 방향으로 형성된 게이트 배선;
    상기 게이트 배선을 덮도록 상기 베이스 기판 상에 형성된 게이트 절연층;
    상기 게이트 배선과 동일층에 형성되어 상기 게이트 배선과 연결된 게이트 전극, 상기 게이트 전극과 중첩되도록 상기 게이트 절연층 상에 형성된 액티브 패턴, 상기 액티브 패턴의 일부와 중첩되는 드레인 전극, 및 상기 드레인 전극과 이격되도록 상기 액티브 패턴의 일부와 중첩되는 소스 전극을 포함하는 박막 트랜지스터;
    상기 게이트 절연층 상에 형성되어 상기 소스 전극과 전기적으로 연결된 P측 전극, 상기 P측 전극 상에 형성된 PIN 반도체 패턴, 및 상기 PIN 반도체 패턴 상에 형성되고 투명한 도전성 물질로 이루어진 N측 전극을 포함하는 PIN 다이오드;
    상기 박막 트랜지스터 및 상기 PIN 다이오드를 덮도록 상기 게이트 절연층 상에 형성되고, 상기 드레인 전극의 데이터 연결부의 적어도 일부를 노출시키는 연결전극 상부홀 및 상기 N측 전극의 일부를 노출시키는 바이어스 콘택홀을 갖는 제1 절연층;
    상기 제1 절연층 상에 상기 제1 방향과 교차하는 제2 방향으로 형성되고, 상기 연결전극 상부홀을 통해 상기 데이터 연결부와 전기적으로 연결된 데이터 배선;
    상기 제1 절연층 상에 상기 제2 방향으로 형성되고, 상기 바이어스 콘택홀을 통해 상기 N측 전극과 전기적으로 연결된 바이어스 배선을 포함하고,
    상기 액티브 패턴은 상기 게이트 배선 측으로 연장되어 일부가 상기 게이트 배선과 중첩되도록 형성된 것을 특징으로 하는 엑스레이 디텍터 패널.
  14. 제11항 또는 제13항에 있어서, 상기 드레인 전극, 상기 소스 전극 및 상기 P측 전극은 제1 금속물질로 이루어지고,
    상기 데이터 배선 및 상기 바이어스 배선은 상기 제1 금속물질보다 낮은 저항을 갖는 제2 금속물질로 이루어진 것을 특징으로 하는 엑스레이 디텍터 패널.
  15. 제11항 또는 제13항에 있어서, 상기 데이터 배선 및 상기 바이어스 배선을 덮도록 상기 제1 절연층 상에 형성된 제2 절연층을 더 포함하고,
    상기 제1 및 제2 절연층들은 무기 절연물질로 이루어진 것을 특징으로 하는 엑스레이 디텍터 패널.
  16. 제11항 또는 제13항에 있어서, 상기 박막 트랜지스터를 덮도록 상기 게이트 절연층 및 상기 제1 절연층 사이에 형성되고, 상기 소스 전극의 일부를 노출시키는 P측전극 콘택홀을 갖는 데이터 절연층을 더 포함하고,
    상기 P측 전극은 상기 데이터 절연층 상에 형성되어 상기 P측전극 콘택홀을 통해 상기 소스 전극과 전기적으로 연결되는 것을 특징으로 하는 엑스레이 디텍터 패널.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR20140013853A (ko) * 2012-07-27 2014-02-05 삼성디스플레이 주식회사 엑스선 검출기
KR20170080196A (ko) * 2015-12-31 2017-07-10 엘지디스플레이 주식회사 엑스레이 검출기용 어레이기판 및 이를 포함하는 엑스레이 검출기

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