KR20120071786A - Time to digital converter using successive approximation and the method thereof - Google Patents

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Abstract

PURPOSE: A time to digital converter using a SAR(Successive Approximation Register) and a method thereof are provided to obtain high resolution and low power properties by constituting a time to digital converter in a SAR type. CONSTITUTION: A time to digital converter(20) is composed of a delay cell(21), a T2B(23), an edge detector(24), and a Mux(Multiplexer)(40). A clock generator(10) generates a clock signal determining operation timing. A flip-flop(15) is composed of a plurality of circuit components receiving the clock signal. The flip-flop stores a signal from the time to digital converter. The time to digital converter is composed of a SAR type. A time amplifier(30) amplifies a time signal received from the time to digital converter. The multiplexer transfers the time signal transmitted from the time amplifier to the time to digital converter. The time amplifier amplifies an interval between inputted two signals in a time axis as much as the gain of the time amplifier.

Description

ＳＡＲ 기법을 이용한 타임-투-디지털 컨버터 및 그 방법{Time to digital converter using Successive Approximation and the method thereof}Time to digital converter using Successive Approximation and the method

본 발명은 SAR(Successive Approximation) 기법을 이용한 타임-투-디지털 컨버터 및 그 방법에 대한 것으로서, 보다 상세하게는 높은 해상도를 갖으면서도 저전력 및 작은 면적으로 구현한 SAR 기법을 이용한 타임-투-디지털 컨버터 및 그 방법에 관한 것이다.The present invention relates to a time-to-digital converter using a Successive Approximation (SAR) technique, and more particularly, to a time-to-digital converter using a SAR technique implemented with low power and a small area while having a high resolution. And to a method thereof.

일반적으로 위상고정루프(Phase-Locked Loop)의 용도는 LTE등의 4G System, Bluetooth, GPS, HSSL, WCDMA등에서 Mobile Phone, 802.11a/b/g 등의 Wireless LAN 응용의 Carrier 주파수를 생성하는 것이다.In general, the purpose of a phase-locked loop is to generate carrier frequencies for wireless LAN applications such as mobile phones and 802.11a / b / g in 4G systems such as LTE, Bluetooth, GPS, HSSL, and WCDMA.

또한 RF Band 내의 좁은 영역 신호인 채널(Channel)을 노이즈(Noise) 또는 에러(Error)없이 IF 주파수 대역으로 선택하기 위해 노이즈없는 단일 톤(Tone)의 Carrier 주파수가 필요하므로 위상고정루프의 Phase Noise의 최소화가 필요하다.In addition, in order to select the narrow band signal in the RF band as the IF frequency band without noise or error, a carrier frequency of a single tone without noise is required. Minimization is necessary.

또한 Digital PLL 구현의 장점은 Analog PLL에 비해 전력소모 감소로 Mobile Application에 유리하고, 면적크기 감소로 제작단가 감소 등의 이슈에 유리하여 90 nm 이하의 Sub-Micron 공정에서 PLL의 Digital 구현이 필요하다.In addition, the advantages of the digital PLL implementation are advantageous for mobile applications due to reduced power consumption compared to analog PLLs, and for the issues such as manufacturing cost reduction due to the reduction in area size, digital implementation of the PLL is required in sub-micron processes of 90 nm or less. .

이러한 Digital PLL의 Sub Block인 TDC의 중요성은 Reference 주파수와 DCO 출력 주파수를 비교하여 Phase Error를 출력하는 역할이고, Digital PLL의 Phase Noise는 TDC의 성능(주파수를 비교할 수 있는 최소 시간 간격, 즉 Resolution)에 의해 결정되므로 모바일 폰(Mobile Phone) 등의 Digital PLL이 적용된 어플리케이션(Application)의 성능을 결정하는 중요한 Block이다.The importance of TDC, which is a sub block of digital PLL, is to output phase error by comparing reference frequency and DCO output frequency, and phase noise of digital PLL is TDC performance (minimum time interval that can compare frequency, that is, resolution). Since it is determined by, it is an important block that determines the performance of an application to which a digital PLL such as a mobile phone is applied.

최근 제안된 Ditigal PLL의 구조를 보면, Texas Instruments(Patent No. : US 2005/0186920 A1, “APPARATUS FOR AND METHOD OF NOISE SUPPRESSION AND DITHERING TO IMPROVE RESOLUTION QUALITY IN A DIGITAL RF PROCESSOR)의 Ditigal PLL은 DCO의 출력 주파수 2.4 GHz와 FREF 13 MHz를 입력 받아 TDC에서 그 차이를 출력하여 네가티브 피드백(Negative Feedback)하는 루프(Loop)로 구성된다.The structure of the recently proposed Ditigal PLL shows that the Ditigal PLL of Texas Instruments (Patent No .: US 2005/0186920 A1, “APPARATUS FOR AND METHOD OF NOISE SUPPRESSION AND DITHERING TO IMPROVE RESOLUTION QUALITY IN A DIGITAL RF PROCESSOR) It consists of a loop that receives the frequency 2.4 GHz and the FREF 13 MHz, outputs the difference from the TDC, and performs negative feedback.

이러한 구조의 DPLL에서의 TDC는 Digital PLL에서의 Phase Noise 향상을 위해 높은 해상도가 요구되며, 2.4 GHz의 입력 주파수를 가져야 한다.TDC in DPLL of this structure requires high resolution to improve phase noise in digital PLL and has input frequency of 2.4 GHz.

상기 TI사에서 제안한 TDC 구조는 인버터(Inverter)로 이루어진 Delay Line으로 구성되어, TDC의 Resolution은 인버터(Inverter)의 Delay Time으로 결정되므로 최대 해상도는 공정 스케일(Scale)에 의한 한계가 있는 문제점이 있었다.The TDC structure proposed by TI is composed of a delay line composed of inverters. Since the resolution of the TDC is determined by the delay time of the inverter, there is a problem that the maximum resolution is limited by the process scale. .

한편 UCLA에서 제안한 TDC 구조는 인버터(Inverter)로 구성된 Delay Cell에 의해 Coarse로 측정 후 Delay Time을 타임 엠플리파이어(Time Amplifier)에 의해 시간축으로 증폭 후 Fine으로 측정하는 것인데, TDC의 해상도는 인버터(Inverter)의 Delay Time과 타임 엠플리파이어(Time Amplifier)의 게인(Gain)으로 결정하여 고주파대역에서 타임 엠플리파이어의 게인은 한계가 있는 문제점이 있었다.On the other hand, the TDC structure proposed by UCLA is to measure Coarse by Delay Cell composed of Inverter and measure Delay Time to Fine after amplifying the Delay Time by Time Amplifier. In this case, the gain of the time amplifier in the high frequency band is limited because the delay time of the inverter and the gain of the time amplifier are determined.

본 발명은 높은 해상도(High resolution)를 구현하기 위해서 많은 전력 소모와 면적을 차지하는 TDC를 SAR(Successive Approximation) 타입으로 구성하여 높은 해상도를 갖으면서도 저전력 및 작은 면적으로 구현한 SAR 기법을 이용한 타임-투-디지털 컨버터를 제공하는 데 목적이 있다.In order to realize high resolution, the present invention configures TDC, which consumes a lot of power and area, as a successive approach (SAR) type, and has a high-resolution, low-power and small-area SAR technique. -The purpose is to provide a digital converter.

본 발명은 클록 신호를 생성하여 전달하는 클록 제너레이터(Clock Generator)와, 상기 클록 신호를 전달받는 다수개의 플립플롭과, SAR(Successive Approximation) 타입으로 구성한 타임투디지털컨버터(TDC Core)와, 상기 타임투디지털컨버터에서 타임 신호를 전달받아 증폭하는 타임엠플리파이어(Time Amplifier; TA)와, 상기 타임엠플리파이어에서 타임 신호를 전달받아 다시 상기 타임투디지털컨버터로 전달하는 멀티플렉서(Multiplexer; Mux)로 구성된다.The present invention provides a clock generator for generating and delivering a clock signal, a plurality of flip-flops receiving the clock signal, a time-to-digital converter (TDC Core) configured as a successive approach (SAR) type, and the time. A Time Amplifier (TA) that receives and amplifies a time signal from a two-digital converter, and a Multiplexer (Mux) receives the time signal from the time amplifier and delivers the time signal back to the time-to-digital converter. It is composed.

상기 타임투디지털컨버터는 딜레이 셀(Delay Cell)과, 티투비(T2B)와, 에지디텍터와, 먹스(MUX)와, 인버터 딜레이(Inverter Delay)보다 작은 일정 시간 간격으로 딜레이 타임(Delay Time)을 구현하고, 위상인터폴레이션(Phase-Interpolation)이 적용된 딜레이체인(Delay Chain)에 의해 딜레이된 제1입력신호(INA)와 제2입력신호(INB)를 라이징에지(rising edge)를 비교하여 온도계코드(Thermometer Code)를 출력하는 위상인터폴레이션(Phase-Interpolation)모듈을 포함하여 구성된다.The time-to-digital converter provides a delay time at a predetermined time interval smaller than a delay cell, a T2B, an edge detector, a mux, and an inverter delay. The first and second input signals INA and INB, which are delayed by a delay chain to which phase-interpolation is applied, are compared with rising edges. It consists of a Phase-Interpolation module that outputs a Thermometer Code.

상기 위상인터폴레이션모듈을 통하여 제1입력신호(INA)와 제2입력신호(INB)의 차이가 일정시간 간격으로 제1입력신호(INA)가 딜레이된 라이징에지와 제2입력신호(INB)의 라이징에지보다 앞인지 뒤인지를 검출하여 앞서면 1, 뒤에 있으면 0으로 타임투디지털컨버터신호(CTDC_O)을 출력하고, 상기 일정시간 간격으로 검출하고 남은 부분의 상기 타임투디지털컨버터신호의 코드(code)값을 에지디텍터(Edge Detector)에서 검출하여 상기 멀티플렉서를 통해 제1타임엠플리파이어신호(TA_A)와, 제2타임엠플리파이어신호(TA_B)로 출력한다.Rising of the rising edge and the second input signal INB, in which the difference between the first input signal INA and the second input signal INB is delayed by a predetermined time interval through the phase interpolation module. A time-to-digital converter signal (CTDC_O) is output by detecting whether it is before or after an edge, and when it is 1 before and 0 after, and at a predetermined time interval, the code value of the time-to-digital converter signal of the remaining part is detected. Is detected by an edge detector and output as a first time amplifier signal TA_A and a second time amplifier signal TA_B through the multiplexer.

상기 타임엠플리파이어의 이득은, 하기 <수식1>과 같이 래치(Latch)의 출력 캐피시턴스(Output Capacitance) C에 비례하고 래치의 입력 시간 차 α에 반비례한다.The gain of the time amplifier is proportional to the output capacitance C of the latch and inversely proportional to the input time difference α of the latch as shown in Equation 1 below.

<수식1><Equation 1>

Figure pat00001
Figure pat00001

상기 T2B는 상기 타임투디지털컨버터신호(CTDC_O)를 온도계코드(Thermometer Code)에서 바이너리코드(binary code)로 변환하고, TDC_O로 출력시켜 플립플롭(F/F)에 저장하고, 남은 구간인 제1타임엠플리파이어신호(TA_A), 제2타임엠플리파이어신호(TA_B)를 상기 타임엠플리파이어로 시간 축으로 증폭하며, 상기 멀티플렉서(MUX)의 컨트롤 신호는 클록 제너레이터로부터 신호를 받아 상기 타임엠플리파이어의 출력신호를 통과시켜 다시 상기 타임투디지털컨버터로 전달하고, 상기 타임엠플리파이어의 증폭된 신호를 입력으로 받은 상기 타임투디지털컨버터가 다시 한번 두 신호의 차이를 출력한다.The T2B converts the time-to-digital converter signal CTDC_O from a thermometer code to a binary code, outputs the result to TDC_O, stores the result in a flip-flop F / F, and remains the first interval. The time amplifier signal TA_A and the second time amplifier signal TA_B are amplified on the time axis by the time amplifier, and the control signal of the multiplexer MUX receives a signal from a clock generator and receives the time amplifier. The output signal of a refiner passes through the output signal to the time-to-digital converter, and the time-to-digital converter, which receives the amplified signal of the time amplifier, inputs the difference between the two signals.

상기 위상인터폴레이션모듈은, 위상인터폴레이션(Phase interpolation)기법을 통해 두 입력 신호의 차이 안에서 저항을 이용하여 인버터 딜레이(Inverter delay)를 사용하는 것보다 작은 딜레이의 여러 개의 위상(Phase) 신호를 생성한다.The phase interpolation module generates a plurality of phase signals having a delay smaller than using an inverter delay by using a resistor within a difference between two input signals through a phase interpolation technique.

본 발명은 SAR(Successive Approximation) 기법을 이용한 타임-투-디지털 컨버터를 이용한 컨버팅 방법에 있어서, 상기 타임투디지털컨버터의 위상인터폴레이션모듈을 이용하여 인버터 딜레이(Inverter Delay)보다 작은 일정 시간 간격으로 딜레이 타임(Delay Time)을 구현하는 단계와, 위상인터폴레이션(Phase-Interpolation)이 적용된 딜레이체인(Delay Chain)에 의해 딜레이된 제1입력신호(INA)와 제2입력신호(INB)를 라이징에지(rising edge)를 비교하여 온도계코드(Thermometer Code)를 출력하는 단계와, 상기 위상인터폴레이션모듈을 통하여 제1입력신호(INA)와 제2입력신호(INB)의 차이가 일정시간 간격으로 제1입력신호(INA)가 딜레이된 라이징에지와 제2입력신호(INB)의 라이징에지보다 앞인지 뒤인지를 검출하여 앞서면 1, 뒤에 있으면 0으로 타임투디지털컨버터신호(CTDC_O)을 출력하는 단계와, 상기 일정시간 간격으로 검출하고 남은 부분의 상기 타임투디지털컨버터신호의 코드(code)값을 에지디텍터(Edge Detector)에서 검출하여 상기 멀티플렉서를 통해 제1타임엠플리파이어신호(TA_A)와, 제2타임엠플리파이어신호(TA_B)로 출력하는 단계가 추가되어 이루어진다.The present invention provides a converting method using a time-to-digital converter using a successive approach (SAR) technique, wherein a delay time is set at a predetermined time interval smaller than an inverter delay by using a phase interpolation module of the time-to-digital converter. (Delay Time) and the rising edge of the first input signal (INA) and the second input signal (INB) delayed by a delay chain (Phase-Interpolation) applied delay phase (rising edge) ) And outputting a thermometer code (Thermometer Code), and the difference between the first input signal (INA) and the second input signal (INB) through the phase interpolation module at a predetermined time interval, the first input signal (INA) ) Detects whether the rising edge of the delayed rising edge and the rising edge of the second input signal INB is ahead or behind and outputs the time-to-digital converter signal CTDC_O as 1 when it is ahead and 0 when it is behind it. And a first time amplifier signal TA_A through the multiplexer by detecting a code value of the time-to-digital converter signal left over from the predetermined time interval by an edge detector. A step of outputting the second time amplifier signal TA_B is added.

상기 멀티플렉서를 통해 제1타임엠플리파이어신호(TA_A)와, 제2타임엠플리파이어신호(TA_B)로 출력하는 단계 후에는 상기 타임투디지털컨버터신호(CTDC_O)는 T2B를 통해서 온도계코드(Thermometer Code)에서 바이너리코드(binary code)로 변환되어 TDC_O로 출력되어 플립플롭(F/F)에 저장되는 단계와, 남은 구간인 제1타임엠플리파이어신호(TA_A), 제2타임엠플리파이어신호(TA_B)가 TA(Time Amplifier)를 통하여 시간 축으로 증폭되는 단계와, 상기 타임엠플리파이어(TA)에서 증폭된 신호가 출력이 되고, 멀티플렉서(MUX)의 컨트롤 신호는 클록 제너레이터로부터 신호를 받아 상기 타임엠플리파이어의 출력신호를 통과시켜 다시 상기 타임투디지털컨버터로 전달하는 단계와, 상기 타임엠플리파이어의 증폭된 신호를 입력으로 받은 상기 타임투디지털컨버터가 다시 한번 두 신호의 차이를 출력하는 단계로 이루어진다.After outputting the first time amplifier signal TA_A and the second time amplifier signal TA_B through the multiplexer, the time-to-digital converter signal CTDC_O is connected to a thermometer code through a T2B. ) Is converted into a binary code and output to TDC_O and stored in a flip-flop (F / F), and the first time amplifier signal TA_A and the second time amplifier signal, TA_B) is amplified on the time axis through a TA (Time Amplifier), and the signal amplified by the time amplifier TA is output, the control signal of the multiplexer (MUX) receives a signal from a clock generator Passing the output signal of the time amplifier and passing it back to the time-to-digital converter, and the time-to-digital converter receiving the amplified signal of the time amplifier is input again. It comprises a step of outputting.

상기 타임엠플리파이어(TA)에서 증폭된 신호가 출력이 되고, 멀티플렉서(MUX)의 컨트롤 신호는 클록 제너레이터로부터 신호를 받아 상기 타임엠플리파이어의 출력신호를 통과시켜 다시 상기 타임투디지털컨버터로 전달하는 단계에서, 상기 타임엠플리파이어의 이득은 래치(Latch)의 출력 캐피시턴스(Output Capacitance) C에 비례하고 래치의 입력 시간 차 α에 반비례한다.The signal amplified by the time amplifier TA is output, and the control signal of the multiplexer MUX receives a signal from a clock generator and passes the output signal of the time amplifier to the time-to-digital converter. In this step, the gain of the time amplifier is proportional to the output capacitance C of the latch and inversely proportional to the input time difference α of the latch.

상기 위상인터폴레이션모듈은 위상인터폴레이션(Phase interpolation)기법을 통해 두 입력 신호의 차이 안에서 저항을 이용하여 인버터 딜레이(Inverter delay)를 사용하는 것보다 작은 딜레이의 여러 개의 위상(Phase) 신호를 생성한다.The phase interpolation module generates a plurality of phase signals having a delay smaller than using an inverter delay by using a resistor within a difference between two input signals through a phase interpolation technique.

본 발명에 따르면 타임-투-디지털 컨버터를 SAR 타입으로 구성하여 높은 해상도를 갖으면서도 저전력 및 작은 면적으로 구현가능한 효과가 있다.According to the present invention, the time-to-digital converter is configured in a SAR type, and has a high resolution and low power and a small area.

도1은 본 발명에 따른 SAR 기법을 이용한 타임-투-디지털 컨버터의 전체적인 구성과 타임투디지털컨버터의 구성을 보여주는 도면.
도2는 도1의 타임투디지털컨버터의 상세한 구성을 보여주는 도면.
도3은 본 발명의 일실시예에 따른 SAR 기법을 이용한 타임-투-디지털 컨버터의 타임엠플리파이어의 구성을 보여주는 도면.
도4는 본 발명의 일실시예에 따른 SAR 기법을 이용한 타임-투-디지털 컨버터의 위상인터폴레이션기법을 보여주는 도면.
도5는 본 발명의 일실시예에 따른 SAR 기법을 이용한 타임-투-디지털 컨버터의 작동 상황을 보여주는 도면.
도6은 본 발명의 일실시예에 따른 SAR 기법을 이용한 타임-투-디지털 컨버터의 신호 흐름을 보여주는 도면.1 is a view showing the overall configuration of a time-to-digital converter and a time-to-digital converter using the SAR technique according to the present invention.
FIG. 2 shows a detailed configuration of the time-to-digital converter of FIG. 1; FIG.
3 is a diagram illustrating a configuration of a time amplifier of a time-to-digital converter using a SAR technique according to an embodiment of the present invention.
4 illustrates a phase interpolation technique of a time-to-digital converter using a SAR technique according to an embodiment of the present invention.
5 is a diagram illustrating an operation of a time-to-digital converter using a SAR technique according to an embodiment of the present invention.
6 is a diagram illustrating a signal flow of a time-to-digital converter using a SAR technique according to an embodiment of the present invention.

이하 본 발명의 실시를 위한 구체적인 내용을 도면을 참조하여 자세히 설명한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.

도1과 도2에서 보는 바와 같이 본 발명은 클록 제너레이터(Clock Generator)(10)와 플립플롭(15)과 타임투디지털컨버터(TDC)(20)와 타임엠플리파이어(Time Amplifier; TA)(30)와 멀티플렉서(Multiplexer; Mux)(40)와 상기 타임투디지털컨버터(TDC) 내의 위상인터폴레이션(Phase-Interpolation)모듈(22)로 크게 구성된다.1 and 2, the present invention provides a clock generator 10, a flip-flop 15, a time-to-digital converter (TDC) 20, a time amplifier (TA) ( 30), a multiplexer (mux) 40, and a phase-interpolation module 22 in the time-to-digital converter (TDC).

또한 상기 타임투디지털컨버터(20)는 딜레이 셀(Delay Cell)(21)과 티투비(T2B)(23)와 에지디텍터(24)와 먹스(MUX)로 구성된다.In addition, the time-to-digital converter 20 includes a delay cell 21, a T2B 23, an edge detector 24, and a mux.

클록 제너레이터(10)는 클록 신호를 생성하여 전달하는 장치로서, 동작 타이밍을 결정하는 클록 신호를 발생시킨다.The clock generator 10 generates and transmits a clock signal, and generates a clock signal for determining an operation timing.

플립플롭(15)은 상기 클록 신호를 전달받는 다수개의 회로 부품으로서, 타임투디지털컨버터의 신호도 전달받아 저장한다.The flip-flop 15 is a plurality of circuit components that receive the clock signal, and receives and stores a signal of a time-to-digital converter.

타임투디지털컨버터(20)는 SAR(Successive Approximation) 타입으로 구성한 타임투디지털컨버터이고, 타임엠플리파이어(30)는 상기 타임투디지털컨버터에서 타임 신호를 전달받아 증폭하는 장치이다.The time-to-digital converter 20 is a time-to-digital converter configured in a SAR (Successive Approximation) type, and the time amplifier 30 is a device that receives and amplifies a time signal from the time-to-digital converter.

멀티플렉서(40)는 상기 타임엠플리파이어(30)에서 타임 신호를 전달받아 다시 상기 타임투디지털컨버터(20)로 전달하는 장치이다.The multiplexer 40 is a device that receives a time signal from the time amplifier 30 and delivers the time signal back to the time-to-digital converter 20.

여기에서 타임엠플리파이어(30)는 입력된 두 신호의 간격을 래치(Latch)를 이용하여 타임엠플리파이어 이득(TA gain)만큼 시간축으로 증폭하는 블록이다.Here, the time amplifier 30 is a block that amplifies the interval between two input signals by a time amplifier gain TA gain using a latch.

그리고 도3에서 보는 바와 같이 아래 수학식1에서 타임엠플리파이어(30)의 이득은 래치의 출력 캐피시턴스(Output Capacitance) C에 비례하고 래치의 입력 시간 차 α에 반비례한다.As shown in FIG. 3, the gain of the time amplifier 30 in Equation 1 below is proportional to the output capacitance C of the latch and inversely proportional to the input time difference α of the latch.

Figure pat00002
Figure pat00002

위상인터폴레이션(Phase-Interpolation)모듈(22)은 인버터 딜레이(Inverter Delay)보다 작은 일정 시간 간격으로 딜레이 타임(Delay Time)을 구현하고, 위상인터폴레이션(Phase-Interpolation)이 적용된 딜레이체인(Delay Chain)에 의해 딜레이된 제1입력신호(INA)와 제2입력신호(INB)를 라이징에지(rising edge)를 비교하여 온도계코드(Thermometer Code)를 출력하는 장치이다.The phase-interpolation module 22 implements a delay time at a predetermined time interval smaller than an inverter delay, and the phase-interpolation is applied to a delay chain to which phase-interpolation is applied. The first input signal INA and the second input signal INB, which are delayed by the rising edge, are compared with a rising edge, and output a thermometer code.

따라서 상기 위상인터폴레이션모듈(22)을 통하여 제1입력신호(INA)와 제2입력신호(INB)의 차이가 일정시간 간격으로 제1입력신호(INA)의 딜레이된 라이징에지가 제2입력신호(INB)의 라이징에지보다 앞인지 뒤인지를 검출하여 앞서면 1, 뒤에 있으면 0으로 타임투디지털컨버터신호(CTDC_O)을 출력한다.Therefore, the delayed rising edge of the first input signal INA at a predetermined time interval is different from the first input signal INA and the second input signal INB through the phase interpolation module 22 to generate the second input signal ( It detects whether it is ahead or behind the rising edge of INB, and outputs the time-to-digital converter signal (CTDC_O) as 1 before and 0 when behind.

계속하여 상기 일정시간 간격으로 검출하고 남은 부분의 상기 타임투디지털컨버터신호의 코드(code)값을 에지디텍터(24)에서 검출하여 상기 먹스(25)를 통해 제1타임엠플리파이어신호(TA_A), 제2타임엠플리파이어신호(TA_B)로 출력한다.Subsequently, the edge detector 24 detects a code value of the time-to-digital converter signal of the remaining portion after detecting at the predetermined time interval, and the first time amplifier signal TA_A is detected through the mux 25. And outputs the second time amplifier signal TA_B.

도4에서 보는 바와 같이 상기 위상인터폴레이션(Phase interpolation)기법은 두 입력 신호의 차이 안에서 저항을 이용하여 여러 개의 위상(Phase) 신호를 생성하는 기법이다.As shown in FIG. 4, the phase interpolation technique is a technique of generating a plurality of phase signals using a resistance within a difference between two input signals.

간단하게 구성하는 딜레이(delay) 중에서 인버터 딜레이(Inverter delay)가 제일 작은 데 이는 공정에 따라서 구현할 수 있는 딜레이(delay)간격의 한계를 보이고 있다. Among the simple delays, the inverter delay is the smallest, which shows the limit of the delay interval that can be implemented according to the process.

이 값이 대략 40 ps라 하면, 상기 위상인터폴레이션기법을 사용한 경우 그 보다 작은 딜레이를 구현할 수 있는 장점이 있다.
If the value is approximately 40 ps, there is an advantage that a delay smaller than that of the phase interpolation technique can be realized.

이하 본 발명의 일실시예에 따른 SAR 기법을 이용한 타임-투-디지털 컨버팅 방법에 대하여 도면을 참조하여 자세히 설명한다.Hereinafter, a time-to-digital converting method using a SAR technique according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도5과 도6에서 보는 바와 같이 먼저 타임투디지털컨버터(TDC Core) 내에 위상인터폴레이션(Phase-Interpolation)을 사용하여 인버터 딜레이(Inverter Delay) 보다 작은 5 ps의 딜레이 타임(Delay Time)을 구현한다.As shown in FIG. 5 and FIG. 6, phase-interpolation is used in a time-to-digital converter (TDC Core) to realize a delay time of 5 ps smaller than an inverter delay.

이러한 위상인터폴레이션이 적용된 딜레이 체인(Delay Chain)에 의해 딜레이된 제1입력신호(INA)와 제2입력신호(INB)의 라이징에지(Rising Edge)를 비교하여 온도계코드를 출력한다.The thermometer code is output by comparing the rising edge of the first input signal INA and the second input signal INB delayed by the delay chain to which the phase interpolation is applied.

그리고 상기 제1입력신호(INA)와 제2입력신호(INB)의 차이가 예를 들어 42 ps라 했을 때 5 ps 간격으로 상기 제1입력신호(INA)의 딜레이된 라이징에지가 제2입력신호(INB)의 라이징에지보다 앞인지 뒤인지 검출하여 앞서면 1, 뒤에 있으면 0으로 CTDC_O으로 출력한다. When the difference between the first input signal INA and the second input signal INB is 42 ps, for example, the delayed rising edge of the first input signal INA is the second input signal every 5 ps. It detects whether it is ahead or behind the rising edge of (INB), and outputs 1 as CT1 and 0 as CTDC_O.

여기에서 42 ps를 5 ps 간격으로 검출하면 2 ps가 남게 된다. Here, 42 ps is detected at 5 ps intervals, leaving 2 ps.

이 부분이 CTDC_O의 code값이 1과 0이 같이 붙어 있는 구간이기 때문에 이를 에지 디텍터(Edge Detector)에서 검출하여 멀티플렉서(MUX)를 통해 제1타임엠플리파이어신호(TA_A)와, 제2타임엠플리파이어신호(TA_B)로 출력하게 된다.Since this part is a section in which the code values of CTDC_O are 1 and 0, it is detected by the edge detector and detected by the multiplexer (MUX). The signal is output as the refiner signal TA_B.

또한 상기 타임투디지털컨버터신호(CTDC_O)는 T2B를 통해서 온도계코드(Thermometer Code)에서 바이너리코드(binary code)로 변환되어 TDC_O로 출력되면 이는 Coarse_TDC_O라 명칭하고 플립플롭(F/F)에 저장된다. 이는 곧 SAR_O(9:0)의 상위 Bit인 SAR_O(9:5)가 된다.In addition, when the time-to-digital converter signal CTDC_O is converted into a binary code from a thermometer code through T2B and output as TDC_O, it is named Coarse_TDC_O and stored in a flip-flop (F / F). This is SAR_O (9: 5), which is the upper bit of SAR_O (9: 0).

남은 2 ps 구간인 제1타임엠플리파이어신호(TA_A), 제2타임엠플리파이어신호(TA_B)는 타임엠플리파이어(TA)를 통하여 시간 축으로 증폭한다.The first time amplifier signal TA_A and the second time amplifier signal TA_B, which remain in the remaining 2 ps period, are amplified on the time axis through the time amplifier TA.

그리고 상기 타임엠플리파이어(TA)에서 증폭 된 신호가 출력이 될 때, 멀티플렉서(MUX)의 컨트롤 신호는 클록 제너레이터로부터 신호를 받아 FDCO와 FREF는 차단하고 상기 타임엠플리파이어의 출력신호 TA_O_A, TA_O_B를 통과시켜 다시 타임투디지털컨버터로 전달하게 된다. When the signal amplified by the time amplifier TA is output, the control signal of the multiplexer MUX receives a signal from the clock generator, blocks F DCO and F REF , and outputs the output signal TA_O_A of the time amplifier. After passing through TA_O_B, it passes back to the time-to-digital converter.

상기 타임엠플리파이어의 증폭된 신호 TA_O_A, TA_O_B를 입력으로 받은 타임투디지털컨버터는 다시 한번 두 신호의 차이를 TDC_O으로 출력하게 되고 이는 Fine_TDC_O으로 명칭한다. 이는 곧 SAR_O(9:0)의 하위 Bit인 SAR_O(4:0)가 된다.
The time-to-digital converter that receives the amplified signals TA_O_A and TA_O_B of the time amplifier outputs the difference between the two signals as TDC_O, which is called Fine_TDC_O. This is SAR_O (4: 0), which is a lower bit of SAR_O (9: 0).

이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. Although embodiments of the present invention have been described above with reference to the accompanying drawings, those skilled in the art to which the present invention pertains may implement the present invention in other specific forms without changing the technical spirit or essential features thereof. I can understand that. It is therefore to be understood that the above-described embodiments are illustrative in all aspects and not restrictive.

본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.The scope of the present invention is shown by the following claims rather than the above description, and all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention. do.

10 : 클록 제너레이터(Clock Generator)
15 : 플립플롭
20 : 타임투디지털컨버터(TDC)
30 : 타임엠플리파이어(Time Amplifier; TA)
40 : 멀티플렉서(Multiplexer; Mux)
22 : 위상인터폴레이션(Phase-Interpolation)모듈10: Clock Generator
15: flip flop
20: Time to Digital Converter (TDC)
30: Time Amplifier (TA)
40: Multiplexer (Mux)
22: Phase-Interpolation Module

Claims (10)

클록 신호를 생성하여 전달하는 클록 제너레이터(Clock Generator)와;
상기 클록 신호를 전달받는 다수개의 플립플롭과;
SAR(Successive Approximation) 타입으로 구성한 타임투디지털컨버터(TDC Core)와;
상기 타임투디지털컨버터에서 타임 신호를 전달받아 증폭하는 타임엠플리파이어(Time Amplifier; TA)와;
상기 타임엠플리파이어에서 타임 신호를 전달받아 다시 상기 타임투디지털컨버터로 전달하는 멀티플렉서(Multiplexer; Mux);
로 구성되는 것을 특징으로 하는 SAR 기법을 이용한 타임-투-디지털 컨버터.A clock generator for generating and transferring a clock signal;
A plurality of flip-flops receiving the clock signal;
A time-to-digital converter (TDC Core) configured as a SAR (Successive Approximation) type;
A time amplifier (TA) for receiving and amplifying a time signal from the time-to-digital converter;
A multiplexer (mux) for receiving a time signal from the time amplifier and transmitting the time signal back to the time-to-digital converter;
Time-to-digital converter using the SAR method, characterized in that consisting of. 제1항에 있어서,
상기 타임투디지털컨버터는,
딜레이 셀(Delay Cell)과; 티투비(T2B)와; 에지디텍터와; 먹스(MUX)와;
인버터 딜레이(Inverter Delay)보다 작은 일정 시간 간격으로 딜레이 타임(Delay Time)을 구현하고, 위상인터폴레이션(Phase-Interpolation)이 적용된 딜레이체인(Delay Chain)에 의해 딜레이된 제1입력신호(INA)와 제2입력신호(INB)를 라이징에지(rising edge)를 비교하여 온도계코드(Thermometer Code)를 출력하는 위상인터폴레이션(Phase-Interpolation)모듈;
을 포함하여 구성되는 것을 특징으로 하는 SAR 기법을 이용한 타임-투-디지털 컨버터.The method of claim 1,
The time-to-digital converter,
A delay cell; T2B (T2B); An edge detector; Mux;
Delay time (Delay Time) is implemented at a predetermined time interval smaller than the inverter delay, and the first input signal (INA) and the first delayed by a delay chain (Phase-Interpolation) delay chain (Delay Chain) A phase-interpolation module for outputting a thermometer code by comparing two input signals INB with rising edges;
Time-to-digital converter using the SAR technique, characterized in that comprising a. 제2항에 있어서,
상기 위상인터폴레이션모듈을 통하여 제1입력신호(INA)와 제2입력신호(INB)의 차이가 일정시간 간격으로 제1입력신호(INA)가 딜레이된 라이징에지와 제2입력신호(INB)의 라이징에지보다 앞인지 뒤인지를 검출하여 앞서면 1, 뒤에 있으면 0으로 타임투디지털컨버터신호(CTDC_O)을 출력하고,
상기 일정시간 간격으로 검출하고 남은 부분의 상기 타임투디지털컨버터신호의 코드(code)값을 에지디텍터(Edge Detector)에서 검출하여 상기 멀티플렉서를 통해 제1타임엠플리파이어신호(TA_A)와, 제2타임엠플리파이어신호(TA_B)로 출력하는 것을 특징으로 하는 SAR 기법을 이용한 타임-투-디지털 컨버터.The method of claim 2,
Rising of the rising edge and the second input signal INB, in which the difference between the first input signal INA and the second input signal INB is delayed by a predetermined time interval through the phase interpolation module. It detects whether it is before or after the edge and outputs the time-to-digital converter signal (CTDC_O) as 1 when it is ahead and 0 when it is behind.
A code value of the time-to-digital converter signal remaining in the predetermined time interval is detected by an edge detector, and a first time amplifier signal TA_A and a second time are detected through the multiplexer. A time-to-digital converter using the SAR technique, characterized in that output as a time amplifier signal (TA_B). 제1항에 있어서,
상기 타임엠플리파이어의 이득은,
하기 <수식1>과 같이 래치(Latch)의 출력 캐피시턴스(Output Capacitance) C에 비례하고 래치의 입력 시간 차 α에 반비례하는 것을 특징으로 하는 SAR 기법을 이용한 타임-투-디지털 컨버터.
<수식1>
Figure pat00003
The method of claim 1,
The gain of the time amplifier,
A time-to-digital converter using the SAR technique, which is proportional to the output capacitance C of the latch and inversely proportional to the input time difference α of the latch as shown in Equation 1 below.
<Equation 1>
Figure pat00003
 제2항 또는 제3항에 있어서,
상기 T2B는 상기 타임투디지털컨버터신호(CTDC_O)를 온도계코드(Thermometer Code)에서 바이너리코드(binary code)로 변환하고, TDC_O로 출력시켜 플립플롭(F/F)에 저장하고, 남은 구간인 제1타임엠플리파이어신호(TA_A), 제2타임엠플리파이어신호(TA_B)를 상기 타임엠플리파이어로 시간 축으로 증폭하며, 상기 멀티플렉서(MUX)의 컨트롤 신호는 클록 제너레이터로부터 신호를 받아 상기 타임엠플리파이어의 출력신호를 통과시켜 다시 상기 타임투디지털컨버터로 전달하고, 상기 타임엠플리파이어의 증폭된 신호를 입력으로 받은 상기 타임투디지털컨버터가 다시 한번 두 신호의 차이를 출력하는 것을 특징으로 하는 SAR 기법을 이용한 타임-투-디지털 컨버터.The method according to claim 2 or 3,
The T2B converts the time-to-digital converter signal CTDC_O from a thermometer code to a binary code, outputs the result to TDC_O, stores the result in a flip-flop F / F, and remains the first interval. The time amplifier signal TA_A and the second time amplifier signal TA_B are amplified on the time axis by the time amplifier, and the control signal of the multiplexer MUX receives a signal from a clock generator and receives the time amplifier. Passing the output signal of the refiner to pass back to the time-to-digital converter, and the time-to-digital converter receiving the amplified signal of the time amplifier as an input characterized in that once again outputs the difference between the two signals Time-to-digital converter using SAR technique. 제1항에 있어서,
상기 위상인터폴레이션모듈은,
위상인터폴레이션(Phase interpolation)기법을 통해 두 입력 신호의 차이 안에서 저항을 이용하여 인버터 딜레이(Inverter delay)를 사용하는 것보다 작은 딜레이의 여러 개의 위상(Phase) 신호를 생성하는 것을 특징으로 하는 SAR 기법을 이용한 타임-투-디지털 컨버터.The method of claim 1,
The phase interpolation module,
Phase interpolation technique uses SAR to generate multiple phase signals with a delay less than that of inverter delay using resistance within the difference between the two input signals. Time-to-Digital Converter. SAR(Successive Approximation) 기법을 이용한 타임-투-디지털 컨버터를 이용한 컨버팅 방법에 있어서,
타임투디지털컨버터의 위상인터폴레이션모듈을 이용하여 인버터 딜레이(Inverter Delay)보다 작은 일정 시간 간격으로 딜레이 타임(Delay Time)을 구현하는 단계와;
위상인터폴레이션(Phase-Interpolation)이 적용된 딜레이체인(Delay Chain)에 의해 딜레이된 제1입력신호(INA)와 제2입력신호(INB)를 라이징에지(rising edge)를 비교하여 온도계코드(Thermometer Code)를 출력하는 단계와;
상기 위상인터폴레이션모듈을 통하여 제1입력신호(INA)와 제2입력신호(INB)의 차이가 일정시간 간격으로 제1입력신호(INA)가 딜레이된 라이징에지와 제2입력신호(INB)의 라이징에지보다 앞인지 뒤인지를 검출하여 앞서면 1, 뒤에 있으면 0으로 타임투디지털컨버터신호(CTDC_O)을 출력하는 단계와;
상기 일정시간 간격으로 검출하고 남은 부분의 상기 타임투디지털컨버터신호의 코드(code)값을 에지디텍터(Edge Detector)에서 검출하여 상기 멀티플렉서를 통해 제1타임엠플리파이어신호(TA_A)와, 제2타임엠플리파이어신호(TA_B)로 출력하는 단계;
가 추가되어 이루어지는 것을 특징으로 하는 SAR 기법을 이용한 타임-투-디지털 컨버팅 방법.In the converting method using a time-to-digital converter using the successive approach (SAR) technique,
Implementing a delay time at a predetermined time interval smaller than an inverter delay using a phase interpolation module of a time-to-digital converter;
Thermometer code compares the rising edge of the first input signal INA and the second input signal INB, which are delayed by a delay chain to which phase-interpolation is applied. Outputting;
Rising of the rising edge and the second input signal INB, in which the difference between the first input signal INA and the second input signal INB is delayed by a predetermined time interval through the phase interpolation module. Detecting whether it is before or after an edge and outputting a time-to-digital converter signal (CTDC_O) as 1 when it is ahead and 0 when it is behind;
A code value of the time-to-digital converter signal remaining in the predetermined time interval is detected by an edge detector, and a first time amplifier signal TA_A and a second time are detected through the multiplexer. Outputting the time amplifier signal TA_B;
Time-to-digital converting method using the SAR method characterized in that the addition is made. 제7항에 있어서,
상기 멀티플렉서를 통해 제1타임엠플리파이어신호(TA_A)와, 제2타임엠플리파이어신호(TA_B)로 출력하는 단계 후에는,
상기 타임투디지털컨버터신호(CTDC_O)는 T2B를 통해서 온도계코드(Thermometer Code)에서 바이너리코드(binary code)로 변환되어 TDC_O로 출력되어 플립플롭(F/F)에 저장되는 단계와;
남은 구간인 제1타임엠플리파이어신호(TA_A), 제2타임엠플리파이어신호(TA_B)가 TA(Time Amplifier)를 통하여 시간 축으로 증폭되는 단계와;
상기 타임엠플리파이어(TA)에서 증폭된 신호가 출력이 되고, 멀티플렉서(MUX)의 컨트롤 신호는 클록 제너레이터로부터 신호를 받아 상기 타임엠플리파이어의 출력신호를 통과시켜 다시 상기 타임투디지털컨버터로 전달하는 단계와;
상기 타임엠플리파이어의 증폭된 신호를 입력으로 받은 상기 타임투디지털컨버터가 다시 한번 두 신호의 차이를 출력하는 단계;
로 이루어지는 것을 특징으로 하는 SAR 기법을 이용한 타임-투-디지털 컨버팅 방법.The method of claim 7, wherein
After outputting the first time amplifier signal TA_A and the second time amplifier signal TA_B through the multiplexer,
Converting the time-to-digital converter signal CTDC_O into a binary code from a thermometer code through T2B, outputting it to TDC_O, and storing it in a flip-flop (F / F);
Amplifying the first time amplifier signal TA_A and the second time amplifier signal TA_B, which are the remaining sections, on the time axis through a time amplifier (TA);
The signal amplified by the time amplifier TA is output, and the control signal of the multiplexer MUX receives a signal from a clock generator and passes the output signal of the time amplifier to the time-to-digital converter. Making a step;
Outputting a difference between the two signals by the time-to-digital converter once receiving the amplified signal of the time amplifier;
Time-to-digital converting method using a SAR technique, characterized in that consisting of. 제8항에 있어서,
상기 타임엠플리파이어(TA)에서 증폭된 신호가 출력이 되고, 멀티플렉서(MUX)의 컨트롤 신호는 클록 제너레이터로부터 신호를 받아 상기 타임엠플리파이어의 출력신호를 통과시켜 다시 상기 타임투디지털컨버터로 전달하는 단계에서, 상기 타임엠플리파이어의 이득은 래치(Latch)의 출력 캐피시턴스(Output Capacitance) C에 비례하고 래치의 입력 시간 차 α에 반비례하는 것을 특징으로 하는 SAR 기법을 이용한 타임-투-디지털 컨버팅 방법.The method of claim 8,
The signal amplified by the time amplifier TA is output, and the control signal of the multiplexer MUX receives a signal from a clock generator and passes the output signal of the time amplifier to the time-to-digital converter. In a step, the gain of the time amplifier is proportional to the output capacitance C of the latch and inversely proportional to the input time difference α of the latch. How to convert digitally. 제7항에 있어서,
상기 위상인터폴레이션모듈은 위상인터폴레이션(Phase interpolation)기법을 통해 두 입력 신호의 차이 안에서 저항을 이용하여 인버터 딜레이(Inverter delay)를 사용하는 것보다 작은 딜레이의 여러 개의 위상(Phase) 신호를 생성하는 것을 특징으로 하는 SAR 기법을 이용한 타임-투-디지털 컨버팅 방법.
The method of claim 7, wherein
The phase interpolation module generates a plurality of phase signals having a smaller delay than using an inverter delay by using a resistor within a difference between two input signals through a phase interpolation technique. Time-to-digital converting method using SAR technique.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3059857A1 (en) * 2015-02-17 2016-08-24 Nxp B.V. Time to digital converter and phase locked loop
KR20180028894A (en) * 2016-09-09 2018-03-19 삼성전자주식회사 Apparatus for time-to-digital converter and method of time-to-digital converting

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107272395B (en) * 2017-08-03 2018-06-19 睿力集成电路有限公司 Time-to-digit converter and its conversion method

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008160594A (en) * 2006-12-25 2008-07-10 Sharp Corp Time digital converter and digital phase locked loop device, receiver
KR101632657B1 (en) * 2008-12-01 2016-06-23 삼성전자주식회사 Time-to-digital convertoer and all-digital phase locked loop
JP2010273118A (en) * 2009-05-21 2010-12-02 Toshiba Corp Time digital converter
KR101629970B1 (en) * 2010-04-23 2016-06-13 삼성전자주식회사 A time to digital converter and proceesing method of the time to converter

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3059857A1 (en) * 2015-02-17 2016-08-24 Nxp B.V. Time to digital converter and phase locked loop
US10191453B2 (en) 2015-02-17 2019-01-29 Nxp B.V. Time to digital converter and phase locked loop
KR20180028894A (en) * 2016-09-09 2018-03-19 삼성전자주식회사 Apparatus for time-to-digital converter and method of time-to-digital converting

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