KR20120070709A - Oxide semiconductor inverter using depletion mode of dual gate thin film transistor - Google Patents
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- 230000009977 dual effect Effects 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- OFIYHXOOOISSDN-UHFFFAOYSA-N tellanylidenegallium Chemical compound [Te]=[Ga] OFIYHXOOOISSDN-UHFFFAOYSA-N 0.000 title claims description 15
- 239000010409 thin film Substances 0.000 claims abstract description 30
- 238000000034 method Methods 0.000 claims abstract description 8
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 40
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims description 20
- 229910052733 gallium Inorganic materials 0.000 claims description 20
- 229910052738 indium Inorganic materials 0.000 claims description 20
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims description 20
- 239000011787 zinc oxide Substances 0.000 claims description 20
- 230000008859 change Effects 0.000 claims description 2
- 239000000758 substrate Substances 0.000 abstract description 4
- 230000008569 process Effects 0.000 abstract description 2
- 238000012546 transfer Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000002161 passivation Methods 0.000 description 3
- 230000007704 transition Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000010408 film Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
- H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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Abstract
Description
본 발명은 박막 트랜지스터 인버터에 관한 것으로, 특히 활성층으로서 비정질 인듐 갈륨 징크 옥사이드를 적용하고, 외부 게이트 전극을 추가하며 디플리션 로드(depletion load) 구조를 이용함으로써 고이득을 실현한 산화물 반도체 인버터에 관한 것이다.The present invention relates to a thin film transistor inverter, and more particularly to an oxide semiconductor inverter in which amorphous indium gallium zinc oxide is used as an active layer, an external gate electrode is added, and a depletion load structure is used to realize a high gain. will be.
최근 모든 분야의 디스플레이 장치에서 a-IGZO(비정질 인듐 갈륨 징크 옥사이드, Amorphous-InGaZnO4)의 개발 및 적용이 빠르게 진행되고 있는 추세이다. 이와 더불어 기본적인 박막 트랜지스터(Thin Film Transistor, TFT) 소자뿐 만 아니라 이를 이용한 회로도 상당 부분 연구가 진행되고 있다. Recently, the development and application of a-IGZO (Amorphous-InGaZnO 4 ) in display devices of all fields is rapidly proceeding. In addition to this, basic thin film transistor (TFT) devices as well as circuits using such thin film transistors have been studied.
그러나 a-IGZO 구조의 경우 물질의 기본적인 특성상 p-타입 박막 트랜지스터의 구현이 어렵기 때문에 회로의 구현시 n-타입 구조로만 구현이 가능하다. However, in the case of a-IGZO structure, it is difficult to realize a p-type thin film transistor due to the basic characteristics of a material.
인버터(inverter)와 링 오실레이터(ring oscillator)의 고이득(high gain)이 회로의 속도에 있어서 주된 요인이며, n-타입 온리(n-type only)와 같은 비례 인버터(ratioed inverter)의 경우는 시모스(Complementary metal-oxide-semiconductor, CMOS)와 달리 고이득 값을 얻기 어려운 구조로 되어 있다. The high gain of the inverter and the ring oscillator is the main factor in the speed of the circuit and in the case of the ratioed inverters such as n-type only, (Complementary Metal-Oxide-Semiconductor (CMOS)).
도 1a 및 도 1b는 각각 종래의 n-타입 인버터의 회로도 및 전압전달특성(Voltage Transfer Characteristic, VTC) 곡선을 나타낸다.1A and 1B show a circuit diagram and a voltage transfer characteristic (VTC) curve of a conventional n-type inverter, respectively.
도 1a에서, VDD를 15V로 설정한 경우, Vin에 0~15V까지 인가하면서 출력 전압을 측정하면 도 1b와 같은 VTC 곡선을 얻을 수 있다. 여기서 M1은 구동(driving) TFT이고, M2는 부하(load) TFT이다. In Fig. 1A, when the output voltage is measured while applying 0 to 15 V to Vin when V DD is set to 15 V, the VTC curve as shown in Fig. 1B can be obtained. Where M1 is a driving TFT and M2 is a load TFT.
도 1b에 도시된 바와 같이, 종래의 n-타입 인버터의 경우 입력 전압이 0보다 큰 경우 출력 전압이 급격하게 떨어지는 단점을 가지고 있다.As shown in FIG. 1B, the conventional n-type inverter has a drawback that the output voltage drops sharply when the input voltage is greater than zero.
따라서 종래의 n-타입 온리(n-type only) 인버터로 비례 인버터(ratioed inverter)의 특성상 고이득을 얻을 수 없으며, 도 1b에 도시된 바와 같이 노이즈 마진(noise margin, 잡음 여유) 관점에서도 불리하다는 문제점이 있다. Therefore, a conventional n-type only inverter can not achieve a high gain due to the characteristics of a ratioed inverter and is disadvantageous from the viewpoint of a noise margin as shown in FIG. 1B There is a problem.
본 발명은 상기의 문제점을 해결하기 위해 종래의 n-타입 인버터의 부하 박막 트랜지스터(load TFT)에 듀얼 게이트 전극을 형성하고 이에 전원을 인가함으로써 고이득을 구현할 수 있는 디플리션 모드를 이용한 산화물 반도체 인버터를 얻고자 하는 것을 목적으로 한다. In order to solve the above problems, a dual gate electrode is formed on a load TFT of a conventional n-type inverter and an oxide semiconductor using a depletion mode The objective is to obtain an inverter.
상기 기술적 과제를 달성하기 위해 본 발명에서는 듀얼 게이트 전극을 형성하고 디플리션 모드를 이용한 산화물 반도체 인버터가 제공된다.According to an aspect of the present invention, there is provided an oxide semiconductor inverter using a depletion mode in which a dual gate electrode is formed.
본 발명의 듀얼 게이트 박막 트랜지스터의 디플리션 모드를 이용한 산화물 반도체 인버터는, 듀얼 게이트 박막 트랜지스터(Dual gate TFT)의 소스 전극에 또 다른 박막 트랜지스터의 드레인 전극이 직렬로 연결되고, 상기 듀얼 게이트 박막 트랜지스터의 게이트 전극과 소스 전극이 전기적으로 연결된 디플리션 로드(depletion load) 구조인 것을 특징으로 한다.In the oxide semiconductor inverter using the depletion mode of the dual gate thin film transistor of the present invention, the drain electrode of another thin film transistor is connected in series to the source electrode of the dual gate TFT, The source electrode and the gate electrode are electrically connected to each other by a depletion load structure.
또한 본 발명은 상기 듀얼 게이트 박막 트랜지스터의 상부(top) 게이트 전극에 전원을 인가하고, 상기 전원을 조절하여 게이트 전압에 대한 드레인 전류의 변화 특성을 제어하는 것을 특징으로 한다. Further, the present invention is characterized in that power is applied to the top gate electrode of the dual gate thin film transistor, and the characteristic of the drain current to the gate voltage is controlled by adjusting the power source.
나아가 상기 듀얼 게이트 박막 트랜지스터의 드레인 전극과 상부 게이트 전극에 드레인 전원 전압(VDD)을 레벨 쉬프터(Level shifter)를 이용하여 증폭 시켜 별도의 전원전압을 사용하지 않거나, 드레인 전원 전압(VDD1)보다 높은 별도의 전원전압(VDD2)을 사용하여 구현이 가능한 특징이 있다.Furthermore, the dual gate thin film to the drain electrode of the transistor and amplified using the top gate electrode a drain supply voltage (V DD) to a level shifter (Level shifter) does not use a separate power source voltage, than the drain supply voltage (V DD1) It can be implemented using a high separate power supply voltage (V DD2 ).
여기서 상기 듀얼 게이트 전극과 소스 전극이 전기적으로 연결된 디플리션 로드(depletion load) 구조로 인하여 풀 스윙(full swing)이 가능하다. A full swing is possible due to a depletion load structure in which the dual gate electrode and the source electrode are electrically connected to each other.
한편 상기 또 다른 박막 트랜지스터는 상기의 듀얼 게이트 박막 트랜지스터일 수 있다.Meanwhile, the another thin film transistor may be the dual gate thin film transistor described above.
또 한편, 상기 산화물 반도체는 비정질 인듐 갈륨 징크옥사이드(Amorphous-InGaZnO4) 반도체인 것이 바람직하다. In addition, the oxide semiconductor is preferably an amorphous-InGaZnO 4 semiconductor.
또 나아가 상기 듀얼 게이트 박막 트랜지스터를 nMOS 또는 pMOS 인버터에서 하나 이상 사용될 수 있다.Furthermore, one or more of the dual gate thin film transistors may be used in an nMOS or pMOS inverter.
상기와 같은 구성에 의하면, 본 발명은 기존의 n-타입 인버터의 부하 TFT(load TFT)에 톱 게이트 전극을 형성하여 이에 전압을 인가함으로서 발생하는 문턱 전압 편이(Vth shift) 현상을 이용하여 공정 및 구조의 추가 없이 디플리션 로드(depletion load) 구조를 형성하여 CMOS와 같은 고이득(high gain)을 구현할 수 있어 보다 유리한 효과가 있는 것이다According to the configuration described above, the present invention process using a threshold voltage shift (V th shift) caused by applying a voltage thereto to form a top gate electrode on the load TFT (TFT load) of the conventional inverter-type n- And a depletion load structure can be formed without adding a structure to realize high gain such as CMOS, which is more advantageous
도 1a 및 도 1b는 각각 종래의 n-타입 인버터의 회로도 및 전압전달특성(Voltage Transfer Characteristic, VTC) 곡선을 나타낸다.
도 2a는 본 발명의 듀얼 게이트 비정질 인듐 갈륨 징크 옥사이드 박막 트랜지스터의 바람직한 일 실시예로서 역스태거(inverted staggered) 구조의 단면도이다.
도 2b의 두 회로는 본 발명의 듀얼 게이트 비정질 인듐 갈륨 징크 옥사이드 박막 트랜지스터를 이용한 바람직한 일 실시예로서 인버터 회로도들이다.
도 2c는 본 발명의 듀얼 게이트 비정질 인듐 갈륨 징크 옥사이드 박막 트랜지스터의 바람직한 일 실시예로서, 드레인 전원 전압(VDD)을 이용하여 상부 게이트 전극에 전압을 인가한 경우의 게이트 전압 및 드레인 전류 특성을 나타낸다.
도 3은 본 발명의 듀얼 게이트 비정질 인듐 갈륨 징크 옥사이드 박막 트랜지스터를 이용한 바람직한 일 실시예로서, a-IGZO(amorphous-InGaZnO4) 박막 트랜지스터의 문턱 전압(Vth)별 전이 곡선(transfer curve) 및 상부 게이트 전극에 전압을 인가한 경우 전이 곡선을 나타낸다.
도 4는 본 발명의 듀얼 게이트 비정질 인듐 갈륨 징크 옥사이드 박막 트랜지스터를 이용한 인버터의 바람직한 일 실시예로서, 구동(driving) TFT와 부하(load) TFT 사이의 폭비(width ratio)의 효과를 나타낸 VTC 그래프이다.1A and 1B show a circuit diagram and a voltage transfer characteristic (VTC) curve of a conventional n-type inverter, respectively.
2A is a cross-sectional view of an inverted staggered structure as a preferred embodiment of the dual gate amorphous indium gallium zinc oxide thin film transistor of the present invention.
The two circuits in Fig. 2B are inverter circuit diagrams as a preferred embodiment using the dual gate amorphous indium gallium zinc oxide thin film transistor of the present invention.
FIG. 2C shows a gate voltage and a drain current characteristic when a voltage is applied to the upper gate electrode by using a drain power supply voltage (V DD ) as a preferred embodiment of the dual gate amorphous indium gallium zinc oxide thin film transistor of the present invention .
FIG. 3 is a graph showing a relationship between a transfer curve and a transfer curve for a threshold voltage (V th ) of an a-IGZO (amorphous-InGaZnO 4 ) thin film transistor using a dual gate amorphous indium gallium zinc oxide thin film transistor according to the present invention. When a voltage is applied to the gate electrode, a transition curve is shown.
4 is a VTC graph showing the effect of a width ratio between a driving TFT and a load TFT as one preferred embodiment of an inverter using the dual gate amorphous indium gallium zinc oxide thin film transistor of the present invention .
이하, 본 발명의 바람직한 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same reference numerals are used to designate the same or similar components throughout the drawings. In the following description of the present invention, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear.
도 1a 및 도 1b는 종래의 인버터 및 그에 대한 VTC로서 이미 설명하였으므로 이하의 설명은 생략한다.
1A and 1B have already been described as a conventional inverter and a VTC therefor, the following description will be omitted.
도 2a는 본 발명의 듀얼 게이트 비정질 인듐 갈륨 징크 옥사이드 박막 트랜지스터의 바람직한 일 실시예로서 역스태거(inverted staggered) 구조의 단면도이다. 2A is a cross-sectional view of an inverted staggered structure as a preferred embodiment of the dual gate amorphous indium gallium zinc oxide thin film transistor of the present invention.
도 2a에 도시된 바와 같이, 기판(20) 상에 게이트 전극(21)이 형성되고, 게이트 전극(21) 위로 게이트 절연막(22), 활성층(23), 에치 스토퍼(24), 소스(25) 및 드레인 전극(26) 및 패시베이션(passivation) 층(27)이 적층되어 있다. 또한 다시 외부 전극으로서 상부 게이트(top gate, 28)) 전극이 패시베이션 층(27) 위에 형성된다. 2A, a
상기 상부 게이트(28)에 대응하여 기판 상에 형성된 게이트 전극(21)을 하부 게이트(bottom gate) 전극이라 명명한다.The
한편 여기서 활성층(23)은 비정질 인듐 갈륨 징크 옥사이드(a-IGZO)이며 바람직하게는 드레인 전극(26)으로 컨택홀(29)이 형성된 화소 전극(30)이 형성된다.
Here, the
도 2b의 두 회로는 본 발명의 듀얼 게이트 비정질 인듐 갈륨 징크 옥사이드 박막 트랜지스터를 이용한 바람직한 일 실시예로서 인버터 회로도들이다. The two circuits in Fig. 2B are inverter circuit diagrams as a preferred embodiment using the dual gate amorphous indium gallium zinc oxide thin film transistor of the present invention.
도 2b의 두 회로에 도시된 바와 같이, 본 발명의 듀얼 게이트 비정질 인듐 갈륨 징크 옥사이드 박막 트랜지스터(M2)와 게이트 전극, 활성층, 소스 전극 및 드레인 전극을 포함하여 형성된 또 다른 박막 트랜지스터(M1)가 직렬로 연결되어 있다. As shown in the two circuits of FIG. 2B, the dual gate amorphous indium gallium zinc oxide thin film transistor M2 of the present invention and another thin film transistor M1 formed including the gate electrode, the active layer, the source electrode and the drain electrode are connected in series Respectively.
이 때 상기 듀얼 게이트의 상부 게이트(28) 전극에는 도 2b의 왼쪽 회로에 도시된 바와 같이 레벨 쉬프터(Level shifter)(미도시)를 이용하여 드레인 전원 전압(VDD)을 증폭 시켜 별도의 전원전압을 사용하지 않는 경우와 도 2b의 오른쪽 회로와 같이 드레인 전원 전압(VDD1)외에 추가 외부 전원(VDD2)을 인가하는 구조가 가능하다. At this time, the drain power supply voltage (V DD ) is amplified by using a level shifter (not shown) as shown in the left circuit of FIG. 2B to the
한편 상기 또 다른 박막 트랜지스터(M1)도 본 발명의 듀얼 게이트 비정질 인듐 갈륨 징크 옥사이드 박막 트랜지스터가 될 수 있다.Meanwhile, the another thin film transistor M1 may be a dual gate amorphous indium gallium zinc oxide thin film transistor of the present invention.
나아가 상기 듀얼 게이트 비정질 인듐 갈륨 징크 옥사이드 박막 트랜지스터의 게이트 전극(21)은 소스 전극(25)에 전기적으로 연결되어 디플리션 로드(depletion load) 구조를 취하고 있다.
Further, the
도 2c는 본 발명의 듀얼 게이트 비정질 인듐 갈륨 징크 옥사이드 박막 트랜지스터의 바람직한 일 실시예로서, 드레인 전원 전압(VDD)을 이용하여 상부 게이트 전극에 전압을 인가한 경우의 게이트 전압 및 드레인 전류 특성을 나타낸다.FIG. 2C shows a gate voltage and a drain current characteristic when a voltage is applied to the upper gate electrode by using a drain power supply voltage (V DD ) as a preferred embodiment of the dual gate amorphous indium gallium zinc oxide thin film transistor of the present invention .
도 2c는, 듀얼 게이트의 비정질 인듐 갈륨 징크 옥사이드 박막 트랜지스터에 있어서, VGS를 스윕(sweep)(-15V~+15V)할 때 VD=0.1V로 고정한 후 측정하여, 상부 게이트를 동시에 0, 2, 4, 6, 8, 10V를 인가했을 때의 특성을 보여준다.Figure 2c, according to the dual-gate amorphous indium gallium zinc oxide thin film transistor, and a sweep (sweep) the V GS (- 15V ~ + 15V ) to D were fixed to the V = 0.1V was measured, the top gate simultaneously 0, 2, 4, 6, 8, and 10 V are applied.
즉 상부 게이트 전극(28)에 10V를 인가하면 도 2c에서와 같이 박막트랜지스터의 특성이 왼쪽 방향으로 이동하기 때문에 디플리션 박막트랜지스터가 되고 인버터에 이러한 성질을 적용한다. That is, when 10V is applied to the
이하에서는 이러한 특성 변화에 대해 보다 상세하게 설명한다. 상부 게이트 전극(28)에 양의 전압(VTG)을 인가하면 채널에 전자가 모이게 된다. 그 전자는 기존의 하부 게이트(bottom gate, 21)) 전극 입장에서 보면, 없던 전자가 추가로 생긴 것이다. 즉 기존의 하부 게이트(21)에 전압(VBG)을 인가할 때 전자들이 모이면서 채널을 만들어 턴 온(turn on)이 되는데, 상부 게이트 전극(28)에 전압(VTG)을 인가하면 전자들이 VTG에 영향받은 만큼 만들어져서, 없을 때보다 더 빨리 턴 온이 되기 때문에 도 2c에서와 같은 특성 변화가 생기는 것이다.Hereinafter, such characteristic changes will be described in more detail. When a positive voltage V TG is applied to the
도 3은 본 발명의 듀얼 게이트 비정질 인듐 갈륨 징크 옥사이드 박막 트랜지스터를 이용한 바람직한 일 실시예로서, a-IGZO(amorphous-InGaZnO4) 박막 트랜지스터의 문턱 전압(Vth)별 전이 곡선(transfer curve) 및 상부 게이트 전극(28)에 전압을 인가한 경우 전이 곡선을 나타낸다.FIG. 3 is a graph showing a relationship between a transfer curve and a transfer curve for a threshold voltage (V th ) of an a-IGZO (amorphous-InGaZnO 4 ) thin film transistor using a dual gate amorphous indium gallium zinc oxide thin film transistor according to the present invention. When a voltage is applied to the
도 3에서, VG1은 측정시 스윕(sweep)하는 게이트 전극의 전압, 여기서는 VBG(bottom gate 전압)이다. In Figure 3, V G1 is the voltage of the gate electrode that sweeps during measurement, here V BG (bottom gate voltage).
또한 지시선 1은 a-IGZO 박막 트랜지스터의 문턱 전압별 전이 곡선을 나타낸다. 산화물의 두께에 따라 시뮬레이션 한 결과(simul1, simul2, simul3, simul4), 문턱 전압이 조금씩 변경될 수 있음을 알 수 있다.
한편 지시선 2는 도 2c에서 VTG에 10V를 인가한 경우의 측정 결과를 나타낸다.
On the other hand, the
도 4는 본 발명의 듀얼 게이트 비정질 인듐 갈륨 징크 옥사이드 박막 트랜지스터를 이용한 인버터의 바람직한 일 실시예로서, 구동(driving) TFT와 부하(load) TFT 사이의 폭비(width ratio)의 효과를 나타낸 VTC 그래프이다. 4 is a VTC graph showing the effect of a width ratio between a driving TFT and a load TFT as one preferred embodiment of an inverter using the dual gate amorphous indium gallium zinc oxide thin film transistor of the present invention .
지시선 41, 42, 43은 각각 폭비가 WD:WL = 10:1, WD:WL = 25:1, WD:WL = 50:1일 경우의 시뮬레이션 결과(simul1, simul2, simul3)를 나타낸다.
Simulation results (simul1, simul2, simul3) when the width ratio of W D : W L = 10: 1, W D : W L = 25: 1 and W D : W L = ).
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 부가 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention as defined by the appended claims. Will be apparent to those of ordinary skill in the art.
20: 기판 21: 하부 게이트 전극
22: 게이트 절연막 23: 활성층
24: 에치 스토퍼 25: 소스 전극
26: 드레인 전극 27: 패시베이션 층
28: 상부 게이트 전극 29: 컨택홀
30: 화소 전극20: substrate 21: bottom gate electrode
22: Gate insulating film 23:
24: etch stopper 25: source electrode
26: drain electrode 27: passivation layer
28: upper gate electrode 29: contact hole
30: pixel electrode
Claims (9)
상기 듀얼 게이트 박막 트랜지스터의 게이트 전극과 소스 전극이 전기적으로 연결된 디플리션 로드(depletion load) 구조인 것을 특징으로 하는 듀얼 게이트 박막 트랜지스터의 디플리션 모드를 이용한 산화물 반도체 인버터.The drain electrode of another thin film transistor is connected in series to the source electrode of the dual gate TFT,
Wherein the gate electrode of the dual gate thin film transistor and the source electrode of the dual gate thin film transistor are electrically connected to each other to form a depletion load structure.
상기 듀얼 게이트 박막 트랜지스터의 상부(top) 게이트 전극에 전원을 인가하고, 상기 전원을 조절하여 게이트 전압에 대한 드레인 전류의 변화 특성을 제어하는 것을 특징으로 하는 듀얼 게이트 박막 트랜지스터의 디플리션 모드를 이용한 산화물 반도체 인버터.The method according to claim 1,
Wherein a power supply is applied to an upper gate electrode of the dual gate thin film transistor and a power supply is controlled to control a change characteristic of a drain current with respect to a gate voltage. Oxide semiconductor inverter.
상기 듀얼 게이트 박막 트랜지스터의 드레인 전극과 상부 게이트 전극에 레벨 쉬프터(Level shifter)를 이용하여 드레인 전원 전압을 증폭 시켜 별도의 전원전압을 사용하지 않거나, 상기 드레인 전원 전압 외에 추가 외부 전원을 인가하는 구조가 모두 가능한 것을 특징으로 하는 듀얼 게이트 박막 트랜지스터의 디플리션 모드를 이용한 산화물 반도체 인버터.The method according to claim 1 or 2,
A structure in which a drain power supply voltage is amplified by using a level shifter to a drain electrode and an upper gate electrode of the dual gate thin film transistor so that no additional power supply voltage is used or an additional external power supply is applied in addition to the drain power supply voltage Type oxide semiconductor inverter using a depletion mode of a dual gate thin film transistor.
상기 듀얼 게이트 전극과 소스 전극이 전기적으로 연결된 디플리션 로드(depletion load) 구조로 인하여 풀 스윙(full swing)이 가능한 것을 특징으로 하는 듀얼 게이트 박막 트랜지스터의 디플리션 모드를 이용한 산화물 반도체 인버터.The method according to claim 1 or 2,
And a full swing is possible due to a depletion load structure in which the dual gate electrode and the source electrode are electrically connected to each other, the oxide semiconductor inverter using the depletion mode of the dual gate thin film transistor.
상기 또 다른 박막 트랜지스터는 청구항 1의 듀얼 게이트 박막 트랜지스터인 것을 특징으로 하는 듀얼 게이트 박막 트랜지스터의 디플리션 모드를 이용한 산화물 반도체 인버터.The method according to claim 1 or 2,
Wherein the another thin film transistor is the dual gate thin film transistor of claim 1. Description: TECHNICAL FIELD The present invention relates to an oxide semiconductor inverter using a depletion mode of a dual gate thin film transistor.
상기 산화물 반도체는 비정질 인듐 갈륨 징크옥사이드 반도체인 것을 특징으로 하는 듀얼 게이트 박막 트랜지스터의 디플리션 모드를 이용한 산화물 반도체 인버터.The method according to claim 1,
Wherein the oxide semiconductor is an amorphous indium gallium zinc oxide semiconductor. 2. The oxide semiconductor inverter according to claim 1, wherein the oxide semiconductor is amorphous indium gallium zinc oxide semiconductor.
상기 산화물 반도체는 비정질 인듐 갈륨 징크옥사이드 반도체인 것을 특징으로 하는 듀얼 게이트 박막 트랜지스터의 디플리션 모드를 이용한 산화물 반도체 인버터.The method of claim 5,
Wherein the oxide semiconductor is an amorphous indium gallium zinc oxide semiconductor. 2. The oxide semiconductor inverter according to claim 1, wherein the oxide semiconductor is amorphous indium gallium zinc oxide semiconductor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100132137A KR101275710B1 (en) | 2010-12-22 | 2010-12-22 | Oxide semiconductor inverter using depletion mode of dual gate thin film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100132137A KR101275710B1 (en) | 2010-12-22 | 2010-12-22 | Oxide semiconductor inverter using depletion mode of dual gate thin film transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120070709A true KR20120070709A (en) | 2012-07-02 |
| KR101275710B1 KR101275710B1 (en) | 2013-06-14 |
Family
ID=46705910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100132137A KR101275710B1 (en) | 2010-12-22 | 2010-12-22 | Oxide semiconductor inverter using depletion mode of dual gate thin film transistor |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101275710B1 (en) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US9356153B2 (en) | 2013-10-18 | 2016-05-31 | Samsung Display Co., Ltd. | Thin film transistor, display panel having the same and method of manufacturing the same |
| US9525074B2 (en) | 2015-01-29 | 2016-12-20 | Samsung Display Co., Ltd. | Display substrates, methods of manufacturing the same and display devices including the same |
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| US10453911B2 (en) | 2017-10-13 | 2019-10-22 | Samsung Display Co., Ltd. | Display device |
| JP2022078100A (en) * | 2013-10-10 | 2022-05-24 | 株式会社半導体エネルギー研究所 | Light-emitting device |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102170999B1 (en) | 2014-07-30 | 2020-10-29 | 삼성디스플레이 주식회사 | Display device |
| KR102293595B1 (en) | 2015-03-24 | 2021-08-25 | 삼성디스플레이 주식회사 | Thin film trannsistor array panel and manufacturing method thereof |
| KR102439505B1 (en) | 2015-06-11 | 2022-09-02 | 삼성디스플레이 주식회사 | Thin film transistor array panel |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007073614A (en) * | 2005-09-05 | 2007-03-22 | Canon Inc | Manufacturing method of thin-film transistor using oxide semiconductor |
| KR101623958B1 (en) * | 2008-10-01 | 2016-05-25 | 삼성전자주식회사 | Inverter, method of operating the same and logic circuit comprising inverter |
| KR101522400B1 (en) * | 2008-11-10 | 2015-05-21 | 삼성전자주식회사 | Inverter and logic device comprising the same |
| JP5606680B2 (en) * | 2009-01-19 | 2014-10-15 | 富士フイルム株式会社 | Thin film transistor manufacturing method and electro-optical device manufacturing method |
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2010
- 2010-12-22 KR KR1020100132137A patent/KR101275710B1/en active IP Right Grant
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| US9806137B2 (en) | 2015-01-29 | 2017-10-31 | Samsung Display Co., Ltd. | Display substrates, methods of manufacturing the same and display devices including the same |
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| US10153377B2 (en) | 2015-10-22 | 2018-12-11 | Shenzhen China Star Optoelectronics Technology Co., Ltd | Dual-gate thin film transistor and manufacturing method thereof and array substrate |
| US10453911B2 (en) | 2017-10-13 | 2019-10-22 | Samsung Display Co., Ltd. | Display device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101275710B1 (en) | 2013-06-14 |
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|
| FPAY | Annual fee payment |
Payment date: 20180611 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20190423 Year of fee payment: 7 |