KR20120069417A - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same Download PDF

Info

Publication number
KR20120069417A
KR20120069417A KR1020100130961A KR20100130961A KR20120069417A KR 20120069417 A KR20120069417 A KR 20120069417A KR 1020100130961 A KR1020100130961 A KR 1020100130961A KR 20100130961 A KR20100130961 A KR 20100130961A KR 20120069417 A KR20120069417 A KR 20120069417A
Authority
KR
South Korea
Prior art keywords
conductivity type
guard ring
drift layer
region
type drift
Prior art date
Application number
KR1020100130961A
Other languages
Korean (ko)
Other versions
KR101216851B1 (en
Inventor
송인혁
Original Assignee
주식회사 케이이씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 케이이씨 filed Critical 주식회사 케이이씨
Priority to KR1020100130961A priority Critical patent/KR101216851B1/en
Publication of KR20120069417A publication Critical patent/KR20120069417A/en
Application granted granted Critical
Publication of KR101216851B1 publication Critical patent/KR101216851B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to reduce the size of a chip by including a second conductive guard ring which gradually becomes shallow from one side to the other side of a guard ring area. CONSTITUTION: A guard ring area(GA) is arranged outside a cell area(CA). A first conductive drift layer(101) is formed in the cell area and the guard ring area and includes a first surface and a second surface. A second conductive guard ring(180) is inwardly formed in the first surface of the first conductive drift layer in the guard ring area. The second conductive guard ring becomes shallow from one side to the other side of the guard ring area.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}TECHNICAL FIELD [0001] The present invention relates to a semiconductor device,

본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다.
The present invention relates to a semiconductor device and a method of manufacturing the same.

반도체 장치, 예를 들어 절연형 게이트 바이폴라 트랜지스터(Insulated Gate Bipolar Transistor)는, 전계 효과 트랜지스터의 높은 입력 임피던스와 바이폴라 트랜지스터의 높은 전류 드라이브 능력을 구비함으로써, 전력용 스위칭 소자로서 주로 사용된다.A semiconductor device, for example an Insulated Gate Bipolar Transistor, is mainly used as a switching element for power by having a high input impedance of a field effect transistor and a high current drive capability of a bipolar transistor.

이러한 절연형 게이트 바이폴라 트랜지스터는 도통 손실(conduction loss) 또는 새츄레이션 전압을 줄이는 방향으로 제조되면 통상 브레이크 다운 전압(break down voltage)이 작아지는 단점이 있고, 또한 브레이크 다운 전압을 높이는 방향으로 설계되면 도통 손실 또는 새츄레이션 전압이 커지는 단점이 있다. 따라서, 도통 손실 또는 새츄레이션 전압을 줄이면서도 브레이크 다운 전압을 높일 수 있는 절연형 게이트 바이폴라 트랜지스터의 개발이 요구되고 있다.
Such an insulated gate bipolar transistor has a disadvantage in that a breakdown voltage is generally decreased when manufactured in a direction of reducing conduction loss or a saturation voltage, and when designed in a direction of increasing the breakdown voltage, the conduction is conducted. The disadvantage is that the loss or saturation voltage becomes large. Accordingly, there is a need for the development of an insulated gate bipolar transistor capable of increasing breakdown voltage while reducing conduction loss or saturation voltage.

본 발명은 칩의 크기를 줄일 수 있고 브레이크 전압이 저하되는 것을 방지할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
An object of the present invention is to provide a semiconductor device and a method of manufacturing the same, which can reduce the size of the chip and prevent the brake voltage from falling.

상기한 목적을 달성하기 위해, 본 발명의 실시예에 따른 반도체 장치는 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하며, 상기 셀 영역과 상기 가드링 영역에 형성되며, 제 1 면과 제 2 면을 가지는 제 1 도전형 드리프트층; 및 상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면에서 내부로 형성되며, 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 낮아지는 깊이를 가지는 제 2 도전형 가드링을 포함하는 것을 특징으로 한다. In order to achieve the above object, a semiconductor device according to an embodiment of the present invention includes a cell region and a guard ring region located outside the cell region, and are formed in the cell region and the guard ring region. A first conductivity type drift layer having one side and a second side; And a second conductivity type guard formed inward from a first surface of the first conductivity type drift layer of the guard ring region, and having a depth lowered from one side of the guard ring region located outside the cell region to the other side. It characterized in that it comprises a ring.

상기 제 2 도전형 가드링은 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 낮아지는 농도를 가질 수 있다. The second conductivity type guard ring may have a concentration that decreases from one side to the other side of the guard ring region located outside the cell region.

또한, 본 발명의 일 실시예에 따른 반도체 장치는 상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면에 상기 제 2 도전형 가드링과 접촉하도록 형성되는 절연막을 더 포함할 수 있다. In addition, the semiconductor device may further include an insulating layer formed on the first surface of the first conductivity type drift layer in the guard ring region to contact the second conductivity type guard ring.

상기 제 1 도전형은 N 형일 수 있다. The first conductivity type may be N type.

또한, 본 발명의 실시예에 따른 반도체 장치는 상기 셀 영역의 제 1 도전형 드리프트층의 제 1 면으로부터 상기 제 1 도전형 드리프트층의 내부로 선택적으로 형성되는 제 2 도전형 웰 영역; 상기 셀 영역의 제 1 도전형 드리프트층의 제 1 면으로부터 상기 제 2 도전형 웰 영역의 내부로 선택적으로 형성된 제 1 도전형 웰 영역; 및 상기 셀 영역에서 상기 제 1 도전형 웰 영역의 외주연인 제 2 도전형 웰 영역 및 제 1 도전형 드리프트층의 제 1 면에 형성되는 게이트 절연막을 더 포함할 수 있다.In addition, according to an embodiment of the present invention, a semiconductor device may include: a second conductivity type well region selectively formed from a first surface of a first conductivity type drift layer of the cell region into the first conductivity type drift layer; A first conductivity type well region selectively formed from the first surface of the first conductivity type drift layer of the cell region into the second conductivity type well region; And a gate insulating layer formed on the first surface of the first conductivity type drift layer and the second conductivity type well region that is the outer circumference of the first conductivity type well region in the cell region.

또한, 본 발명의 실시예에 따른 반도체 장치는 상기 게이트 절연막 내부에 형성되는 게이트 전극; 및 상기 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역과 전기적으로 접속되는 에미터 전극을 포함할 수 있다. In addition, a semiconductor device according to an embodiment of the present invention includes a gate electrode formed inside the gate insulating film; And an emitter electrode electrically connected to the first conductivity type well region and the second conductivity type well region.

또한, 본 발명의 실시예에 따른 반도체 장치는 상기 제 1 도전형 드리프트층의 제 2 면에 형성되는 제 2 도전형 컬렉터층을 더 포함할 수 있다.In addition, the semiconductor device according to the embodiment of the present invention may further include a second conductivity type collector layer formed on the second surface of the first conductivity type drift layer.

또한, 본 발명의 실시예에 따른 반도체 장치는 상기 제 2 도전형 컬렉터층과 전기적으로 접속되는 컬렉터 전극을 더 포함할 수 있다.In addition, the semiconductor device according to the embodiment of the present invention may further include a collector electrode electrically connected to the second conductivity type collector layer.

상기 제 1 도전형은 N 형이며, 상기 제 2 도전형은 P 형일 수 있다. The first conductivity type may be N type, and the second conductivity type may be P type.

또한, 상기한 목적을 달성하기 위해 본 발명의 실시예에 따른 반도체 장치는 제 1 면과 제 2 면을 가지는 제 1 도전형 드리프트층; 상기 제 1 도전형 드리프트층의 제 1 면으로부터 상기 드리프트층의 내부로 선택적으로 형성되는 제 2 도전형 웰 영역; 상기 제 1 도전형 드리프트층의 제 1 면으로부터 상기 제 2 도전형 웰 영역의 내부로 선택적으로 형성되는 제 1 도전형 웰 영역; 상기 제 1 도전형 웰 영역의 외주연인 제 2 도전형 웰 영역 및 상기 제 1 도전형 드리프트층의 제 1 면에 형성되는 게이트 절연막; 및 상기 제 2 도전형 웰 영역의 최외측에 위치하는 상기 제 1 도전형 드리프트층의 제 1 면에서 상기 제 1 도전형 드리프트층의 내부로 형성되며, 상기 제 2 도전형 웰 영역의 최외측에 위치하는 일측으로부터 타측으로 갈수록 낮아지는 깊이를 가지는 제 2 도전형 가드링을 포함하는 것을 특징으로 한다. In addition, to achieve the above object, a semiconductor device according to an embodiment of the present invention includes a first conductive type drift layer having a first surface and a second surface; A second conductivity type well region selectively formed from the first surface of the first conductivity type drift layer into the drift layer; A first conductivity type well region selectively formed into the second conductivity type well region from a first surface of the first conductivity type drift layer; A gate insulating layer formed on a first surface of the second conductivity type well region and the first conductivity type drift layer, which is an outer circumference of the first conductivity type well region; And a first surface of the first conductivity type drift layer positioned at the outermost side of the second conductivity type well region, and formed into the first conductivity type drift layer, and located at the outermost side of the second conductivity type well region. And a second conductivity type guard ring having a depth that decreases from one side to the other side.

상기 제 2 도전형 가드링은 상기 제 2 도전형 가드링의 일측에서 타측으로 갈수록 낮아지는 농도를 가질 수 있다.The second conductivity type guard ring may have a concentration that decreases from one side of the second conductivity type guard ring toward the other side.

또한, 본 발명의 실시예에 따른 반도체 장치는 상기 제 2 도전형 가드링과 접촉하도록 상기 제 1 도전형 드리프트층의 제 1 면에 형성되는 절연막을 더 포함할 수 있다.The semiconductor device may further include an insulating layer formed on the first surface of the first conductivity type drift layer to contact the second conductivity type guard ring.

상기 제 1 도전형은 N 형이며, 상기 제 2 도전형은 P 형일 수 있다.The first conductivity type may be N type, and the second conductivity type may be P type.

또한, 본 발명의 실시예에 따른 반도체 장치는 상기 제 1 도전형 드리프트층의 제 2 면에 형성되는 제 2 도전형 컬렉터층을 더 포함할 수 있다.In addition, the semiconductor device according to the embodiment of the present invention may further include a second conductivity type collector layer formed on the second surface of the first conductivity type drift layer.

또한, 상기한 목적을 달성하기 위해 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 장치의 제조 방법은 제 1 면과 제 2 면을 가지며, 상기 셀 영역과 상기 가드링 영역이 정의된 제 1 도전형 드리프트층을 준비하는 제 1 도전형 드리프트층 준비 단계; 및 상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면에서 내부로 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 낮아지는 깊이를 가지는 제 2 도전형 가드링을 형성하는 제 2 도전형 가드링 형성 단계를 포함하는 것을 특징으로 한다.In addition, in order to achieve the above object, a semiconductor device manufacturing method including a cell region and a guard ring region located outside the cell region has a first surface and a second surface, and the cell region and the guard ring. A first conductivity type drift layer preparation step of preparing a first conductivity type drift layer having a region defined therein; And a second conductivity type guard ring having a depth that decreases from one side of the guard ring region located outside the cell region to the other side from the first surface of the first conductivity type drift layer of the guard ring region. It characterized in that it comprises a second conductive guard ring forming step.

상기 제 2 도전형 가드링 형성 단계는 상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면 위에 포토레지스트막을 배치하는 과정을 포함하며, 상기 포토레지스트막은 상면과 하면을 관통하는 복수의 개구를 가지며, 상기 복수의 개구는 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 작은 폭을 가질 수 있다.The forming of the second conductivity type guard ring includes disposing a photoresist film on the first surface of the first conductivity type drift layer of the guard ring region, wherein the photoresist film has a plurality of openings penetrating the upper surface and the lower surface. The plurality of openings may have a smaller width from one side to the other side of the guard ring region located outside the cell region.

상기 복수의 개구는 적어도 2개 이상의 개구들을 포함하는 복수의 그룹으로 나뉘며, 상기 복수의 그룹 중 동일한 그룹에 포함된 개구들은 동일한 폭을 가질 수 있다.The plurality of openings may be divided into a plurality of groups including at least two or more openings, and the openings included in the same group of the plurality of groups may have the same width.

상기 제 2 도전형 가드링 형성 단계는 상기 포토레지스트막의 복수의 개구를 통해 제 2 도전형 이온을 상기 가드링 영역의 제 1 도전형 드리프트층에 주입하는 과정; 상기 포토레지스트막을 상기 제 1 도전형 드리프트층으로부터 제거하는 과정; 및 상기 제 2 도전형 이온을 열 공정을 통해 확산시키는 과정을 더 포함할 수 있다.
The forming of the second conductivity type guard ring may include implanting second conductivity type ions into the first conductivity type drift layer of the guard ring region through a plurality of openings of the photoresist film; Removing the photoresist film from the first conductivity type drift layer; And diffusing the second conductivity type ion through a thermal process.

본 발명의 실시예에 따른 반도체 장치 및 제조 방법은 가드링 영역의 일측에서 타측으로 갈수록 낮아지는 깊이를 가지는 제 2 도전형 가드링을 구비함으로써, 공핍층의 형성을 위해 필요한 폭을 줄여 칩의 크기를 줄일 수 있으며 더불어 고온에서 절연막의 옥사이드 전하의 이동 때문에 공핍층의 폭이 변형되는 것을 감소시켜 브레이크다운 전압이 저하되는 것을 방지할 수 있다.
A semiconductor device and a manufacturing method according to an embodiment of the present invention includes a second conductivity type guard ring having a depth that decreases from one side of the guard ring region to the other side, thereby reducing the width required for the formation of the depletion layer, thereby reducing the size of the chip. In addition, the deformation of the depletion layer due to the movement of the oxide charge of the insulating film at high temperature can be reduced to prevent the breakdown voltage from being lowered.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2는 도 1에 도시된 반도체 장치의 제조 방법 중 가드링 형성 단계에서 제 1 도전형 드리프트층 위에 포토레지스트막을 배치한 단면도이다.
도 3은 도 1에 도시된 반도체 장치의 제조 방법 중 가드링 형성 단계에서 제 1 도전형 드리프트층에 이온을 주입한 과정을 보여주는 시뮬레이션 결과이다.
도 4는 도 1에 도시된 반도체 장치의 제조 방법 중 가드링 형성 단계에서 제1 도전형 드리프트층에 주입된 이온을 확산시키는 과정을 보여주는 시뮬레이션 결과이다.
도 5는 도 4의 A-A' 부분의 농도 프로파일을 보여주는 그래프이다.
도 6a는 도 1의 반도체 장치를 적용하는 경우 구현되는 칩의 크기를 보여주는 도면이다.
도 6b는 종래의 반도체 장치를 적용하는 경우 구현되는 칩의 크기를 보여주는 도면이다.
도 7은 도 1의 반도체 장치와 종래의 반도체 장치에서 옥사이드 전하의 양에 따른 브레이크다운 전압의 변화를 보여주는 그래프이다. 1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.
FIG. 2 is a cross-sectional view of a photoresist film disposed on a first conductive drift layer in the guard ring forming step of the method of manufacturing the semiconductor device shown in FIG. 1.
3 is a simulation result illustrating a process of implanting ions into a first conductivity type drift layer in the guard ring forming step of the method of manufacturing the semiconductor device illustrated in FIG. 1.
FIG. 4 is a simulation result illustrating a process of diffusing ions implanted into a first conductivity type drift layer in the guard ring forming step of the method of manufacturing the semiconductor device of FIG. 1.
FIG. 5 is a graph showing the concentration profile of the AA ′ portion of FIG. 4.
6A is a diagram illustrating the size of a chip implemented when the semiconductor device of FIG. 1 is applied.
6B is a view illustrating the size of a chip implemented when a conventional semiconductor device is applied.
FIG. 7 is a graph illustrating a change in breakdown voltage according to an amount of oxide charge in the semiconductor device of FIG. 1 and the conventional semiconductor device.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, so that those skilled in the art can easily carry out the present invention.

여기서, 명세서 전체를 통하여 유사한 구성 및 동작을 갖는 부분에 대해서는 동일한 도면 부호를 붙였다.Here, parts having similar configurations and operations throughout the specification are denoted by the same reference numerals.

도 1은 본 발명의 일 실시예에 따른 반도체 장치를 도시한 단면도이다.1 is a cross-sectional view illustrating a semiconductor device in accordance with an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)는 셀 영역(CA)과, 셀 영역(CA)의 외측에 위치하는 가드링(Guard ring) 영역(GA)을 포함한다. 구체적으로, 상기 반도체 장치(100)는 제 1 도전형 드리프트층(101), 제 2 도전형 웰 영역(110), 제 1 도전형 웰 영역(120), 게이트 절연막(130), 게이트 전극(140), 제 2 도전형 컬렉터층(150), 에미터 전극(160), 컬렉터 전극(170), 제 2 도전형 가드링(180) 및 절연막(190)을 포함한다. 여기서, 상기 제 1 도전형은 N 형일 수 있으며, 제 2 도전형은 P형일 수 있다. 한편, 도 1에서 쇄선은 공핍층의 경계를 나타낸다. Referring to FIG. 1, a semiconductor device 100 according to an exemplary embodiment includes a cell region CA and a guard ring region GA positioned outside the cell region CA. . In detail, the semiconductor device 100 may include a first conductivity type drift layer 101, a second conductivity type well region 110, a first conductivity type well region 120, a gate insulating layer 130, and a gate electrode 140. ), A second conductivity type collector layer 150, an emitter electrode 160, a collector electrode 170, a second conductivity type guard ring 180, and an insulating layer 190. Here, the first conductivity type may be N type, and the second conductivity type may be P type. In FIG. 1, the dashed line indicates the boundary of the depletion layer.

상기 제 1 도전형 드리프트층(101)은 제 1 면(101a)과 제 2 면(101b)을 가지며, 반도체 장치(100)의 셀 영역(CA)과 가드링 영역(GA)에 형성된다. 상기 제 1 도전형 드리프트층(101)은 인(P) 또는 비소(As)와 같은 불순물이 주입되어 형성된 N-형 반도체 웨이퍼일 수 있다. 또한, 상기 제 1 도전형 드리프트층(101)은 인(P) 또는 비소(As)와 같은 불순물이 주입되어 형성된 N-형 에피텍셜층일 수도 있다. 이러한 제 1 도전형 드리프트층(101)의 농도는 대략 1×1013cm-3 내지 5×1014cm- 3 이고, 두께는 대략 50㎛ 내지 300㎛ 일 수 있으나, 이러한 농도 및 두께로 본 발명이 한정되는 것은 아니다.
The first conductivity type drift layer 101 has a first surface 101a and a second surface 101b and is formed in the cell region CA and the guard ring region GA of the semiconductor device 100. The first conductivity type drift layer 101 may be an N-type semiconductor wafer formed by implanting impurities such as phosphorus (P) or arsenic (As). In addition, the first conductivity type drift layer 101 may be an N-type epitaxial layer formed by implanting impurities such as phosphorus (P) or arsenic (As). The concentration of such a first conductive type drift layer 101 is approximately 1 × 10 13 cm -3 to 5 × 10 14 cm - 3, and the thickness may be a substantially 50㎛ to 300㎛, the present invention in such a concentration and thickness This is not limited.

상기 제 2 도전형 웰 영역(110)은 셀 영역(CA)의 제 1 도전형 드리프트층(101)의 제 1 면(101a)으로부터 제 1 도전형 드리프트층(101)의 내부로 선택적으로 형성된다. 즉, 상기 제 2 도전형 웰 영역(110)은 제 1 도전형 드리프트층(101)의 제 1 면(101)으로부터 일정 폭 및 일정 깊이를 가지며, 일정 피치를 가지고 상호간 이격되어 형성된다. 즉, 상기 제 2 도전형 웰 영역(110)은 채널 전류가 주로 흐르는 영역에만 부분적으로 형성된다. 이러한 제 2 도전형 웰 영역(110)은 붕소(B)와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 물론, 이러한 제 2 도전형 웰 영역(110)의 깊이 및 폭은 제 1 도전형 드리프트층(101)의 두께 및 폭보다 작다. 더불어, 이러한 제 2 도전형 웰 영역(120)의 농도는 대략 1×1016m- 3 이고, 깊이는 대략 2.0㎛ 일 수 있으나, 이러한 농도 및 깊이로 본 발명이 한정되는 것은 아니다. 이러한 제 2 도전형 웰 영역(110)에는 에미터 전극(160)이 전기적으로 연결된다.
The second conductivity type well region 110 is selectively formed into the first conductivity type drift layer 101 from the first surface 101a of the first conductivity type drift layer 101 of the cell region CA. . That is, the second conductive well region 110 has a predetermined width and a predetermined depth from the first surface 101 of the first conductive drift layer 101 and is spaced apart from each other with a predetermined pitch. That is, the second conductivity type well region 110 is partially formed only in the region through which channel current flows mainly. The second conductivity type well region 110 may be formed by ion implantation or diffusion of impurities such as boron (B). Of course, the depth and width of the second conductivity type well region 110 are smaller than the thickness and width of the first conductivity type drift layer 101. In addition, the concentration of such second conductivity type well region 120 is approximately 1 × 10 16 m - and 3, the depth may be a substantially 2.0㎛, but the present invention to such a concentration and the depth to be limited. The emitter electrode 160 is electrically connected to the second conductivity type well region 110.

상기 제 1 도전형 웰 영역(120)은 셀 영역(CA)의 제 1 도전형 드리프트층(101)의 제 1 면(101a)으로부터 제 2 도전형 웰 영역(110)의 내부로 선택적으로 형성된다. 즉, 상기 제 1 도전형 웰 영역(120)은 제 2 도전형 웰 영역(110)이 형성된 제 1 도전형 드리프트층(101)의 제 1 면(101a)에 일정 폭 및 일정 깊이를 가지며 형성된다. 이러한 제 1 도전형 웰 영역(120)은 인(P) 또는 비소(As)와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 물론, 이러한 제 1 도전형 웰 영역(120)의 깊이 및 폭은 제 2 도전형 웰 영역(110)의 깊이 및 폭보다 작다. 더불어, 이러한 제 1 도전형 웰 영역(120)의 농도는 대략 1×1019cm- 3 이고, 깊이는 대략 0.5㎛일 수 있으나, 이러한 농도 및 깊이로 본 발명이 한정되는 것은 아니다. 이러한 제 1 도전형 웰 영역(120)에는 에미터 전극(160)이 전기적으로 연결된다.
The first conductivity type well region 120 is selectively formed into the second conductivity type well region 110 from the first surface 101a of the first conductivity type drift layer 101 of the cell region CA. . That is, the first conductivity type well region 120 is formed on the first surface 101a of the first conductivity type drift layer 101 having the second conductivity type well region 110 having a predetermined width and a predetermined depth. . The first conductivity type well region 120 may be formed by ion implantation or diffusion of impurities such as phosphorus (P) or arsenic (As). Of course, the depth and width of the first conductivity type well region 120 is smaller than the depth and width of the second conductivity type well region 110. In addition, the concentration of such first conductivity type well region 120 is approximately 1 × 10 19 cm - and 3, the depth may be a substantially 0.5㎛, but the present invention to such a concentration and the depth to be limited. The emitter electrode 160 is electrically connected to the first conductivity type well region 120.

상기 게이트 절연막(130)은 셀 영역(CA)에서 제 1 도전형 웰 영역(120)의 외주연인 제 2 도전형 웰 영역(110) 및 제 1 도전형 드리프트층(101)의 제 1 면(10)에 형성되며, 산화막일 수 있다.
The gate insulating layer 130 is formed on the first surface 10 of the second conductivity type well region 110 and the first conductivity type drift layer 101 which are the outer periphery of the first conductivity type well region 120 in the cell region CA. ), And may be an oxide film.

상기 게이트 전극(140)은 상기 게이트 절연막(130) 내부에 형성되며, 이러한 게이트 전극(140)은 P 형 또는 N 형의 불순물이 도핑된 폴리실리콘일 수 있다.
The gate electrode 140 is formed in the gate insulating layer 130, and the gate electrode 140 may be polysilicon doped with an impurity of P type or N type.

상기 제 2 도전형 컬렉터층(150)은 제 1 도전형 드리프트층(101)의 제 2 면에(101b)에 형성된다. 상기 제 2 도전형 컬렉터층(150)은 제 1 도전형 드리프트층(101)의 제 2 면에(101b)에 붕소(B)와 같은 불순물이 이온주입 또는 확산되어 일정 깊이로 형성된다. 이러한 제 2 도전형 컬렉터층(150)은 깊이가 대략 0.5㎛ 내지 5㎛, 농도가 대략 1×1016cm-3 내지 1×1018cm-3 일 수 있으나, 이러한 깊이 및 농도로 본 발명이 한정되는 것은 아니다.
The second conductivity type collector layer 150 is formed on the second surface 101b of the first conductivity type drift layer 101. In the second conductive collector layer 150, impurities such as boron (B) are implanted or diffused into the second surface 101b of the first conductive drift layer 101 to a predetermined depth. The second conductivity type collector layer 150 may have a depth of about 0.5 μm to 5 μm, and a concentration of about 1 × 10 16 cm −3 to 1 × 10 18 cm −3. It is not limited.

상기 에미터 전극(160)은 제 2 도전형 웰 영역(110) 및 제 1 도전형 웰 영역(120)과 전기적으로 접속되도록 게이트 절연막(130) 위에 형성된다. 이러한 에미터 전극(160)은 알루미늄과 같은 도체로 형성될 수 있다.
The emitter electrode 160 is formed on the gate insulating layer 130 to be electrically connected to the second conductivity type well region 110 and the first conductivity type well region 120. The emitter electrode 160 may be formed of a conductor such as aluminum.

상기 콜렉터 전극(170)은 제 2 도전형 컬렉터층(150)의 하면에 형성되어, 제 2 도전형 컬렉터층(150)과 전기적으로 접속된다. 이러한 콜렉터 전극(170)도 알루미늄과 같은 도체로 형성될 수 있다.
The collector electrode 170 is formed on the lower surface of the second conductivity type collector layer 150 and electrically connected to the second conductivity type collector layer 150. The collector electrode 170 may also be formed of a conductor such as aluminum.

상기 제 2 도전형 가드링(180)은 가드링 영역(GA)의 제 1 도전형 드리프트층(101)의 제 1 면(101a)에서 내부로 형성되며, 셀 영역(CA)의 외측에 위치하는 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가진다. 이러한 제 2 도전형 가드링(180)은 붕소(B)와 같은 불순물이 이온 주입 또는 확산되어 형성될 수 있다. 물론, 이러한 제 2 도전형 가드링(180)의 깊이 및 폭은 제 1 도전형 드리프트층(101)의 두께 및 폭보다 작다. 더불어, 상기 제 2 도전형 가드링(180)의 농도는 대략 1×1016cm- 3 이고, 깊이는 대략 5㎛ 내지 10㎛ 일 수 있으나, 이러한 농도 및 깊이로 본 발명이 한정되는 것은 아니다. The second conductivity type guard ring 180 is formed in the first surface 101a of the first conductivity type drift layer 101 of the guard ring region GA, and is located outside the cell region CA. It has a depth and concentration that is lowered from one side to the other side of the guard ring area (GA). The second conductivity type guard ring 180 may be formed by ion implantation or diffusion of impurities such as boron (B). Of course, the depth and width of the second conductivity type guard ring 180 is smaller than the thickness and width of the first conductivity type drift layer 101. In addition, the concentration of the second conductivity type guard ring 180 is approximately 1 × 10 16 cm - and 3, the depth may be a substantially 5㎛ to 10㎛, but the present invention to such a concentration and the depth to be limited.

위와 같은 제 2 도전형 가드링(180)은 제 1 도전형 드리프트층(101)과 제 2 도전형 웰 영역(110) 사이의 PN 접합에 역바이어스가 인가되는 경우 형성되는 공핍층이 가드링 영역(GA)으로 넓어지게 하여, 셀 영역(CA)의 단부에 있어서 전계가 집중되는 것을 억제할 수 있다. 그리고, 상기 제 2 도전형 가드링(180)은 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지기 때문에, 종래의 반도체 장치에서 가드링의 두께가 일정한 두께를 가지는 경우에 비해 공핍층의 형성을 위해 필요한 폭, 즉 가드링 영역(GA)의 일측에서 타측 사이의 거리를 줄일 수 있다.
The second conductive guard ring 180 as described above has a depletion layer formed when a reverse bias is applied to the PN junction between the first conductive drift layer 101 and the second conductive well region 110. It becomes wider to GA, and it can suppress that an electric field concentrates in the edge part of cell area | region CA. In addition, since the second conductivity type guard ring 180 has a depth and a concentration that decrease from one side of the guard ring region GA toward the other side, when the thickness of the guard ring has a predetermined thickness in a conventional semiconductor device. In comparison, the width necessary for forming the depletion layer, that is, the distance between one side and the other side of the guard ring region GA may be reduced.

상기 절연막(190)은 가드링 영역(GA)의 제 1 도전형 드리프트층(101)의 제 1 면(101a)에 제 2 도전형 가드링(180)과 접촉하도록 형성되며, 산화막일 수 있다.
The insulating layer 190 may be formed to contact the second conductive type guard ring 180 on the first surface 101a of the first conductive type drift layer 101 of the guard ring region GA, and may be an oxide layer.

상기와 같이 본 발명의 일 실시예에 따른 반도체 장치(100)는 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지는 제 2 도전형 가드링(180)을 구비함으로써, 공핍층의 형성을 위해 필요한 폭을 줄여 칩의 크기를 줄일 수 있으며 더불어 고온에서 절연막(190)의 옥사이드 전하의 이동 때문에 공핍층의 폭이 변형되는 것을 감소시켜 브레이크다운 전압이 저하되는 것을 방지할 수 있다.
As described above, the semiconductor device 100 according to the embodiment of the present invention includes a second conductivity type guard ring 180 having a depth and a concentration that decreases from one side of the guard ring region GA toward the other side, and thus, It is possible to reduce the size of the chip by reducing the width required for the formation of the pip layer, and also to prevent the breakdown voltage from being lowered by reducing the deformation of the depletion layer due to the movement of the oxide charge of the insulating layer 190 at a high temperature. .

다음은 본 발명의 일 실시예에 따른 반도체 장치(100)의 제조 방법에 대해서 설명하기로 한다. 상기 반도체 장치(100)중 셀 영역(CA)의 구성에 대한 제조 방법은 통상적이므로, 이하에서는 가이드 영역(GA)의 구성에 대한 제조 방법 위주로 설명하기로 한다. Next, a method of manufacturing the semiconductor device 100 according to an embodiment of the present invention will be described. Since the manufacturing method for the configuration of the cell region CA in the semiconductor device 100 is conventional, the following description will focus on the manufacturing method for the configuration of the guide region GA.

도 2는 도 1에 도시된 반도체 장치의 제조 방법 중 가드링 형성 단계에서 제 1 도전형 드리프트층 위에 포토레지스트막을 배치한 단면도이고, 도 3은 도 1에 도시된 반도체 장치의 제조 방법 중 가드링 형성 단계에서 제 1 도전형 드리프트층에 이온을 주입한 과정을 보여주는 시뮬레이션 결과이고, 도 4는 도 1에 도시된 반도체 장치의 제조 방법 중 가드링 형성 단계에서 제1 도전형 드리프트층에 주입된 이온을 확산시키는 과정을 보여주는 시뮬레이션 결과이고, 도 5는 도 4의 A-A' 부분의 농도 프로파일을 보여주는 그래프이다. FIG. 2 is a cross-sectional view of a photoresist film disposed on a first conductive drift layer in the guard ring forming step of the method of manufacturing the semiconductor device illustrated in FIG. 1, and FIG. 3 is a guard ring of the method of manufacturing the semiconductor device illustrated in FIG. 1. Simulation results showing a process of implanting ions into the first conductivity-type drift layer in the forming step, Figure 4 is a ion implanted in the first conductivity-type drift layer in the guard ring forming step of the semiconductor device manufacturing method shown in FIG. 5 is a graph showing a concentration profile of the AA ′ portion of FIG. 4.

도 2 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)의 제조 방법은 제 1 도전형 드리프트층 준비 단계, 제 2 도전형 가드링 형성 단계를 포함한다. 2 to 5, a method of manufacturing a semiconductor device 100 according to an embodiment of the present invention includes preparing a first conductive drift layer and forming a second conductive guard ring.

상기 제 1 도전형 드리프트층 준비 단계는, 도 2에 도시된 바와 같이 제 1 면(101a)과 제 2 면(101b)을 가지며 셀 영역(도 1의 CA)과 가드링 영역(GA)이 정의된 제 1 도전형 드리프트층(101)을 준비하는 단계이다. 상기 제 1 도전형 드리프트층(101)에 대해서는 앞에서 이미 설명하였으므로, 중복된 설명은 생략하기로 한다. In the preparing of the first conductivity type drift layer, as shown in FIG. 2, the first surface 101a and the second surface 101b are defined, and the cell region CA and the guard ring region GA are defined. The first conductive drift layer 101 is prepared. Since the first conductivity type drift layer 101 has already been described above, duplicated descriptions will be omitted.

상기 제 2 도전형 가드링 형성 단계는 가드링 영역(GA)의 제 1 도전형 드리프트층(101)의 제 1 면(101a)에서 내부로 가드링 영역(GA)의 일측(도 1의 셀 영역(CA)의 외측에 위치)에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지는 제 2 도전형 가드링(도 1의 180)을 형성하는 단계이다. 구체적으로, 상기 제 2 도전형 가드링 형성 단계는 포토레지스트막 배치 과정, 이온 주입 과정, 포토레지스트막 제거 과정 및 이온 확산 과정을 포함한다. In the forming of the second conductivity type guard ring, the first surface 101a of the first conductivity type drift layer 101 of the guard ring region GA may be formed into one side of the guard ring region GA (the cell region of FIG. 1). The second conductivity type guard ring (180 in FIG. 1) having a depth and a concentration lowering toward the other side is formed at the outer side of the surface of CA. Specifically, the second conductive type guard ring forming step includes a photoresist film disposition process, an ion implantation process, a photoresist film removal process, and an ion diffusion process.

상기 포토레지스트막 배치 과정은, 도 2에 도시된 바와 같이 가드링 영역(GA)의 제 1 도전형 드리프트층(101)의 제 1 면(101a) 위에 포토레지스트막(10)을 배치하는 과정이다. 여기서, 상기 포토레지스트막(10)은 상면과 하면을 관통하는 복수의 개구(10a, 10b, 10c, 10d, ...)를 가지며, 상기 복수의 개구(10a, 10b, 10c, 10d, ...)는 가드링 영역(GA)의 일측에서 타측으로 갈수록 작은 폭을 가지는 것일 수 있다. 이는 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지는 제 2 도전형 가드링(도 1의 180)의 형성을 위해 사용되는 제 2 도전형 이온의 주입량을 조절하기 위해서이다. 한편, 상기 복수의 개구(10a, 10b, 10c, 10d ....)는 도 3의 시뮬레이션 결과에서처럼 적어도 2개 이상의 개구들을 포함하는 복수의 그룹(G1, G2, G3, G4, ....)으로 나뉘며, 상기 복수의 그룹(G1, G2, G3, G4, ....) 중 동일한 그룹에 포함된 개구들은 동일한 폭을 가지는 것일 수 있다. The photoresist film disposing process is a process of disposing the photoresist film 10 on the first surface 101a of the first conductivity type drift layer 101 of the guard ring region GA, as shown in FIG. 2. . Here, the photoresist film 10 has a plurality of openings (10a, 10b, 10c, 10d, ...) penetrating the upper and lower surfaces, and the plurality of openings (10a, 10b, 10c, 10d, ...). .) May have a smaller width from one side of the guard ring region GA toward the other side. This is to control the amount of implantation of the second conductivity type ion used to form the second conductivity type guard ring (180 in FIG. 1) having a depth and concentration lowering from one side to the other side of the guard ring region GA. . On the other hand, the plurality of openings (10a, 10b, 10c, 10d ....) is a plurality of groups (G1, G2, G3, G4, .... including at least two or more openings as shown in the simulation result of FIG. The openings included in the same group among the plurality of groups G1, G2, G3, G4, .... may have the same width.

상기 이온 주입 과정은 포토레지스트막(10)의 복수의 개구(10a, 10b, 10c, 10d ....)를 통해 제 2 도전형 이온을 가드링 영역(GA)의 제 1 도전형 드리프트층(101)에 주입하는 과정이다. 이러한 과정에 의해, 도 2에 도시된 바와 같이 제 1 도전형 드리프트층(101)의 제 1 면(101a)부터 제 1 도전형 드리프트층(101)의 내부로 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지는 이온층(180')이 형성된다. 여기서, 상기 이온층(180')은 서로 상이한 깊이 및 농도를 가지는 부부분들이 서로 이격된 형태로 형성된다. 한편, 도 3의 시뮬레이션 결과는 복수의 그룹(G1, G2, G3, G4, ....)으로 나뉜 복수의 개구(10a, 10b, 10c, 10d ....)를 가지는 포토레지스트막(10)을 통해 제 2 도전형 이온을 제 1 도전형 드리프트층(101)에 주입한 경우, 제 1 도전형 드리프트층(101)의 제 1 면(101a)부터 제 1 도전형 드리프트층(101)의 내부로 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지는 이온층(180'')이 형성되되 이온층(180'') 중 동일한 그룹 내에 포함된 개구들의 하부에 위치하는 부분이 동일한 깊이를 가짐을 보여준다. 이로부터 포토레지스막의 개구의 폭을 조절함으로써, 이온 주입 깊이 및 농도를 조절함을 알 수 있다. In the ion implantation process, the second conductivity type ions are transferred to the first conductivity type drift layer of the guard ring region GA through the plurality of openings 10a, 10b, 10c, 10d. 101). By this process, as shown in FIG. 2, at one side of the guard ring region GA from the first surface 101a of the first conductivity type drift layer 101 to the inside of the first conductivity type drift layer 101. An ion layer 180 ′ having a depth and a concentration lowering toward the other side is formed. Here, the ion layer 180 ′ is formed in such a way that the couples having different depths and concentrations are spaced apart from each other. On the other hand, the simulation result of Figure 3 is a photoresist film 10 having a plurality of openings (10a, 10b, 10c, 10d ....) divided into a plurality of groups (G1, G2, G3, G4, ....) Injecting the second conductivity type drift layer 101 into the first conductivity type drift layer 101 through the first conductivity type drift layer 101 of the first conductivity type drift layer 101 An ion layer 180 '' having a depth and a concentration lowering from one side of the guard ring region GA toward the other is formed therein, and a portion of the ion layer 180 '' positioned below the openings included in the same group is formed. Shows the same depth. From this, it can be seen that the ion implantation depth and concentration are controlled by adjusting the width of the opening of the photoresist film.

상기 포토레지스트막 제거 과정은 제 1 도전형 드리프트층(101)으로부터 포토레지스막(10)을 제거하는 과정이다. 이는 이후 과정인 이온 확산을 위해 필요한 열 공정을 수행하게 하기 위함이다. The photoresist film removing process is a process of removing the photoresist film 10 from the first conductivity type drift layer 101. This is to perform the thermal process necessary for the ion diffusion after the process.

상기 이온 확산 과정은 제 1 도전형 드리프트층(101)에 주입된 제 2 도전형 이온을 열 공정, 예를 통해 어닐링 공정을 통해 확산시키는 과정이다. 이러한 과정에 의해, 도 2에 도시된 이온층(180') 중 서로 이격된 부분들이 연결되어 제 2 도전형 가드층(도 1의 180)이 형성된다. 한편, 도 4 및 도 5는 이온 확산 과정을 시뮬레이션한 결과를 보여준다. 구체적으로, 도 4는 이온 확산 과정에서도 도 3의 이온층(180'')이 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지는 것을 보여준다. 여기서, 도 4에 도시된 그래프의 가로축은 가드링 영역(GA)의 일측에서 타측으로의 거리를 나타내며, 세로축은 이온층(180'')의 깊이를 나타낸다. 또한, 도 5는 도 4의 A-A' 부분을 나타내며 도 3의 이온층(180'') 중 서로 이격된 부분이 연결되는 것을 보여준다. 여기서, 도 5에 도시된 그래프의 가로축은 가드링 영역(GA)의 일측에서 타측으로의 거리를 나타내며, 세로축은 이온층(180'')의 농도를 나타낸다.
The ion diffusion process is a process of diffusing the second conductivity type ions injected into the first conductivity type drift layer 101 through a thermal process, for example, an annealing process. By this process, portions spaced apart from each other in the ion layer 180 ′ shown in FIG. 2 are connected to form a second conductivity type guard layer (180 in FIG. 1). 4 and 5 show simulation results of an ion diffusion process. Specifically, FIG. 4 shows that even in the ion diffusion process, the ion layer 180 ″ of FIG. 3 has a depth and a concentration that decrease from one side of the guard ring region GA toward the other side. Here, the horizontal axis of the graph shown in FIG. 4 represents the distance from one side of the guard ring region GA to the other side, and the vertical axis represents the depth of the ion layer 180 ″. In addition, FIG. 5 illustrates the AA ′ portion of FIG. 4 and shows that portions spaced apart from each other in the ion layer 180 ″ of FIG. 3 are connected to each other. Here, the horizontal axis of the graph illustrated in FIG. 5 represents the distance from one side of the guard ring region GA to the other side, and the vertical axis represents the concentration of the ion layer 180 ″.

다음은 본 발명의 일 실시예에 따른 반도체 장치(100)를 적용하는 경우 구현되는 칩의 크기와, 종래의 반도체 장치를 적용하는 경우 구현되는 칩의 크기를 시뮬레이션한 결과를 비교하기로 한다. Next, the size of the chip implemented when the semiconductor device 100 according to the embodiment of the present invention is applied and the size of the chip implemented when the conventional semiconductor device is applied will be compared.

도 6a는 도 1의 반도체 장치를 적용하는 경우 구현되는 칩의 크기를 보여주는 도면이고, 도 6b는 종래의 반도체 장치를 적용하는 경우 구현되는 칩의 크기를 보여주는 도면이다. 한편, 도 6a 및 도 6b에서 쇄선은 공핍층의 경계를 나타낸다. 6A is a diagram illustrating the size of a chip implemented when the semiconductor device of FIG. 1 is applied, and FIG. 6B is a diagram illustrating the size of a chip implemented when the conventional semiconductor device is applied. In FIG. 6A and FIG. 6B, the chain line indicates the boundary of the depletion layer.

도 6a를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)가 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지는 제 2 도전형 가드링(180)을 포함하여 형성되는 경우 칩의 폭이 대략 520㎛이다. 그리고, 도 6b를 참조하면, 종래의 반도체 장치가 가드링 영역의 일측에서 타측으로 대략 동일한 폭을 가지는 부분이 서로 이격되게 배치되는 가드링(20)을 포함하여 형성되는 경우 칩의 폭이 대략 720㎛이다. 이로부터, 본 발명의 일 실시예에 따른 반도체 장치(100)가 종래의 반도체 장치보다 칩 크기를 줄이는데 유리함을 알 수 있다.
Referring to FIG. 6A, a semiconductor device 100 according to an embodiment of the present invention includes a second conductivity type guard ring 180 having a depth and a concentration lowering from one side of the guard ring region GA to the other side. When formed by the width of the chip is approximately 520㎛. 6B, when the conventional semiconductor device includes a guard ring 20 in which portions having substantially the same width from one side of the guard ring region are disposed to be spaced apart from each other, the width of the chip is approximately 720. [Mu] m. From this, it can be seen that the semiconductor device 100 according to the embodiment of the present invention is advantageous in reducing the chip size than the conventional semiconductor device.

다음은 본 발명의 일 실시예에 따른 반도체 장치(100)를 적용하는 경우 옥사이드 전하(Oxide Charge)의 양에 따른 브레이크다운 전압(BVces[V])과, 종래의 반도체 장치를 적용하는 경우 옥사이드 전하의 양에 따른 브레이크다운 전압을 시뮬레이션한 결과를 비교하기로 한다. 여기서, 물론 본 발명의 일 실시예에 따른 반도체 장치(100)는 도 6a에서처럼 가드링 영역(GA)의 일측에서 타측으로 갈수록 낮아지는 깊이 및 농도를 가지는 제 2 도전형 가드링(180)을 포함하여 형성되는 경우이며, 종래의 반도체 장치는 도 6b처럼 가드링 영역의 일측에서 타측으로 대략 동일한 폭을 가지는 부분이 서로 이격되게 배치되는 가드링(20)을 포함하여 형성되는 경우이다.Next, when applying the semiconductor device 100 according to an embodiment of the present invention, the breakdown voltage BVces [V] according to the amount of oxide charge, and the oxide charge when the conventional semiconductor device is applied. The results of simulating breakdown voltage according to the amount of s are compared. Here, of course, the semiconductor device 100 according to an embodiment of the present invention includes a second conductivity type guard ring 180 having a depth and concentration lowering from one side of the guard ring region GA toward the other side as shown in FIG. 6A. The semiconductor device of the related art is a case in which a portion having substantially the same width from one side of the guard ring region to the other side is formed with a guard ring 20 spaced apart from each other as shown in FIG. 6B.

도 7은 도 1의 반도체 장치와 종래의 반도체 장치에서 옥사이드 전하의 양에 따른 브레이크다운 전압의 변화를 보여주는 그래프이다.FIG. 7 is a graph illustrating a change in breakdown voltage according to an amount of oxide charge in the semiconductor device of FIG. 1 and the conventional semiconductor device.

도 7을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치(100)의 브레이크다운 전압(BVces[V])과 종래의 반도체 장치의 브레이크다운 전압(BVces[V]) 모두 옥사이드 전하(Oxide Charge[ion/cm2])의 양이 증가할수록 감소한다. 그런데, 본 발명의 일 실시예에 따른 반도체 장치(100)의 브레이크다운 전압(BVces[V])이 종래의 반도체 장치의 브레이크다운 전압(BVces[V])보다 줄어드는 정도가 더 적다. 이로부터, 본 발명의 일 실시예에 따른 반도체 장치(100)가 종래의 반도체 장치보다 옥사이드 전하(Oxide Charge[ion/cm2])의 양에 따른 브레이크다운 전압(BVces[V])의 감소를 방지하여 브레이크다운 전압(BVces[V])에 대한 신뢰성을 높일 수 있다.
Referring to FIG. 7, both of the breakdown voltage BVces [V] of the semiconductor device 100 and the breakdown voltage BVces [V] of the conventional semiconductor device are oxide charges. It decreases as the amount of [ion / cm 2 ]) increases. However, the degree to which the breakdown voltage BVces [V] of the semiconductor device 100 according to the exemplary embodiment of the present invention decreases is smaller than that of the breakdown voltage BVces [V] of the conventional semiconductor device. From this, the semiconductor device 100 according to the embodiment of the present invention reduces the breakdown voltage BVces [V] according to the amount of oxide charge [Oxide Charge [ion / cm 2 ]) than the conventional semiconductor device. This can increase the reliability of the breakdown voltage BVces [V].

이상에서 설명한 것은 본 발명에 따른 반도체 장치 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
What has been described above is just one embodiment for carrying out the semiconductor device and the manufacturing method thereof according to the present invention, the present invention is not limited to the above embodiment, as claimed in the following claims Without departing from the gist of the present invention, those skilled in the art to which the present invention pertains to the technical spirit of the present invention to the extent that various modifications can be made.

100: 반도체 장치 101: 제 1 도전형 드리프트층
110: 제 2 도전형 웰 영역 120: 제 1 도전형 웰 영역
130: 게이트 절연막 140: 게이트 전극
150: 제 2 도전형 컬렉터층 160: 에미터 전극
170: 컬렉터 전극 180: 제 2 도전형 가드링
190: 절연막100 semiconductor device 101 first conductive drift layer
110: second conductivity type well region 120: first conductivity type well region
130: gate insulating film 140: gate electrode
150: second conductivity type collector layer 160: emitter electrode
170: collector electrode 180: second conductivity type guard ring
190: insulating film

Claims (18)

셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 장치에 있어서,
상기 셀 영역과 상기 가드링 영역에 형성되며, 제 1 면과 제 2 면을 가지는 제 1 도전형 드리프트층; 및
상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면에서 내부로 형성되며, 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 낮아지는 깊이를 가지는 제 2 도전형 가드링을 포함하는 것을 특징으로 하는 반도체 장치.A semiconductor device comprising a cell region and a guard ring region located outside the cell region,
A first conductivity type drift layer formed in the cell region and the guard ring region and having a first surface and a second surface; And
The second conductivity type guard ring is formed inward from the first surface of the first conductivity type drift layer of the guard ring region, and has a depth lowered from one side of the guard ring region located outside the cell region to the other side. A semiconductor device comprising a. 제 1 항에 있어서,
상기 제 2 도전형 가드링은 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 낮아지는 농도를 가지는 것을 특징으로 하는 반도체 장치.The method of claim 1,
And the second conductivity type guard ring has a concentration that decreases from one side to the other side of the guard ring region located outside the cell region. 제 1 항에 있어서,
상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면에 상기 제 2 도전형 가드링과 접촉하도록 형성되는 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치. The method of claim 1,
And an insulating film formed on the first surface of the first conductivity type drift layer in the guard ring region to be in contact with the second conductivity type guard ring. 제 1 항에 있어서,
상기 제 1 도전형은 N 형인 것을 특징으로 하는 반도체 장치.The method of claim 1,
And the first conductivity type is N type. 제 1 항에 있어서,
상기 셀 영역의 제 1 도전형 드리프트층의 제 1 면으로부터 상기 제 1 도전형 드리프트층의 내부로 선택적으로 형성되는 제 2 도전형 웰 영역;
상기 셀 영역의 제 1 도전형 드리프트층의 제 1 면으로부터 상기 제 2 도전형 웰 영역의 내부로 선택적으로 형성된 제 1 도전형 웰 영역; 및
상기 셀 영역에서 상기 제 1 도전형 웰 영역의 외주연인 제 2 도전형 웰 영역 및 제 1 도전형 드리프트층의 제 1 면에 형성되는 게이트 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.The method of claim 1,
A second conductivity type well region selectively formed from the first surface of the first conductivity type drift layer of the cell region into the first conductivity type drift layer;
A first conductivity type well region selectively formed from the first surface of the first conductivity type drift layer of the cell region into the second conductivity type well region; And
And a gate insulating film formed on the first surface of the first conductivity type drift layer and the second conductivity type well region that is the outer circumference of the first conductivity type well region in the cell region. 제 5 항에 있어서,
상기 게이트 절연막 내부에 형성되는 게이트 전극; 및
상기 제 1 도전형 웰 영역 및 제 2 도전형 웰 영역과 전기적으로 접속되는 에미터 전극을 포함하는 것을 특징으로 하는 반도체 장치.The method of claim 5, wherein
A gate electrode formed inside the gate insulating film; And
And an emitter electrode electrically connected to the first conductivity type well region and the second conductivity type well region. 제 5 항에 있어서,
상기 제 1 도전형 드리프트층의 제 2 면에 형성되는 제 2 도전형 컬렉터층을 더 포함하는 것을 특징으로 하는 반도체 장치.The method of claim 5, wherein
And a second conductivity type collector layer formed on the second surface of the first conductivity type drift layer. 제 7 항에 있어서,
상기 제 2 도전형 컬렉터층과 전기적으로 접속되는 컬렉터 전극을 더 포함하는 것을 특징으로 하는 반도체 장치.The method of claim 7, wherein
And a collector electrode electrically connected to the second conductivity type collector layer. 제 5 항에 있어서,
상기 제 1 도전형은 N 형이며, 상기 제 2 도전형은 P 형인 것을 특징으로 하는 반도체 장치. The method of claim 5, wherein
The first conductive type is N type, and the second conductive type is P type. 제 1 면과 제 2 면을 가지는 제 1 도전형 드리프트층;
상기 제 1 도전형 드리프트층의 제 1 면으로부터 상기 드리프트층의 내부로 선택적으로 형성되는 제 2 도전형 웰 영역;
상기 제 1 도전형 드리프트층의 제 1 면으로부터 상기 제 2 도전형 웰 영역의 내부로 선택적으로 형성되는 제 1 도전형 웰 영역;
상기 제 1 도전형 웰 영역의 외주연인 제 2 도전형 웰 영역 및 상기 제 1 도전형 드리프트층의 제 1 면에 형성되는 게이트 절연막; 및
상기 제 2 도전형 웰 영역의 최외측에 위치하는 상기 제 1 도전형 드리프트층의 제 1 면에서 상기 제 1 도전형 드리프트층의 내부로 형성되며, 상기 제 2 도전형 웰 영역의 최외측에 위치하는 일측으로부터 타측으로 갈수록 낮아지는 깊이를 가지는 제 2 도전형 가드링을 포함하는 것을 특징으로 하는 반도체 장치.A first conductivity type drift layer having a first side and a second side;
A second conductivity type well region selectively formed from the first surface of the first conductivity type drift layer into the drift layer;
A first conductivity type well region selectively formed into the second conductivity type well region from a first surface of the first conductivity type drift layer;
A gate insulating layer formed on a first surface of the second conductivity type well region and the first conductivity type drift layer, which is an outer circumference of the first conductivity type well region; And
A first surface of the first conductivity type drift layer positioned at the outermost side of the second conductivity type well region and formed into the first conductivity type drift layer, and located at the outermost side of the second conductivity type well region And a second conductivity type guard ring having a depth that decreases from one side to the other side. 제 10 항에 있어서,
상기 제 2 도전형 가드링은 상기 제 2 도전형 가드링의 일측에서 타측으로 갈수록 낮아지는 농도를 가지는 것을 특징으로 하는 반도체 장치.11. The method of claim 10,
And the second conductivity type guard ring has a concentration that decreases from one side of the second conductivity type guard ring to the other side. 제 10 항에 있어서,
상기 제 2 도전형 가드링과 접촉하도록 상기 제 1 도전형 드리프트층의 제 1 면에 형성되는 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치. 11. The method of claim 10,
And an insulating film formed on the first surface of the first conductivity type drift layer to contact the second conductivity type guard ring. 제 10 항에 있어서,
상기 제 1 도전형은 N 형이며, 상기 제 2 도전형은 P 형인 것을 특징으로 하는 반도체 장치. 11. The method of claim 10,
The first conductive type is N type, and the second conductive type is P type. 제 10 항에 있어서,
상기 제 1 도전형 드리프트층의 제 2 면에 형성되는 제 2 도전형 컬렉터층을 더 포함하는 것을 특징으로 하는 반도체 장치.11. The method of claim 10,
And a second conductivity type collector layer formed on the second surface of the first conductivity type drift layer. 셀 영역과, 상기 셀 영역의 외측에 위치하는 가드링 영역을 포함하는 반도체 장치의 제조 방법에 있어서,
제 1 면과 제 2 면을 가지며, 상기 셀 영역과 상기 가드링 영역이 정의된 제 1 도전형 드리프트층을 준비하는 제 1 도전형 드리프트층 준비 단계; 및
상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면에서 내부로 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 낮아지는 깊이를 가지는 제 2 도전형 가드링을 형성하는 제 2 도전형 가드링 형성 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. In the manufacturing method of a semiconductor device comprising a cell region and a guard ring region located outside the cell region,
Preparing a first conductivity type drift layer having a first surface and a second surface, and preparing a first conductivity type drift layer in which the cell region and the guard ring region are defined; And
Forming a second conductivity type guard ring having a depth that decreases from one side of the guard ring region located outside the cell region to the other side inward from the first surface of the first conductive type drift layer of the guard ring region And a second conductive guard ring forming step. 제 15 항에 있어서,
상기 제 2 도전형 가드링 형성 단계는
상기 가드링 영역의 제 1 도전형 드리프트층의 제 1 면 위에 포토레지스트막을 배치하는 과정을 포함하며,
상기 포토레지스트막은 상면과 하면을 관통하는 복수의 개구를 가지며, 상기 복수의 개구는 상기 셀 영역의 외측에 위치하는 상기 가드링 영역의 일측에서 타측으로 갈수록 작은 폭을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법. The method of claim 15,
The second conductive guard ring forming step
Disposing a photoresist film on the first surface of the first conductivity type drift layer in the guard ring region,
The photoresist film has a plurality of openings penetrating the upper surface and the lower surface, wherein the plurality of openings have a smaller width from one side of the guard ring region located outside the cell region toward the other side. Manufacturing method. 제 16 항에 있어서,
상기 복수의 개구는 적어도 2개 이상의 개구들을 포함하는 복수의 그룹으로 나뉘며, 상기 복수의 그룹 중 동일한 그룹에 포함된 개구들은 동일한 폭을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법. 17. The method of claim 16,
And the plurality of openings are divided into a plurality of groups including at least two or more openings, and the openings included in the same group of the plurality of groups have the same width. 제 16 항에 있어서,
상기 제 2 도전형 가드링 형성 단계는
상기 포토레지스트막의 복수의 개구를 통해 제 2 도전형 이온을 상기 가드링 영역의 제 1 도전형 드리프트층에 주입하는 과정;
상기 포토레지스트막을 상기 제 1 도전형 드리프트층으로부터 제거하는 과정; 및
상기 제 2 도전형 이온을 열 공정을 통해 확산시키는 과정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법. 17. The method of claim 16,
The second conductive guard ring forming step
Implanting second conductivity type ions into the first conductivity type drift layer of the guard ring region through a plurality of openings of the photoresist film;
Removing the photoresist film from the first conductivity type drift layer; And
And diffusing said second conductivity type ion through a thermal process.
KR1020100130961A 2010-12-20 2010-12-20 Semiconductor device and method of manufacturing the same KR101216851B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100130961A KR101216851B1 (en) 2010-12-20 2010-12-20 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100130961A KR101216851B1 (en) 2010-12-20 2010-12-20 Semiconductor device and method of manufacturing the same

Publications (2)

Publication Number Publication Date
KR20120069417A true KR20120069417A (en) 2012-06-28
KR101216851B1 KR101216851B1 (en) 2012-12-28

Family

ID=46687662

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100130961A KR101216851B1 (en) 2010-12-20 2010-12-20 Semiconductor device and method of manufacturing the same

Country Status (1)

Country Link
KR (1) KR101216851B1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107482050A (en) * 2017-08-18 2017-12-15 珠海格力电器股份有限公司 The terminal structure and its manufacture method of a kind of power device
KR20190123659A (en) * 2018-04-24 2019-11-01 한국전자통신연구원 Semiconductor rectifying device
CN113809072A (en) * 2021-07-26 2021-12-17 浙江芯国半导体有限公司 Circuit comprising Schottky diode and related application

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107482050A (en) * 2017-08-18 2017-12-15 珠海格力电器股份有限公司 The terminal structure and its manufacture method of a kind of power device
CN107482050B (en) * 2017-08-18 2020-02-07 珠海格力电器股份有限公司 Terminal structure of power device and manufacturing method thereof
KR20190123659A (en) * 2018-04-24 2019-11-01 한국전자통신연구원 Semiconductor rectifying device
CN113809072A (en) * 2021-07-26 2021-12-17 浙江芯国半导体有限公司 Circuit comprising Schottky diode and related application
CN113809072B (en) * 2021-07-26 2024-04-02 浙江芯国半导体有限公司 Circuit comprising schottky diode and related application

Also Published As

Publication number Publication date
KR101216851B1 (en) 2012-12-28

Similar Documents

Publication Publication Date Title
KR101745776B1 (en) Power Semiconductor Device
US20150179764A1 (en) Semiconductor device and method for manufacturing same
WO2011013380A1 (en) Manufacturing method of semiconductor apparatus and semiconductor apparatus
KR101955055B1 (en) Power semiconductor device and method of fabricating the same
US10797167B2 (en) Superjunction semiconductor device and method of manufacturing the same
JP2009289904A (en) Semiconductor device
CN105321824B (en) Method for manufacturing semiconductor device
JP2016063072A (en) Semiconductor device manufacturing method
EP3659180B1 (en) Insulated gate power semiconductor device and method for manufacturing such device
JP2013058575A (en) Semiconductor device and manufacturing method of the same
CN210110783U (en) Integrated high-performance LDMOS structure
CN102347366A (en) Mos type semiconductor device and method of manufacturing same
US20210151590A1 (en) Semiconductor device and method of manufacturing same
KR20210122946A (en) Super junction power MOSFET
KR101216851B1 (en) Semiconductor device and method of manufacturing the same
KR102177257B1 (en) Semiconductor device and method for manufacturing the same
WO2011155105A1 (en) Semiconductor device and method for manufacturing same
KR102070959B1 (en) Power device and method for fabricating the same
CN100502035C (en) Semiconductor device and method for producing it
KR101949519B1 (en) Power semiconductor device and method of fabricating the same
KR100587605B1 (en) High voltage transistor and method of fabricating the same
KR101483721B1 (en) Power mosfet having recessed cell structure and fabrication method thereof
US20160049484A1 (en) Semiconductor device
CN112531026B (en) Lateral diffusion metal oxide semiconductor device and manufacturing method thereof
KR101216866B1 (en) insulated gate bipolar transistor

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20151123

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20161121

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20181112

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20191112

Year of fee payment: 8