KR20120069258A - Vertical memory cell of semiconductor device - Google Patents

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KR20120069258A
KR20120069258A KR1020100130735A KR20100130735A KR20120069258A KR 20120069258 A KR20120069258 A KR 20120069258A KR 1020100130735 A KR1020100130735 A KR 1020100130735A KR 20100130735 A KR20100130735 A KR 20100130735A KR 20120069258 A KR20120069258 A KR 20120069258A
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원재호
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Abstract

PURPOSE: A vertical memory cell of a semiconductor device is provided to remove a connection contact by directly contacting a storage node with an active region. CONSTITUTION: A buried bit line(230) is arranged on a second side of an active pillar. A first junction is formed on the lower side of a first side of the active pillar. A second junction is formed on the upper side of the first side of the active pillar. A buried bit line contact(235) overlaps the lower side of a gate. A storage node(300) is connected to the upper side of the active pillar.

Description

반도체 소자의 수직형 메모리 셀{Vertical memory cell of semiconductor device}Vertical memory cell of semiconductor device

본 발명은 반도체 소자에 관한 것으로, 특히 매몰 비트라인(BL: Buried Bit line) 및 매몰 게이트라인(BG: Buried Gate line)을 포함하는 수직형 메모리 셀(memory cell) 구조에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a vertical memory cell structure including a buried bit line (BL) and a buried gate line (BG).

반도체 소자의 집적도가 증가됨에 따라 제한된 기판 면적 내에 보다 많은 수의 트랜지스터(transitor)와 같은 단위 소자를 집적하기 위한 노력들이 많이 수행되고 있다. 디램(DRAM) 소자의 메모리 셀은 트랜지스터(transistor)와 커패시터(capacitor)를 포함하여 구성되는 데, 소자가 작아짐에 따라 트랜지스터와 비트라인을 연결하는 비트라인 연결 콘택(contact)과, 커패시터의 스토리지노드(storage node)와 트랜지스터를 연결하는 스토리지노드 연결콘택을 형성할 때, 단락성 불량(short fail)에 극심하게 취약해지고 있다. As the degree of integration of semiconductor devices increases, efforts have been made to integrate more unit devices, such as a larger number of transistors, within a limited substrate area. The memory cell of a DRAM device includes a transistor and a capacitor, and as the device becomes smaller, a bit line connection contact connecting a transistor and a bit line and a storage node of the capacitor When forming a storage node connection contact that connects a storage node and a transistor, it is extremely vulnerable to short fail.

기판 표면에 형성된 평판형 트랜지스터(planar type transistor)와 비트라인을 연결하기 위해서 형성되는 비트라인 연결콘택은, 게이트들 사이를 수직하게 지나게 형성되고, 스토리지노드 연결콘택은 비트라인들 사이를 수직하게 지나게 형성되므로, 이러한 연결콘택을 형성하는 공정 중에 연결콘택과 게이트 또는 연결콘택과 비트라인이 단락되는 불량이 유발되거나 또는 연결콘택이 트랜지스터가 형성된 반도체 기판에 접촉되지 못하는 불량도 유발될 수 있다.The bit line connection contact formed to connect the planar type transistor and the bit line formed on the substrate surface is formed to pass vertically between the gates, and the storage node connection contact passes vertically between the bit lines. Since the connection contact is formed, a defect in which the connection contact and the gate or the connection contact and the bit line are shorted may be caused during the process of forming the connection contact, or a defect in which the connection contact does not contact the semiconductor substrate on which the transistor is formed may be caused.

본 발명은 반도체 기판 내에 형성되는 트랜지스터와 비트라인 또는 트랜지스터와 커패시터를 연결할 때 연결 불량이 발생되는 것을 억제할 수 있는 반도체 소자의 메모리 셀 구조를 제시하고자 한다. An object of the present invention is to provide a memory cell structure of a semiconductor device capable of suppressing occurrence of a connection failure when connecting a transistor and a bit line formed in a semiconductor substrate or a transistor and a capacitor.

본 발명의 일 관점에 따르면, 반도체 기판에 돌출된 활성 기둥; 상기 활성 기둥의 제1측면 상에 위치하는 매몰 게이트(gate); 상기 게이트에 교차되게 연장되고 상기 제1측면에 교차되는 상기 활성 기둥의 제2측면 상에 위치하는 매몰 비트라인(bit line); 상기 활성 기둥의 제1측면의 하단부에 형성된 제1정션(junction); 상기 제1정션에 대응되게 상기 활성 기둥의 제1측면의 상단부에 형성된 제2정션; 상기 제1정션과 상기 매몰 비트라인을 연결하게 상기 매몰 비트라인의 측면으로부터 상기 제1측면의 하단부 상으로 연장되어 상기 게이트의 하측에 중첩되게 위치하는 매몰 비트라인 콘택(contact); 및 상기 제2정션에 직접 연결되게 상기 활성 기둥 상단부에 연결되는 커패시터의 스토리지노드(storage node)를 포함하는 반도체 소자의 메모리 셀을 제시한다. According to one aspect of the invention, the active pillar protruding from the semiconductor substrate; An embedded gate located on the first side of the active pillar; A buried bit line extending on the second side of the active pillar extending to intersect the gate and intersecting the first side; A first junction formed at a lower end of the first side of the active pillar; A second junction formed at an upper end of the first side surface of the active pillar to correspond to the first junction; An embedded bit line contact extending from a side of the embedded bit line to a lower end of the first side to overlap the first junction and the embedded bit line and overlapping a lower side of the gate; And a storage node of a capacitor connected to an upper end of the active pillar to be directly connected to the second junction.

본 발명에 따르면, 수직형 메모리 셀을 포함하는 반도체 소자의 구조를 제시할 수 있어, 수직한 활성 영역의 측면으로 게이트 및 비트라인이 구비되고, 게이트 측면에 수직 방향으로 트랜지스터의 채널(channel)이 구비되게 할 수 있다. 연결콘택의 도입없이 커패시터의 스토리지노드가 활성 영역에 직접 접촉할 수 있어, 수직한 연결콘택의 도입이 생략될 수 있으며, 수직한 연결콘택의 형성 시 유발될 수 있는 단락 불량이나 콘택홀(contact hole) 미오픈(not open) 불량을 억제할 수 있다. 메모리 셀이 수직 구조로 구현되므로, 30㎚ 급 또는 그 이하의 디자인 룰(desing rule)의 반도체 소자를 구현할 때 발생될 수 있는 공정 마진(margin) 부족을 극복할 수 있다. 스토리지노드와의 연결을 위한 콘택홀 형성 및 콘택 형성 과정이 생략될 수 있어, 이에 요구되는 마스크(mask) 형성 과정을 생략할 수 있어, 전체 공정 단계의 감축을 구현할 수 있다. According to the present invention, a structure of a semiconductor device including a vertical memory cell can be provided, and a gate and a bit line are provided on the side of the vertical active region, and a channel of the transistor is perpendicular to the gate side. Can be provided. The storage node of the capacitor can directly contact the active area without the introduction of a connection contact, so that the introduction of a vertical connection contact can be omitted, and a short-circuit defect or contact hole that can be caused when a vertical connection contact is formed. ) It can suppress not open defects. Since the memory cell is implemented in a vertical structure, a lack of process margin that may occur when implementing a semiconductor device having a design rule of 30 nm or less may be overcome. The process of forming a contact hole and forming a contact for connecting to the storage node may be omitted, and thus, a mask forming process required for the connection may be omitted, thereby reducing overall process steps.

도 1 내지 도 4는 본 발명의 실시예에 따른 반도체 소자의 수직형 메모리 셀 구조를 보여주는 도면들이다.1 to 4 are diagrams illustrating a vertical memory cell structure of a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 반도체 소자의 메모리 셀은, 반도체 기판(100) 상에 돌출된 활성 기둥(active pillar: 110)의 제1측면(111)에 수직 방향으로 트랜지스터가 구성된다. 활성 기둥(110)은, 도 2의 평면도 및 도 3의 사시도에 제시된 바와 같이, 반도체 기판(100)에 대해 수직하게 돌출되는 기둥 형상으로 배치되고, 이때, 활성 기둥(110)들은 반도체 기판(110)에 상호 교차하게 형성되는 제1트렌치(121) 및 제2트렌치(123)에 의해 상호 격리되게 형성된다. Referring to FIG. 1, a memory cell of a semiconductor device according to an embodiment of the present invention includes a transistor in a direction perpendicular to a first side 111 of an active pillar 110 protruding from the semiconductor substrate 100. It is composed. As shown in the plan view of FIG. 2 and the perspective view of FIG. 3, the active pillars 110 are arranged in a pillar shape that protrudes perpendicularly to the semiconductor substrate 100, wherein the active pillars 110 are the semiconductor substrate 110. ) Are formed to be isolated from each other by the first trench 121 and the second trench 123 formed to cross each other.

도 2 및 도 3을 도 1과 함께 참조하면, 제1트렌치(121)는 반도체 기판(100)에 매몰 게이트(210)가 라인(line) 형상으로 연장되는 방향인 Y축 방향으로 연장되게 형성될 수 있고, 제2트렌치(123)는 반도체 기판(100)에 매몰 비트라인(230)가 연장되는 방향인 X축 방향으로 연장되게 형성될 수 있다. 매몰 게이트(210)와 매몰 비트라인(230)이 상호 수직하게 교차되게 배치되므로, 활성 기둥(110)들은 매몰 게이트(210)와 매몰 비트라인(230)이 교차되는 지점에 위치하게 배치된다. 활성 기둥(110)의 선폭 크기(size)가 최소 선폭 크기인 1F로 주어질 때, 활성 기둥(110)들의 배치는 4F2 셀 배열을 따르게 된다. 2 and 3 together with FIG. 1, the first trench 121 may be formed to extend in the Y-axis direction, which is a direction in which the buried gate 210 extends in a line shape on the semiconductor substrate 100. The second trench 123 may be formed to extend in the X-axis direction, which is a direction in which the buried bit line 230 extends in the semiconductor substrate 100. Since the buried gate 210 and the buried bit line 230 are vertically intersected with each other, the active pillars 110 are disposed at a point where the buried gate 210 and the buried bit line 230 cross each other. When the linewidth size of the active pillars 110 is given as 1F, the minimum linewidth size, the arrangement of the active pillars 110 follows a 4F 2 cell arrangement.

매몰 게이트(210)는 활성 기둥(110)의 제1측면(111) 상에 중첩되게 배치되고, 매몰 게이트(210)에 수직하게 교차되는 매몰 비트라인(230)은 활성 기둥(110)의 제2측면(113) 상에 중첩되게 배치된다. 이때, 활성 기둥(110)은 제1 및 제2트렌치들(121, 123)이 상호 수직하게 교차되게 형성됨에 따라, 사각 기둥 형상으로 형성될 수 있다. 이에 따라, 활성 기둥(110)의 제1측면(111)과 제2측면(113)은 상호 교차되는 방향으로 각각 면방향을 가지게 된다. 매몰 게이트(210)는 제1트렌치(121) 내에 매몰되는 형상으로 배치되고, 매몰 비트라인(230)은 제2트렌치(123) 내에 매몰되는 형상으로 배치되므로, 매몰 게이트(210) 및 매몰 비트라인(230)은 반도체 기판(100) 내에 매립된 형상으로 매몰되게 된다. The buried gate 210 is disposed to overlap on the first side 111 of the active pillar 110, and the buried bit line 230 perpendicular to the buried gate 210 is the second of the active pillar 110. It is arranged to overlap on the side (113). In this case, the active pillars 110 may be formed in a square pillar shape as the first and second trenches 121 and 123 are formed to cross each other perpendicularly. Accordingly, the first side surface 111 and the second side surface 113 of the active pillar 110 may have surface directions in directions crossing each other. The buried gate 210 is disposed in the shape of being buried in the first trench 121, and the buried bitline 230 is disposed in the shape of being buried in the second trench 123, so that the buried gate 210 and the buried bitline are buried. The 230 is buried in a shape embedded in the semiconductor substrate 100.

도 1을 다시 참조하면, 매몰 게이트(210)는 활성 기둥(110)의 제1측면(111) 상에 위치하게 형성되고, 이때, 활성 기둥(110)의 제1측면(111)과의 계면에 절연 라이너(liner: 211)가 도입되어, 활성 기둥(110)과 매몰 게이트(210)가 전기적으로 격리되게 한다. 매몰 게이트(210)에 중첩되는 절연 라이너(211) 부분은 트랜지스터의 게이트 유전층으로 이용될 수 있으므로, 열산화에 의한 실리콘 산화물(SiO2)을 포함하여 형성될 수 있다. Referring back to FIG. 1, the buried gate 210 is formed on the first side 111 of the active pillar 110, and at this time, at the interface with the first side 111 of the active pillar 110. An insulating liner 211 is introduced to electrically isolate the active pillar 110 and the buried gate 210. A portion of the insulating liner 211 overlapping the buried gate 210 may be used as the gate dielectric layer of the transistor, and thus may include silicon oxide (SiO 2 ) by thermal oxidation.

매몰 게이트(210)는 활성 기둥(110)의 중간 부분에 측면으로 중첩되게 형성되며, 활성 기둥(110)의 하단부에는 트랜지스터의 드레인(drain)으로 이용될 제1정션(junction: 213)이 형성된다. 제1정션(213)은 활성 기둥(110)의 하단부의 제1측면(111)의 일부를 여는 오프닝(opening: 214)을 절연 라이너(211)에 형성하고, 오프닝을 통해 인(P) 또는 비소(As)와 같은 불순물을 도핑(doping)함으로써 형성될 수 있다. 이때, 제1정션(213)은 제1측면(111)에만 형성되고, 제1측면(111)에 반대되는 반대 측면에는 형성되지 않게 편측 정션으로 형성한다. 이러한 제1정션(213)은 바디 플로팅(body floating) 구조를 배제하기 위해서, 반대 측면에까지 연장되지 않은 프로파일(profile)을 가지게 형성된다. The buried gate 210 is formed to overlap the middle portion of the active pillar 110 laterally, and a first junction 213 to be used as a drain of the transistor is formed at the lower end of the active pillar 110. . The first junction 213 forms an opening 214 in the insulating liner 211 that opens a portion of the first side 111 of the lower end of the active pillar 110, and forms phosphorus (P) or arsenic through the opening. It can be formed by doping an impurity such as (As). In this case, the first junction 213 is formed only on the first side surface 111, and is formed as a single side junction so as not to be formed on the opposite side opposite to the first side surface 111. The first junction 213 is formed to have a profile that does not extend to the opposite side to exclude the body floating structure.

매몰 게이트(210)를 중심으로 제1정션(213)에 대응되는 활성 기둥(110)의 상단부의 제1측면(111) 부분에 소스(source)로 이용될 제2정션(215)이 불순물 도핑에 의해 형성될 수 있다. 매몰 게이트(210)를 중심으로 활성 기둥(110)의 하단부에 제1정션(213) 및 상단부에 제2정션(215)이 배치되므로, 제1정션(213)과 제2정션(215) 사이의 제1측면(111) 부분, 즉, 매몰 게이트(210)에 중첩되는 제1측면(111) 아래 부분에 트랜지스터의 채널(channel: 101)이 설정되게 된다. 이때, 제1정션(213)과 제2정션(215)이 모두 활성 기둥(110)의 제1측면(111) 부분에 형성되므로, 채널(101)과 정션들(213, 215)이, 도 4에 제시된 바와 같이, 동일한 제1측면(111) 아래에 수직하게 배치되게 된다. 따라서, 채널(101)이 매몰 게이트(210)에 측방향으로 정확하게 중첩되고, 매몰 게이트(210)가 연장되는 Y축 방향에 대해 수직한 방향으로 채널(101)의 경로(path) 방향이 도 4의 화살표와 같이 형성되게 된다. 따라서, 매몰 게이트(210)에 쓰기 또는 읽기를 위한 온-오프(on-off) 동작 전압(V)이 인가될 때, 채널(101)에 인가되는 전계의 분포가 보다 균일해질 수 있어, 채널(101)의 효율적인 형성이 가능하다. A second junction 215 to be used as a source is formed on the first side 111 of the upper end of the active pillar 110 corresponding to the first junction 213 around the buried gate 210. It can be formed by. Since the first junction 213 and the second junction 215 are disposed at the lower end of the active pillar 110 with respect to the buried gate 210, the first junction 213 and the second junction 215 are disposed between the first junction 213 and the second junction 215. A channel 101 of the transistor is set at a portion of the first side 111, that is, a portion under the first side 111 overlapping the buried gate 210. In this case, since both the first junction 213 and the second junction 215 are formed on the first side 111 of the active pillar 110, the channel 101 and the junctions 213 and 215 are formed in FIG. 4. As shown in, it is arranged vertically under the same first side 111. Accordingly, the path direction of the channel 101 in a direction perpendicular to the Y-axis direction in which the channel 101 overlaps the buried gate 210 laterally correctly and the buried gate 210 extends is illustrated in FIG. 4. It is formed as an arrow of. Therefore, when an on-off operating voltage V for writing or reading is applied to the buried gate 210, the distribution of the electric field applied to the channel 101 can be made more uniform, so that the channel ( 101 efficient formation is possible.

이와 같이 채널(101)의 경로 방향이 Y축 방향에 대해 수직하게 형성되도록 제1정션(213)을 제1측면(111)에 형성함에 따라, 제1정션(213)이 제2측면(113) 상에 중첩되게 연장되는 매몰 비트라인(230)과 전기적으로 직접 연결되기는 어렵다. 매몰 비트라인(230)과 제1정션(213)이 직접 연결되기 위해서는, 제1정션(213)이 제3측면(113)에 형성되어야 하는 데, 이러한 경우 채널(101)의 경로 방향은 Y축이나 X축에 수직하지 않고, 일정 각도 경사진 방향으로 기울어지게 된다. 이에 따라, 채널(101)을 온-오프하기 위해 매몰 게이트(210)에 전압을 인가할 때, 채널(101)에 인가되는 전계의 분포는 균일하지 못하고, 이에 따라 채널(101)의 경로가 효율적으로 형성되기 어렵고, 또한, 채널(101)의 경로의 길이를 균일하게 형성 또는 유지하기 어렵다. 이는 트랜지스터의 동작 신뢰성을 저하시키는 요인으로 작용할 수 있다. 본 발명의 실시예에서는 채널(101)의 경로 방향이 Y축인 매몰 게이트(210)의 연장 방향에 대해 수직하게 형성되므로, 경로 길이를 보다 균일하게 형성 및 유지할 수 있어, 트랜지스터의 동작 신뢰성을 개선할 수 있다. As such, the first junction 213 is formed on the first side 111 so that the path direction of the channel 101 is perpendicular to the Y-axis direction, so that the first junction 213 is the second side 113. It is difficult to directly connect electrically with the buried bit line 230 extending superimposed on the phase. In order for the buried bit line 230 and the first junction 213 to be directly connected, the first junction 213 must be formed on the third side 113, in which case, the path direction of the channel 101 is Y-axis. It is not perpendicular to the X axis, but is inclined at an angle inclined direction. Accordingly, when a voltage is applied to the buried gate 210 to turn the channel 101 on and off, the distribution of the electric field applied to the channel 101 is not uniform, thereby making the path of the channel 101 more efficient. It is difficult to be formed as, and it is difficult to uniformly form or maintain the length of the path of the channel 101. This may act as a factor of lowering the operational reliability of the transistor. In the embodiment of the present invention, since the path direction of the channel 101 is formed perpendicular to the extension direction of the buried gate 210 having the Y axis, the path length can be formed and maintained more uniformly, thereby improving operational reliability of the transistor. Can be.

이러한 제1정션(213)과 제2트렌치(도2의 123)의 바닥 부분을 채우게 형성되는 매몰 비트라인(230)을 연결하기 위해서, 매몰 비트라인(230)의 측면으로부터 연장되어 매몰 게이트(210)의 하측에 중첩되게 위치하는 매몰 비트라인 콘택(contact: 235)를 형성한다. 매몰 비트라인 콘택(235)은 매몰 비트라인(230)과 대등한 높이 수준으로 형성되며, 매몰 비트라인(230)을 형성하는 증착 및 식각 과정에서 함께 형성되거나, 또는 매몰 비트라인(230)을 형성하기 이전에 형성할 수 있다. In order to connect the buried bit line 230 formed to fill the bottom portion of the first junction 213 and the second trench 123 of FIG. 2, the buried gate 210 extends from the side of the buried bit line 230. A buried bitline contact 235 is formed that overlaps the lower side of the baseband. The buried bit line contact 235 is formed at the same level as the buried bit line 230, and is formed together in the deposition and etching process of forming the buried bit line 230, or forms the buried bit line 230. It may be formed before.

제1트렌치(121)만 우선적으로 형성한 후, 제1트렌치(121)의 바닥 부분에 매몰 비트라인 콘택(235)을 위한 도전층, 예컨대, 폴리실리콘층을 채우고, 연후에 제2트렌치(123)를 형성함으로써, 매몰 비트라인 콘택(235)이 제2트렌치(123)에 의해 노드분리(node separation)되게 할 수 있다. 이에 따라, 매몰 비트라인 콘택(235)이 제1정션(213)에 연결된 형상으로 제1트렌치(121) 바닥 부분에 위치하게 형성될 수 있다. 이후에, 제2트렌치(123)의 바닥 부분을 채우게 매몰 비트라인(230)을 도전성 폴리실리콘 또는 텅스텐(W) 등의 금속층을 포함하게 형성함으로써, 매몰 비트라인 콘택(235)과 매몰 비트라인(230)이 전기적으로 연결되게 할 수 있다. 이때, 절연 라이너(211)는 매몰 비트라인(230) 및 매몰 비트라인 콘택(235)과 활성 기둥(110)이 절연되게 그 사이로 연장되거나 또는 다른 절연층의 증착하여 절연 라이너(211)와 연결되게 할 수 있다. After first forming only the first trench 121, a conductive layer, for example, a polysilicon layer for the buried bit line contact 235 is filled in the bottom portion of the first trench 121, and then the second trench 123 is formed. ), The buried bit line contact 235 may be node separated by the second trench 123. Accordingly, the buried bit line contact 235 may be formed at the bottom portion of the first trench 121 in a shape connected to the first junction 213. Subsequently, the buried bitline 230 is formed to include a metal layer such as conductive polysilicon or tungsten (W) to fill the bottom portion of the second trench 123, thereby forming the buried bitline contact 235 and the buried bitline ( 230 may be electrically connected. In this case, the insulating liner 211 extends between the buried bit line 230 and the buried bit line contact 235 and the active pillar 110, or is connected to the insulating liner 211 by depositing another insulating layer. can do.

도 1 및 도 4를 다시 참조하면, 매몰 게이트(210)와 하측에 교차되게 위치하는 매몰 비트라인(230) 또는 매몰 비트라인 콘택(235)과의 절연을 위해서, 매몰 게이트(210)와의 계면에 제1층간 절연층(251)이 형성된다. 또한, 매몰 게이트(210)가 매립하는 제2층간 절연층(255)을 매몰 게이트(210)를 덮고 제1트렌치(121) 및 제2트렌치(123)을 채우게 형성한다. 또한, 매몰 게이트(210) 및 매몰 비트라인 콘택(235)이 이웃하는 다른 활성 기둥(110)들과 절연되게 하는 필드 절연층(257)이 또한 제1 및 제2트렌치(121, 123)을 채우게 형성될 수 있다. Referring to FIGS. 1 and 4 again, in order to insulate the buried bit line 230 or the buried bit line contact 235 positioned below the buried gate 210, the interface with the buried gate 210 may be used. The first interlayer insulating layer 251 is formed. In addition, the second interlayer insulating layer 255 embedded in the buried gate 210 may be formed to cover the buried gate 210 and fill the first trench 121 and the second trench 123. In addition, the field insulating layer 257, which allows the buried gate 210 and the buried bitline contact 235 to be insulated from other neighboring active pillars 110, also fills the first and second trenches 121, 123. Can be formed.

활성 기둥(110)의 상단부에 형성되는 제2정션(215)에 직접적으로 연결되게 커패시터의 스토리지노드(300)가 형성된다. 스토리지노드(300)는 기둥 형상이나 또는 실린더(cylinder) 형상으로 형성될 수 있으며, 활성 기둥(110)의 상단부 상측면에 직접적으로 바닥이 접촉되게 형성된다. 이에 따라, 스토리지노드(300)와 활성 기둥(110)의 제2정션(215)는 중간의 연결 콘택의 도입없이 직접적으로 접합될 수 있다. 이에 따라, 공정 단순화가 구현될 수 있다. 한편, 스토리지노드(300)는 바닥이 활성 기둥(110)과 제2층간 절연층(255) 상에 걸쳐지게 배치될 수 있다. 또한, 스토리지노드(300)에 정렬되게 제2정션(215)이 불순물 도핑으로 형성될 수 있다. 제2정션(215)이 활성 기둥(110)의 제1측면(111)에 위치하게 함으로써, 채널(101)의 경로 방향이 수직 방향이 되게 유도할 수 있다. 활성 기둥(110) 상에 스토리지노드(300)가 정확하게 정렬되게 형성될 경우, 채널의 형성에 불량이 유발될 수 있어, 셀 특성을 확보하기 어려울 수 있다. 즉, 제2정션(215)의 프로파일 바닥이 제1측면(111)의 반대측 측면에 까지 연장되어 채널(101)이 제1측면(111)의 표면 아래에서 형성되기 어려워질 수 있으며, 이에 따라, 셀 트랜지스터의 동작 특성이 열화될 수 있다. The storage node 300 of the capacitor is formed to be directly connected to the second junction 215 formed at the upper end of the active pillar 110. The storage node 300 may be formed in a columnar shape or a cylinder shape, and the bottom of the storage node 300 may be in direct contact with the upper surface of the upper end of the active pillar 110. Accordingly, the storage node 300 and the second junction 215 of the active pillar 110 may be directly bonded without introducing an intermediate connection contact. Thus, process simplification can be implemented. On the other hand, the storage node 300 may be disposed so that the bottom is over the active pillar 110 and the second interlayer insulating layer 255. In addition, the second junction 215 may be formed by impurity doping to be aligned with the storage node 300. By positioning the second junction 215 on the first side 111 of the active pillar 110, the path direction of the channel 101 may be induced to be a vertical direction. When the storage node 300 is formed to be aligned accurately on the active pillar 110, a defect may occur in the formation of the channel, and thus it may be difficult to secure cell characteristics. That is, the profile bottom of the second junction 215 may extend to the opposite side of the first side 111, thereby making it difficult for the channel 101 to be formed below the surface of the first side 111. Operating characteristics of the cell transistor may be degraded.

스토리지노드(300) 상에 유전층 및 플레이트노드(plate node: 도시되지 않음)을 형성하여 셀 커패시터를 형성함으로써, 커패시터 및 수직형 트랜지스터를 포함하는 수직형 메모리 셀 구조가 구현될 수 있다. By forming a dielectric layer and a plate node (not shown) on the storage node 300 to form a cell capacitor, a vertical memory cell structure including a capacitor and a vertical transistor may be implemented.

상술한 바와 같은 본 발명의 실시예는 반도체 소자가 30㎚ 수준 이하로 작아지면서 심각한 극복해야할 문제로 나타나는 공정 마진 부족에 의한 단락이나 콘택홀 미오픈(not open)과 같은 자기정렬콘택(SAC) 형성시의 불량을 억제할 수 있다. 등을 대체할 셀구조라 할 수 있다. 스토리지노드 콘택을 생략함으로써, 공정 및 포토마스크(photo mask) 수를 줄일 수 있다. As described above, the embodiment of the present invention forms a self-aligned contact (SAC) such as short-circuit or not-open contact hole due to lack of process margin, which is a serious problem to overcome as the semiconductor device becomes smaller than 30 nm level. Poor defects can be suppressed. It can be said that the cell structure to replace. By omitting the storage node contacts, the number of processes and photo masks can be reduced.

100...반도체 기판 110...활성 기둥
210...매몰 게이트 230...매몰 비트라인
235...매몰 비트라인 콘택 300...스토리지노드.100 ... semiconductor substrate 110 ... active pillar
210 ... burying gate 230 ... burying bitline
235 ... buried bitline contact 300 ... storage node.

Claims (4)

반도체 기판에 돌출된 활성 기둥;
상기 활성 기둥의 제1측면 상에 위치하는 매몰 게이트(gate);
상기 게이트에 교차되게 연장되고 상기 제1측면에 교차되는 상기 활성 기둥의 제2측면 상에 위치하는 매몰 비트라인(bit line);
상기 활성 기둥의 제1측면의 하단부에 형성된 제1정션(junction);
상기 제1정션에 대응되게 상기 활성 기둥의 제1측면의 상단부에 형성된 제2정션;
상기 제1정션과 상기 매몰 비트라인을 연결하게 상기 매몰 비트라인의 측면으로부터 상기 제1측면의 하단부 상으로 연장되어 상기 게이트의 하측에 중첩되게 위치하는 매몰 비트라인 콘택(contact); 및
상기 제2정션에 직접 연결되게 상기 활성 기둥 상단부에 연결되는 커패시터의 스토리지노드(storage node)를 포함하는 반도체 소자의 메모리 셀.
An active pillar protruding from the semiconductor substrate;
An embedded gate located on the first side of the active pillar;
A buried bit line extending on the second side of the active pillar extending to intersect the gate and intersecting the first side;
A first junction formed at a lower end of the first side of the active pillar;
A second junction formed at an upper end of the first side surface of the active pillar to correspond to the first junction;
An embedded bit line contact extending from a side of the embedded bit line to a lower end of the first side to overlap the first junction and the embedded bit line and overlapping a lower side of the gate; And
And a storage node of a capacitor connected to an upper end of the active pillar to be directly connected to the second junction.
제1항에 있어서,
상기 매몰 게이트와 상기 매몰 비트라인 콘택 사이에 위치하게 매립되어 상호 절연하는 제1층간 절연층; 및
상기 매몰 게이트를 매립하여 상기 게이트와 상기 커패시터의 스토리지노드를 상호 절연하는 제2층간 절연층을 더 포함하는 반도체 소자의 메모리 셀.
The method of claim 1,
A first interlayer insulating layer buried between the buried gate and the buried bit line contact to insulate each other; And
And a second interlayer insulating layer filling the buried gate to insulate the gate and the storage node of the capacitor from each other.
제1항에 있어서,
상기 커패시터의 스토리지노드는
바닥이 상기 활성 기둥의 상단부의 상측면과 인접한 상기 제2층간 절연층의 상측면에 걸쳐지게 위치하는 반도체 소자의 메모리 셀.
The method of claim 1,
The storage node of the capacitor
A memory cell of a semiconductor device, the bottom of which is located over the upper surface of the second interlayer insulating layer adjacent to the upper surface of the upper end of the active pillar.
제1항에 있어서,
상기 활성 기둥에 이웃하게 돌출된 다른 활성 기둥과 상기 게이트 사이에 매립되어 상기 활성 기둥을 격리하는 필드(field) 절연층을 더 포함하는 반도체 소자의 메모리 셀.



The method of claim 1,
And a field insulating layer buried between the other active pillars protruding adjacent to the active pillars and the gate to isolate the active pillars.



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