KR20120065902A - 액정표시장치 및 그 제조방법 - Google Patents

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Abstract

본 발명은 트랜지스터의 특성을 향상시키고, 화질을 향상시킬 수 있을 뿐만 아니라 개구율을 향상시킬 수 있는 액정표시장치가 개시된다.
개시된 본 발명의 액정표시장치는 게이트 전극과 동시에 형성되는 데이터 라인 및 데이터 패드 전극과, 게이트 전극, 데이터 라인 및 데이터 패드 전극 상에 형성되는 게이트 절연층과, 게이트 절연층 상에 형성되는 투명패턴과, 투명패턴 상에 형성되는 도전패턴 및 소스/드레인 전극과, 드레인 전극의 하부에 형성된 투명패턴으로부터 연장된 화소전극 및 데이터 라인과 교차되어 투명패턴, 도전패턴 및 소스/드레인 전극 형성시에 동시에 형성되는 게이트 라인을 포함하는 것을 특징으로 한다.

Description

액정표시장치 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND ITS MANUFACTURING METHOD}
본 발명은 액정표시장치 및 그 제조방법에 관한 것으로, 특히 트랜지스터의 특성을 향상시키고, 화질을 향상시킬 수 있을 뿐만 아니라 개구율을 향상시킬 수 있는 액정표시장치 및 그 제조방법에 관한 것이다.
일반적으로 널리 사용되고 있는 표시장치들 중의 하나인 CRT(cathode ray tube)는 TV를 비롯해서 계측기기, 정보 단말기기 등의 모니터에 주로 이용되고 있으나, CRT 자체의 무게와 크기로 인해 전자 제품의 소형화, 경량화의 대응에 적극적으로 대응할 수 없었다.
따라서 각종 전자제품의 소형, 경량화되는 추세에서 CRT는 무게나 크기 등에 있어서 일정한 한계를 가지고 있으며, 이를 대체할 것으로 예상되는 것으로 전계 광학적인 효과를 이용한 액정표시장치(LCD: Liquid Crystal Display), 가스방전을 이용한 플라즈마 표시소자(PDP: Plasma Display Panel) 및 전계 발광 효과를 이용한 EL 표시소자(ELD: Electro Luminescence Display) 등이 있으며, 그 중에서 액정표시장치에 대한 연구가 활발히 진행되고 있다.
액정표시장치는 경량화, 박형화, 저소비 전력 구동 등의 특징으로 인해 그 응용범위가 점차 넓어지고 있는 추세에 있다. 이에 따라 액정표시장치는 사용자의 요구에 부응하여 대면적화, 박형화, 저소비전력화의 방향으로 진행되고 있다.
액정표시장치는 컬러필터 기판과 박막 트랜지스터 기판과 상기 컬러필터 기판 및 박막 트랜지스터 기판 사이에 형성된 액정층으로 구성된다.
일반적인 액정표시장치의 박막 트랜지스터 기판의 제조공정은 투명 기판 상에 포토리소그라피 공정을 이용하여 제조된다.
박막 트랜지스터 기판의 제조공정은 먼저, 투명 기판상에 도전성 물질을 증착하고, 제1 마스크를 이용한 포토리소그라피 공정으로 게이트 라인, 게이트 전극이 형성된다.
상기 게이트 라인 및 게이트 전극을 포함한 투명 기판상에는 게이트 절연막이 형성된다.
상기 게이트 절연막 상에는 반도체층과 도전성 물질을 순차적으로 형성하고, 제2 마스크를 이용한 포토리소그라피 공정을 통해 박막 트랜지스터의 반도체 패턴 및 소스/드레인 전극과, 데이터 라인이 형성된다.
상기 소스/드레인 전극 및 데이터 라인을 포함한 게이트 절연막상에 투명한 도전성 물질을 증착하고 제3 마스크를 이용한 포토리소그라피 공정을 통해 반도체 패턴이 노출되도록 소스/드레인 전극이 분리되고, 상기 드레인 전극과 접속되는 화소 전극이 형성된다.
상기 소스/드레인 전극 및 화소전극을 포함한 투명 기판 전면에 보호층을 증착하고, 4 마스크를 이용한 포토리소그라피 공정을 통해 보호층의 일부를 제거하여 게이트 패드 및 데이터 패드의 게이트 패드 전극 및 데이터 패드 전극이 노출된다.
상기 보호층을 포함한 투명 기판 전면에 투명한 도전성 물질을 증착하고, 5 마스크를 이용한 포토리소그라피 공정을 통해 공통라인, 공통전극 및 상기 게이트 패드 전극 및 데이터 패드 전극과 접속되는 게이트 링크 패턴 및 데이터 링크 패턴이 형성된다.
이상에서와 같은 일반적인 박막 트랜지스터 기판은 제3 마스크를 이용한 포토리소그라피 공정을 통해 반도체 패턴이 노출되고, 노출된 반도체 패턴 상에 투명한 도전성 물질이 증착되고, 식각공정을 통해 노출된 반도체 패턴 상의 투명 도전성 물질이 식각되는 과정에서 완전히 제거되지 않는 투명 도전성 물질의 알갱이가 남아 박막 트랜지스터의 특성을 저하시키는 문제가 있었다.
또한, 일반적인 박막 트랜지스터 기판은 도전성 물질을 증착하는 스퍼터링 공정이 각각의 도전성 물질마다 수행되므로 스퍼터링 공정의 부하가 증가되는 문제가 있었다.
또한, 일반적인 박막 트랜지스터 기판은 데이터 라인과 공통라인 사이의 기생용량을 줄이기 위해 데이터 라인과 공통라인의 간격을 일정하게 유지하기 위해 보호층의 두께를 일정 기준 이상으로 형성함으로써, 보호층의 증착 두께를 위해 공정시간이 늘어나는 문제가 있었다.
본 발명은 트랜지스터의 특성을 향상시키고, 화질을 향상시킬 수 있을 뿐만 아니라 개구율을 향상시킬 수 있는 액정표시장치 및 그 제조방법을 제공함에 그 목적이 있다.
본 발명의 일 실시예에 따른 액정표시장치는,
게이트 전극과 동시에 형성되는 데이터 라인 및 데이터 패드 전극; 상기 게이트 전극, 상기 데이터 라인 및 상기 데이터 패드 전극 상에 형성되는 게이트 절연층; 상기 게이트 절연층 상에 형성되는 투명패턴; 상기 투명패턴 상에 형성되는 도전패턴 및 소스/드레인 전극; 상기 드레인 전극의 하부에 형성된 상기 투명패턴으로부터 연장된 화소전극 및 상기 데이터 라인과 교차되어 상기 투명패턴, 상기 도전패턴 및 상기 소스/드레인 전극 형성시에 동시에 형성되는 게이트 라인을 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 액정표시장치의 제조방법은,
제1 마스크 공정을 통해 게이트 전극, 데이터 라인 및 데이터 패드 전극이 형성되는 단계; 제2 하프톤 마스크 공정을 통해 상기 게이트 전극 상에 반도체 패턴을 형성하고, 상기 데이터 라인의 일부 및 상기 데이터 패드 전극이 노출되도록 제1 및 제2 콘택홀이 형성되는 단계; 제1 투명 도전 물질 및 불투명 도전 물질을 순차적으로 증착하고, 제3 하프톤 마스크 공정을 통해 투명패턴, 도전패턴 및 소스/드레인 전극이 형성되는 단계; 및 제4 하프톤 마스크 공정을 통해 공통라인, 공통전극, 게이트 패드 전극 및 데이터 링크 패턴이 형성되는 단계를 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 게이트 전극 형성시에 데이터 라인 및 데이터 패드 전극이 동시에 형성되어 도전성 물질을 증착하기 위한 스퍼터링 공정에 있어서, 일반적인 박막 트랜지스터와 대비하여 스퍼터링 공정 수를 줄일 수 있는 장점을 가진다.
또한, 본 발명은 반도체 패턴 상에 보호층이 증착된 이후에 투명 도전성 물질이 증착되고 패터닝되어 공통전극, 공통라인을 형성함으로써, 반도체 패턴이 보호층에 의해 보호되어 일반적인 박막 트랜지스터 기판에서 발생하는 박막 트랜지스터 특성 저하를 방지할 수 있다.
또한, 본 발명은 데이터 라인 상에 게이트 절연층 및 보호층이 형성된 구조로써, 게이트 절연층 및 보호층에 의해 일반적인 박막 트랜지스터 기판의 보호층 두께와 대비하여 보호층의 두께를 50%로 줄여 공정시간을 줄일 수 있는 장점을 가진다.
또한, 본 발명은 데이터 라인과 소스 전극이 제1 콘택홀을 이용하여 직접 접촉되고, 소스/드레인 전극 형성시에 투명패턴 및 화소전극이 동시에 형성되어 드레인 전극과 화소전극이 콘택홀없이 직접 접촉되고, 공통라인 및 공통전극이 콘택홀없이 메쉬(mesh) 구로 형성됨으로써, 개구율을 극대화할 수 있는 장점을 가진다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 일부를 도시한 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'라인을 따라 절단한 박막 트랜지스터 기판을 도시한 단면도이다.
도 3a 내지 도 3g는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조공정을 순차적으로 나타낸 단면도이다.
첨부한 도면을 참조하여 본 발명에 따른 실시 예를 상세히 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 일부를 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ', Ⅱ-Ⅱ', Ⅲ-Ⅲ'라인을 따라 절단한 박막 트랜지스터 기판을 도시한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은 다수의 게이트 라인(141)과 다수의 데이터 라인(132)에 의해 정의되는 각각의 화소영역에 박막 트랜지스터(TFT)가 형성되고, 상기 박막 트랜지스터(TFT)와 접속된 액정 캐패시터가 형성된다. 액정 캐패시터는 박막 트랜지스터(TFT)와 접속된 화소전극(130)과, 상기 화소전극(130)과 인접하게 형성된 공통전극(160)으로 구성된다.
박막 트랜지스터(TFT)는 게이트 라인들(141)로부터의 스캔신호에 응답하여 데이터 라인들(132)로부터의 데이터 신호를 화소전극(130)에 공급한다. 액정 캐패시터는 화소전극(130)에 공급된 데이터 신호와 공통전극(160)에 공급된 공통전압의 차전압을 충전하고, 상기 차전압에 따라 액정 분자들의 배열을 가변시켜 광 투과율을 조절함으로써 계조를 구현한다.
박막 트랜지스터(TFT)는 투명 기판(100) 상에 게이트 전극(110)과, 게이트 전극(110) 상에 게이트 절연층(120) 및 반도체 패턴(115)이 순차적으로 형성된다.
상기 반도체 패턴(115)을 포함하여 게이트 절연층(120) 상에는 소스/드레인 전극(116, 117)이 형성된다.
상기 소스/드레인 전극(116, 117)의 하부에는 투명패턴(133)이 형성되고, 화소전극(130)은 상기 드레인 전극(117)의 하부에 형성된 투명패턴(133)으로부터 연장된다.
상기 투명패턴(133) 및 화소전극(130)은 소스/드레인 전극(116, 117) 형성시에 동시에 형성된다.
화소전극(130)은 상기 투명패턴(133)에 의해 드레인 전극(117)과 전기적으로 접속된다.
상기 박막 트랜지스터(TFT) 및 화소전극(130)을 포함한 기판 전면에 보호층(150)이 형성된다.
상기 보호층(150) 상에는 투명한 도전성 물질로 이루어진 공통라인(162) 및 공통전극(160)이 형성된다.
상기 공통전극(160)은 상기 화소전극(130)이 형성된 영역과 대응되는 상기 보호층(150) 상에 형성된다.
본 발명의 데이터 라인(132)은 상기 게이트 전극(110) 형성시에 동시에 형성된다.
데이터 라인(132) 상에는 게이트 절연층(120) 및 보호층(150)이 순차적으로 증착된다.
상기 데이터 라인(132)이 형성된 영역의 보호층(150) 상에는 공통라인(162)이 형성된다.
또한, 데이터 라인(132)은 제1 콘택홀(미도시)에 의해 게이트 절연층(120)이 제거되어 소스 전극(116)과 전기적으로 연결된다.
데이터 라인(132)의 제1 콘택홀이 형성된 영역에는 투명패턴(133) 및 도전패턴(142)이 순차적으로 형성된다.
상기 도전패턴(142)은 상기 소스전극(116)으로부터 연장된다. 즉, 도전패턴(142)은 소스/드레인 전극(116, 117) 형성시에 동시에 형성된다.
도면에는 상세히 도시되지 않았지만, 상기 게이트 라인(141)은 상기 투명패턴(133), 도전패턴(142) 및 소스/드레인 전극(116, 117) 형성시에 동시에 형성된다.
보호층(150) 상에는 공통라인(162) 및 공통전극(160)이 형성된다
상기 공통라인(162)은 상기 공통전극(160) 형성시에 동시에 형성된다.
상기 데이터 라인(132)의 일측에는 데이터 패드(DP)가 형성되고, 게이트 라인(141)의 일측에는 게이트 패드(GP)가 형성된다.
상기 데이터 패드(DP)는 게이트 전극(110) 및 데이터 라인(132) 형성시에 동시에 형성되는 데이터 패드 전극(134)과, 제2 콘택홀(미도시)에 의해 게이트 절연막(120) 및 보호층(150)이 제거되어 노출된 데이터 패드 전극(134) 상에 형성되는 데이터 링크 패턴(138)을 포함한다.
상기 데이터 링크 패턴(138)은 상기 투명패턴(133) 형성시에 동시에 형성된다. 즉, 데이터 링크 패턴(138)은 상기 도전패턴(142)이 식각된 투명패턴(133)으로 정의될 수 있다.
상기 게이트 패드(GP)는 게이트 절연층(120) 상에 게이트 패드 전극(136)이 형성된다.
상기 게이트 패드 전극(136)은 제3 콘택홀(미도시)에 의해 보호층(150)으로부터 노출된다.
상기 게이트 패드 전극(136)은 상기 투명패턴(133) 형성시에 동시에 형성된다. 즉, 상기 게이트 패드 전극(136)은 상기 도전패턴(142)이 식각된 투명패턴(133)으로 정의될 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 게이트 전극(110) 형성시에 데이터 라인(132) 및 데이터 패드 전극(134)이 동시에 형성되어 도전성 물질을 증착하기 위한 스퍼터링 공정에 있어서, 일반적인 박막 트랜지스터와 대비하여 스퍼터링 공정 수를 줄일 수 있는 장점을 가진다.
또한, 본 발명은 반도체 패턴(115) 상에 보호층(150)이 증착된 이후에 투명 도전성 물질이 증착되고 패터닝되어 공통전극(160), 공통라인(162)을 형성함으로써, 반도체 패턴(115)이 보호층(150)에 의해 보호되어 일반적인 박막 트랜지스터 기판에서 발생하는 박막 트랜지스터 특성 저하를 방지할 수 있다.
또한, 본 발명은 데이터 라인(132) 상에 게이트 절연층(120) 및 보호층(150)이 형성된 구조로써, 게이트 절연층(120) 및 보호층(150)에 의해 일반적인 박막 트랜지스터 기판의 보호층 두께와 대비하여 보호층의 두께를 50%로 줄여 공정시간을 줄일 수 있는 장점을 가진다.
또한, 본 발명은 데이터 라인(132)과 소스 전극(116)이 제1 콘택홀을 이용하여 직접 접촉되고, 소스/드레인 전극(116, 117) 형성시에 투명패턴(133) 및 화소전극(130)이 동시에 형성되어 드레인 전극(117)과 화소전극(130)이 콘택홀없이 직접 접촉되고, 공통라인(162) 및 공통전극(160)이 콘택홀없이 메쉬(mesh) 구로 형성됨으로써, 개구율을 극대화할 수 있는 장점을 가진다.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조공정을 순차적으로 나타낸 단면도이다.
도 3a를 참조하면, 투명 기판(100) 상에 투명한 도전성 물질 및 도전성 물질을 순차적으로 증착하고 제1 마스크를 이용한 포토리소그라피 공정 및 식각 공정을 통해 게이트 전극(10), 데이터 라인(132) 및 데이터 패드 전극(134)이 형성된다.
도 3b 및 도 3c를 참조하면, 게이트 전극(110), 데이터 라인(132) 및 데이터 패드 전극(134)을 포함한 투명 기판(100) 전면에 게이트 절연층(120)과 반도체물질(115a)을 순차적으로 증착하고, 포토레지스트층(180)을 증착하고, 제2 하프톤 마스크를 이용한 포토리소그라피 공정 및 식각 공정을 통해 게이트 전극(110) 상에 반도체 패턴(115)이 형성된다.
데이터 라인(132)은 게이트 절연층(120)이 제거되는 제1 콘택홀(190a)에 의해 데이터 라인(132)의 일부가 외부로부터 노출된다.
또한, 데이터 패드 전극(134)은 게이트 절연층(120)이 제거되는 제2 콘택홀(190b)에 의해 외부로부터 노출된다.
도 3d 및 도 3e를 참조하면, 반도체 패턴(115), 데이터 패드 전극(134)을 포함한 게이트 절연층(120) 상에 제1 투명 도전성 물질(130a) 및 불투명 도전성 물질(140a)이 순차적으로 증착되고, 제3 하프톤 마스크를 이용한 포토리소그라피 공정 및 식각 공정을 통해 소스/드레인 전극(116, 117), 화소전극(130), 투명패턴(133) 및 도전패턴(142)이 형성된다.
소스/드레인 전극(116, 117) 사이에는 제3 콘택홀(190c)에 의해 반도체 패턴(115)이 노출된다.
투명패턴(133)은 상기 소스/드레인 전극(116, 117) 및 도전패턴(142)의 하부에 형성되고, 상기 소스/드레인 전극(116, 117) 및 도전패턴(142) 형성시에 동시에 형성되어 소스/드레인 전극(116, 117) 및 도전패턴(142)의 하부와 직접 접촉된다.
또한, 화소전극(130)은 드레인 전극(117)의 하부에 형성된 투명패턴(133)으로부터 연장된다.
따라서, 화소전극(130)은 상기 드레인 전극(117)과 별도의 콘택홀없이 직접 접촉되어 전기적으로 연결된다.
도 3f 및 도 3g를 참조하면, 소스/드레인 전극(116, 117), 화소전극(130), 투명패턴(133), 도전패턴(142)을 포함한 게이트 절연층(120) 상에 보호층(150) 및 제2 투명 도전성 물질(160a)이 순차적으로 증착되고, 상기 제2 투명 도전성 물질(160a) 상에 포토레지스트층(180)이 형성되고, 제4 하프톤 마스크를 이용한 포토리소그라피 공정 및 식각 공정을 통해 공통라인(162) 및 공통전극(160)이 형성된다.
게이트 패드에는 보호층(150), 제2 투명 도전성 물질(160a) 및 도전패턴(142)이 식각되어 게이트 패드 전극(136)이 형성된다.
데이터 패드에는 보호층(150), 제2 투명 도전성 물질(160a) 및 도전패턴(142)이 식각되어 데이터 링크 패턴(138)이 형성된다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 게이트 전극(110) 형성시에 데이터 라인(132) 및 데이터 패드 전극(134)이 동시에 형성되어 도전성 물질을 증착하기 위한 스퍼터링 공정에 있어서, 일반적인 박막 트랜지스터와 대비하여 스퍼터링 공정 수를 줄일 수 있는 장점을 가진다.
또한, 본 발명은 반도체 패턴(115) 상에 보호층(150)이 증착된 이후에 제2 투명 도전성 물질(160a)이 증착되고 패터닝되어 공통전극(160), 공통라인(162)을 형성함으로써, 반도체 패턴(115)이 보호층(150)에 의해 보호되어 일반적인 박막 트랜지스터 기판에서 발생하는 박막 트랜지스터 특성 저하를 방지할 수 있다.
또한, 본 발명은 데이터 라인(132) 상에 게이트 절연층(120) 및 보호층(150)이 형성된 구조로써, 게이트 절연층(120) 및 보호층(150)에 의해 일반적인 박막 트랜지스터 기판의 보호층 두께와 대비하여 보호층의 두께를 50%로 줄여 공정시간을 줄일 수 있는 장점을 가진다.
또한, 본 발명은 데이터 라인(132)과 소스 전극(116)이 제1 콘택홀(190a)을 이용하여 직접 접촉되고, 소스/드레인 전극(116, 117) 형성시에 투명패턴(133) 및 화소전극(130)이 동시에 형성되어 드레인 전극(117)과 화소전극(130)이 콘택홀없이 직접 접촉되고, 공통라인(162) 및 공통전극(160)이 콘택홀없이 메쉬(mesh) 구로 형성됨으로써, 개구율을 극대화할 수 있는 장점을 가진다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
130: 화소전극 132: 데이터 라인
133: 투명패턴 134: 데이터 패드 전극
136: 게이트 패드 전극 142: 도전패턴

Claims (20)

  1. 게이트 전극과 동시에 형성되는 데이터 라인 및 데이터 패드 전극;
    상기 게이트 전극, 상기 데이터 라인 및 상기 데이터 패드 전극 상에 형성되는 게이트 절연층;
    상기 게이트 절연층 상에 형성되는 투명패턴;
    상기 투명패턴 상에 형성되는 도전패턴 및 소스/드레인 전극;
    상기 드레인 전극의 하부에 형성된 상기 투명패턴으로부터 연장된 화소전극 및
    상기 데이터 라인과 교차되어 상기 투명패턴, 상기 도전패턴 및 상기 소스/드레인 전극 형성시에 동시에 형성되는 게이트 라인을 포함하는 것을 특징으로 하는 액정표시장치.
  2. 제1 항에 있어서,
    상기 데이터 라인에는 콘택홀에 의해 상기 게이트 절연층이 제거되고, 노출된 상기 데이터 라인은 상기 투명패턴 및 상기 소스전극으로부터 연장된 상기 도전패턴이 순차적으로 형성된 것을 특징으로 하는 액정표시장치.
  3. 제2 항에 있어서,
    상기 콘택홀에 의해 노출된 상기 데이터 라인은 상기 투명패턴과 직접 접촉되는 것을 특징으로 하는 액정표시장치.
  4. 제1 항에 있어서,
    상기 도전패턴, 상기 화소전극 및 상기 소스/드레인 전극을 포함한 상기 게이트 절연층 상에 보호층이 형성되고, 상기 보호층 상에 공통라인 및 공통전극이 형성된 것을 특징으로 하는 액정표시장치.
  5. 제4 항에 있어서,
    상기 공통라인 및 상기 공통전극은 메쉬(mesh)형태로 동일층에 형성된 것을 특징으로 하는 액정표시장치.
  6. 제1 항에 있어서,
    상기 데이터 라인의 일측에는 데이터 패드가 형성되고, 상기 데이터 패드는 상기 데이터 패드 전극과, 상기 데이터 패드 전극 상에 형성된 데이터 링크 패턴을 포함하는 것을 특징으로 하는 액정표시장치.
  7. 제6 항에 있어서,
    상기 데이터 링크 전극은 상기 도전패턴이 제거된 상기 투명패턴인 것을 특징으로 하는 액정표시장치.
  8. 제1 항에 있어서,
    상기 게이트 라인의 일측에는 게이트 패드가 형성되고, 상기 게이트 패드는 상기 게이트 패드 전극을 포함하는 것을 특징으로 하는 액정표시장치.
  9. 제8 항에 있어서,
    상기 게이트 패드 전극은 상기 도전패턴이 제거된 상기 투명패턴인 것을 특징으로 하는 액정표시장치.
  10. 제1 항에 있어서,
    상기 데이터 라인 상에는 상기 게이트 절연층 및 보호층이 순차적으로 형성된 것을 특징으로 하는 액정표시장치.
  11. 제1 마스크 공정을 통해 게이트 전극, 데이터 라인 및 데이터 패드 전극이 형성되는 단계;
    제2 하프톤 마스크 공정을 통해 상기 게이트 전극 상에 반도체 패턴을 형성하고, 상기 데이터 라인의 일부 및 상기 데이터 패드 전극이 노출되도록 제1 및 제2 콘택홀이 형성되는 단계;
    제1 투명 도전 물질 및 불투명 도전 물질을 순차적으로 증착하고, 제3 하프톤 마스크 공정을 통해 투명패턴, 도전패턴 및 소스/드레인 전극이 형성되는 단계; 및
    제4 하프톤 마스크 공정을 통해 공통라인, 공통전극, 게이트 패드 전극 및 데이터 링크 패턴이 형성되는 단계를 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  12. 제11 항에 있어서,
    상기 화조전극은 상기 드레인 전극 하부에 형성된 상기 투명전극으로부터 연장된 것을 특징으로 하는 액정표시장치의 제조방법.
  13. 제11 항에 있어서,
    상기 제1 콘택홀에 의해 상기 데이터 라인은 상기 투명패턴과 직접 접촉되는 것을 특징으로 하는 액정표시장치의 제조방법.
  14. 제11 항에 있어서,
    상기 도전패턴 및 상기 소스/드레인 전극은 동일층에 동시에 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.
  15. 제11 항에 있어서,
    상기 공통라인 및 상기 공통전극은 메쉬(mesh)형태로 동일층에 형성된 것을 특징으로 하는 액정표시장치의 제조방법.
  16. 제11 항에 있어서,
    상기 데이터 라인의 일측에는 데이터 패드가 형성되고, 상기 데이터 패드는 상기 데이터 패드 전극과, 상기 데이터 패드 전극 상에 형성된 데이터 링크 패턴을 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  17. 제16 항에 있어서,
    상기 데이터 링크 전극은 상기 도전패턴이 제거된 상기 투명패턴인 것을 특징으로 하는 액정표시장치의 제조방법.
  18. 제11 항에 있어서,
    상기 제3 하프톤 마스크 공정을 통해 상기 데이터 라인과 교차되는 게이트 라인이 형성되고, 상기 게이트 라인의 일측에는 게이트 패드가 형성되고, 상기 게이트 패드는 상기 게이트 패드 전극을 포함하는 것을 특징으로 하는 액정표시장치의 제조방법.
  19. 제18 항에 있어서,
    상기 게이트 패드 전극은 상기 도전패턴이 제거된 상기 투명패턴인 것을 특징으로 하는 액정표시장치.
  20. 제11 항에 있어서,
    상기 데이터 라인 상에는 상기 게이트 절연층 및 보호층이 순차적으로 형성된 것을 특징으로 하는 액정표시장치.
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