KR20120064601A - Semiconductor device and method of confining conductive bump material with solder mask patch - Google Patents

Semiconductor device and method of confining conductive bump material with solder mask patch Download PDF

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KR20120064601A
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interconnect
bump
conductive
semiconductor
die
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KR1020110024244A
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라젠드라 디. 펜세
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스태츠 칩팩, 엘티디.
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Abstract

PURPOSE: A semiconductor device and a manufacturing method thereof are provided to reduce ESC pitches by making a bump material reflowing without a solder mask. CONSTITUTION: A solder mask patch is formed between a die bump pad and an interconnection site. A conductive bump material is electrodeposited on the interconnection site or the die bump pad. A semiconductor die(74) is mounted on a substrate. The conductive bump material re-flows around the die bump pad or the interconnection site without a solder mask. An encapsulating material(84) is electrodeposited between the semiconductor die and the substrate.

Description

반도체 소자 및 그 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF CONFINING CONDUCTIVE BUMP MATERIAL WITH SOLDER MASK PATCH}Semiconductor device and manufacturing method therefor {SEMICONDUCTOR DEVICE AND METHOD OF CONFINING CONDUCTIVE BUMP MATERIAL WITH SOLDER MASK PATCH}

본 발명은 일반적으로 반도체 패키지, 특히 반도체 소자 및 리플로우 중에 솔더 마스크 패치를 구비한 전도성 범프 재료를 콘파이닝하는 방법에 관한 것이다. FIELD OF THE INVENTION The present invention generally relates to semiconductor packages, in particular semiconductor devices and methods of confining conductive bump materials with solder mask patches during reflow.

반도체 소자는 현대의 전자 제품에서 일반적으로 사용된다. 반도체 소자는 전기 부품의 숫자 및 밀도에서 가변적이다. 개별 반도체 소자는 일반적으로 전기 부품, 즉, 발광 다이오드(LED), 소형 신호 트랜지스터, 래지스터, 캐패시터, 인덕터 및 MOS 전계 효과 트랜지스터(MOSFET) 중의 한 형태를 포함한다. 집적 반도체소자는 일반적으로 수백 내지 수백만 개의 전기 부품을 포함한다. 집적 반도체 소자의 예로서 마이크로콘트롤러, 마이크로프로세서, 차지드-접속 장치(CCD), 태양 전지 및 디지털 마이크로-미러 장치(DMD)를 포함한다.Semiconductor devices are commonly used in modern electronic products. Semiconductor devices vary in the number and density of electrical components. Individual semiconductor devices generally include one of the electrical components, namely light emitting diodes (LEDs), small signal transistors, resistors, capacitors, inductors, and MOS field effect transistors (MOSFETs). Integrated semiconductor devices typically contain hundreds to millions of electrical components. Examples of integrated semiconductor devices include microcontrollers, microprocessors, charged-connect devices (CCDs), solar cells and digital micro-mirror devices (DMDs).

반도체 소자는 신호 처리, 고속 계산, 전자기 신호의 송수신, 전자 장치 제어, 태양광의 전기로의 변환 및 텔레비젼 디스플래이를 위한 비쥬얼 프로젝션 형성등과 같은 넓은 범위의 기능들을 수행한다. 반도체 소자는 엔터테인먼트, 통신, 동력 변환, 네트워크, 컴퓨터 및 소비자 제품의 분야에 사용된다. 반도체 소자는 또한 군사 응용, 항공, 자동차, 산업 제어기 및 사무용 기기에서도 사용된다. Semiconductor devices perform a wide range of functions such as signal processing, high speed computation, transmission and reception of electromagnetic signals, electronic device control, conversion of sunlight into electricity, and the formation of visual projections for television displays. Semiconductor devices are used in the fields of entertainment, communications, power conversion, networks, computers, and consumer products. Semiconductor devices are also used in military applications, aviation, automotive, industrial controllers and office equipment.

반도체 소자는 반도체 재료의 전기적 특성을 이용한다. 반도체 재료의 원자 구조는 전기장 또는 베이스 전류의 인가 또는 도핑 공정을 통해서 그것의 전기 전도성을 배가시킨다. 도핑은 불순물을 반도체 재료에 도입시키어 반도제 소자의 전도성을 배가 또는 제어한다. Semiconductor devices take advantage of the electrical properties of semiconductor materials. The atomic structure of a semiconductor material doubles its electrical conductivity through the application or doping process of an electric field or base current. Doping introduces impurities into the semiconductor material to double or control the conductivity of the semiconductor device.

반도체 소자는 액티브 및 패시브 전기 구조체를 포함한다. 바이폴라 및 전계 효과 트랜지스터를 포함하는 액티브 구조체는 전류의 흐름을 제어한다. 도핑 그리고 전계 효과 또는 베이스 전류의 레벨을 변화시킴으로써 트랜지스터는 전류 흐름을 촉진 또는 제한하게 된다. 레지스터, 캐패시터 및 인덕터를 포함하는 패시브 구조체는 다양한 전기적 기능들을 수행하는데 필요한 전압과 전류 사이의 상호 관계를 만들어 낸다. 상기 액티브 및 패시브 구조체들은 전기적으로 연결되어 회로를 형성하고 이것이 반도체 소자가 고속의 계산 및 다른 유용한 기능들을 수행할 수 있게 한다. Semiconductor devices include active and passive electrical structures. Active structures, including bipolar and field effect transistors, control the flow of current. By varying the level of doping and field effect or base current, the transistor facilitates or limits current flow. Passive structures, including resistors, capacitors, and inductors, create a correlation between the voltage and current needed to perform various electrical functions. The active and passive structures are electrically connected to form a circuit, which allows the semiconductor device to perform high speed computations and other useful functions.

반도체 소자는 일반적으로 두 개의 복합 제조 공정, 즉, 각각이 잠재적으로 수백개 단계들이 관여되는 프론트-엔드(front-end) 공정 및 백-엔드(back-end) 공정을 사용하여 제조된다. 상기 프론트-엔드 제조는 반도체 웨이퍼 표면상에 다수 다이를 형성하는 것을 포함한다. 각 다이는 기본적으로 동일하고 액티브 및 패시브 부품들을 전기적으로 연결하여 형성되는 회로를 포함한다. 상기 백-엔드 제조는 최종 웨이퍼로부터 각 다이를 싱귤래이팅(singulating)하고, 그리고 구조적 지지와 환경적 분리를 제공하기 위해 상기 다이를 패키징하는 것을 포함한다. Semiconductor devices are typically manufactured using two complex manufacturing processes, a front-end process and a back-end process, each of which potentially involves hundreds of steps. The front-end fabrication involves forming multiple dies on the semiconductor wafer surface. Each die is essentially identical and includes circuitry formed by electrically connecting active and passive components. The back-end fabrication involves singulating each die from the final wafer and packaging the die to provide structural support and environmental separation.

반도체 제조의 한 가지 목적은 보다 소형의 반도체 소자를 제조하는 것이다. 소형의 반도체 소자는 적은 전력을 소모하고, 높은 성능을 가지며, 그리고 보다 효율적으로 제조될 수 있다. 또한, 소형의 반도체 소자는 소형의 풋프린트(footprint)를 갖는데 이것은 보다 소형의 최종 제품에 바람직하다. 보다 소형의 다이 크기는 보다 소형의 고밀도 액티브 및 패시브 부품들을 구비한 다이를 초래하는 프론트-엔드 공정의 개선에 의해 달성될 수 있다. 백-엔드 공정은 전기적 상호 접속 및 재료 패키징에서의 개선에 의해 보다 소형 풋프린트를 구비한 반도체 소자 패키지를 초래할 수 있다. One purpose of semiconductor manufacturing is to manufacture smaller semiconductor devices. Small semiconductor devices consume less power, have higher performance, and can be manufactured more efficiently. In addition, small semiconductor devices have a small footprint, which is desirable for smaller end products. Smaller die size can be achieved by an improvement in the front-end process resulting in a die with smaller, higher density active and passive components. Back-end processes can result in semiconductor device packages with smaller footprints by improvements in electrical interconnects and material packaging.

도 1 및 도 2는 플립칩 형태 반도체 다이(10)와, 반도체 다이(10) 상에 형성된 범프 패드(18) 및 기판(30)상에 형성된 트레이스 라인(20, 22) 사이에 금속학적으로 그리고 전기적으로 연결된 상호접속체 또는 범프(12)의 단면 및 평면을 도시하고 있다. 트레이스 라인(22)은 트레이스 라인(20) 및 기판(30)상의 범프(12) 사이로 라우트된다. 트레이스 라인(20, 22)은 범프(12-14)와 맞물리기 위한 선택적인 범프 패드들을 구비한 전기 신호 컨덕터들이다. 솔더 마스크(26)가 트레이스 라인(20, 22) 위에 놓인다. 솔더 마스크 또는 레지스트레이션 개구(SRO)(28)가 트레이스 라인(20, 22)을 노출시키도록 기판(30) 위에 형성된다. SRO(28)는 리플로우 동안 트레이스 라인(20, 22)의 범프 패드상의 전도 범프 재료를 콘파인(confine)하고 용융 범프 재료가 트레이스 라인으로 침출되는 것을 방지하는데, 침출은 인접한 구조체에 전기적 쇼트를 야기할 수 있다. SRO(28)는 트레이스 라인 또는 범프 패드보다 크게 만들어 진다. SRO(28)는 전형적으로 원형 모양이고 가능한한 작게 만들어져 트레이스 라인(20, 22)의 피치를 감소시키고 라우팅 밀도를 증가시킨다. 1 and 2 illustrate metallographically between a flip chip shaped semiconductor die 10, a bump pad 18 formed on the semiconductor die 10, and trace lines 20, 22 formed on the substrate 30. The cross section and plane of the electrically connected interconnect or bump 12 is shown. Trace line 22 is routed between trace line 20 and bump 12 on substrate 30. Trace lines 20 and 22 are electrical signal conductors with optional bump pads for engaging bumps 12-14. Solder mask 26 is placed over trace lines 20 and 22. Solder mask or registration openings (SRO) 28 are formed over the substrate 30 to expose the trace lines 20, 22. The SRO 28 confines the conductive bump material on the bump pads of the trace lines 20 and 22 during reflow and prevents the molten bump material from leaching into the trace line, which leaches electrical shorts to adjacent structures. Can cause. The SRO 28 is made larger than the trace line or bump pad. SRO 28 is typically circular in shape and made as small as possible to reduce the pitch of trace lines 20 and 22 and increase routing density.

전형적인 디자인 룰에서, 트레이스 라인(30)의 최소 이스케이프 피치는, P=(1.1D + W)/2 + L 로 정의 되는데, 여기서, D는 범프 베이스 직경, W는 트레이스 라인 폭, 그리고 L은 SRO 및 인접한 구조체 사이의 리거먼트 분리이다. ± 30㎛의 솔더 레지스트레이션 디자인 룰을 사용하면, 100㎛의 D, 20㎛의 W, 그리고 30㎛의 L에서, 트레이스 라인(30-34)의 최소 이스케이프 피치는, (1.1*100)/2 + 30 = 95㎛가 된다. 범프 패드 주위의 SRO(28)는 반도체 다이의 이스케이프 피치 및 라우팅 밀도를 제한한다. In a typical design rule, the minimum escape pitch of trace line 30 is defined as P = (1.1D + W) / 2 + L, where D is the bump base diameter, W is the trace line width, and L is the SRO. And ligament separation between adjacent structures. Using a solder registration design rule of ± 30 μm, at 100 μm D, 20 μm W, and 30 μm L, the minimum escape pitch of trace line 30-34 is (1.1 * 100) / 2 + 30 = 95 micrometers. SRO 28 around the bump pads limits the escape pitch and routing density of the semiconductor die.

도 1은 반도체 다이 및 기판상의 트레이스 라인 사이에 형성된 통상적인 상호접속체에 대한 단면을 도시한 도면.
도 2는 솔더 마스크 개구를 통하는 트레이스 라인 위에 형성된 통상적인 상호접속체에 평면을 도시한 도면.
도 3은 표면상에 상이한 형태의 패키지가 장착된 PCB를 도시한 도면.
도 4a-4d는 PCB에 장착된 대표적인 반도체 패키지의 다른 상세 사항을 도시한 도면.
도 5는 반도체 다이 및 기판상의 트레이스 라인 사이에 형성된 상호접속체를 도시한 도면.
도 6a-6c는 트레이스 라인을 따르는 집적 범프 패드를 도시한 도면.
도 7은 기판상의 집적 범프 패드 어레이 내에 침입형으로(interstitially) 형성된 솔더 마스크 패치를 도시한 도면.
도 8은 리플로우 중에 솔더 마스크 패치에 의해 한정된 범프 재료를 구비한 집적 범프 패드상에 형성된 범프를 도시한 도면.
도 9a-9h는 기판상의 전도성 트레이스에의 결합을 위한 반도체 다이 위에 형성된 다양한 상호접속체를 도시한 도면.
도 10a-10g는 전도성 트레이스에 결합된 반도체 다이 및 상호접속 구조체를 도시한 도면.
도 11a-11d는 전도성 트레이스에 결합된 웨지-모양 상호접속 구조체를 구비한 반도체 다이를 도시한 도면.
도 12a-12d는 전도성 트레이스에 결합된 반도체 다이 및 상호접속 구조체에 대한 다른 실시예를 도시한 도면.
도 13a-13c는 전도성 트레이스에 결합된 스텝 범프 및 스터드 범프 상호접속 구조체를 도시한 도면.
도 14a-14b는 전도 비아를 구비한 전도성 트레이스를 도시한 도면.
도 15a-15c는 반도체 다이 및 기판 사이의 몰드 언더필을 도시한 도면.
도 16은 반도체 다이 및 기판 사이의 다른 몰드 언더필을 도시한 도면.
도 17은 몰드 언더필 후의 반도체 다이 및 기판을 도시한 도면.
도 18a-18c는 개방 솔더 레지스트레이션을 구비한 전도성 트레이스의 다양한 배열을 도시한 도면.
도 19는 몰드 언더필 동안에 봉지재를 제한하기 위한 마스킹층 댐을 구비한 POP를 도시한 도면. 1 shows a cross section of a typical interconnect formed between a semiconductor die and a trace line on a substrate.
2 is a plan view of a typical interconnect formed over a trace line through a solder mask opening.
3 shows a PCB with different types of packages mounted on its surface.
4A-4D show other details of an exemplary semiconductor package mounted on a PCB.
5 illustrates an interconnect formed between a semiconductor die and a trace line on a substrate.
6A-6C illustrate integrated bump pads along a trace line.
FIG. 7 illustrates solder mask patches formed interstitially in an integrated bump pad array on a substrate. FIG.
8 illustrates bumps formed on integrated bump pads with bump material defined by solder mask patches during reflow.
9A-9H illustrate various interconnects formed over a semiconductor die for coupling to conductive traces on a substrate.
10A-10G illustrate semiconductor die and interconnect structures coupled to conductive traces.
11A-11D illustrate semiconductor die with wedge-shaped interconnect structures coupled to conductive traces.
12A-12D illustrate another embodiment of a semiconductor die and interconnect structure coupled to a conductive trace.
13A-13C illustrate step bump and stud bump interconnect structures coupled to conductive traces.
14A-14B illustrate conductive traces with conductive vias.
15A-15C illustrate mold underfill between a semiconductor die and a substrate.
16 illustrates another mold underfill between a semiconductor die and a substrate.
17 illustrates a semiconductor die and a substrate after mold underfill.
18A-18C illustrate various arrangements of conductive traces with open solder registration.
FIG. 19 shows a POP with a masking layer dam to limit the encapsulant during mold underfill. FIG.

보다 높은 라우팅 밀도(routing density)를 위해 트레이스 라인의 이스케이프 피치를 최소화할 필요성이 존재한다. 따라서, 하나의 실시예에서, 본 발명은 반도체 소자의 제조방법에 관한 것인데, 그 방법은 다수의 다이 범프 패드를 갖는 반도체 다이를 제공하는 단계; 상호접속 사이트를 구비한 다수의 전도성 트레이스를 갖는 기판을 제공하는 단계; 상기 다이 범프 패드와 상기 상호접속 사이트의 사이에 솔더 마스크 패치를 형성하는 단계; 전도성 범프 재료를 상기 상호접속 사이트 또는 상기 다이 범프 패드 상에 전착시키는 단계; 상기 전도성 범프 재료가 상기 다이 범프 패드 및 상기 상호접속 사이트 사이에 놓이도록 상기 반도체 다이를 상기 기판에 장착시키는 단계; 상기 반도체 다이 및 기판의 사이에 상호접속 구조체를 형성하도록 상기 다이 범프 패드 또는 상기 상호접속 사이트의 주위에 솔더 마스크 없이 상기 전도성 범프 재료를 리플로우(reflow)시키되, 상기 솔더 마스크 패치는 상기 전도성 범프 재료를 상기 다이 범프 패드 또는 상기 상호접속 사이트 내로 국한시키는 단계; 및 봉지재를 상기 반도체 다이 및 기판 사이에 전착시키는 단계;를 포함한다. There is a need to minimize the escape pitch of trace lines for higher routing density. Thus, in one embodiment, the present invention is directed to a method of fabricating a semiconductor device, the method comprising providing a semiconductor die having a plurality of die bump pads; Providing a substrate having a plurality of conductive traces having interconnect sites; Forming a solder mask patch between the die bump pad and the interconnect site; Electrodepositing a conductive bump material on the interconnect site or the die bump pad; Mounting the semiconductor die to the substrate such that the conductive bump material lies between the die bump pad and the interconnect site; Reflow the conductive bump material without a solder mask around the die bump pad or interconnect site to form an interconnect structure between the semiconductor die and the substrate, wherein the solder mask patch is used to form the conductive bump material. Confining to the die bump pad or the interconnect site; And depositing an encapsulant between the semiconductor die and the substrate.

다른 하나의 실시예에서, 본 발명은 반도체 소자의 제조 방법에 관한 것인데, 그 방법은 다수의 제 1 상호접속 사이트를 갖는 제 1 반도체 구조체를 제공하는 단계; 다수의 제 2 상호접속 사이트를 갖는 제 2 반도체 구조체를 제공하는 단계; 상기 제 1 및 제 2 상호접속 사이트 사이에 솔더 마스크 패치를 형성하는 단계; 상기 제 1 및 제 2 상호접속 사이트 사이에 전도성 범프 재료를 전착시키는 단계; 상기 제 1 및 제 2 반도체 구조체를 결합시키도록 상기 전도성 범프 재료로부터 상호접속 구조체를 형성하되, 상기 솔더 마스크 패치는 상기 전도성 범프 재료를 상기 제 1 상호접속 사이트 또는 상기 제 2 상호접속 사이트 내로 국한시키는 단계; 및 봉지재를 상기 제 1 및 제 2 반도체 구조체의 사이에 전착시키는 단계;를 포함한다.In another embodiment, the present invention is directed to a method of manufacturing a semiconductor device, the method comprising providing a first semiconductor structure having a plurality of first interconnect sites; Providing a second semiconductor structure having a plurality of second interconnect sites; Forming a solder mask patch between the first and second interconnect sites; Electrodepositing a conductive bump material between the first and second interconnect sites; Forming an interconnect structure from the conductive bump material to couple the first and second semiconductor structures, wherein the solder mask patch confines the conductive bump material into the first interconnect site or the second interconnect site. step; And depositing an encapsulant between the first and second semiconductor structures.

다른 하나의 실시예에서, 본 발명은 반도체 소자의 제조 방법에 관한 것인데, 그 방법은 다수의 제 1 상호접속 사이트를 갖는 제 1 반도체 구조체를 제공하는 단계; 다수의 제 2 상호접속 사이트를 갖는 제 2 반도체 구조체를 제공하는 단계; 상기 제 1 및 제 2 상호접속 사이트의 사이에 솔더 마스크 패치를 형성하는 단계; 및 상기 제 1 및 제 2 반도체 구조체를 결합시키도록 상호접속 구조체를 형성하되, 상기 솔더 마스크 패치는 상기 상호접속 구조체를 상기 제 1 상호접속 사이트 또는 상기 제 2 상호접속 사이트 내로 국한시키는 단계;를 포함한다.In another embodiment, the present invention is directed to a method of manufacturing a semiconductor device, the method comprising providing a first semiconductor structure having a plurality of first interconnect sites; Providing a second semiconductor structure having a plurality of second interconnect sites; Forming a solder mask patch between the first and second interconnect sites; And forming an interconnect structure to couple the first and second semiconductor structures, wherein the solder mask patch localizes the interconnect structure into the first interconnect site or the second interconnect site. do.

다른 하나의 실시예에서, 본 발명은 반도체 소자에 관한 것인데, 그 반도체 소자는 다수의 제 1 상호접속 사이트를 갖는 제 1 반도체 구조체; 다수의 제 2 상호접속 사이트를 갖는 제 2 반도체 구조체; 상기 제 1 및 제 2 상호접속 사이트의 사이에 형성된 솔더 마스크 패치; 상기 제 1 및 제 2 반도체 구조체를 결합시키는 상호접속 구조체; 및 제 1 및 제 2 반도체 구조체의 사이에 전착된 봉지재;를 포함하되, 상기 솔더 마스크 패치는 상기 상호접속 구조체를 상기 제 1 상호접속 사이트 또는 상기 제 2 상호접속 사이트 내로 국한시킨다.In another embodiment, the present invention is directed to a semiconductor device, the semiconductor device comprising: a first semiconductor structure having a plurality of first interconnect sites; A second semiconductor structure having a plurality of second interconnect sites; A solder mask patch formed between the first and second interconnect sites; An interconnect structure coupling the first and second semiconductor structures; And an encapsulant electrodeposited between the first and second semiconductor structures, wherein the solder mask patch confines the interconnect structure within the first interconnect site or the second interconnect site.

본 발명은 비슷한 참조 번호가 동일 또는 유사한 요소를 나타내는 도면을 참조하여 다음 설명의 하나 이상의 실시예에서 기술된다. 비록 본 발명이 본 발명의 목적을 달성하기 위한 최선의 모드 관점에서 기술되지만, 당업자는 그것이 첨부된 청구범위에 의해 한정되는 본 발명의 정신 및 범위와 다음의 상세한 설명 및 도면에 의해 지지되는 균등범위에 포함될 수 있는 치환, 변형 및 균등물을 커버하려는 의도라는 것을 이해할 것이다. The invention is described in one or more embodiments of the following description with reference to the drawings in which like reference numerals refer to the same or like elements. Although the invention has been described in terms of the best mode for achieving the object of the invention, those skilled in the art will appreciate that the spirit and scope of the invention as defined by the appended claims and the equivalents supported by the following description and drawings. It will be understood that the intention is to cover substitutions, modifications, and equivalents that may be included in.

반도체 소자는 일반적으로 두 개 복합 제조 공정, 즉, 프론트-엔드 제조 및 백-엔드 제조를 사용하여 제조된다. 프론트-엔드 제조는 반도체 웨이퍼 표면상에 다수 다이를 형성시키는 것을 포함한다. 웨이퍼 상의 각 다이는 액티브 및 패시브 전기 부품들을 포함하는데, 그것들은 전기적으로 연결되어 기능적인 전기 회로를 형성한다. 트랜지스터 및 다이오드와 같은 액티브 액티브 전기 부품은 전류 흐름을 제어할 수 있는 능력을 갖는다. 캐패시터, 인덕터, 레지스터 및 트랜스포머와 같은 패시브 전기 부품은 전기 회로 기능을 수행하는데 필요한 전압 및 전류 사이의 관계를 형성한다. Semiconductor devices are generally manufactured using two complex manufacturing processes, namely front-end manufacturing and back-end manufacturing. Front-end fabrication involves forming multiple dies on a semiconductor wafer surface. Each die on the wafer includes active and passive electrical components, which are electrically connected to form a functional electrical circuit. Active active electrical components such as transistors and diodes have the ability to control current flow. Passive electrical components such as capacitors, inductors, resistors, and transformers form the relationship between the voltage and current required to perform electrical circuit functions.

액티브 및 패시브 부품들은 도핑, 전착, 포토리소그래피(photolithography), 에칭 및 평탄화를 포함하는 일련의 공정 단계에 의해 반도체 웨이퍼 표면상에 형성된다. 도핑은 이온 주입 또는 열 확산과 같은 기술에 의해 반도체 재료 안에 불순물을 도입시킨다. 도핑 공정은 액티브 소자에서 반도체 재료의 전기 전도성을 변형시키고, 반도체 재료를 절연체 또는 도체로 변형시키거나, 또는 전기장 또는 베이스 전류에 반응하여 반도체 재료 전도성을 극적으로 변화시킨다. 트랜지스터는, 전기장 또는 베이스 전류의 인가에 따라서 트랜지스터가 전류 흐름을 촉진 또는 제한할 수 있도록 하는데 필요한 것으로 배열된 도핑의 다양한 정도 및 형태의 영역들을 포함한다. Active and passive components are formed on the semiconductor wafer surface by a series of process steps including doping, electrodeposition, photolithography, etching, and planarization. Doping introduces impurities into the semiconductor material by techniques such as ion implantation or thermal diffusion. The doping process transforms the electrical conductivity of the semiconductor material in the active device, transforms the semiconductor material into an insulator or conductor, or dramatically changes the semiconductor material conductivity in response to an electric field or base current. Transistors include regions of varying degrees and forms of doping arranged as necessary to enable the transistor to promote or limit current flow in response to application of an electric field or base current.

액티브 및 패시브 부품들은 상이한 전기적 특성들을 갖는 재료층들에 의해 형성된다. 상기 층들은 전착되는 재료의 형태에 의해 부분적으로 결정된 다양한 전착 기술에 의해 형성될 수 있다. 예를 들면, 박막 전착은 화학적 증착(CVD), 물리적 증착(PVD), 전해 도금 및 무전해 도금 공정을 포함한다. 각 층은 일반적으로 패턴화되어 액티브 부품, 패시브 부품 및 그들 사이의 전기적 접속부의 부분들을 형성한다. Active and passive components are formed by layers of material having different electrical properties. The layers can be formed by a variety of electrodeposition techniques, in part determined by the type of material to be electrodeposited. For example, thin film electrodeposition includes chemical vapor deposition (CVD), physical vapor deposition (PVD), electrolytic plating and electroless plating processes. Each layer is generally patterned to form portions of active components, passive components, and electrical connections therebetween.

상기 층들은, 패턴화되는 층위에 광 민감 재료, 즉, 포토레지스트를 전착시키는 것을 포함하는 포토리소그래피를 이용하여 패턴화된다. 하나의 패턴이 빛을 이용하여 포토마스크로부터 포토레지스트로 이동한다. 빛을 접한 포토레지스트 팬턴의 부분은 용매를 이용하여 제거되고, 패턴화되는 하부층이 노출된다. 포토레지스트의 나머지 부분은 제거되어 뒤에 패턴화된 층을 남겨둔다. 또한, 재료의 일부 형태는, 무전해 및 전해 도금과 같은 기술을 이용하는 앞선 전착/에칭 공정에 의해 형성된 영역 또는 보이드(void) 안으로 재료를 직접 전착시키는 것에 의해 패턴화된다. The layers are patterned using photolithography, which includes electrodepositing a photosensitive material, ie a photoresist, on the patterned layer. One pattern travels from the photomask to the photoresist using light. The portion of the photoresist phantom in contact with light is removed using a solvent and the underlying layer to be patterned is exposed. The remaining portion of the photoresist is removed leaving behind a patterned layer. In addition, some forms of material are patterned by direct electrodeposition of the material into areas or voids formed by advanced electrodeposition / etching processes using techniques such as electroless and electrolytic plating.

이미 존재하는 패턴상에 재료의 박막 필름을 전착시키는 것은 하부 패턴을 악화 시키고 비균일 플랫면을 형성시킬 수 있다. 균일 플랫면이 보다 소형의 밀한 패킹된 액티브 및 패시브 부품들을 만들기 위해서 요구된다. 평탄화는 웨이퍼 표면에서 재료를 제거하고 균일한 플랫면을 생성하는데 사용될 수 있다. 평탄화는 폴리싱 패드로 웨이퍼 표면을 폴리싱하는 공정을 포함한다. 폴리싱 동안에 마모재 및 부식 화학재가 웨이퍼 표면에 첨가된다. 화학재의 마모 및 부식 작용의 조합된 기계적 작용은 어떤 불규칙한 형태도 제거하여 균일한 플랫면을 만든다. Electrodeposition of a thin film of material on an already existing pattern can worsen the underlying pattern and form non-uniform flat surfaces. Uniform flat surfaces are required to make smaller, tightly packed active and passive components. Planarization can be used to remove material from the wafer surface and create a uniform flat surface. Planarization involves the process of polishing a wafer surface with a polishing pad. Wear and corrosion chemicals are added to the wafer surface during polishing. The combined mechanical action of the wear and corrosion of the chemical removes any irregular shapes to create a uniform flat surface.

백-엔드 제조는 최종 웨이퍼를 개별 다이로 컷팅 및 싱귤래이팅한 후에 구조적 지지 및 환경적 분리를 위해 상기 다이를 패키징하는 것을 말한다. 다이를 싱귤래이트하기 위해서 웨이퍼는 쏘우 스트리트(saw street) 또는 스크라이브(scribe)로 불리는 웨이퍼의 비-기능 영역을 따라서 줄이 그어지고 부수어진다. 웨이퍼는 레이저 컷팅 공구 또는 톱날을 이용하여 싱귤래이트된다. 싱귤래이션 후에 각각의 다이들은 다른 시스템 부품들과의 상호접속을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 반도체 다이위에 형성된 접촉 패드가 이어서 패키지내의 접촉 패드에 접속된다. 전기적 접속은 솔더 범프, 스터드 범프, 전도성 페이스트 또는 와이어본드로 이루어질 수 있다. 봉지재(encapsulant) 또는 다른 몰딩 재료가 패키지 위에 전착되어 물리적 지지 및 전기적 분리를 제공한다. 최종 패키지는 이어서 전기 시스템 안에 삽입되고, 반도체 소자의 기능이 다른 시스템 부품에 이용가능하게 발휘된다. Back-end fabrication refers to packaging the die for structural support and environmental separation after cutting and singulating the final wafer into individual dies. In order to singulate the die, the wafer is lined and broken along the non-functional area of the wafer, called saw street or scribe. The wafer is singulated using a laser cutting tool or saw blade. After singulation, each die is mounted to a package substrate that includes pins or contact pads for interconnection with other system components. Contact pads formed on the semiconductor die are then connected to contact pads in the package. Electrical connections can be made of solder bumps, stud bumps, conductive pastes or wirebonds. Encapsulants or other molding materials are deposited on the package to provide physical support and electrical separation. The final package is then inserted into an electrical system and the functionality of the semiconductor device is made available to other system components.

도 3은 그것의 표면상에 장착된 다수 반도체 패키지를 구비한 칩 캐리어 기판 또는 프린트 회로 보드(PCB, 52)를 갖는 전자 소자(50)를 도시하고 있다. 전자 소자(50)는 적용에 따라서 한 형태의 반도체 패키지 또는 멀티플 형태의 반도체 패키지를 가질 수 있다. 반도체 패키지의 상이한 형태들이 도시 목적으로 도 3에 도시되었다. 3 shows an electronic device 50 having a chip carrier substrate or printed circuit board (PCB) 52 with multiple semiconductor packages mounted on its surface. The electronic device 50 may have one type of semiconductor package or multiple types of semiconductor packages, depending on the application. Different forms of semiconductor package are shown in FIG. 3 for illustrative purposes.

전자 소자(50)는 하나 이상의 전기적 기능을 수행하기 위해 반도체 패키지를 사용하는 독립형 시스템일 수 있다. 또한, 전자 소자(50)는 큰 시스템의 하부 부품일 수 있다. 예를 들면, 전자 소자(50)는 핸드폰, 개인용 디지털 어시스턴트(PDA), 디지털 비디오 카메라(DVC) 또는 다른 전자 통신 장치의 부분일 수 있다. 또한 전자 소자(50)는 컴퓨터에 삽입될 수 있는 그래픽 카드, 네트워크 인터페이스 카드 또는 다른 신호 처리 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, 특정 용도 직접 회로(ASIC), 로직 회로, 아날로그 회로, RF회로, 개별 장치 또는 다른 반도체 다이 또는 전기 부품을 포함할 수 있다. 이들 제품들이 시장에 의해 수용되기 위해서는 소형화 및 중량 감소가 필수적이다. 반도체 소자들 사이의 거리는 고집적을 위해 감소되어야 한다. The electronic device 50 may be a standalone system that uses a semiconductor package to perform one or more electrical functions. Also, electronic device 50 may be a lower part of a larger system. For example, the electronic device 50 may be part of a mobile phone, personal digital assistant (PDA), digital video camera (DVC), or other electronic communication device. The electronic device 50 can also be a graphics card, a network interface card or other signal processing card that can be inserted into a computer. The semiconductor package may include a microprocessor, memory, special purpose integrated circuit (ASIC), logic circuit, analog circuit, RF circuit, discrete device, or other semiconductor die or electrical component. Miniaturization and weight reduction are essential for these products to be accepted by the market. The distance between semiconductor elements should be reduced for high integration.

도 3에서, PCB(52)는 PCB상에 장착된 반도체 패키지의 구조적 지지 및 전기적 상호접속을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(54)가 증발, 전해 도금, 무전해 도금, 스크린 프린팅 또는 다른 적절한 금속 전착 공정을 이용하여 PCB(52) 표면위에 또는 PCB층들내에 형성된다. 신호 트레이스(54)는 각각의 반도체 패키지, 장착된 부품들 그리고 다른 외부 시스템 부품들 사이에 전기적 통신을 제공한다. 트레이스(54)는 또한 반도체 패키지 각각에 전력 및 접지 접속을 제공한다. In FIG. 3, PCB 52 provides a general substrate for structural support and electrical interconnection of semiconductor packages mounted on the PCB. Conductive signal traces 54 are formed on the PCB 52 surface or in PCB layers using evaporation, electrolytic plating, electroless plating, screen printing or other suitable metal electrodeposition process. Signal trace 54 provides electrical communication between each semiconductor package, mounted components, and other external system components. Trace 54 also provides power and ground connections to each of the semiconductor packages.

일부 실시예에서, 반도체 소자는 두 패키지 레벨을 갖는다. 제 1 레벨 패키징은 반도체 다이를 중간 캐리어에 기계적으로 그리고 전기적으로 부착시키는 기술이다. 제 2 레벨 패키징은 중간 캐리어를 PCB에 기계적으로 그리고 전기적으로 부착시키는 것을 포함한다. 다른 실시예에서, 반도체 소자는 단지 다이가 기계적으로 그리고 전기적으로 PCB에 직접 장착되는 제 1 레벨 패키징을 가질 수 있다. In some embodiments, the semiconductor device has two package levels. First level packaging is a technique for mechanically and electrically attaching a semiconductor die to an intermediate carrier. Second level packaging involves mechanically and electrically attaching the intermediate carrier to the PCB. In another embodiment, the semiconductor device may only have a first level packaging in which the die is mechanically and electrically mounted directly to the PCB.

도시의 목적으로, 와이어 본드 패키지(56) 및 플립 칩(58)을 포함하는 제 1레벨 패키징의 여러 형태들이 PCB(52)상에 도시되었다. 게다가, 볼 그리드 어레이(BGA)(60), 범프 칩 캐리어(BCC)(62), 듀얼 인-라인 패키지(DIP)(64), 랜드 그리드 어레이(LGA)(66), 멀티-칩 모듈(MCM)(68), 쿼드(quad) 플랫 넌-리디드 패키지(QFN)(70) 및 쿼드 플랫 패키지(72)를 포함하는 제 2레벨 패키징의 여러 형태가 PCB(52)상에 장착된 것으로 도시되었다. 시스템 요건에 따라서, 다른 전자 부품뿐 아니라 제 1 및 제 2 레벨 패키징 형태의 어떤 조합으로 구성된 반도체 패키지의 어떤 조합이라도 PCB(52)에 접속될 수 있다. 일부 실시예에서, 전자 소자(50)는 싱글 부착 반도체 패키지를 포함하지만, 다른 실시예는 멀티플 상호접속 패키지를 요구한다. 싱글 기판상에 하나 이상의 반도체 패키지를 조합시킴으로써, 제조자는 전자 소자 및 시스템 안에 기-제조된 부품들을 합체시킬 수 있다. 반도체 패키지는 복잡한 기능성을 갖기 때문에, 전자 소자는 보다 싼 부품과 간소화된 제조 공정을 이용하여 제조될 수 있다. 결과적인 소자들은 고장이 적으며 제조하는데 저렴하여 소비자에게 낮은 비용을 가져다 준다. For purposes of illustration, various forms of first level packaging including wire bond package 56 and flip chip 58 are shown on PCB 52. In addition, ball grid array (BGA) 60, bump chip carrier (BCC) 62, dual in-line package (DIP) 64, land grid array (LGA) 66, multi-chip module (MCM) Several forms of second level packaging, including 68), quad flat non-lead package (QFN) 70, and quad flat package 72, are shown mounted on PCB 52. . Depending on system requirements, any combination of semiconductor packages consisting of any combination of first and second level packaging forms as well as other electronic components may be connected to PCB 52. In some embodiments, electronic device 50 includes a single attachment semiconductor package, while other embodiments require multiple interconnect packages. By combining one or more semiconductor packages on a single substrate, a manufacturer can incorporate prefabricated components into electronic devices and systems. Because semiconductor packages have complex functionality, electronic devices can be manufactured using cheaper components and simplified manufacturing processes. The resulting devices have fewer failures and are cheaper to manufacture, resulting in lower costs for the consumer.

도 4a-4c는 예시적인 반도체 패키지를 도시하고 있다. 도 4a는 PCB(52)에 장착된 DIP(64)의 다른 상세 사항을 도시하고 있다. 반도체 다이(74)는 그 안에 형성된 액티브 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 또는 디지털 회로를 포함하는 액티브 영역을 포함하고, 다이의 전기적 디자인에 따라서 전기적으로 상호 접속된다. 예를 들면, 상기 회로는 반도체 다이(74)내에 형성된 하나 이상의 트랜지스터, 다이오드, 인덕터, 캐패시터, 레지스터 및 다른 회로 부재들을 포함한다. 접촉 패드(76)는 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au) 또는 은(Ag)과 같은 전도 재료로 구성된 하나 이상의 층이고, 반도체 다이(74)내에 형성된 회로 부재와 전기적으로 접속된다. DIP(64)의 조립 동안에, 반도체 다이(74)는 금-은 공정층 또는 열 에폭시 또는 에폭시 수지와 같은 부착 재료를 이용하여 중간 캐리어(78)에 부착된다. 패키지 몸체는 폴리머 또는 세라믹과 같은 절연 패키징 재료를 포함한다. 컨덕터 리드(80)와 본드 와이어(82)는 반도체 다이(74) 및 PCB(52) 사이에 전기적 접속을 제공한다. 습분과 입자들의 패키지로의 침투를 방지하고 반도체 다이(74) 및 본드 와이어(82)의 오염을 방지하는 것에 의한 환경적 보호를 위해서 패키지 위에 봉지재(84)가 전착된다. 4A-4C illustrate exemplary semiconductor packages. 4A shows another detail of the DIP 64 mounted to the PCB 52. Semiconductor die 74 includes an active region formed therein including an active region, a passive element, a conductive layer, and an analog or digital circuit implemented as an insulating layer, and is electrically interconnected according to the electrical design of the die. For example, the circuit includes one or more transistors, diodes, inductors, capacitors, resistors, and other circuit members formed in the semiconductor die 74. The contact pads 76 are one or more layers of conductive materials such as aluminum (Al), copper (Cu), tin (Sn), nickel (Ni), gold (Au), or silver (Ag), and the semiconductor die 74 Is electrically connected to a circuit member formed in the circuit. During assembly of the DIP 64, the semiconductor die 74 is attached to the intermediate carrier 78 using a gold-silver process layer or an attachment material such as a thermal epoxy or epoxy resin. The package body includes an insulating packaging material such as a polymer or ceramic. Conductor lead 80 and bond wire 82 provide an electrical connection between semiconductor die 74 and PCB 52. Encapsulant 84 is electrodeposited on the package for environmental protection by preventing moisture and particles from penetrating into the package and preventing contamination of semiconductor die 74 and bond wire 82.

도 4b는 PCB(52)상에 장착된 BCC(62)의 다른 상세 사항을 도시하고 있다. 반도체 다이(88)는 언더필 또는 에폭시-수지 부착 재료(92)를 이용하여 캐리어(90) 위에 장착된다. 본드 와이어(94)는 접촉 패드(96,98) 사이에 제 1 레벨 패키징 상호접속을 제공한다. 몰딩 화합물 또는 봉지재(100)가 소자의 물리적 지지 및 전기적 분리를 제공하기 위해서 반도체 다이(88) 및 본드 와이어(94) 위에 전착된다. 접촉 패드(102)가 전해 도금 또는 무전해 도금과 같은 적절한 금속 전착 공정을 이용하여 산화 방지를 위해 PCB(52) 표면 위에 형성된다. 접촉 패드(102)는 PCB(52)의 하나 이상의 전도성 신호 트레이스(54)에 전기적으로 접속된다. 범프(104)가 BCC(62)의 접촉 패드(98)와 PCB(52)의 접촉 패드(102) 사이에 형성된다. 4B shows another detail of the BCC 62 mounted on the PCB 52. The semiconductor die 88 is mounted over the carrier 90 using underfill or epoxy-resin attachment material 92. Bond wire 94 provides a first level packaging interconnect between contact pads 96 and 98. A molding compound or encapsulant 100 is electrodeposited over the semiconductor die 88 and bond wire 94 to provide physical support and electrical isolation of the device. Contact pads 102 are formed on the PCB 52 surface for oxidation prevention using suitable metal electrodeposition processes such as electrolytic plating or electroless plating. The contact pads 102 are electrically connected to one or more conductive signal traces 54 of the PCB 52. A bump 104 is formed between the contact pads 98 of the BCC 62 and the contact pads 102 of the PCB 52.

도 4c에서, 반도체 다이(58)는 플립 칩 형태 제 1 레벨 패키징 상태로 중간 캐리어(106)에 하향으로 접하여 장착된다. 반도체 다이(58)의 액티브 영역(108)은 다이의 전기적 디자인에 따라서 형성된 액티브 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 및 디지털 회로를 포함한다. 예를 들면, 상기 회로는 액티브 영역(108)내에 하나 이상의 트랜지스터, 다이오드, 인덕터, 캐패시터, 래지스터 및 다른 회로 부재들을 포함할 수 있다. 반도체 다이(58)는 범프(110)를 통해서 캐리어(106)에 전기적으로 그리고 기계적으로 접속된다. In FIG. 4C, the semiconductor die 58 is mounted in contact with the intermediate carrier 106 in a flip chip shaped first level packaging state. The active region 108 of the semiconductor die 58 includes analog and digital circuits implemented as active elements, passive elements, conductive layers, and insulating layers formed in accordance with the electrical design of the die. For example, the circuit can include one or more transistors, diodes, inductors, capacitors, resistors, and other circuit members in the active region 108. Semiconductor die 58 is electrically and mechanically connected to carrier 106 through bump 110.

BGA(60)가 범프(112)를 이용하여 BGA 형태 제 2레벨 패키징 상태로 PCB(52)에 전기적으로 그리고 기계적으로 접속된다. 반도체 다이(58)는 범프(110), 신호 라인(114) 및 범프(112)를 통해서 PCB(52)의 전도성 신호 트레이스(54)에 전기적으로 접속된다. 몰딩 화합물 또는 봉지재(116)가 소자의 물리적 지지 및 전기적 분리를 제공하기 위해서 반도체 다이(58) 및 캐리어(106)위에 전착된다. 플립 칩반도체 소자는 신호 전파 거리 감축, 보다 낮은 캐패시턴스 제공 및 전반적인 회로 성능을 개선시키기 위해서 반도체 다이(58)상의 액티브 소자로부터 PCB(52)상의 전도 트랙까지 짧은 전기 전도 경로를 제공한다. 다른 하나의 실시예에서, 반도체 다이(58)는 중간 캐리어(106) 없이 플립 칩 형태 제 1레벨 패키징을 이용하여 PCB(52)에 기계적 및 전기적으로 직접 접속될 수 있다. The BGA 60 is electrically and mechanically connected to the PCB 52 in the BGA type second level packaging state using the bump 112. Semiconductor die 58 is electrically connected to conductive signal trace 54 of PCB 52 through bump 110, signal line 114, and bump 112. A molding compound or encapsulant 116 is electrodeposited on the semiconductor die 58 and the carrier 106 to provide physical support and electrical isolation of the device. Flip chip semiconductor devices provide short electrical conduction paths from active devices on semiconductor die 58 to conducting tracks on PCB 52 to reduce signal propagation distance, provide lower capacitance, and improve overall circuit performance. In another embodiment, the semiconductor die 58 may be mechanically and electrically connected directly to the PCB 52 using flip chip type first level packaging without the intermediate carrier 106.

다른 하나의 실시예에서, 반도체 다이(58)의 액티브 영역(108)은, 도 4d에 도시된 바와 같이, 직접, 즉, 중간 캐리어 없이 PCB(115)에 하향으로 접하여 장착된다. 범프 패드(111)가 증발, 전해 도금, 무전해 도금, 스크린 프린팅 또는 다른 적절한 금속 전착 공정을 이용하여 액티브 영역(108)상에 형성된다. 범프 패드(111)가 액티브 영역(108)의 전도 트랙에 의해 액티브 및 패시브 회로에 연결된다. 범프 패드(111)는 Al, Sn, Ni, Au, Ag 또는 Cu일 수 있다. 전기 전도 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 프린팅 공정을 이용하여 범프 패드(111) 위에 전착된다. 상기 범프 재료는 선택적인 유제 용액을 구비한 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그들의 조합일 수 있다. 예를 들면, 범프 재료는 공정(eutectic) Sn/Pb, 고-리드 솔더 또는 리드-프리 솔더일 수 있다. 범프 재료는 적절한 부착 또는 결합 공정을 이용하여 다이 범프 패드(160) 및 PCB(115)상의 전도 트랙 사이에 에 결합 된다. 하나의 실시예에서, 구형 볼 또는 범프(117)를 형성하도록 범프 재료를 그것의 융점 이상으로 가열하여 리플로우된다. 플립 칩반도체 소자는 신호 전파 감소, 보다 낮은 캐패시턴스 제공 및 전반적인 회로 성능을 개선시키기 위해서 반도체 다이(58) 상의 액티브 소자로부터 PCB(115)상의 전도 트랙(118)까지 짧은 전기 전도 경로를 제공한다. In another embodiment, the active region 108 of the semiconductor die 58 is mounted in direct contact with the PCB 115 directly, ie without an intermediate carrier, as shown in FIG. 4D. Bump pads 111 are formed on the active region 108 using evaporation, electrolytic plating, electroless plating, screen printing or other suitable metal electrodeposition processes. The bump pads 111 are connected to the active and passive circuits by conducting tracks in the active region 108. The bump pad 111 may be Al, Sn, Ni, Au, Ag, or Cu. The electrically conductive bump material is electrodeposited on the bump pad 111 using an evaporation, electrolytic plating, electroless plating, ball drop or screen printing process. The bump material may be Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, solder and combinations thereof with an optional emulsion solution. For example, the bump material may be eutectic Sn / Pb, high-lead solder or lead-free solder. The bump material is coupled between the die bump pad 160 and the conductive track on the PCB 115 using an appropriate attachment or bonding process. In one embodiment, the bump material is heated and reflowed above its melting point to form a spherical ball or bump 117. Flip chip semiconductor devices provide short electrical conduction paths from active devices on semiconductor die 58 to conducting tracks 118 on PCB 115 to reduce signal propagation, provide lower capacitance, and improve overall circuit performance.

도 5는 범프 패드(122)를 구비한 플립칩 형태의 반도체 다이(120) 일부에 대한 단면을 도시하고 있다. 트레이스 라인(130, 132)은 기판 (136)상에 형성된다. 트레이스 라인(130, 132)은, 도 6a에 도시된 바와 같이, 집적 범프 패드(138)를 구비한 스트레이트 전기 컨덕터이다. 집적된 범프 패드(138)는 트레이스 라인(130, 132)와 동일 선상이다. 또한 트레이스 라인(130, 132)은 도 6b에 도시된 바와 같이, 둥근 집적 범프 패드(139) 는 도 6c에 도시된 바와 같이, 직사각형 집적 범프 패드(140)를 가질 수 있다. 집적 범프 패드들은 전형적으로 최대 상호접속 밀도 및 용량을 위해 어레이에 배열된다.  5 illustrates a cross-section of a portion of a semiconductor die 120 in flip chip form with bump pads 122. Trace lines 130 and 132 are formed on the substrate 136. Trace lines 130 and 132 are straight electrical conductors with integrated bump pads 138, as shown in FIG. 6A. The integrated bump pad 138 is colinear with the trace lines 130 and 132. In addition, the trace lines 130 and 132 may have a rectangular integrated bump pad 140, as shown in FIG. 6B, and the round integrated bump pad 139 may be illustrated in FIG. 6C. Integrated bump pads are typically arranged in an array for maximum interconnect density and capacity.

도 7에서, 솔더 마스크(142)가 트레이스 라인들(130, 132) 일부 위에 전착된다. 그러나, 솔더 마스크(142)는 집적 범프 패드(138) 위에는 형성되지 않는다. 따라서, 도 2의 종래 기술에서 알 수 있는 바와 같이, 기판상의 각 범프 패드에 대해 어떤 SRO도 존재하지 않는다. 비습윤성 솔더 마스크 패치(144)가 집적 범프 패드(138)의 어레이 내에, 즉, 인접한 범프 패드들 사이의 기판(136)상에 침입형으로 형성된다. 솔더 마스크 패치는 또한 다이 범프 패드(122) 어레이 내의 반도체 다이(10) 상에 침입형으로 형성될 수 있다. 특히, 솔더 마스크 패치는 덜 습윤성 영역까지의 진행을 방지하는 어떤 배열로 집적 범프 패드에 근접하여 형성된다. 도 8은 집적 범프 패드(138) 위에 형성되고 솔더 마스크 패치(144)에 의해 한정되는 범프(150, 152)를 도시하고 있다.  In FIG. 7, a solder mask 142 is electrodeposited over some of the trace lines 130, 132. However, solder mask 142 is not formed over integrated bump pad 138. Thus, as can be seen in the prior art of FIG. 2, there is no SRO for each bump pad on the substrate. A non-wetting solder mask patch 144 is formed intrusively within the array of integrated bump pads 138, ie, on the substrate 136 between adjacent bump pads. Solder mask patches may also be formed intrusive on the semiconductor die 10 in the die bump pad 122 array. In particular, solder mask patches are formed in close proximity to the integrated bump pads in some arrangement that prevents propagation to less wettable areas. FIG. 8 illustrates bumps 150, 152 formed over integrated bump pad 138 and defined by solder mask patches 144.

전기적 전도 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 프린팅 공정을 이용하여 다이 범프 패드(122) 또는 집적 범프 패드(138)위에 전착된다. 범프 재료는 선택적인 플럭스 용액을 구비한 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그들의 조합일 수 있다. 예를 들면, 범프 재료는 공정 Sn/Pb, 고-리드- 솔더(high-lead solder) 또는 리드-프리 솔더(lead-free solder)일 수 있다. 범프 재료는 적절한 부착 또는 결합 공정을 이용하여 집적 범프 패드(138)에 결합 된다. 하나의 실시예에서, 범프 재료는 구형볼 또는 범프(150, 152)를 형성하기 위해 범프 재료를 그것의 융점 이상으로 가열하는 것에 의해 리플로우된다. 일부 응용에서, 범프(150, 152)는 두 번 리플로우되어 다이 범프 패드(122) 및 집적 범프 패드(138) 사이의 전기적 접촉을 개선시킨다. 범프는 또한 다이 범프 패드(122) 및 집적 범프 패드(138)에 압착 결합된다. 범프(150, 152)는 집적 범프 패드(138) 위에 형성될 수 있는 상호접속 구조체의 한 형태를 나타낸다. 상호접속 구조체는 스터드 범프, 마이크로 범프 또는 다른 전기적 상호접속체를 사용할 수 있다. The electrically conductive bump material is electrodeposited on die bump pad 122 or integrated bump pad 138 using an evaporation, electrolytic plating, electroless plating, ball drop or screen printing process. The bump material may be Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, solder with a selective flux solution and combinations thereof. For example, the bump material may be process Sn / Pb, high-lead solder or lead-free solder. The bump material is bonded to the integrated bump pad 138 using a suitable attach or join process. In one embodiment, the bump material is reflowed by heating the bump material above its melting point to form spherical balls or bumps 150 and 152. In some applications, bumps 150 and 152 are reflowed twice to improve electrical contact between die bump pad 122 and integrated bump pad 138. The bumps are also press bonded to the die bump pads 122 and the integrated bump pads 138. Bumps 150 and 152 represent one form of interconnect structure that may be formed over integrated bump pad 138. The interconnect structure may use stud bumps, micro bumps or other electrical interconnects.

높은 라우팅 밀도 응용에서, 이스케이프 피치를 최소화하는 것이 바람직하다. 전도성 트레이스(130,132) 사이의 피치를 감소시키기 위해서, 범프 재료는 솔더 마스크 없이 집적 범프 패드(138) 주위에 리플로우된다. 전도성 트레이스(130,132) 사이의 이스케이프 피치는 솔더 리플로우 수용목적을 위한 집적 범프 패드 주위의 솔더 마스크 및 관련 SRO를 제거함으로써, 즉, 솔더 마스크 없이 범프 재료를 리플로우시킴으로써 감소될 수 있다. 솔더 마스크(142)는, 도 7에 도시된 바와 같이, 전도성 트레이스(130,132) 및 집적 범프 패드(138)로부터 떨어진 기판(136)의 일부 위에 형성될 수 있다. 그러나, 솔더 마스크(142)는 집적 범프 패드(138) 위에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(130, 132) 부분은 솔더 마스크(142)에 형성된 SRO가 결여된다. In high routing density applications, it is desirable to minimize the escape pitch. To reduce the pitch between conductive traces 130 and 132, the bump material is reflowed around the integrated bump pad 138 without a solder mask. The escape pitch between conductive traces 130 and 132 can be reduced by removing the solder mask and associated SRO around the integrated bump pad for solder reflow acceptance purposes, ie by reflowing the bump material without the solder mask. Solder mask 142 may be formed over a portion of substrate 136 away from conductive traces 130 and 132 and integrated bump pad 138, as shown in FIG. However, solder mask 142 is not formed over integrated bump pad 138. That is, portions of the conductive traces 130 and 132 designed to engage the bump material lack SRO formed in the solder mask 142.

또한, 솔더 마스크 패치(144)가 집적 범프 패드(138)의 어레이 내에 침입형으로(interstitially) 기판(136) 상에 형성된다. 솔더 마스크 패치(144)는 비습윤성 재료이다. 솔더 마스크 패치(144)는 솔더 마스크(142)와 동일한 재료이고 동일한 공정 단계 동안에 인가되거나 또는 상이한 재료이고 상이한 공정 단계 동안에 인가될 수 있다. 솔더 마스크 패치(144)는 집적 범프 패드(138) 어레이 내의 트레이스 또는 패드 부분의 선택적인 산화, 도금 또는 다른 처리에 의해 형성될 수 있다. 솔더 마스크 패치(144)는 솔더 유동을 집적 범프 패드(138)에 국한하여 전도 범프 재료의 인접 구조체로의 침출을 방지한다. In addition, solder mask patches 144 are formed on the substrate 136 interstitially within the array of integrated bump pads 138. Solder mask patch 144 is a non-wetting material. The solder mask patch 144 may be the same material as the solder mask 142 and may be applied during the same process step or may be a different material and during different process steps. Solder mask patch 144 may be formed by selective oxidation, plating, or other processing of traces or pad portions within the array of integrated bump pads 138. The solder mask patch 144 confines solder flow to the integrated bump pad 138 to prevent leaching of the conductive bump material into adjacent structures.

범프 재료가 집적 범프 패드(138) 어레이 내에 침입형으로 위치된 솔더 마스크 패치(144)를 구비한 상태로 리플로우되는 경우에, 웨팅 및 표면장력은 범프 재료를 다이 범프 패드(122) 및 집적 범프 패드(138) 사이 공간 내와, 전도성 트레이스(130,132)에 바로 인접하고 집적 범프 패드(138)의 풋프린트내의 기판(136) 부분에 한정 및 보유시킨다. When the bump material is reflowed with solder mask patches 144 intrusively positioned within the array of integrated bump pads 138, the wetting and surface tension causes the bump material to die die pad 122 and the integrated bump. It is confined and retained in the space between the pads 138 and directly to the conductive traces 130, 132 and in the portion of the substrate 136 in the footprint of the integrated bump pad 138.

원하는 콘파인먼트(confinement) 특성을 달성하기 위해서, 범프 재료가, 범프 재료와 접촉하는 영역을 전도성 트레이스(130,132)의 주위 영역보다 더 습윤적으로 선택적으로 만들기 위해 다이 범프 패드(122) 또는 집적 범프 패드(138)에 위치되기 전에 유제 용액에 함침될 수 있다. 용융 범프 재료는 유제 용액의 습윤 특성으로 인해 범프 패드에 의해 한정된 영역 내에 한정되게 잔류한다. 범프 재료는 덜 습윤 가능한 영역까지 진행되지 않는다. 박막의 산화층 또는 다른 절연층이 범프 재료가 덜 습윤적으로 만들려 의도하지 않았던 영역 위에 형성될 수 있다. 이런 이유로, 솔더 마스크(142)는 다이 펌프 패드(122) 또는 집적 범프 패드(138) 주위에 필요하지 않다.  In order to achieve the desired confinement properties, the bump material is either die bump pad 122 or integrated bump to selectively make the area in contact with the bump material more wetted than the surrounding area of the conductive traces 130 and 132. It may be impregnated with the emulsion solution before being placed in the pad 138. The molten bump material remains limited within the area defined by the bump pads due to the wetting properties of the emulsion solution. The bump material does not proceed to areas that are less wettable. An oxide layer or other insulating layer of the thin film may be formed over an area that the bump material was not intended to make less wet. For this reason, solder mask 142 is not needed around die pump pad 122 or integrated bump pad 138.

어떤 SRO도 다이 범프 패드(122) 또는 집적 범프 패드(138) 주위에 형성되지 않기 때문에, 전도성 트레이스(130,132)는 보다 미세한 피치로 형성될 수 있는데, 즉, 접촉을 이루고 그리고 전기적 쇼트 형성 없이도 전도성 트레이스(130, 132)는 인접한 구조체에 근접하여 놓일 수 있다. 동일한 솔더 레지스트레이션 디자인 룰을 가정하면, 전도성 트레이스(130,132) 사이의 피치는 P=(1.1D + W)/2로 주어지는데, 여기서 D는 범프(150-152)의 베이스 직경, 그리고 W는 전도성 트레이스(130,132)의 폭이다. 하나의 실시예에서, 100㎛의 범프 직경, 그리고 20㎛의 트레이스 라인 폭이 주어지면, 전도성 트레이스(130,132)의 최소 이스케이프 피치는 65㎛가 된다. 범프 형성은 종래 기술에서 알 수 있듯이, 인접한 개구들 사이의 솔더 마스크 재료에 대한 리거먼트(ligament) 공간 및 최소 레졸버블(resolvable) SRO에 대한 설명 필요성을 제거시킨다. Since no SRO is formed around the die bump pad 122 or the integrated bump pad 138, the conductive traces 130, 132 can be formed at a finer pitch, i.e. conductive traces without contact and without electrical short formation. 130 and 132 may be placed proximate to adjacent structures. Assuming the same solder registration design rule, the pitch between conductive traces 130,132 is given by P = (1.1D + W) / 2, where D is the base diameter of bumps 150-152, and W is the conductive trace. Width of (130,132). In one embodiment, given a bump diameter of 100 μm and a trace line width of 20 μm, the minimum escape pitch of the conductive traces 130, 132 is 65 μm. Bump formation eliminates the need for a description of the minimum resolvable SRO and ligament space for the solder mask material between adjacent openings, as can be seen in the prior art.

도 9-14는 도 5-8에 도시된 바와 같은, 솔더 마스크 패치를 구비하며 형성된 상호접속 구조체에 적용가능한 다양한 상호접속 구조체를 갖는 다른 실시예를 도시하고 있다. 도 9a는 실리콘, 게르마늄, 비화 갈륨, 인화 인듐 또는 탄화 실리콘과 같은 구조적 지지를 위한 베이스 기판 재료(222)를 구비한 반도체 웨이퍼(220)를 도시하고 있다. 전술한 바와 같은 쏘우 스트리트(226)에 의해 분리된 다수 반도체 다이 또는 부품들(224)이 웨이퍼(220) 상에 형성된다.9-14 illustrate another embodiment having various interconnect structures having solder mask patches and applicable to the interconnect structures formed, as shown in FIGS. 5-8. FIG. 9A shows a semiconductor wafer 220 with a base substrate material 222 for structural support such as silicon, germanium, gallium arsenide, indium phosphide or silicon carbide. Multiple semiconductor dies or components 224 separated by saw streets 226 as described above are formed on wafer 220.

도 9b는 반도체 웨이퍼(220) 일부의 단면을 도시하고 있다. 각 반도체 다이(224)는 후방 표면(228)과, 다이의 전기적 디자인 또는 기능에 따라서 기계적 및 전기적으로 상호 접속되고 다이내에 형성된 액티브 소자, 패시브 소자, 전도층 및 절연층으로 구현된 아날로그 및 디지털 회로들을 포함하는 액티브 표면(230)을 갖는다. 예를 들면, 상기 회로는, 디지털 신호 처리기(DSP), ASIC, 메모리 또는 다른 신호 처리 회로와 같은 아날로그 또는 디지털 신호들을 구현하기 위해서 액티브 표면(230)내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 신호 부재들을 포함할 수 있다. 반도체 다이(224)는 또한, RF 신호 처리용으로 인덕터, 캐패시터 및 레지스터와 같은 집적된 패시브 소자(IPD)를 포함할 수 있다. 하나의 실시예에서, 반도체 다이(224)는 플립칩 형태 반도체 다이이다. 9B illustrates a cross section of a portion of the semiconductor wafer 220. Each semiconductor die 224 is an analog and digital circuit implemented with back surface 228 and active, passive, conductive, and insulating layers formed mechanically and electrically interconnected within the die, depending on the electrical design or function of the die. It has an active surface 230 that includes them. For example, the circuit may include one or more transistors, diodes, and other signal members formed in the active surface 230 to implement analog or digital signals, such as a digital signal processor (DSP), ASIC, memory, or other signal processing circuit. It may include. The semiconductor die 224 may also include integrated passive elements (IPDs) such as inductors, capacitors, and resistors for RF signal processing. In one embodiment, the semiconductor die 224 is a flip chip shaped semiconductor die.

전기 전도 층(232)이 PVD, CVD, 전해 도금, 무전해 도금 공정 또는 다른 적절한 금속 전착 공정을 이용하여 액티브 표면(230) 위에 형성된다. 전도층(232)은 Al, Cu, Sn, Ni, Au, Ag 또는 다른 적절한 전기 전도 재료의 하나 이상의 층일 수 있다. 전도 층(232)은 액티브 표면(230)상의 회로에 전기적으로 접속된 접촉 패드로서 작용한다. An electrically conductive layer 232 is formed over the active surface 230 using a PVD, CVD, electrolytic plating, electroless plating process or other suitable metal electrodeposition process. Conductive layer 232 may be one or more layers of Al, Cu, Sn, Ni, Au, Ag or other suitable electrically conductive material. Conductive layer 232 acts as a contact pad electrically connected to a circuit on active surface 230.

도 9c는 접촉 패드(232) 위에 형성된 상호 접속 구조체를 구비한 반도체 웨이퍼(220)의 일부를 도시하고 있다. 전기적 전도 범프 재료(234)가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 프린팅 공정을 이용하여 접촉 패드(232) 위에 전착된다. 상기 범프 재료(234)는 선택적인 유제 용액을 구비한 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그들의 조합일 수 있다. 예를 들면, 범프 재료(234)는 공정 Sn/Pb, 고-리드 솔더 또는 리드-프리 솔더일 수 있다. 범프 재료(234)는 일반적으로 유순하고 약 200g의 수직 부하와 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 범프 재료(234)는 적절한 부착 또는 결합 공정을 이용하여 접촉 패드(232)에 결합 된다. 예를 들면, 범프 재료(234)는 접촉 패드(232)에 압착 결합될 수 있다. 범프 재료(234)는 또한 도 9d에 도시된 바와 같이, 구형 볼 또는 범프(236)를 형성하기 위해 범프 재료를 그것의 융점 이상으로 가열하여 리플로우시킬 수 있다. 일부 응용에서, 범프(236)는 두 번 리플로우되어 접촉 패드(232)에의 전기적 접촉을 개선시킨다. 범프(236)는 접촉 패드(232) 위에 형성될 수 있는 상호 접속 구조체의 한 형태를 나타낸다. 상기 상호 접속 구조체는 또한 스터드 범프, 마이크로 범프 또는 다른 전기적 접속체를 사용할 수 있다. 9C illustrates a portion of a semiconductor wafer 220 with interconnect structures formed over contact pads 232. Electrically conductive bump material 234 is electrodeposited over contact pad 232 using an evaporation, electrolytic plating, electroless plating, ball drop or screen printing process. The bump material 234 may be Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, solder with optional emulsion solution, and combinations thereof. For example, bump material 234 may be process Sn / Pb, high-lead solder or lead-free solder. Bump material 234 is generally compliant and undergoes plastic deformation greater than about 25 μm under force equivalent to a vertical load of about 200 g. Bump material 234 is coupled to contact pad 232 using a suitable attachment or bonding process. For example, bump material 234 may be press bonded to contact pad 232. Bump material 234 may also heat and reflow bump material above its melting point to form a spherical ball or bump 236, as shown in FIG. 9D. In some applications, bump 236 is reflowed twice to improve electrical contact to contact pad 232. Bump 236 represents a form of interconnect structure that may be formed over contact pads 232. The interconnect structure may also use stud bumps, micro bumps or other electrical connectors.

도 9e는 비가용성 또는 비붕괴성부(240) 및 가용성 또는 붕괴성부(242)를 포함하는 복합 범프(238)로서 접촉 패드(232) 위에 형성된 상호 접속 구조체의 다른 하나의 실시예를 도시하고 있다. 가용성 또는 붕괴성 및 비가용성 또는 비붕괴성 속성은 리플로우 조건에 대한 범프(238)에 대해 정의 된다. 비가용성부(240)는 Au, Cu, Ni, 고-리드 솔더 또는 리드-주석 합금일 수 있다. 가용성부(242)는 Sn, 리드-프리 합금, Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Ag-인듐(In) 합금, 공정 솔더(eutectic solder), Ag, Cu 또는 Pb의 주석 합금 또는 다른 비교적 저온 용융 솔더일 수 있다. 하나의 실시예에서, 100㎛의 접촉 패드(232) 폭 또는 직경이 주어지는 경우에, 비-가용성부(240)는 높이 약 45㎛, 그리고 가용성부(242)는 높이 약 35㎛가 된다. 9E illustrates another embodiment of an interconnect structure formed over contact pad 232 as a composite bump 238 that includes a non-soluble or non-collapsible portion 240 and a soluble or collapsible portion 242. Soluble or collapsible and non-soluble or non-collapsible properties are defined for bump 238 for reflow conditions. The insoluble portion 240 may be Au, Cu, Ni, high-lead solder or lead-tin alloy. The soluble portion 242 is a tin alloy of Sn, lead-free alloy, Sn-Ag alloy, Sn-Ag-Cu alloy, Sn-Ag-indium (In) alloy, eutectic solder, Ag, Cu or Pb Or other relatively low temperature molten solder. In one embodiment, given a contact pad 232 width or diameter of 100 μm, the non-soluble portion 240 is about 45 μm high and the soluble portion 242 is about 35 μm high.

도 9f는 전도성 필라(246) 위의 범프(244)로서 접촉 패드(232)위에 형성된 상호 접속 구조체에 대한 다른 하나의 실시예를 도시하고 있다. 범프(244)는 가용성 또는 붕괴성이고 전도성 필라(246)는 비가용성 또는 비붕괴성이다. 가용성 또는 붕괴성 및 비가용성 또는 비붕괴성 속성은 리플로우 조건에 대하여 정의된다. 범프(244)는 Sn, 리드-프리 합금, Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Ag-In 합금, 공정 솔더, Ag, Cu 또는 Pb의 주석 합금 또는 다른 비교적 저온 용융 솔더일 수 있다. 전도성 필라(246)는 Au, Cu, Ni, 고-리드 솔더 또는 리드-주석 합금일 수 있다. 하나의 실시예에서, 전도성 필라(246)는 Cu 필라이고 범프(244)는 솔더 캡이다. 접촉 패드(232)의 폭 또는 직경이 100㎛로 주어진 경우에, 전도성 필라(246) 높이는 약45㎛이고 범프(244) 높이는 약 35㎛이다. 9F illustrates another embodiment of an interconnect structure formed over contact pad 232 as bump 244 over conductive pillar 246. Bump 244 is soluble or collapsible and conductive pillar 246 is insoluble or non-collapseable. Soluble or decayable and insoluble or nondestructive properties are defined for reflow conditions. Bump 244 can be Sn, lead-free alloy, Sn-Ag alloy, Sn-Ag-Cu alloy, Sn-Ag-In alloy, process solder, Ag alloy, tin alloy of Ag, Cu or Pb or other relatively low temperature melt solder have. Conductive pillars 246 may be Au, Cu, Ni, high-lead solder or lead-tin alloys. In one embodiment, conductive pillar 246 is a Cu pillar and bump 244 is a solder cap. Given that the width or diameter of the contact pad 232 is 100 μm, the conductive pillar 246 height is about 45 μm and the bump 244 height is about 35 μm.

도 9g는 돌기(250)를 구비한 범프 재료(248)로서 접촉 패드(232) 위에 형성된 상호 접속 구조체의 다른 실시예를 도시하고 있다. 범프 재료(248)는 범프 재료(234)와 비슷하게, 낮은 인장 강도와 파손에 대한 높은 신장율을 구비하고, 연성이고 리플로우 조건하에서 변형가능하다. 돌기(250)는 도금 마무리 표면으로 형성되고 도시의 목적으로 도면에서 확대되어 있다. 돌기(250)의 크기는 또한 일반적으로 1-25㎛이다. 돌기는 또한 범프(236), 복합 범프(238) 및 범프(244)상에 형성될 수 있다. 9G illustrates another embodiment of an interconnect structure formed over contact pad 232 as bump material 248 with protrusions 250. Bump material 248 has low tensile strength and high elongation to break, similar to bump material 234, and is flexible and deformable under reflow conditions. The protrusion 250 is formed with a plated finish surface and enlarged in the drawings for purposes of illustration. The size of the protrusion 250 is also generally 1-25 μm. The protrusions may also be formed on bumps 236, composite bumps 238 and bumps 244.

도 9h에서, 반도체 웨이퍼(220)는 쏘우 블래이드 또는 레이저 컷팅 공구(252)를 이용하여 쏘우 스트리트(226)를 따라서 개별적인 반도체 다이(224)로 싱귤래이트된다. In FIG. 9H, the semiconductor wafer 220 is singulated into the individual semiconductor die 224 along the saw street 226 using a saw blade or laser cutting tool 252.

도 10a는 전도성 트레이스(256)를 구비한 기판 또는 PCB(254)를 도시하고 있다. 기판(254)은 싱글 사이드 FR5 라미네이트 또는 2-사이드 BT-수지 라미네이트일 수 있다. 도 6a-6c, 7-8 및 도 18a-18c를 참조하면, 반도체 다이(224)는 범프 재료(234)가 전도성 트레이스(256)의 상호 접속 사이트와 나란하게 정렬되도록 위치된다. 또한, 범프 재료(234)는 기판(254)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란하게 배열될 수 있다. 범프 재료(234)는 전도성 트레이스(256) 보다 넓다. 하나의 실시예에서, 범프 재료(234)는 100㎛ 미만의 폭을 갖고 전도성 트레이스 또는 패드(256)는 150㎛의 범프 피치에 대해서 35㎛의 폭을 갖는다. 전도성 트레이스(256)는 도 5-8에 도시된 바와 같은, 솔더 마스크 패치를 구비한 상태로 형성된 상호접속 구조체에 적용가능하다. 10A illustrates a substrate or PCB 254 with conductive traces 256. Substrate 254 may be a single side FR5 laminate or a two side BT-resin laminate. 6A-6C, 7-8 and 18A-18C, the semiconductor die 224 is positioned such that the bump material 234 is aligned with the interconnect sites of the conductive traces 256. In addition, bump material 234 may be arranged side by side with conductive pads or other interconnect sites formed on substrate 254. Bump material 234 is wider than conductive trace 256. In one embodiment, bump material 234 has a width of less than 100 μm and conductive traces or pads 256 have a width of 35 μm for a bump pitch of 150 μm. Conductive traces 256 are applicable to interconnect structures formed with solder mask patches, as shown in FIGS. 5-8.

압력 또는 힘(F)이 반도체 다이(224)의 후방 표면(228)에 인가되어 범프 재료(234)를 전도성 트레이스(256)로 압착한다. 힘(F)은 고온 상태에서 인가될 수 있다. 범프 재료(234)의 유순한 성질로 인해서 범프 재료는 BOL로 참조되는 바와 같이, 전도성 트레이스(256)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히 압력의 인가는 범프 재료(234)가 약 200g의 수직 하중에 해당하는 힘(F) 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪게 하고, 도 10b에 도시된 바와 같이, 전도성 트레이스의 정상면(top surface) 또는 측면을 커버하게 한다. 범프 재료(234)는 또한 범프 재료를 전도성 트레이스와 물리적으로 접촉시키고 범프 재료를 리플로우 온도하에서 리플로우시키는 것에 의해 전도성 트레이스(256)와 금속학적으로 연결될 수 있다. Pressure or force F is applied to the back surface 228 of the semiconductor die 224 to compress the bump material 234 into the conductive trace 256. Force F can be applied at a high temperature. Due to the docile nature of the bump material 234, the bump material is deformed or extruded around the top and sides of the conductive trace 256, as referred to as BOL. In particular, the application of pressure causes the bump material 234 to undergo plastic deformation greater than about 25 μm under a force F corresponding to a vertical load of about 200 g, and as shown in FIG. 10B, the top surface of the conductive trace. ) Or cover the sides. Bump material 234 may also be metallically connected to conductive trace 256 by physically contacting the bump material with the conductive trace and by reflowing the bump material under reflow temperature.

전도성 트레이스(256)를 범프 재료(234)보다 협소하게 만드는 것에 의해 전도성 트레이스 피치가 감소되어 라우팅(routing) 밀도 및 I/O 카운트를 증가시킬 수 있다. 보다 협소해진 전도성 트레이스(256)는 전도성 트레이스 주변의 범프 재료(234)를 변형시키는데 필요한 힘(F)를 감소시킨다. 예를 들면, 필수적인 힘(F)은 범프 재료보다 넓은 전도성 트레이스 또는 패드에 대해서 범프 재료를 변형시키는데 필요한 힘의 30-50%일 수 있다. 보다 낮은 압축력(F)이, 특수한 오차를 갖는 동일 평면성을 유지하고 균일한 z 방향 변형과 높은 신뢰성의 상호 접속 유니온을 달성하기 위해서 미세 피치 상호 접속과 작은 다이에 대해서 유용하다. 게다가, 전도성 트레이스(256) 주위의 범프 재료(234)를 변형시키는 것은 기계적으로 범프를 트레이스에 로킹시키어 리플로우 동안에 다이의 시프팅 또는 다이의 플로팅을 방지한다.  By making the conductive trace 256 narrower than the bump material 234, the conductive trace pitch can be reduced to increase routing density and I / O count. The narrower conductive trace 256 reduces the force F needed to deform the bump material 234 around the conductive trace. For example, the necessary force F may be 30-50% of the force required to deform the bump material for a conductive trace or pad that is wider than the bump material. Lower compression forces F are useful for fine pitch interconnects and small dies in order to maintain coplanarity with special errors and achieve uniform z-direction strain and high reliability interconnect unions. In addition, deforming the bump material 234 around the conductive trace 256 mechanically locks the bump to the trace to prevent shifting of the die or floating of the die during reflow.

도 10c는 반도체 다이(224)의 접촉 패드(232)위에 형성된 범프(236)를 도시하고 있다. 반도체 다이(224)는 범프(236)가 전도성 트레이스(256)상의 상호 접속 사이트와 나란하게 되도록 위치된다. 또한, 범프(236)는 기판(254)상에 형성된 전도 패드 또는 다른 상호 접속 사이트와 나란해질 수 있다. 범프(236)는 전도성 트레이스(256)보다 넓다. 전도성 트레이스(256)가 도 5-8에 도시된 바와 같은, 솔더 마스크 패치를 구비한 상태로 형성된 상호접속 구도체에 적용가능하다. 10C illustrates bump 236 formed over contact pad 232 of semiconductor die 224. The semiconductor die 224 is positioned such that the bumps 236 are parallel with the interconnect sites on the conductive traces 256. In addition, bump 236 may be parallel with conductive pads or other interconnect sites formed on substrate 254. Bump 236 is wider than conductive trace 256. Conductive traces 256 are applicable to interconnect spheres formed with solder mask patches, as shown in FIGS. 5-8.

압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 범프(236)를 전도성 트레이스(356)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프(236)의 유순한 성질로 인해서, 범프는 전도성 트레이스(256)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프(236)가 플라스틱 변형을 겪게 하고 전도성 트레이스(256)의 정상면 및 측면을 커버하게 한다. 범프(236)는 또한 리플로우 온도하에서 전도성 트레이스와 범프를 물리적으로 접촉시키는 것에 의해 전도성 트레이스(256)와 금속학적으로 연결된다. Pressure or force F is applied to the back surface 228 of the semiconductor die 224 to press the bump 236 to the conductive trace 356. Force F may be applied at a high temperature. Due to the docile nature of the bump 236, the bump is deformed or extruded around the top and sides of the conductive trace 256. In particular, the application of pressure causes the bump 236 to undergo plastic deformation and cover the top and sides of the conductive trace 256. Bump 236 is also metallically connected to conductive trace 256 by physically contacting the conductive trace and the bump under reflow temperature.

전도성 트레이스(256)를 범프(236)보다 협소하게 만들므로, 전도성 트레이스 피치가 감소되어 라우팅(routing) 밀도 및 IO/카운트를 증가시킬 수 있다. 보다 협소해진 전도성 트레이스(256)는 전도성 트레이스 주변의 범프 재료(234)를 변형시키는데 필요한 힘(F)을 감소시킨다. 예를 들면, 필수적인 힘(F)은 범프 재료보다 넓은 전도성 트레이스 또는 패드에 대해서 범프 재료를 변형시키는데 필요한 힘의 30-50%일 수 있다. 보다 낮은 압축력(F)이, 특수한 오차 범위내의 동일 평면성을 유지하고 군일한 z 방향 변형과 높은 신뢰성의 상호 접속 유니온을 달성하기 위해서 미세 피치 상호접속과 작은 다이에 대해서 유용하다. 추가하여, 전도성 트레이스(256) 주위의 범프 재료(234)를 변형시키는 것은 기계적으로 범프를 트레이스에 로킹시키어 리플로우 동안에 다이 시프팅 또는 다이 플로팅을 방지한다. By making the conductive trace 256 narrower than the bump 236, the conductive trace pitch can be reduced to increase routing density and IO / count. The narrower conductive trace 256 reduces the force F needed to deform the bump material 234 around the conductive trace. For example, the necessary force F may be 30-50% of the force required to deform the bump material for a conductive trace or pad that is wider than the bump material. Lower compression forces F are useful for fine pitch interconnects and small dies in order to maintain coplanarity within a specific error range and achieve uniform z-direction strain and high reliability interconnect unions. In addition, deforming the bump material 234 around the conductive traces 256 mechanically locks the bumps to the traces to prevent die shifting or die floating during reflow.

도 10d는 반도체 다이(224)의 접촉 패드(232)위에 형성된 복합 범프(238)를 도시하고 있다. 반도체 다이(224)는 복합 범프(238)가 전도성 트레이스(256)상의 상호 접속 사이트와 나란하게 되도록 위치된다. 또한, 복합 범프(238)는 기판(254)상에 형성된 전도 패드 또는 다른 상호 접속 사이트와 나란해질 수 있다. 복합 범프(238)는 전도성 트레이스(256)보다 넓다. 전도성 트레이스(256)는 도 5-8에 도시된 바와 같은, 솔더 마스크 패치를 구비한 상태의 상호접속 구조체에 적용가능하다. FIG. 10D illustrates a compound bump 238 formed over the contact pad 232 of the semiconductor die 224. The semiconductor die 224 is positioned such that the compound bumps 238 are parallel with the interconnect sites on the conductive traces 256. In addition, composite bump 238 may be parallel with conductive pads or other interconnect sites formed on substrate 254. Compound bump 238 is wider than conductive trace 256. Conductive traces 256 are applicable to interconnect structures with solder mask patches, as shown in FIGS. 5-8.

압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 가용성부(242)를 전도성 트레이스(256)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 가용성부(242)의 유순한 성질로 인해서, 가용성부는 전도성 트레이스(256)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 가용성부(242)가 플라스틱 변형을 겪게 하고 전도성 트레이스(256)의 정상면 및 측면을 커버하게 한다. 복합 범프(238)는 또한 가용성부(242)를 리플로우 온도하에서 전도성 트레이스와 물리적으로 접촉시키는 것에 의해 전도성 트레이스(256)와 금속학적으로 연결될 수 있다. 비-가용성부(240)는 압력 또는 온도의 인가 동안에 용융 또는 변형되지 않으며, 반도체 다이(224) 및 기판(254) 사이에서 그것의 높이와 수직 스탠드오프(standoff)로서 모양을 유지한다. 반도체 다이(224) 및 기판(254) 사이의 추가적인 변위는 맞물림면 사이에서 보다 큰 동일 평면성 오차를 제공한다. Pressure or force F is applied to the back surface 228 of the semiconductor die 224 to pressurize the fusible portion 242 to the conductive trace 256. Force F may be applied at a high temperature. Due to the mild nature of the soluble portion 242, the soluble portion is deformed or extruded around the top and sides of the conductive trace 256. In particular, the application of pressure causes the soluble portion 242 to undergo plastic deformation and cover the top and side surfaces of the conductive trace 256. Composite bump 238 may also be metallically connected to conductive trace 256 by physically contacting soluble portion 242 with conductive trace under reflow temperature. The non-soluble portion 240 does not melt or deform during application of pressure or temperature and maintains its height and vertical standoff between the semiconductor die 224 and the substrate 254. Additional displacements between the semiconductor die 224 and the substrate 254 provide greater coplanarity errors between the mating surfaces.

비가용성 베이스 재료와 관련한 가용성 범프 재료의 높이 또는 부피는 표면장력에 의한 콘파인먼트(confinement)를 보장하도록 선택된다. 리플로우 동안에, 가용성 범프 재료는 솔더 마스크 패치로 인하여 비가용성 베이스 재료 주위에 국한된다. 비가용성 재료 주위의 가용성 범프 재료 또한 리플로우 동안 다이 위치를 유지시킨다. 일반적으로, 복합 상호접속체의 높이는 범프 직경과 동일 또는 그 미만이된다. 일부 경우에, 복합 상호접속체의 높이는 상호접속체 직경보다 크다. 하나의 실시예에서, 100㎛의 범프 베이스 직경이 주어지면, 비가용성 베이스 높이는 약 45㎛ 그리고 가용성 캡의 높이는 약 35㎛가 된다. 용융 범프 재료는 솔더 마스크 패치로 인해서 범프 패드에 의해 한정된 영역내에 국한되게 잔류하는데, 비가용성 베이스 및 가용성 캡을 포함하는, 복합 범프 형성을 위해 전착된 범프 재료의 부피가, 반응 표면 장력이 범프 재료를 범프 패드의 풋프린트 내에 유지시키고 의도하지 않은 인접 또는 근처 영역까지의 진행을 방지하기에 충분하도록 선택되기 때문이다. 따라서, 범프 패드 어레이가 침입형으로 형성된 솔더 마스크 패치가 트레이스 라인 피치를 감소시키고 라우팅 밀도를 증가시킨다. The height or volume of the soluble bump material in relation to the insoluble base material is chosen to ensure confinement by surface tension. During reflow, the soluble bump material is confined around the insoluble base material due to the solder mask patch. Soluble bump material around the insoluble material also maintains die position during reflow. In general, the height of the composite interconnect is equal to or less than the bump diameter. In some cases, the height of the composite interconnect is greater than the interconnect diameter. In one embodiment, given a bump base diameter of 100 μm, the non-soluble base height is about 45 μm and the height of the soluble cap is about 35 μm. The molten bump material remains confined within the area defined by the bump pad due to the solder mask patch, with the volume of bump material electrodeposited to form the composite bump, including the non-soluble base and the soluble cap, the reaction surface tension being the bump material Is chosen to remain within the footprint of the bump pad and sufficient to prevent unintended progression to adjacent or nearby areas. Thus, solder mask patches in which bump pad arrays are intrusive reduce trace line pitch and increase routing density.

리플로우 공정 동안에, 반도체 다이(224)상의 큰 수(예를 들면, 수천)의 복합 범프(238)가 기판(254)의 전도성 트레이스(256)상의 상호 접속 사이트에 부착된다. 범프(238)의 일부는 특히 다이(224)가 뒤틀어진 경우에 전도성 트레이스(256)에의 적절한 접속에 실패한다. 복합 범프(238)가 전도성 트레이스(256)보다 넓다. 인가되는 적절한 힘을 가지고 가용성부(242)는 전도성 트레이스(256)의 정상면 및 측면 주위에서 변형 또는 압출되고 복합 범프(238)를 전도성 트레이스에 기계적으로 로킹시킨다. 전도성 트레이스(256)보다 연성이고 유순한 가용성부(242)의 성질, 그리고 따라서 보다 큰 접촉 표면적에 대한 전도성 트레이스의 정상면 위 및 측면 주위에서의 변형에 의해 기계적 인터로킹이 형성된다. 복합 범프(238) 및 전도성 트레이스(256) 사이의 기계적 인터로킹은 리플로우 동안 전도성 트레이스를 유지, 즉, 범프 및 전도성 트레이스가 접촉을 잃지 않게 한다. 따라서, 전도성 트레이스(256)와 맞물리는 복합 범프(238)는 범프 상호 접속 불량을 감소시킨다. During the reflow process, a large number (eg, thousands) of composite bumps 238 on semiconductor die 224 are attached to interconnect sites on conductive traces 256 of substrate 254. Some of the bumps 238 fail to properly connect to the conductive traces 256, especially when the die 224 is warped. Compound bump 238 is wider than conductive trace 256. With the appropriate force applied, the soluble portion 242 is deformed or extruded around the top and sides of the conductive trace 256 and mechanically locks the composite bump 238 to the conductive trace. Mechanical interlocking is formed by the nature of the soluble portion 242, which is softer and more compliant than the conductive traces 256, and thus deformations on and around the top surface of the conductive traces for larger contact surface areas. Mechanical interlocking between composite bumps 238 and conductive traces 256 maintains the conductive traces during reflow, i.e., bumps and conductive traces do not lose contact. Thus, composite bump 238 that engages conductive trace 256 reduces bump interconnect failure.

도 10e는 반도체 다이(224)의 접촉 패드(232)위에 형성된 전도성 필라(246) 및 범프(244)를 도시하고 있다. 반도체 다이(224)는 범프(244)가 전도성 트레이스(256)의 상호 접속 사이트와 나란하게 정렬되도록 위치된다. 또한, 범프(244)는 기판(254)상에 형성된 전도 패드 또는 다른 상호 접속 사이트와 나란해질 수 있다. 범프(244)는 전도성 트레이스(256)보다 넓다. 전도성 트레이스(256)는 도 5-8에 도시된 바와 같은 솔더 마스크 패치를 구비하며 형성된 상호접속 구조체에 적용가능하다. FIG. 10E illustrates conductive pillars 246 and bumps 244 formed over contact pads 232 of semiconductor die 224. Semiconductor die 224 is positioned such that bump 244 is aligned side by side with the interconnection site of conductive trace 256. In addition, bump 244 may be parallel with conductive pads or other interconnect sites formed on substrate 254. Bump 244 is wider than conductive trace 256. Conductive traces 256 are applicable to interconnect structures formed with solder mask patches as shown in FIGS. 5-8.

압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 범프(244)를 전도성 트레이스(256)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프(244)의 유순한(compliant) 성질로 인해서, 범프는 전도성 트레이스(256)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프(244)가 플라스틱 변형을 겪게 하고 전도성 트레이스(256)의 정상면 및 측면을 커버하게 한다. 전도성 필라(246) 및 범프(244)는 또한 범프를 리플로우 온도하에서 전도성 트레이스와 물리적으로 접촉시키는 것에 의해 전도성 트레이스(256)와 금속학적으로 연결될 수 있다. 전도성 필라(246)는 압력 또는 온도의 인가 동안에 용융 또는 변형되지 않으며, 반도체 다이(224) 및 기판(254) 사이에서 그것의 높이와 수직 스탠드오프로서 모양을 유지한다. 반도체 다이(224) 및 기판(254) 사이의 추가적인 변위는 맞물림면 사이에서 보다 큰 동일 평면성 오차를 제공한다. 보다 넓은 범프(244) 및 보다 협소한 전도성 트레이스(256)는 범프 재료(234) 및 범프(236)에 대해 전술한 것과 비슷한 낮은 필수적 압착력, 기계적 로킹 특징 및 장점을 갖는다. Pressure or force F is applied to the back surface 228 of the semiconductor die 224 to press the bump 244 to the conductive trace 256. Force F may be applied at a high temperature. Due to the compliant nature of the bump 244, the bump is deformed or extruded around the top and sides of the conductive trace 256. In particular, the application of pressure causes bump 244 to undergo plastic deformation and cover top and side surfaces of conductive trace 256. The conductive pillars 246 and bumps 244 may also be metallically connected to the conductive traces 256 by physically contacting the bumps with the conductive traces under reflow temperature. The conductive pillar 246 does not melt or deform during the application of pressure or temperature and maintains its height and vertical standoff between the semiconductor die 224 and the substrate 254. Additional displacements between the semiconductor die 224 and the substrate 254 provide greater coplanarity errors between the mating surfaces. The wider bumps 244 and narrower conductive traces 256 have low essential compressive force, mechanical locking features and advantages similar to those described above for the bump material 234 and the bumps 236.

도 10f는 반도체 다이(224)의 접촉 패드(232)위에 형성된 돌기(250)를 구비한 범프 재료(248)를 도시하고 있다. 반도체 다이(224)는 범프 재료(248)가 전도성 트레이스(256)의 상호 접속 사이트와 나란하게 정렬되도록 위치된다. 또한, 범프 재료(248)는 기판(254)상에 형성된 전도 패드 또는 다른 상호 접속 사이트와 나란해질 수 있다. 범프 재료(248)는 전도성 트레이스(256)보다 넓다. 압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 범프 재료(248)를 전도성 트레이스(256)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(248)의 유순한 성질로 인해서, 범프는 전도성 트레이스(256)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(248)가 플라스틱 변형을 겪게 하고 전도성 트레이스(256)의 정상면 및 측면을 커버하게 한다. 또한, 돌기(250)는 전도성 트레이스(256)와 금속학적으로 연결된다. 돌기(250)는 약 1-25㎛크기이다. 10F illustrates bump material 248 with protrusions 250 formed over contact pads 232 of semiconductor die 224. The semiconductor die 224 is positioned so that the bump material 248 is aligned side by side with the interconnect sites of the conductive traces 256. In addition, bump material 248 may be side by side with conductive pads or other interconnect sites formed on substrate 254. Bump material 248 is wider than conductive trace 256. Pressure or force F is applied to the back surface 228 of the semiconductor die 224 to press the bump material 248 to the conductive trace 256. Force F may be applied at a high temperature. Due to the docile nature of the bump material 248, the bump is deformed or extruded around the top and sides of the conductive trace 256. In particular, the application of pressure causes the bump material 248 to undergo plastic deformation and cover the top and sides of the conductive trace 256. In addition, the protrusion 250 is metallically connected to the conductive trace 256. The protrusion 250 is about 1-25 μm in size.

도 10g는 각진 또는 경사진 측부를 갖는 사다리꼴 전도성 트레이스(260)를 구비한 기판 또는 PCB(258)를 도시하고 있다. 범프 재료(261)가 반도체 다이(224)의 접촉 패드(232)위에 형성된다. 반도체 다이(224)는 범프 재료(261)가 전도성 트레이스(260)의 상호접속 사이트와 나란하게 정렬되도록 위치된다. 또한, 범프 재료(261)는 기판(254)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 범프 재료(261)는 전도성 트레이스(160)보다 넓다. 전도성 트레이스(260)는 도 5-8에 도시된 바와 같은, 솔더 마스크 패치를 구비하여 형성된 상호접속 구도체에 적용가능하다. 10G illustrates a substrate or PCB 258 with trapezoidal conductive traces 260 with angled or inclined sides. Bump material 261 is formed over the contact pads 232 of the semiconductor die 224. Semiconductor die 224 is positioned such that bump material 261 is aligned side by side with the interconnect sites of conductive traces 260. In addition, bump material 261 may be side by side with conductive pads or other interconnect sites formed on substrate 254. Bump material 261 is wider than conductive trace 160. Conductive traces 260 are applicable to interconnect spheres formed with solder mask patches, as shown in FIGS. 5-8.

압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 범프 재료(261)를 전도성 트레이스(260)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(261)의 유순한 성질로 인해서, 범프 재료는 전도성 트레이스(260)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(261)가 힘(F) 아래서 플라스틱 변형을 겪게 하고 전도성 트레이스(260)의 정상면 및 각진 측면을 커버하게 한다. 범프 재료(261)는 또한 범프 재료를 리플로우 온도하에서 전도성 트레이스와 물리적으로 접촉시키고 그 후에 리플로우시키는 것에 의해 전도성 트레이스(260)와 금속학적으로 연결될 수 있다.  Pressure or force F is applied to the back surface 228 of the semiconductor die 224 to press the bump material 261 to the conductive trace 260. Force F may be applied at a high temperature. Due to the docile nature of bump material 261, bump material is deformed or extruded around the top and sides of conductive trace 260. In particular, the application of pressure causes the bump material 261 to undergo plastic deformation under force F and to cover the top and angled sides of the conductive trace 260. Bump material 261 may also be metallically connected to conductive trace 260 by physically contacting the bump material under conductive temperature and then reflowing the bump material.

도 11a-11d는 반도체 다이(224)와, 비가용성 또는 비붕괴성부(264) 그리고 가용성 또는 붕괴성부(266)를 갖는 신장된 복합 범프(262)의 BOL 실시예를 도시하고 있다. 비가용성부(264)는 Au, Cu, Ni, 고-리드 솔더 또는 리드-주석 합금일 수 있다. 가용성부(266)는 Sn, 리드-프리 합금, Sn-Ag 합금, Sn-Ag-Cu 합금, Sn-Ag-In 합금, 공정 솔더, Ag, Cu 또는 Pb의 주석 합금 또는 다른 비교적 저온 용융 솔더일 수 있다. 비가용성부(264)는 가용성부(266) 보다 복합 범프(262)의 더 큰 부분을 이루고 있다. 비가용성부(264)는 반도체 다이(224)의 접촉 패드(232)에 고정된다. 11A-11D illustrate a BOL embodiment of an elongated composite bump 262 having a semiconductor die 224, an insoluble or non-collapsible portion 264, and a soluble or collapsible portion 266. The non-soluble portion 264 may be Au, Cu, Ni, high-lead solder or lead-tin alloy. The soluble portion 266 may be Sn, lead-free alloy, Sn-Ag alloy, Sn-Ag-Cu alloy, Sn-Ag-In alloy, process solder, Ag, Cu or Pb tin alloy or other relatively low temperature melt solder. Can be. The non-availability portion 264 constitutes a larger portion of the composite bump 262 than the availability portion 266. The insoluble portion 264 is fixed to the contact pad 232 of the semiconductor die 224.

반도체 다이(224)는 도 11a에 도시된 바와 같이, 복합 범프(262)가 기판(270)에 형성된 전도성 트레이스(268)상의 상호 접속 사이트와 나란하게 되도록 위치된다. 복합 범프(262)는 전도성 트레이스(268)를 따라 테이퍼지는데, 즉, 복합 범프는 웨지 모양을 갖는데, 전도성 트레이스(268)의 길이를 따라서 보다 길고 전도성 트레이스를 횡단하면서 보다 협소해진다. 복합 범프(262)의 테이퍼된 양상은 전도성 트레이스(268)의 길이를 따라서 발생한다. 도 11a는 보다 짧은 양상 또는 전도성 트레이스(268)와 동일 선상의 좁아진 테이퍼를 도시하고 있다. 도 11a에 수직인 도 11b는 웨지-모양 복합 범프(262)의 보다 긴 양상을 도시하고 있다. 복합 범프(262)의 보다 짧아진 양상은 전도성 트레이스(268)보다 넓다. 가용성부(266)는 도 11c 및 도 11d에 도시된 바와 같이, 압력의 인가 및/또는 열로 리플로우시킴에 따라서 전도성 트레이스(268) 주위에서 붕괴된다. 비가용성부(264)는 리플로우 동안에 용융 또는 변형되지 않고 그것의 형태와 모양을 유지한다. 비가용성부(264)는 반도체 다이(224) 및 기판(270) 사이에 스탠드오프 거리를 제공하도록 크기가 결정된다. Cu OSP와 같은 마무리재가 기판(270)에 인가될 수 있다. 전도성 트레이스(268)가 도 5-8에 도시된 바와 같은, 솔더 마스크 패치를 구비하여 형성된 상호접속 구조체에 적용가능하다. The semiconductor die 224 is positioned such that the compound bumps 262 are parallel with the interconnect sites on the conductive traces 268 formed on the substrate 270, as shown in FIG. 11A. Compound bumps 262 taper along conductive traces 268, that is, compound bumps have a wedge shape, which is longer along the length of conductive traces 268 and narrower while crossing the conductive traces. The tapered aspect of compound bump 262 occurs along the length of conductive trace 268. 11A shows a shorter aspect or narrowed taper collinear with conductive trace 268. FIG. 11B, which is perpendicular to FIG. 11A, shows a longer aspect of the wedge-shaped composite bump 262. The shorter aspect of compound bump 262 is wider than conductive trace 268. The soluble portion 266 collapses around the conductive traces 268 as it reflows with the application of pressure and / or heat, as shown in FIGS. 11C and 11D. The insoluble portion 264 maintains its form and shape without melting or deforming during reflow. The insoluble portion 264 is sized to provide a standoff distance between the semiconductor die 224 and the substrate 270. A finish, such as Cu OSP, may be applied to the substrate 270. Conductive traces 268 are applicable to interconnect structures formed with solder mask patches, as shown in FIGS. 5-8.

리플로우 공정 중에, 반도체 다이(224)상의 큰 수(예를 들면, 수천)의 복합 범프(262)가 기판(270)의 전도성 트레이스(268)상의 상호접속 사이트에 부착된다. 범프(262)의 일부는 특히 반도체 다이(224)가 뒤틀어진 경우에 전도성 트레이스(268)에의 적절한 접속에 실패한다. 복합 범프(262)가 전도성 트레이스(268)보다 넓다. 인가되는 적절한 힘을 가지고 가용성부(266)는 전도성 트레이스(268)의 정상면 및 측면 주위에서 변형 또는 압출되고 복합 범프(262)를 전도성 트레이스에 기계적으로 로킹시킨다. 전도성 트레이스(268)보다 연성이고 유순한 가용성부(266)의 성질, 그리고 따라서 보다 큰 접촉 표면적에 대한 전도성 트레이스의 정상면 위 및 측면 주위에서의 변형에 의해 기계적 인터로킹이 형성된다. 복합 범프(262)의 웨지-모양은 범프 및 전도성 트레이스 사이, 즉 도 11a 및 도 11c의 보다 짧은 양상을 따르는 피치의 희생없이 도 11b 및 도 11d의 보다 긴 양상을 따라서 접촉 면적을 증가시킨다. 복합 범프(262) 및 전도성 트레이스(268) 사이의 기계적 인터로킹은 리플로우 동안 전도성 트레이스를 유지, 즉, 범프 및 전도성 트레이스가 접촉을 잃지 않게 한다. 따라서, 전도성 트레이스(268)와 맞물리는 복합 범프(262)는 범프 상호 접속 불량을 감소시킨다. During the reflow process, a large number (eg, thousands) of composite bumps 262 on semiconductor die 224 are attached to interconnect sites on conductive traces 268 of substrate 270. Some of the bumps 262 fail to properly connect to the conductive traces 268, especially when the semiconductor die 224 is warped. Compound bump 262 is wider than conductive trace 268. With appropriate force applied, the soluble portion 266 deforms or extrudes around the top and sides of the conductive trace 268 and mechanically locks the composite bump 262 to the conductive trace. Mechanical interlocking is formed by the nature of the soluble portion 266, which is softer and more compliant than the conductive trace 268, and thus deformations on and around the top surface of the conductive trace for a larger contact surface area. The wedge-shape of composite bump 262 increases the contact area along the longer aspect of FIGS. 11B and 11D without sacrificing pitch between the bump and conductive traces, ie, following the shorter aspect of FIGS. 11A and 11C. Mechanical interlocking between composite bumps 262 and conductive traces 268 maintains conductive traces during reflow, i.e., bumps and conductive traces do not lose contact. Thus, composite bump 262 in engagement with conductive trace 268 reduces bump interconnection failure.

도 12a-12d는 도 9c와 비슷하게, 접촉 패드(232)위에 형성된 범프 재료(274)를 구비한 반도체 다이(224)의 BOL 실시예를 도시하고 있다. 도 12a에서, 범프 재료(274)는 일반적으로 유순하고 약 200g의 수직 하중과 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 범프 재료(274)는 기판(278)상의 전도성 트레이스(276) 보다 넓다. 다수 돌기(280)가 약 1-25㎛의 높이로 전도성 트레이스(276)상에 형성된다. 12A-12D illustrate a BOL embodiment of a semiconductor die 224 with bump material 274 formed over contact pads 232, similar to FIG. 9C. In FIG. 12A, bump material 274 is generally soft and undergoes plastic deformation greater than about 25 μm under force equivalent to a vertical load of about 200 g. Bump material 274 is wider than conductive trace 276 on substrate 278. Multiple protrusions 280 are formed on conductive trace 276 to a height of about 1-25 μm.

반도체 다이(224)가, 범프 재료(274)가 전도성 트레이스(276) 상의 상호접속 사이트와 나란하게 되도록 위치된다. 또한, 범프 재료(274)는 기판(278)에 형성된 전도 패드 또는 상호접속 사이트와 나란하게 될 수 있다. 압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어, 도 12b에 도시된 바와 같이, 범프 재료(274)를 전도성 트레이스(276) 및 돌기(280)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(274)의 유순한 성질로 인해서, 범프 재료는 전도성 트레이스(276) 및 돌기(280)의 정상면 및 측면 주위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(274)가 플라스틱 변형을 겪게 하고 전도성 트레이스(276) 및 돌기(280)의 정상면 및 측면을 커버하게 한다. 범프 재료(274)의 플라스틱 유동은 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면과 측면 사이에 거시적인 기계적 인터로킹 포인트를 만든다. 범프 재료(274)의 플라스틱 유동은 전도성 트레이스(276) 및 돌기(280)의 정상면과 측면 주위에서 발생하지만, 전기적 단락 및 다른 결점을 유발시킬 수 있는 기판(278)까지 과도하게 연장되지는 않는다. 범프 재료와 전도성 트레이스(276) 및 돌기(80)의 정상면과 측면 사이의 기계적 인터로킹은 결합 힘을 크게 증가시키지 않고도 각 표면 사이에 큰 접촉 면적을 통해서 강고한 연결을 만든다. 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면 및 측면 사이의 기계적 인터로킹은 또한 캡슐화 과정과 같은 후속 제조 공정 동안에 측방향 다이 시프팅을 감소시킨다. Semiconductor die 224 is positioned such that bump material 274 is parallel with interconnect sites on conductive traces 276. In addition, the bump material 274 may be side by side with conductive pads or interconnect sites formed in the substrate 278. Pressure or force F is applied to the back surface 228 of the semiconductor die 224 to press the bump material 274 into the conductive traces 276 and the protrusions 280, as shown in FIG. 12B. Force F may be applied at a high temperature. Due to the docile nature of the bump material 274, the bump material is deformed or extruded around the top and sides of the conductive trace 276 and the protrusion 280. In particular, the application of pressure causes the bump material 274 to undergo plastic deformation and cover the top and side surfaces of the conductive trace 276 and the protrusion 280. The plastic flow of bump material 274 creates a macroscopic mechanical interlocking point between the bump material and the top and sides of conductive trace 276 and protrusion 280. Plastic flow of bump material 274 occurs around the top and sides of conductive traces 276 and protrusions 280 but does not extend excessively to substrate 278 which may cause electrical shorts and other defects. Mechanical interlocking between the bump material and the top and sides of the conductive traces 276 and protrusions 80 makes a strong connection through a large contact area between each surface without significantly increasing the bonding force. Mechanical interlocking between the bump material and the top and sides of the conductive traces 276 and the protrusions 280 also reduces lateral die shifting during subsequent manufacturing processes such as encapsulation.

도 12c는 전도성 트레이스(276)보다 협소한 범프 재료(274)를 구비한 다른 BOL 실시예를 도시하고 있다. 압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 범프 재료(274)를 전도성 트레이스(276) 및 돌기(280)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(274)의 유순한 성질로 인해서, 범프 재료는 전도성 트레이스(276) 및 돌기(280)의 정상면 위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(274)가 플라스틱 변형을 겪게 하고 전도성 트레이스(276) 및 돌기(280)의 정상면을 커버하게 한다. 범프 재료(274)의 플라스틱 유동은 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면 사이에 거시적인 기계적 인터로킹 포인트를 만든다. 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면 사이의 기계적 인터로킹은 결합 힘을 크게 증가시키지 않고도 각 표면 사이에 큰 접촉 면적을 통해서 강고한 연결을 만든다. 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면 사이의 기계적 인터로킹은 또한 캡슐화 과정과 같은 후속 제조 공정 동안에 측방향 다이 시프팅을 감소시킨다. 12C illustrates another BOL embodiment with bump material 274 narrower than conductive trace 276. Pressure or force F is applied to the back surface 228 of the semiconductor die 224 to press the bump material 274 into the conductive trace 276 and the protrusion 280. Force F may be applied at a high temperature. Due to the docile nature of the bump material 274, the bump material is deformed or extruded over the top surface of the conductive trace 276 and the protrusion 280. In particular, the application of pressure causes the bump material 274 to undergo plastic deformation and cover the top surface of the conductive trace 276 and the protrusion 280. The plastic flow of the bump material 274 creates a macroscopic mechanical interlocking point between the bump material and the top surface of the conductive trace 276 and the protrusion 280. Mechanical interlocking between the bump material and the top surfaces of the conductive traces 276 and the projections 280 makes a strong connection through a large contact area between each surface without significantly increasing the bonding force. Mechanical interlocking between the bump material and the top surface of the conductive trace 276 and the protrusion 280 also reduces lateral die shifting during subsequent manufacturing processes such as encapsulation.

도 12d는 전도성 트레이스(276)의 에지 위에 형성된 범프 재료(274), 즉, 범프 재료의 일부가 전도성 트레이스 위에 있고 범프 재료의 일부는 전도성 트레이스 위에 있지 않는 범프 재료를 구비한 다른 BOL 실시예를 도시하고 있다. 압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어, 범프 재료(274)를 전도성 트레이스(276) 및 돌기(280)로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(274)의 유순한 성질로 인해서, 범프 재료는 전도성 트레이스(276) 및 돌기(280)의 정상면 및 측면 위에서 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(274)가 플라스틱 변형을 겪게 하고 전도성 트레이스(276) 및 돌기(280)의 정상면 및 측면을 커버하게 한다. 범프 재료(274)의 플라스틱 유동은 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면과 측면 사이에 거시적인 기계적 인터로킹을 만든다. 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면과 측면 사이의 기계적 인터로킹은 결합 힘을 크게 증가시키지 않고도 각 표면 사이에 큰 접촉 면적을 통해서 강고한 연결을 만든다. 범프 재료와 전도성 트레이스(276) 및 돌기(280)의 정상면 및 측면 사이의 기계적 인터로킹은 또한 캡슐화 과정과 같은 후속 제조 공정 동안에 측방향 다이 시프팅을 감소시킨다. FIG. 12D illustrates another BOL embodiment with bump material 274 formed over the edge of conductive trace 276, that is, bump material where a portion of the bump material is over the conductive trace and a portion of the bump material is not over the conductive trace. Doing. Pressure or force F is applied to the back surface 228 of the semiconductor die 224 to press the bump material 274 into the conductive trace 276 and the protrusion 280. Force F may be applied at a high temperature. Due to the docile nature of the bump material 274, the bump material is deformed or extruded over the top and sides of the conductive trace 276 and the protrusion 280. In particular, the application of pressure causes the bump material 274 to undergo plastic deformation and cover the top and side surfaces of the conductive trace 276 and the protrusion 280. Plastic flow of bump material 274 creates macroscopic mechanical interlocking between the bump material and the top and sides of conductive trace 276 and protrusion 280. Mechanical interlocking between the bump material and the top and sides of the conductive traces 276 and protrusions 280 creates a strong connection through a large contact area between each surface without significantly increasing the engagement force. Mechanical interlocking between the bump material and the top and sides of the conductive traces 276 and the protrusions 280 also reduces lateral die shifting during subsequent manufacturing processes such as encapsulation.

도 13a-13c는 도 9c와 비슷하게, 접촉 패드(232)위에 형성된 범프 재료(284)를 구비한 반도체 다이(224)의 BOL 실시예를 도시하고 있다. 도 13a에 도시된 바와 같이, 범프 재료(284)의 몸체 보다 좁은 팁(286)을 구비한 계단형 범프로서 범프 재료(284)의 몸체로부터 팁(286)이 연장된다. 반도체 다이(224)는, 범프 재료(284)가 기판(290)의 전도성 트레이스(288)상의 상호접속 사이트와 나란하도록 위치된다. 특히, 팁(286)은 전도성 트레이스(288)의 상호접속 사이트 위에 중심이 맞추어진다. 또한, 범프 재료(284)와 팁(286)은 기판(290)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 범프 재료(284)는 기판(290)상의 전도성 트레이스(288)보다 넓다. 13A-13C illustrate a BOL embodiment of a semiconductor die 224 with bump material 284 formed over contact pads 232, similar to FIG. 9C. As shown in FIG. 13A, tip 286 extends from the body of bump material 284 as a stepped bump with a tip 286 narrower than the body of bump material 284. The semiconductor die 224 is positioned so that the bump material 284 is parallel with the interconnect sites on the conductive traces 288 of the substrate 290. In particular, tip 286 is centered over the interconnect sites of conductive traces 288. In addition, bump material 284 and tip 286 may be parallel with conductive pads or other interconnect sites formed on substrate 290. Bump material 284 is wider than conductive trace 288 on substrate 290.

전도성 트레이스(288)는 일반적으로 유순하고 약 200g의 수직 하중과 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 팁(284)을 전도성 트레이스(288)로 가압한다. 힘(F)은 고온으로 인가될 수 있다. 전도성 트레이스(288)의 유순한 성질로 인해서 전도성 트레이스는 도 13b에 도시된 바와 같이, 팁(286) 주위에서 변형된다. 특히, 압력의 인가는 전도성 트레이스(288)가 플라스틱 변형을 겪게 하고 팁(286)의 정상면 및 측면을 커버하게 한다. Conductive traces 288 are generally compliant and undergo plastic deformation greater than about 25 μm under force equivalent to a vertical load of about 200 g. Pressure or force F is applied to the back surface 228 of the semiconductor die 224 to press the tip 284 to the conductive trace 288. Force F can be applied at a high temperature. Due to the docile nature of the conductive traces 288, the conductive traces deform around the tip 286, as shown in FIG. 13B. In particular, the application of pressure causes the conductive trace 288 to undergo plastic deformation and cover the top and sides of the tip 286.

도 13c는 접촉 패드(232)위에 형성된 둥근 범프 재료(294)를 구비한 다른 BOL 실시예를 도시하고 있다. 범프 재료(294)의 몸체 보다 좁은 팁을 구비한 스터드 범프를 형성하도록 범프 재료(294)의 몸체로부터 팁(296)이 연장된다. 반도체 다이(224)는, 범프 재료(294)가 기판(300)의 전도성 트레이스(298)상의 상호접속 사이트와 나란하도록 위치된다. 특히, 팁(296)은 전도성 트레이스(298)의 상호접속 사이트 위에 중심이 맞추어진다. 또한, 범프 재료(294)와 팁(296)은 기판(300)상에 형성된 전도 패드 또는 다른 상호접속 사이트와 나란해질 수 있다. 범프 재료(294)는 기판(300)상의 전도성 트레이스(298)보다 넓다. FIG. 13C illustrates another BOL embodiment with round bump material 294 formed over contact pads 232. Tip 296 extends from the body of bump material 294 to form a stud bump with a tip narrower than the body of bump material 294. The semiconductor die 224 is positioned such that the bump material 294 is parallel with the interconnect sites on the conductive traces 298 of the substrate 300. In particular, tip 296 is centered over the interconnect site of conductive trace 298. In addition, bump material 294 and tip 296 may be parallel to conductive pads or other interconnect sites formed on substrate 300. Bump material 294 is wider than conductive trace 298 on substrate 300.

전도성 트레이스(298)는 일반적으로 유순하고 약 200g의 수직 하중과 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 팁(296)을 전도성 트레이스(298)로 가압한다. 힘(F)은 고온으로 인가될 수 있다. 전도성 트레이스(298)의 유순한 성질로 인해서 전도성 트레이스는 팁(296) 주위에서 변형된다. 특히, 압력의 인가는 전도성 트레이스(298)가 플라스틱 변형을 겪게 하고 팁(296)의 정상면 및 측면을 커버하게 한다. Conductive traces 298 are generally compliant and undergo plastic deformation greater than about 25 μm under force equivalent to a vertical load of about 200 g. Pressure or force F is applied to the back surface 228 of the semiconductor die 224 to press the tip 296 to the conductive trace 298. Force F can be applied at a high temperature. Due to the docile nature of the conductive traces 298, the conductive traces deform around the tip 296. In particular, the application of pressure causes the conductive trace 298 to undergo plastic deformation and cover the top and sides of the tip 296.

도 10a-10g, 11a-11d 및 도 12a-12d에 기술된 전도성 트레이스 또한 도 13a-13c에 기술된 것과 같이 유순한 재료일 수 있다. The conductive traces described in FIGS. 10A-10G, 11A-11D and 12A-12D may also be compliant materials, as described in FIGS. 13A-13C.

도 14a-14b는 도 9c와 비슷하게, 접촉 패드(232)위에 형성된 범프 재료(304)를 구비한 반도체 다이(224)의 BOL 실시예를 도시하고 있다. 범프 재료(304)는 일반적으로 유순하고 약 200g의 수직 하중과 동등한 힘 아래서 약 25㎛ 보다 큰 플라스틱 변형을 겪는다. 범프 재료(304)는 기판(308)상의 전도성 트레이스(306) 보다 넓다. 전도 비아(310)가 도 14a에 도시된 바와 같이, 개구(312) 및 전도 측벽(314)을 구비한 상태로 전도성 트레이스(306)를 관통하여 형성된다. 14A-14B illustrate a BOL embodiment of a semiconductor die 224 with bump material 304 formed over contact pads 232, similar to FIG. 9C. Bump material 304 is generally compliant and undergoes plastic deformation greater than about 25 μm under force equivalent to a vertical load of about 200 g. Bump material 304 is wider than conductive trace 306 on substrate 308. Conductive via 310 is formed through conductive trace 306 with opening 312 and conductive sidewall 314 as shown in FIG. 14A.

반도체 다이(224)가, 범프 재료(304)가 전도성 트레이스(306)상의 상호접속 사이트와 나란하게 되도록 위치되는데, 도 6a-6c, 7-8 및 도 18a-18c를 참조하라. 또한, 범프 재료(304)는 기판(308)에 형성된 전도 패드 또는 상호접속 사이트와 나란하게 될 수 있다. 압력 또는 힘(F)이 반도체 다이(224)의 후방면(228)에 인가되어 범프 재료(304)를 전도성 트레이스(306) 및 전도 비아(310)의 개구(312)안으로 가압한다. 힘(F)은 고온 상태로 인가될 수 있다. 범프 재료(304)의 유순한 성질로 인해서, 도 14b에 도시된 바와 같이, 범프 재료는 전도성 트레이스(306)의 정상면 및 측면 주위에서 그리고 전도 비아(310)의 개구(312)안으로 변형 또는 압출된다. 특히, 압력의 인가는 범프 재료(304)가 플라스틱 변형을 겪게 하고 전도성 트레이스(306)의 정상면 및 측면과 전도 비아(310)의 개구(312)안을 커버하게 한다. 범프 재료(304)는 따라서 기판(308)을 관통하는 z 방향 수직 상호접속을 위해 전도성 트레이스(306) 및 전도 측벽(314)에 전기적으로 연결된다. 범프 재료(304)의 플라스틱 유동은 범프 재료와 전도성 트레이스(306)의 정상면과 측면 및 전도 비아(310)의 개구(312) 사이에 기계적 인터로킹을 만든다. 범프 재료와 전도성 트레이스(306)의 정상면과 측면 및 전도 비아(310)의 개구(312) 사이의 기계적 인터로킹은 결합 힘을 크게 증가시키지 않고도 각 표면 사이에 큰 접촉 면적을 통해서 강고한 연결을 만든다. 범프 재료와 전도성 트레이스(306)의 정상면과 측면 및 전도 비아(310)의 개구(312) 사이의 기계적 인터로킹은 또한 캡슐화 과정과 같은 후속 제조 공정 동안에 측방향 다이 시프팅을 감소시킨다. 전도 비아(310)가 범프 재료(304)를 구비한 상호접속 사이트내에 형성되기 때문에, 전체 기판 상호접속 면적이 감소된다.Semiconductor die 224 is positioned such that bump material 304 is parallel with interconnect sites on conductive traces 306, see FIGS. 6A-6C, 7-8 and 18A-18C. In addition, bump material 304 may be side by side with conductive pads or interconnect sites formed in substrate 308. Pressure or force F is applied to the rear face 228 of the semiconductor die 224 to press the bump material 304 into the conductive trace 306 and the opening 312 of the conductive via 310. Force F may be applied at a high temperature. Due to the docile nature of the bump material 304, the bump material is deformed or extruded around the top and sides of the conductive trace 306 and into the opening 312 of the conductive via 310, as shown in FIG. 14B. . In particular, the application of pressure causes the bump material 304 to undergo plastic deformation and to cover the top and side surfaces of the conductive trace 306 and the opening 312 of the conductive via 310. Bump material 304 is thus electrically connected to conductive trace 306 and conductive sidewall 314 for z-direction vertical interconnection through substrate 308. The plastic flow of bump material 304 creates a mechanical interlocking between the bump material and the top and side surfaces of the conductive trace 306 and the opening 312 of the conductive via 310. Mechanical interlocking between the bump material and the top and side surfaces of the conductive trace 306 and the opening 312 of the conductive via 310 creates a strong connection through a large contact area between each surface without significantly increasing the coupling force. . Mechanical interlocking between the bump material and the top and side surfaces of the conductive trace 306 and the opening 312 of the conductive via 310 also reduces lateral die shifting during subsequent manufacturing processes such as encapsulation. Since the conductive via 310 is formed in the interconnect site with the bump material 304, the overall substrate interconnect area is reduced.

도 10a-10g, 도 11a-11d, 도 12a-12d, 도 13a-13c 및 도 14a-14b에서, 전도성 트레이스를 상호 접속 구조체 보다 협소하게 만드는 것에 의해 전도성 트레이스 피치가 감소되어 라우팅(routing) 밀도 및 I/O 카운트를 증가시킬 수 있다. 보다 협소해진 전도성 트레이스는 전도성 트레이스 주변의 상호접속 구조체를 변형시키는데 필요한 힘(F)를 감소시킨다. 예를 들면, 필수적인 힘(F)은 범프 재료보다 넓은 전도성 트레이스 또는 패드에 대해서 범프를 변형시키는데 필요한 힘의 30-50%일 수 있다. 보다 낮은 압축력(F)이, 특수한 오차 범위내의 동일 평면성을 유지하고 균일한 z 방향 변형과 높은 신뢰성의 상호 접속 유니온을 달성하기 위해서 미세 피치 상호 접속과 작은 다이에 대해서 유용하다. 게다가, 전도성 트레이스 주위의 상호접속 구조체를 변형시키는 것은 기계적으로 범프를 트레이스에 로킹시키어 리플로우 동안에 다이의 시프팅 또는 다이의 플로팅을 방지한다. 10A-10G, 11A-11D, 12A-12D, 13A-13C, and 14A-14B, the conductive trace pitch is reduced by making the conductive trace narrower than the interconnect structure to reduce routing density and You can increase the I / O count. The narrower conductive traces reduce the force F needed to deform the interconnect structure around the conductive traces. For example, the necessary force F may be 30-50% of the force required to deform the bump for a conductive trace or pad that is wider than the bump material. Lower compression forces F are useful for fine pitch interconnects and small dies to maintain coplanarity within a specific error range and achieve uniform z-direction deformation and high reliability interconnect unions. In addition, deforming the interconnect structure around the conductive traces mechanically locks the bumps to the traces to prevent shifting of the die or floating of the die during reflow.

도 15a-15c는 봉지재를 반도체 다이와 기판 사이의 범프 주위에 전착시키기 위한 몰드 언더필(MUF)공정을 도시하고 있다. 도 15a는 도 10b로부터의 범프 재료(234)를 이용하여 기판(254)에 장착되고 체이스 몰드(320)의 상부 몰드 지지체(316)와 하부 몰드 지지체(318) 사이에 위치된 반도체 다이(224)를 도시하고 있다. 도 10a-10g, 도 11a-11d, 도 12a-12d, 도 13a-13c 및 도 14a-14b로부터의 다른 반도체 다이 및 기판 조합이 체이스 몰드(320)의 상부 몰드 지지체(316) 및 하부 몰드 지지체(318) 사이에 위치될 수 있다. 상부 몰드 지지체(316)는 압축성 해제 필름(322)을 포함한다.  15A-15C illustrate a mold underfill (MUF) process for electrodepositing the encapsulant around the bump between the semiconductor die and the substrate. FIG. 15A illustrates semiconductor die 224 mounted to substrate 254 using bump material 234 from FIG. 10B and positioned between upper mold support 316 and lower mold support 318 of chase mold 320. It is shown. Other semiconductor die and substrate combinations from FIGS. 10A-10G, 11A-11D, 12A-12D, 13A-13C, and 14A-14B may be applied to the upper mold support 316 and lower mold support of the chase mold 320. 318 may be located between. The upper mold support 316 includes a compressible release film 322.

도 15b에서, 상부 몰드 지지체(316) 및 하부 몰드 지지체(318)가 기판 위와 반도체 다이 및 기판 사이에 오픈 스페이스를 구비하는 상태로 반도체 다이(224) 및 기판(254)을 감싸도록 함께 모아진다. 압축성 해제 필름(322)이 반도체 다이(224)의 후방면(228) 및 측면에 일치되게 배열되어 이들 공간에 봉지재의 형성을 차단한다. 액체 상태의 봉지재(324)가 노즐(326)을 이용하여 체이스 몰드(320)의 한 사이드안으로 주입되는 동안 선택적인 진공 어시스트(328)가 맞은편으로부터 압력을 유인하여 기판(254)위의 오픈 스페이스 및 반도체 다이(224) 및 기판(254) 사이의 오픈 스페이스를 봉지재로 균일하게 충진시킨다. 봉지재(324)는 에폭시 수지 필러, 에폭시 아크릴래이트 필러 또는 적절한 폴리머 필러와 같은 폴리머 복합재일 수 있다. 봉지재(324)는 비전도성이고 외부 요소 및 오염물로부터 반도체 소자를 환경적으로 보호한다. 압축성 재료(322)는 봉지재(324)가 반도체 다이(224)의 후방면(228)위에 그리고 측면 주위에 유동하는 것을 방지한다. 봉지재(324)는 경화된다. 반도체 다이(224)의 후방면 및 측면은 봉지재(324)로부터 노출된 상태로 남는다. In FIG. 15B, the upper mold support 316 and the lower mold support 318 are gathered together to enclose the semiconductor die 224 and the substrate 254 with open space over the substrate and between the semiconductor die and the substrate. The compressible release film 322 is arranged to coincide with the rear surface 228 and side surfaces of the semiconductor die 224 to prevent the formation of encapsulants in these spaces. While the liquid encapsulant 324 is injected into one side of the chase mold 320 using the nozzle 326, an optional vacuum assist 328 draws pressure from the opposite side and opens onto the substrate 254. The space and the open space between the semiconductor die 224 and the substrate 254 are uniformly filled with an encapsulant. Encapsulant 324 may be a polymer composite, such as an epoxy resin filler, an epoxy acrylate filler, or a suitable polymer filler. Encapsulant 324 is non-conductive and environmentally protects the semiconductor device from external elements and contaminants. Compressible material 322 prevents encapsulant 324 from flowing over and around the back surface 228 of semiconductor die 224. The encapsulant 324 is cured. The rear and side surfaces of the semiconductor die 224 remain exposed from the encapsulant 324.

도 15c는 MUF 및 몰드 오버필(MOF), 즉, 압축성 재료(322)가 없는 것의 실시예를 도시하고 있다. 반도체 다이(224) 및 기판(254)은 체이스 몰드(320)의 상부 몰드 지지체(316) 및 하부 몰드 지지체(318) 사이에 위치된다. 상부 몰드 지지체(316) 및 하부 몰드 지지체(318)가 기판 위, 반도체 다이 주변 그리고 반도체 다이 및 기판 사이에 오픈 스페이스를 구비하는 상태로 반도체 다이(224) 및 기판(254)을 감싸도록 함께 모아진다. 액체 상태의 봉지재(324)가 노즐(326)을 이용하여 체이스 몰드(320)의 한 사이드안으로 주입되는 동안 선택적인 진공 어시스트(328)가 맞은편으로부터 압력을 유인하여 반도체 다이(224) 주변 및 기판(254)위의 오픈 스페이스와 반도체 다이(224) 및 기판(254) 사이의 오픈 스페이스를 봉지재로 균일하게 충진시킨다. 봉지재(324)는 경화된다. FIG. 15C illustrates an embodiment of MUF and mold overfill (MOF), ie without compressible material 322. The semiconductor die 224 and the substrate 254 are positioned between the upper mold support 316 and the lower mold support 318 of the chase mold 320. The upper mold support 316 and the lower mold support 318 are gathered together to enclose the semiconductor die 224 and the substrate 254 with open spaces on the substrate, around the semiconductor die, and between the semiconductor die and the substrate. . While the liquid encapsulant 324 is injected into one side of the chase mold 320 using the nozzle 326, an optional vacuum assist 328 draws pressure from the opposite side and around the semiconductor die 224. The open space on the substrate 254 and the open space between the semiconductor die 224 and the substrate 254 are uniformly filled with an encapsulant. The encapsulant 324 is cured.

도 16은 봉지재를 반도체 다이(224) 주변 그리고 반도체 다이(224) 및 기판(254) 사이의 갭에 전착시키는 다른 실시예를 도시하고 있다. 반도체 다이(224) 및 기판(254)은 댐(330)에 의해 감싸진다. 봉지재(332)가 액체 상태로 노즐(334)로부터 댐(330)안으로 분배되어 기판(254) 위의 오픈 스페이스와 반도체 다이(224) 및 기판(254) 사이의 오픈 스페이스로 충진된다. 노즐(334)로부터 분배되는 봉지재(332)의 부피는 반도체 다이(224)의 후방면(228) 및 측면을 커버하지 않는 상태로 댐(330)을 충진하도록 제어된다. 봉지재(332)는 경화된다. FIG. 16 illustrates another embodiment of depositing an encapsulant into a gap around semiconductor die 224 and between semiconductor die 224 and substrate 254. Semiconductor die 224 and substrate 254 are surrounded by dam 330. The encapsulant 332 is dispensed from the nozzle 334 into the dam 330 in a liquid state and filled into an open space on the substrate 254 and an open space between the semiconductor die 224 and the substrate 254. The volume of encapsulant 332 dispensed from nozzle 334 is controlled to fill dam 330 without covering the rear surface 228 and side surfaces of semiconductor die 224. The encapsulant 332 is cured.

도 17은 도 16a, 도 16c 및 도 17로부터의 MUF공정 후의 반도체 다이(224) 및 기판(254)을 도시하고 있다. 봉지재(324)는 기판(224) 위와 반도체 다이(224) 및 기판(254) 사이의 범프 재료(234) 주위에 균일하게 분포된다. FIG. 17 shows the semiconductor die 224 and the substrate 254 after the MUF process from FIGS. 16A, 16C, and 17. Encapsulant 324 is evenly distributed over substrate 224 and around bump material 234 between semiconductor die 224 and substrate 254.

도 18a-18c는 기판 또는 PCB(340)상의 다양한 전도성 트레이스 레이아웃의 평면도이다. 도 18a에서, 전도성 트레이스(342)는 기판(340)상에 형성된 집적된 범프 패드 또는 상호접속 사이트(344)를 구비한 스트레이트 컨덕터이다. 기판 범프 패드(344)의 측부는 전도성 트레이스(342)와 동일 선상에 있을 수 있다. 종래 기술에서는, 솔더 레지스트레이션 오픈닝(SRO)이 일반적으로 리플로우 동안에 범프 재료를 수용하도록 상호접속 사이트 위에 형성된다. SRO는 상호접속 피치를 증가시키고 I/O 카운트를 감소시킨다. 대조적으로, 마스킹 층(346)이 기판(340)의 일부 위에 형성될 수 있으나, 마스킹 층은 전도성 트레이스(342)의 기판 범프 패드(344) 주변에는 형성되지 않는다. 즉, 범프 재료와 맞물리도록 설계된 전도성 트레이스(342) 부분은 리플로우 동안 범프 수용을 위해 사용될 수 있는 마스킹 층(346)의 어떤 SRO도 결여된다. 18A-18C are top views of various conductive trace layouts on a substrate or PCB 340. In FIG. 18A, conductive trace 342 is a straight conductor with integrated bump pads or interconnect sites 344 formed on substrate 340. The sides of the substrate bump pads 344 may be collinear with the conductive traces 342. In the prior art, solder registration openings (SROs) are typically formed over the interconnect sites to receive bump material during reflow. SRO increases the interconnect pitch and decreases the I / O count. In contrast, masking layer 346 may be formed over a portion of substrate 340, but no masking layer is formed around substrate bump pad 344 of conductive trace 342. That is, the portion of the conductive trace 342 designed to engage the bump material lacks any SRO of the masking layer 346 that can be used for bump reception during reflow.

반도체 다이(224)는 기판(340) 위에 위치되고 범프 재료는 기판 범프 패드(344)와 나란하게 배열된다. 범프 재료는, 그것을 범프 패드와 물리적으로 접촉시키고 이어서 범프 재료를 리플로우 온도하에 리플로우시키는 것에 의해 기판 범프 패드(344)에 전기적 그리고 금속학적으로 연결된다. Semiconductor die 224 is positioned over substrate 340 and the bump material is arranged side by side with substrate bump pad 344. The bump material is electrically and metallicly connected to the substrate bump pad 344 by physically contacting it with the bump pad and then reflowing the bump material under a reflow temperature.

다른 하나의 실시예에서, 전기적 전도 범프 재료가 증발, 전해 도금, 무전해 도금, 볼 드롭 또는 스크린 프린팅 공정을 이용하여 기판 범프 패드(344)위에 전착된다. 범프 재료는 선택적인 플럭스 용액을 구비한 Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, 솔더 및 그들의 조합일 수 있다. 예를 들면, 범프 재료는 공정 Sn/Pb, 고-리드 솔더 또는 리드-프리 솔더일 수 있다. 범프 재료는 적절한 부착 또는 결합 공정을 이용하여 기판 범프 패드(344)에 결합 된다. 하나의 실시예에서, 범프 재료는 도 18b에 도시된 바와 같이, 범프 또는 상호접속체(348)를 형성하기 위해 범프 재료를 그것의 융점 이상으로 가열하는 것에 의해 리플로우된다. 일부 응용에서, 범프(348)는 두 번 리플로우되어 기판 범프 패드(344)에 전기적 접촉을 개선시킨다. 협소한 기판 범프 패드(344) 주위의 범프 재료는 리플로우 동안에 다이 위치를 유지시킨다. In another embodiment, the electrically conductive bump material is electrodeposited onto the substrate bump pad 344 using an evaporation, electrolytic plating, electroless plating, ball drop or screen printing process. The bump material may be Al, Sn, Ni, Au, Ag, Pb, Bi, Cu, solder with a selective flux solution and combinations thereof. For example, the bump material may be process Sn / Pb, high-lead solder or lead-free solder. The bump material is bonded to the substrate bump pad 344 using a suitable attach or bond process. In one embodiment, the bump material is reflowed by heating the bump material above its melting point to form the bump or interconnect 348, as shown in FIG. 18B. In some applications, bump 348 is reflowed twice to improve electrical contact with substrate bump pad 344. Bump material around the narrow substrate bump pad 344 maintains the die position during reflow.

높은 라우팅 밀도 응용에서, 전도성 트레이스(342)의 이스케이프 피치를 최소화하는 것이 바람직하다. 전도성 트레이스(342) 사이의 이스케이프 피치는 리플로우 수용 목적의 마스킹 층을 제거함으로써, 즉, 범프 재료를 마스킹 층 없이 리플로우시킴으로써 감소될 수 있다. 어떤 SRO도 다이 범프 패드(232) 또는 기판 범프 패드(344) 주위에 형성되지 않기 때문에, 전도성 트레이스(342)는 보다 미세한 피치로 형성될 수 있는데, 즉, 전도성 트레이스(342)는 구조체와 근접하게 또는 그 이웃에 놓일 수 있다. 기판 범프 패드(344) 주위에 어떤 SRO도 없는 상태에서, 전도성 트레이스(342) 사이의 피치는 P=D+ PLT + W/2로 주어지는데, 여기서 D는 범프(348)의 베이스 직경, PLT는 다이 위치 오차, 그리고 W는 전도성 트레이스(342)의 폭이다. 하나의 실시예에서, 100㎛의 범프 베이스 직경, 10㎛의 PLT, 그리고 30㎛의 트레이스 라인 폭이 주어지면, 전도성 트레이스(342)의 최소 이스케이프 피치는 125㎛가 된다. 마스크-레스(mask-less) 범프 형성은 종래 기술에서 알 수 있듯이, 인접한 개구들 사이의 마스킹 재료의 리거먼트 공간, 솔더 마스크 레지스트레이션 오차(SRT) 그리고 최소 레졸버블(resolvable) SRO에 대한 설명 필요성을 제거시킨다. In high routing density applications, it is desirable to minimize the escape pitch of conductive traces 342. The escape pitch between the conductive traces 342 can be reduced by removing the masking layer for reflow receiving purposes, ie by reflowing the bump material without the masking layer. Since no SRO is formed around die bump pad 232 or substrate bump pad 344, conductive trace 342 can be formed at a finer pitch, that is, conductive trace 342 is in close proximity to the structure. Or in its neighborhood. With no SRO around the substrate bump pads 344, the pitch between the conductive traces 342 is given by P = D + PLT + W / 2, where D is the base diameter of the bump 348, PLT is the die The position error, and W is the width of the conductive trace 342. In one embodiment, given a bump base diameter of 100 μm, a PLT of 10 μm, and a trace line width of 30 μm, the minimum escape pitch of conductive trace 342 is 125 μm. Mask-less bump formation eliminates the need for explanation of the retardation space of the masking material, solder mask registration error (SRT), and minimum resolvable SRO, as seen in the prior art. Remove it.

범프 재료가, 마스킹 층없이 다이 범프 패드(232)를 금속학적으로 그리고 전기적으로 기판 범프 패드(344)에 연결시키기 위해서 리플로우 되는 경우에, 웨팅(wetting) 및 표면 장력은 범프 재료를 셀프-콘파인먼트(self-confinement) 상태로 유지시키고, 다이 펌프 패드(232) 및 기판 범프 패드(344) 사이의 공간 내와, 범프 패드의 풋프린트 내의 전도성 트레이스(342)에 바로 인접한 기판(340) 부분에 보유시킨다. When the bump material is reflowed to connect the die bump pad 232 metallographically and electrically to the substrate bump pad 344 without a masking layer, the wetting and surface tension causes the bump material to self-cone. A portion of the substrate 340 that remains in a self-confinement state and is immediately adjacent to the conductive trace 342 in the space between the die pump pad 232 and the substrate bump pad 344 and within the footprint of the bump pad. Hold on.

원하는 셀프-콘파인먼트 특성을 달성하기 위해서, 범프 재료는 범프 재료와 접촉하는 영역을 전도성 트레이스(342)의 주위 영역보다 더 습윤적으로 선택적으로 만들기 위해 다이 범프 패드(232) 또는 기판 범프 패드(344)에 위치되기 전에 유제 용액에 함침될 수 있다. 용융 범프 재료는 유제 용액의 습윤 특성으로 인해 범프 패드에 의해 한정된 영역내에 한정되게 잔류한다. 범프 재료는 덜 습윤 가능한 영역까지 진행되지 않는다. 박막의 산화층 또는 다른 절연층이 범프 재료가 덜 습윤적으로 만들려 의도하지 않았던 영역 위에 형성될 수 있다. 이런 이유로, 마스킹 층(340)이 다이 펌프 패드(232) 또는 기판 범프 패드(344) 주위에 필요하지 않다.In order to achieve the desired self-confinement properties, the bump material may be formed using a die bump pad 232 or a substrate bump pad (ie, to make the area in contact with the bump material more wettable than the surrounding area of the conductive trace 342). 344) may be impregnated into the emulsion solution before being placed. The molten bump material remains limited within the area defined by the bump pad due to the wetting properties of the emulsion solution. The bump material does not proceed to areas that are less wettable. An oxide layer or other insulating layer of the thin film may be formed over an area that the bump material was not intended to make less wet. For this reason, masking layer 340 is not needed around die pump pad 232 or substrate bump pad 344.

도 18c는 기판(35)상에 형성된 집적된 직사각형 범프 패드 또는 상호접속 사이트(354)를 구비한 스트레이트 컨덕터로서 평행한 전도성 트레이스(352)에 대한 다른 하나의 실시예를 도시하고 있다. 이 경우에, 기판 범프 패드(354)는 전도성 트레이스(352) 보다 넓지만, 맞물림 범프 폭 미만이다. 기판 범프 패드(354)의 측부들은 전도성 트레이스(352)와 평행할 수 있다. 마스킹 층(356)이 기판(350)의 일부 위에 형성될 수 있으나, 상기 마스킹 층은 전도성 트레이스(352)의 기판 범프 패드(354) 주위에는 형성되지 않는다. 즉, 범프 재료와 맞물리게 디자인된 전도성 트레이스(352)의 부분은 리플로우 중에 범프 수용을 위해 사용될 수 있는 마스킹 층(356)의 어떤 SRO도 결여된다. FIG. 18C illustrates another embodiment for parallel conductive traces 352 as straight conductors with integrated rectangular bump pads or interconnect sites 354 formed on the substrate 35. In this case, substrate bump pad 354 is wider than conductive trace 352 but less than engagement bump width. Sides of the substrate bump pad 354 may be parallel to the conductive trace 352. Masking layer 356 may be formed over a portion of substrate 350, but the masking layer is not formed around substrate bump pad 354 of conductive trace 352. That is, the portion of the conductive trace 352 that is designed to engage the bump material lacks any SRO of the masking layer 356 that can be used for bump reception during reflow.

도 19는 다이 부착 어데시브(410)를 사용하여 반도체 다이(408) 위에 적재된 반도체 다이(406)를 구비한 패키지-온-패키지(PoP)를 도시하고 있다. 반도체 다이(406,408) 각각은, 다이의 전기적 디자인 및 기능에 따라서 다이 내에 형성되고 전기적으로 상호접속된 활성 소자, 패시브 소자, 전도층 및 절연층으로서 구현된 아날로그 및 디지털 회로를 포함하는 활성 표면을 갖는다. 예를 들면, 상기 회로는 DSP, ASIC, 메모리 또는 다른 신호 처리 회로와 같은 아날로그 또는 디지털 회로를 구현하기 위한 활성 표면내에 형성된 하나 이상의 트랜지스터, 다이오드 및 다른 회로 소자를 포함할 수 있다. 반도체 다이(406,408)는 또한 RF신호 처리용 인덕터 캐패시터 및 레지스터와 같은 IPD를 포함할 수 있다. FIG. 19 illustrates a package-on-package (PoP) with a semiconductor die 406 loaded over a semiconductor die 408 using a die attach additive 410. Each of the semiconductor dies 406 and 408 has an active surface that includes analog and digital circuits formed in the die and implemented as electrically interconnected active elements, passive elements, conductive layers, and insulating layers, depending on the electrical design and function of the die. . For example, the circuit may include one or more transistors, diodes, and other circuit elements formed in an active surface for implementing an analog or digital circuit, such as a DSP, ASIC, memory, or other signal processing circuit. Semiconductor dies 406 and 408 may also include IPDs such as inductor capacitors and resistors for RF signal processing.

반도체 다이(406)는 도 10a-10g, 11a-11d, 12a-12d, 13a-13c 또는 14a-14b로부터의 어떤 실시예를 사용하여 접촉 패드(418)상에 형성된 범프 재료(416)를 사용하여 기판(414)상에 형성된 전도성 트레이스(412)에 장착된다. 전도성 트레이스(412)는 도 5-8에 도시된 바와 같은 솔더 마스크 패치를 구비한 상태로 형성된 상호접속 구조체에 적용가능하다. 반도체 다이(408)는 본드 와이어(422)를 이용하여 기판(414)상에 형성된 접촉 패드(420)에 전기적으로 연결된다. 본드 와이어(422)의 대향 단부는 반도체 다이(406)상의 접촉 패드(424)에 결합된다. Semiconductor die 406 may be formed using bump material 416 formed on contact pad 418 using any embodiment from FIGS. 10A-10G, 11A-11D, 12A-12D, 13A-13C, or 14A-14B. It is mounted to a conductive trace 412 formed on the substrate 414. Conductive traces 412 are applicable to interconnect structures formed with solder mask patches as shown in FIGS. 5-8. The semiconductor die 408 is electrically connected to the contact pads 420 formed on the substrate 414 using bond wires 422. Opposite ends of the bond wires 422 are coupled to the contact pads 424 on the semiconductor die 406.

마스킹층(426)이 기판(414)위에 형성되고 반도체 다이(406)의 풋프린트를 넘어 개방된다. 마스킹층(426)은 리플로우 동안에 범프 재료(416)를 전도성 트레이스(412)에 한정시키지 않지만, 오픈 마스크는 댐으로 작용하여 봉지재(428)가 MUF동안에 접촉 패드(420) 또는 본드 와이어(422)로 이주하는 것을 방지한다. 봉지재(428)는 도 15a-15c와 비슷하게, 반도체 다이(408) 및 기판(414) 사이에 전착된다. 마스킹층(426)은 MUF 봉지재(428)가 접촉 패드(420) 및 본드 와이어(422)에 도달하는 것을 차단하는데, 도달하면 결함을 초래할 수 있다. 마스킹층(426)은 봉지재(428)가 접촉 패드(420)로 빠지지 않고 보다 큰 반도체 다이가 주어진 기판상에 위치되게 한다. Masking layer 426 is formed over substrate 414 and opens beyond the footprint of semiconductor die 406. The masking layer 426 does not limit the bump material 416 to the conductive traces 412 during reflow, but the open mask acts as a dam so that the encapsulant 428 may contact the contact pads 420 or bond wires 422 during the MUF. To prevent migration). Encapsulant 428 is electrodeposited between semiconductor die 408 and substrate 414, similar to FIGS. 15A-15C. The masking layer 426 blocks the MUF encapsulant 428 from reaching the contact pads 420 and the bond wires 422, which can result in defects. Masking layer 426 ensures that encapsulant 428 does not fall into contact pad 420 and that a larger semiconductor die is placed on a given substrate.

본 발명의 하나 이상의 실시예가 상세하게 기술되었지만, 당업자는 다음의 청구범위에 기재된 본 발명의 범위를 이탈하지 않는 범위에서 그 실시예들에 변형 및 적용이 이루어질 수 있다는 것을 이해할 것이다. While one or more embodiments of the invention have been described in detail, those skilled in the art will understand that modifications and adaptations can be made to the embodiments without departing from the scope of the invention as set forth in the following claims.

Claims (25)

다수의 다이 범프 패드를 갖는 반도체 다이를 제공하는 단계;
상호접속 사이트를 구비한 다수의 전도성 트레이스를 갖는 기판을 제공하는 단계;
상기 다이 범프 패드와 상기 상호접속 사이트의 사이에 솔더 마스크 패치를 형성하는 단계;
전도성 범프 재료를 상기 상호접속 사이트 또는 상기 다이 범프 패드 상에 전착시키는 단계;
상기 전도성 범프 재료가 상기 다이 범프 패드 및 상기 상호접속 사이트 사이에 놓이도록 상기 반도체 다이를 상기 기판에 장착시키는 단계;
상기 반도체 다이 및 기판의 사이에 상호접속 구조체를 형성하도록 상기 다이 범프 패드 또는 상기 상호접속 사이트의 주위에 솔더 마스크 없이 상기 전도성 범프 재료를 리플로우시키되, 상기 솔더 마스크 패치는 상기 전도성 범프 재료를 상기 다이 범프 패드 또는 상기 상호접속 사이트 내로 국한시키는 단계; 및
봉지재를 상기 반도체 다이 및 기판 사이에 전착시키는 단계;를 포함하는 반도체 소자의 제조 방법.Providing a semiconductor die having a plurality of die bump pads;
Providing a substrate having a plurality of conductive traces having interconnect sites;
Forming a solder mask patch between the die bump pad and the interconnect site;
Electrodepositing a conductive bump material on the interconnect site or the die bump pad;
Mounting the semiconductor die to the substrate such that the conductive bump material lies between the die bump pad and the interconnect site;
Reflow the conductive bump material without a solder mask around the die bump pad or the interconnect site to form an interconnect structure between the semiconductor die and the substrate, wherein the solder mask patch causes the conductive bump material to die Localizing into a bump pad or said interconnect site; And
Electrodepositing an encapsulant between the semiconductor die and the substrate. 제1항에 있어서,
상기 솔더 마스크 패치는 비습윤성 재료를 포함하는 반도체 소자의 제조 방법.The method of claim 1,
And the solder mask patch comprises a non-wetting material. 제1항에 있어서,
습윤성을 증가시키기 위해 상기 전도성 범프 재료를 플럭스 용액에 함침시키는 단계를 더 포함하는 반도체 소자의 제조 방법.The method of claim 1,
And impregnating the conductive bump material into a flux solution to increase wettability. 제1항에 있어서,
표면 장력이 상기 다이 범프 패드와 상호접속 사이트의 풋프린트 내에 상기 전도성 범프 재료의 콘파인먼트(confinement)를 유지하도록 상기 다이 범프 패드와 상호접속 사이트 사이에 전착된 전도성 범프 재료의 양을 선택하는 단계를 더 포함하는 반도체 소자의 제조 방법.The method of claim 1,
Selecting an amount of conductive bump material deposited between the die bump pad and the interconnect site such that surface tension maintains a confinement of the conductive bump material within the footprint of the die bump pad and the interconnect site. Method of manufacturing a semiconductor device further comprising. 제1항에 있어서,
상기 상호접속 구조체가 상기 다이 범프 패드 또는 상기 상호접속 사이트의 정상면 및 측면을 커버하는 반도체 소자의 제조 방법.The method of claim 1,
And wherein said interconnect structure covers top and side surfaces of said die bump pad or said interconnect site. 제1항에 있어서,
상기 상호접속 구조체는 가용성부 및 비가용성부를 포함하는 반도체 소자의 제조 방법.The method of claim 1,
And wherein said interconnect structure comprises a soluble portion and a non-soluble portion. 다수의 제 1 상호접속 사이트를 갖는 제 1 반도체 구조체를 제공하는 단계;
다수의 제 2 상호접속 사이트를 갖는 제 2 반도체 구조체를 제공하는 단계;
상기 제 1 및 제 2 상호접속 사이트 사이에 솔더 마스크 패치를 형성하는 단계;
상기 제 1 및 제 2 상호접속 사이트 사이에 전도성 범프 재료를 전착시키는 단계;
상기 제 1 및 제 2 반도체 구조체를 결합시키도록 상기 전도성 범프 재료로부터 상호접속 구조체를 형성하되, 상기 솔더 마스크 패치는 상기 전도성 범프 재료를 상기 제 1 상호접속 사이트 또는 상기 제 2 상호접속 사이트 내로 국한시키는 단계; 및
봉지재를 상기 제 1 및 제 2 반도체 구조체의 사이에 전착시키는 단계;를 포함하는 반도체 소자의 제조 방법.Providing a first semiconductor structure having a plurality of first interconnect sites;
Providing a second semiconductor structure having a plurality of second interconnect sites;
Forming a solder mask patch between the first and second interconnect sites;
Electrodepositing a conductive bump material between the first and second interconnect sites;
Forming an interconnect structure from the conductive bump material to couple the first and second semiconductor structures, wherein the solder mask patch confines the conductive bump material into the first interconnect site or the second interconnect site. step; And
Electrodepositing an encapsulant between the first and second semiconductor structures. 제7항에 있어서,
상기 솔더 마스크 패치는 비습윤성 재료를 포함하는 반도체 소자의 제조 방법.The method of claim 7, wherein
And the solder mask patch comprises a non-wetting material. 제7항에 있어서,
습윤성을 증가시키기 위해 상기 전도성 범프 재료를 플럭스 용액에 함침시키는 단계를 더 포함하는 반도체 소자의 제조 방법.The method of claim 7, wherein
And impregnating the conductive bump material into a flux solution to increase wettability. 제7항에 있어서,
표면 장력이 상기 제 1 상호접속 사이트 또는 상기 제 2 상호접속 사이트의 풋프린트 내에 상기 전도성 범프 재료의 콘파인먼트(confinement)를 유지하도록 상기 제 1 및 제 2 상호접속 사이트의 사이에 전착된 전도성 범프 재료의 양을 선택하는 단계를 더 포함하는 반도체 소자의 제조 방법.The method of claim 7, wherein
Conductive bumps electrodeposited between the first and second interconnect sites such that a surface tension maintains a confinement of the conductive bump material within the footprint of the first interconnect site or the second interconnect site. The method of manufacturing a semiconductor device further comprising the step of selecting the amount of material. 제7항에 있어서,
상기 상호접속 구조체는 상기 제 1 상호접속 사이트 또는 상기 제 2 상호접속 사이트의 정상면 및 측면을 커버하는 반도체 소자의 제조 방법.The method of claim 7, wherein
Wherein the interconnect structure covers a top surface and a side surface of the first interconnect site or the second interconnect site. 제7항에 있어서,
상기 상호접속 구조체는 가용성부 및 비가용성부를 포함하는 반도체 소자의 제조 방법.The method of claim 7, wherein
And wherein said interconnect structure comprises a soluble portion and a non-soluble portion. 제7항에 있어서,
상기 상호접속 구조체는 전도성 필라 및 상기 전도성 필라 위에 형성된 범프를 포함하는 반도체 소자의 제조 방법.The method of claim 7, wherein
The interconnect structure includes a conductive pillar and a bump formed on the conductive pillar. 다수의 제 1 상호접속 사이트를 갖는 제 1 반도체 구조체를 제공하는 단계;
다수의 제 2 상호접속 사이트를 갖는 제 2 반도체 구조체를 제공하는 단계;
상기 제 1 및 제 2 상호접속 사이트의 사이에 솔더 마스크 패치를 형성하는 단계; 및
상기 제 1 및 제 2 반도체 구조체를 결합시키도록 상호접속 구조체를 형성하되, 상기 솔더 마스크 패치는 상기 상호접속 구조체를 상기 제 1 상호접속 사이트 또는 상기 제 2 상호접속 사이트 내로 국한시키는 단계;를 포함하는 반도체 소자의 제조 방법.Providing a first semiconductor structure having a plurality of first interconnect sites;
Providing a second semiconductor structure having a plurality of second interconnect sites;
Forming a solder mask patch between the first and second interconnect sites; And
Forming an interconnect structure to couple the first and second semiconductor structures, wherein the solder mask patch localizes the interconnect structure into the first interconnect site or the second interconnect site; Method of manufacturing a semiconductor device. 제14항에 있어서,
봉지재를 상기 제 1 및 제 2 반도체 구조체의 사이에 전착시키는 단계를 더 포함하는 반도체 소자의 제조 방법.The method of claim 14,
And depositing an encapsulant between the first and second semiconductor structures. 제14항에 있어서,
상기 솔더 마스크 패치는 비습윤성 재료를 포함하는 반도체 소자의 제조 방법.The method of claim 14,
And the solder mask patch comprises a non-wetting material. 제14항에 있어서,
습윤성을 증가시키기 위해 상기 전도성 범프 재료를 플럭스 용액에 함침시키는 단계를 더 포함하는 반도체 소자의 제조 방법.The method of claim 14,
And impregnating the conductive bump material into a flux solution to increase wettability. 제14항에 있어서,
상기 상호접속 구조체가 상기 제 1 상호접속 사이트 또는 상기 제 2 상호접속 사이트의 정상면 및 측면을 커버하는 반도체 소자의 제조 방법.The method of claim 14,
And the interconnect structure covers the top and side surfaces of the first interconnect site or the second interconnect site. 제14항에 있어서,
상기 상호접속 구조체는 가용성부 및 비가용성부를 포함하는 반도체 소자의 제조 방법.The method of claim 14,
And wherein said interconnect structure comprises a soluble portion and a non-soluble portion. 제14항에 있어서,
상기 상호접속 구조체는 전도성 필라 및 상기 전도성 필라 위에 형성된 범프를 포함하는 반도체 소자의 제조 방법.The method of claim 14,
The interconnect structure includes a conductive pillar and a bump formed on the conductive pillar. 다수의 제 1 상호접속 사이트를 갖는 제 1 반도체 구조체;
다수의 제 2 상호접속 사이트를 갖는 제 2 반도체 구조체;
상기 제 1 및 제 2 상호접속 사이트의 사이에 형성된 솔더 마스크 패치;
상기 제 1 및 제 2 반도체 구조체를 결합시키는 상호접속 구조체; 및
제 1 및 제 2 반도체 구조체의 사이에 전착된 봉지재;를 포함하되,
상기 솔더 마스크 패치는 상기 상호접속 구조체를 상기 제 1 상호접속 사이트 또는 상기 제 2 상호접속 사이트 내로 국한시키는 반도체 소자.A first semiconductor structure having a plurality of first interconnect sites;
A second semiconductor structure having a plurality of second interconnect sites;
A solder mask patch formed between the first and second interconnect sites;
An interconnect structure coupling the first and second semiconductor structures; And
Including an encapsulation material electrodeposited between the first and second semiconductor structures,
And the solder mask patch localizes the interconnect structure into the first interconnect site or the second interconnect site. 제21항에 있어서,
상기 솔더 마스크 패치는 비습윤성 재료를 포함하는 반도체 소자.The method of claim 21,
The solder mask patch includes a non-wetting material. 제21항에 있어서,
상기 상호접속 구조체가 상기 제 1 상호접속 사이트 또는 상기 제 2 상호접속 사이트의 정상면 및 측면을 커버하는 반도체 소자.The method of claim 21,
And the interconnect structure covers top and side surfaces of the first interconnect site or the second interconnect site. 제21항에 있어서,
상기 상호접속 구조체는 가용성부 및 비가용성부를 포함하는 반도체 소자.The method of claim 21,
The interconnect structure includes a soluble portion and a non-soluble portion. 제21항에 있어서,
상기 상호접속 구조체는 전도성 필라 및 상기 전도성 필라 위에 형성된 범프를 포함하는 반도체 소자. The method of claim 21,
And the interconnect structure includes a conductive pillar and a bump formed over the conductive pillar.
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CN102917553B (en) * 2012-10-22 2016-04-20 友达光电（苏州）有限公司 Welding location structure
US10074630B2 (en) * 2015-04-14 2018-09-11 Amkor Technology, Inc. Semiconductor package with high routing density patch
TWI655891B (en) * 2018-03-08 2019-04-01 綠點高新科技股份有限公司 Electronic module, manufacturing method thereof, housing of electronic device and manufacturing method thereof
KR102115189B1 (en) * 2018-11-09 2020-05-26 엘지전자 주식회사 Display device using semiconductor light emitting device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW459360B (en) * 2000-06-12 2001-10-11 Siliconware Precision Industries Co Ltd Flip-chip underfill method for flip-chip semiconductor packaging structure with wire-bonded chip-on-chip ball-grid array
US8026128B2 (en) * 2004-11-10 2011-09-27 Stats Chippac, Ltd. Semiconductor device and method of self-confinement of conductive bump material during reflow without solder mask
TWI377629B (en) * 2008-04-30 2012-11-21 Advanced Semiconductor Eng Package method for flip chip
US8198186B2 (en) * 2008-12-31 2012-06-12 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material during reflow with solder mask patch
TWI529141B (en) * 2014-07-28 2016-04-11 zhi-feng Wu Recovery and treatment of hydrofluoric acid and fluorosilicic acid waste

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