KR20120059058A - Stack structure including quantum dot, method of manufacturing the same and light emitting device using the stack structure - Google Patents

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Abstract

PURPOSE: A lamination structure, a manufacturing method thereof, and a light emitting device applying the same are provided to increase use efficiency of a quantum dot by easily controlling location and size of the quantum dot. CONSTITUTION: A plurality of holes(H1) is formed at one side of a semiconductor layer(10). An under layer(20) is formed on the upper side of the semiconductor layer. The under layer is conformally included along the upper side of the semiconductor layer. A quantum dot(30) is formed at the bottom of the plurality of holes. A graphene layer(40) covering the quantum dot is formed on the under layer. A planarization layer(50) is formed on the graphene layer. The plurality of holes is filled with the planarization layer.

Description

양자점을 포함하는 적층구조물과 그 제조방법 및 상기 적층구조물을 적용한 발광소자{Stack structure including quantum dot, method of manufacturing the same and light emitting device using the stack structure}Stack structure including quantum dot, method of manufacturing the same and light emitting device using the stack structure}

본 개시는 양자점을 포함하는 적층구조물과 그 제조방법 및 상기 적층구조물을 적용한 발광소자에 관한 것이다. The present disclosure relates to a laminated structure including a quantum dot, a method of manufacturing the same, and a light emitting device to which the laminated structure is applied.

양자점(Quantum dot)은 수 내지 수십 나노미터 정도의 크기를 갖는 결정질 반도체로서, 수백에서 수천 개 정도의 원자로 구성될 수 있다. 양자점은 크기가 매우 작기 때문에 단위 부피당 표면적이 넓고, 대부분의 원자들이 결정 표면에 존재하게 된다. 이러한 양자점은 양자 구속(quantum confinement) 효과에 의한 불연속적 에너지 준위를 갖기 때문에, 연속적인 에너지 밴드를 갖는 벌크(bulk) 상태의 반도체와는 다른 광학적/전기적 특성을 나타낸다. A quantum dot is a crystalline semiconductor having a size of several to several tens of nanometers, and may be composed of hundreds to thousands of atoms. Because quantum dots are so small, they have a large surface area per unit volume, and most atoms are present on the crystal surface. Because these quantum dots have discontinuous energy levels due to quantum confinement effects, they exhibit different optical / electrical properties than bulk semiconductors with continuous energy bands.

최근, 양자점을 다양한 광학소자 및 전자소자에 적용하려는 연구가 이루어지고 있다. 특히, 양자점의 전기발광(electroluminescence) 현상을 이용하는 양자점 발광소자에 대한 관심이 높아지고 있다. 양자점의 크기를 조절하면 에너지 밴드갭이 달라지기 때문에, 결과적으로 발광되는 빛의 파장을 조절할 수 있다. Recently, research has been made to apply quantum dots to various optical devices and electronic devices. In particular, interest in quantum dot light emitting devices using the electroluminescence phenomenon of quantum dots is increasing. Adjusting the size of the quantum dot changes the energy bandgap, and thus can control the wavelength of the light emitted.

그러나 기존의 양자점 형성방법으로는 양자점의 크기나 위치를 제어하기 어려운 문제가 있다. 일반적으로, 양자점 형성시 자기조립(self-assembly) 방법이 많이 이용되는데, 이 경우, 양자점의 크기가 불균일하고 그 형성 위치도 정확하게 제어할 수 없다. 이러한 문제와 관련해서, 종래의 방법으로는 양자점의 특성을 효율적으로 활용하기가 어려울 수 있다. 따라서 양자점의 크기 및 형성 위치를 제어할 수 있고 또한 양자점의 활용 효율을 높일 수 있는 방법/기술에 대한 요구가 증가하고 있다. However, there is a problem that it is difficult to control the size or position of the quantum dot in the existing quantum dot forming method. In general, a self-assembly method is frequently used to form quantum dots. In this case, the size of the quantum dots is uneven and the formation position thereof cannot be accurately controlled. In connection with this problem, it may be difficult to efficiently utilize the properties of the quantum dots with conventional methods. Therefore, there is an increasing demand for a method / technique that can control the size and location of the quantum dots and improve the utilization efficiency of the quantum dots.

양자점의 크기 및 위치 제어가 가능하고 또한 양자점의 활용 효율을 높일 수 있는 방법 및 이 방법으로 제조된 적층구조물을 제공한다. Provided are a method for controlling the size and position of a quantum dot and increasing the utilization efficiency of the quantum dot, and a laminated structure manufactured by the method.

상기 양자점을 포함하는 적층구조물을 적용한 발광소자를 제공한다. Provided is a light emitting device to which the stacked structure including the quantum dots is applied.

본 발명의 한 측면(aspect)에 따르면, 일면에 적어도 하나의 홀(hole)이 형성된 베이스층; 상기 홀의 저면에 구비된 양자점; 및 상기 베이스층 상에 상기 양자점을 덮도록 구비된 도전성 물질층;을 포함하는 적층구조물이 제공된다. According to an aspect of the invention, the base layer having at least one hole (hole) formed on one surface; A quantum dot provided on the bottom of the hole; And a conductive material layer provided to cover the quantum dots on the base layer.

상기 도전성 물질층은 그래핀층(graphene layer)일 수 있다. The conductive material layer may be a graphene layer.

상기 베이스층은 일면에 적어도 하나의 홀이 형성된 반도체층; 및 상기 반도체층의 상기 일면에 그 표면 형상을 따라 형성된 하지층;을 포함할 수 있다. The base layer may include a semiconductor layer having at least one hole formed on one surface thereof; And an underlayer formed on one surface of the semiconductor layer along a surface shape thereof.

상기 반도체층은 GaN 계열 반도체를 포함할 수 있다. The semiconductor layer may include a GaN-based semiconductor.

상기 하지층은 AlN을 포함할 수 있다. The base layer may include AlN.

상기 홀은 깊이 방향으로 갈수록 폭이 좁아지는 구조를 가질 수 있다. The hole may have a structure in which the width becomes narrower toward the depth direction.

상기 홀은 끝이 뾰족한 구조를 가질 수 있다. The hole may have a pointed structure.

상기 양자점은 Ⅳ족 반도체, Ⅱ-Ⅵ족 반도체, Ⅲ-Ⅴ족 반도체, Ⅳ-Ⅵ족 반도체 및 이들의 혼합물 중 하나를 포함할 수 있다. The quantum dot may include one of a group IV semiconductor, a group II-VI semiconductor, a group III-V semiconductor, a group IV-VI semiconductor, and a mixture thereof.

상기 양자점은 GaN 계열 반도체를 포함할 수 있다. The quantum dot may include a GaN-based semiconductor.

상기 도전성 물질층 상에 구비된 것으로 상기 홀을 메우는 평탄화층을 더 포함할 수 있다. A planarization layer filling the hole may be further included on the conductive material layer.

상기 평탄화층은 AlN을 포함할 수 있다. The planarization layer may include AlN.

상기 베이스층, 상기 양자점 및 상기 도전성 물질층은 적층유닛을 구성할 수 있고, 상기 적층유닛은 적어도 2회 반복 적층될 수 있다. The base layer, the quantum dot, and the conductive material layer may constitute a stacking unit, and the stacking unit may be repeatedly stacked at least twice.

상기 반복 적층된 적층유닛은 제1 적층유닛 및 제2 적층유닛을 포함할 수 있고, 이 경우, 상기 제1 적층유닛의 양자점과 상기 제2 적층유닛의 양자점은 서로 다른 크기를 가질 수 있다. The repeatedly stacked stacking unit may include a first stacking unit and a second stacking unit. In this case, the quantum dots of the first stacking unit and the quantum dots of the second stacking unit may have different sizes.

상기 반복 적층된 적층유닛 사이에 중간층이 구비될 수 있다. An intermediate layer may be provided between the repeatedly stacked laminate units.

본 발명의 다른 측면에 따르면, 전술한 적층구조물을 포함하는 발광소자가 제공된다. According to another aspect of the present invention, there is provided a light emitting device comprising the laminate structure described above.

상기 발광소자는 제1 도전형 반도체층; 상기 제1 도전형 반도체층과 이격된 제2 도전형 반도체층; 및 상기 제1 및 제2 도전형 반도체층 사이에 구비된 발광층;을 구비할 수 있고, 상기 발광층은 전술한 적층구조물을 포함할 수 있다. The light emitting device includes a first conductivity type semiconductor layer; A second conductive semiconductor layer spaced apart from the first conductive semiconductor layer; And a light emitting layer provided between the first and second conductivity type semiconductor layers, and the light emitting layer may include the above-described stacked structure.

본 발명의 다른 측면에 따르면, 일면에 적어도 하나의 홀(hole)이 형성된 베이스층을 마련하는 단계; 상기 홀의 저면에 양자점을 형성하는 단계; 및 상기 베이스층 상에 상기 양자점을 덮는 도전성 물질층을 형성하는 단계;를 포함하는 적층구조물의 제조방법이 제공된다. According to another aspect of the invention, providing a base layer having at least one hole (hole) formed on one surface; Forming a quantum dot on a bottom of the hole; And forming a conductive material layer covering the quantum dots on the base layer.

상기 도전성 물질층은 그래핀층(graphene layer)일 수 있다. The conductive material layer may be a graphene layer.

상기 베이스층을 마련하는 단계는 반도체층의 일면에 적어도 하나의 홀을 형성하는 단계; 및 상기 반도체층의 상기 일면에 그 표면 형상을 따라 하지층을 형성하는 단계;를 포함할 수 있다. The providing of the base layer may include forming at least one hole in one surface of the semiconductor layer; And forming an underlayer on one surface of the semiconductor layer along a surface shape thereof.

상기 홀은 끝이 뾰족한 구조를 가질 수 있다. The hole may have a pointed structure.

상기 도전성 물질층 상에 상기 홀을 메우는 평탄화층을 형성할 수 있다. A planarization layer filling the hole may be formed on the conductive material layer.

상기 베이스층, 상기 양자점 및 상기 도전성 물질층은 적층유닛을 구성할 수 있고, 상기 적층유닛을 적어도 2회 반복 적층할 수 있다. The base layer, the quantum dot, and the conductive material layer may constitute a stacking unit, and the stacking unit may be repeatedly stacked at least twice.

상기 반복 적층되는 적층유닛 사이에 중간층을 형성할 수 있다. An intermediate layer may be formed between the stacked units stacked repeatedly.

본 발명의 실시예에 따르면, 양자점의 수평 및 수직 방향으로의 위치 제어와 크기 제어가 용이할 수 있고, 또한 양자점의 활용 효율을 높일 수 있다. 또한 이러한 양자점 관련 기술을 적용한 발광소자를 구현할 수 있다. According to the exemplary embodiment of the present invention, the position control and the size control of the quantum dots in the horizontal and vertical directions can be easily performed, and the utilization efficiency of the quantum dots can be improved. In addition, a light emitting device using the quantum dot related technology may be implemented.

도 1은 본 발명의 실시예에 따른 양자점을 포함하는 적층구조물을 보여주는 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 양자점을 포함하는 적층구조물을 보여주는 단면도이다.
도 3 내지 도 5는 도 1의 복수의 홀을 갖는 반도체층의 평면 구조를 예시적으로 보여주는 평면도이다.
도 6a 및 도 6g는 본 발명의 실시예에 따른 적층구조물의 제조방법을 보여주는 단면도이다.
도 7은 본 발명의 실시예에 따른 적층구조물을 적용한 발광소자를 보여주는 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 적층구조물을 적용한 발광소자를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호설명 *
10, 11 : 반도체층 20, 21 : 하지층
30, 31 : 양자점 40, 41 : 그래핀층
50, 51 : 평탄화층 100 : 기판
110 : 제1 도전형 반도체층 120 : 활성층
130 : 제2 도전형 반도체층 140a, 140b : 전극
H1, H2 : 홀(hole) S1?S3 : 적층유닛1 is a cross-sectional view showing a laminated structure including a quantum dot according to an embodiment of the present invention.
2 is a cross-sectional view showing a laminated structure including a quantum dot according to another embodiment of the present invention.
3 to 5 are plan views illustrating a planar structure of a semiconductor layer having a plurality of holes in FIG. 1.
6A and 6G are cross-sectional views illustrating a method of manufacturing a laminated structure according to an embodiment of the present invention.
7 is a cross-sectional view showing a light emitting device to which the stacked structure according to the embodiment of the present invention is applied.
8 is a cross-sectional view illustrating a light emitting device to which a stacked structure according to another embodiment of the present invention is applied.
Description of the Related Art [0002]
10, 11: semiconductor layer 20, 21: underlayer
30, 31: quantum dots 40, 41: graphene layer
50, 51: planarization layer 100: substrate
110: first conductive semiconductor layer 120: active layer
130: second conductive semiconductor layer 140a, 140b: electrode
H1, H2: Hole S1 ~ S3: Stacking Unit

이하, 본 발명의 실시예에 따른 양자점을 포함하는 적층구조물과 그 제조방법 및 상기 적층구조물을 적용한 발광소자를 첨부된 도면들을 참조하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소들을 나타낸다. Hereinafter, a laminate structure including a quantum dot according to an embodiment of the present invention, a method of manufacturing the same, and a light emitting device to which the laminate structure is applied will be described in detail with reference to the accompanying drawings. In this process, the thicknesses of the layers or regions illustrated in the drawings are somewhat exaggerated for clarity. Like reference numerals designate like elements throughout the specification.

도 1은 본 발명의 실시예에 따른 양자점을 포함하는 적층구조물을 보여주는 단면도이다. 1 is a cross-sectional view showing a laminated structure including a quantum dot according to an embodiment of the present invention.

도 1을 참조하면, 상면에 복수의 홀(hole)(H1)을 갖는 반도체층(일종의 기판)(10)이 마련될 수 있다. 반도체층(10)은 소정의 결정 구조를 갖는 다양한 반도체 중 어느 하나로 구성될 수 있다. 예컨대, 반도체층(10)은 GaN 계열 반도체로 구성될 수 있다. 그러나 이는 일례에 불과하고, 반도체층(10)의 물질은 다양하게 변화될 수 있다. 복수의 홀(H1)은 아래 방향(즉, 깊이 방향)으로 갈수록 폭이 좁아지는 구조를 가질 수 있다. 홀(H1)의 끝 부분은 뾰족할 수 있다. Referring to FIG. 1, a semiconductor layer (a type of substrate) 10 having a plurality of holes H1 may be provided on an upper surface thereof. The semiconductor layer 10 may be formed of any one of various semiconductors having a predetermined crystal structure. For example, the semiconductor layer 10 may be formed of a GaN-based semiconductor. However, this is only an example, and the material of the semiconductor layer 10 may be variously changed. The plurality of holes H1 may have a structure in which the width is narrowed toward the downward direction (ie, the depth direction). The end portion of the hole H1 may be sharp.

복수의 홀(H1)을 갖는 반도체층(10)의 평면도는, 예컨대, 도 3 내지 도 5에 도시된 바와 같을 수 있다. 즉, 도 1의 복수의 홀(H1)은 도 3 내지 도 5에 도시된 바와 같이 원형, 사각형, 삼각형 등 다양한 모양을 가질 수 있고, 규칙적으로 배열될 수 있다. 그러나 여기에 도시한 복수의 홀(H1)의 평면 구조 및 배열 방식은 예시적인 것이고, 다양하게 변형될 수 있다. The plan view of the semiconductor layer 10 having the plurality of holes H1 may be, for example, as illustrated in FIGS. 3 to 5. That is, as illustrated in FIGS. 3 to 5, the plurality of holes H1 of FIG. 1 may have various shapes, such as a circle, a rectangle, and a triangle, and may be regularly arranged. However, the planar structure and arrangement of the plurality of holes H1 shown here are exemplary and may be variously modified.

다시, 도 1을 참조하면, 반도체층(10)의 상면에 소정의 하지층(underlayer)(20)이 구비될 수 있다. 하지층(20)은 반도체층(10)의 상면 형상을 따라 컨포멀하게(conformally) 구비될 수 있다. 하지층(20)은 절연물질, 예컨대, AlN으로 형성될 수 있다. 하지층(20)의 물질은 AlN과 같은 절연물질로 한정되지 않고 다양하게 변화될 수 있다. 하지층(20)이 절연물질로 형성된 경우, 하지층(20)은 전류의 흐름이 가능할 정도로 얇은 두께를 가질 수 있다. 예컨대, 하지층(20)의 두께는 약 10nm 이하일 수 있다. 반도체층(10)과 하지층(20)을 합하여 "베이스층"이라 할 수 있다. 이 경우, 상기 베이스층의 일면(상면)에 복수의 홀(H1)이 형성되었다고 할 수 있다. Referring back to FIG. 1, a predetermined underlayer 20 may be provided on the upper surface of the semiconductor layer 10. The base layer 20 may be provided conformally along the top shape of the semiconductor layer 10. The base layer 20 may be formed of an insulating material, for example, AlN. The material of the base layer 20 is not limited to an insulating material such as AlN and can be variously changed. When the base layer 20 is formed of an insulating material, the base layer 20 may have a thickness thin enough to allow the flow of current. For example, the thickness of the base layer 20 may be about 10 nm or less. The semiconductor layer 10 and the base layer 20 may be referred to as a "base layer". In this case, it can be said that a plurality of holes H1 are formed on one surface (upper surface) of the base layer.

복수의 홀(H1) 저면에 양자점(30)이 구비될 수 있다. 양자점(30)은 Ⅳ족 반도체, Ⅱ-Ⅵ족 반도체, Ⅲ-Ⅴ족 반도체, Ⅳ-Ⅵ족 반도체 및 이들의 혼합물 중 하나를 포함할 수 있다. 일례로, 양자점(30)은 GaN 계열 반도체를 포함할 수 있다. 제조방법적으로 홀(H1)의 끝 부분에서 선택적으로 양자점(30)의 핵이 생성되고, 그 성장이 유도될 수 있다. 이에 대해서는 추후에 보다 상세히 설명한다. 홀(H1)의 끝 부분에만 양자점(30)을 선택적으로 구비시킬 수 있기 때문에, 양자점(30)의 형성 위치는 복수의 홀(H1)의 끝 부분으로 한정될 수 있다. 또한 양자점(30)의 크기는 홀(H1)의 끝 부분의 크기 및 양자점(30)의 성장 시간 등에 따라 조절될 수 있다. 그러므로, 본 실시예에 따르면, 양자점(30)의 크기 및 형성 위치를 용이하게 제어할 수 있다. The quantum dots 30 may be provided on the bottoms of the plurality of holes H1. The quantum dot 30 may include one of a group IV semiconductor, a group II-VI semiconductor, a group III-V semiconductor, a group IV-VI semiconductor, and a mixture thereof. In one example, the quantum dot 30 may include a GaN-based semiconductor. In the manufacturing method, a nucleus of the quantum dot 30 may be selectively generated at the end of the hole H1, and growth thereof may be induced. This will be described in more detail later. Since the quantum dot 30 may be selectively provided only at the end portion of the hole H1, the formation position of the quantum dot 30 may be limited to the end portions of the plurality of holes H1. In addition, the size of the quantum dot 30 may be adjusted according to the size of the end portion of the hole H1 and the growth time of the quantum dot 30. Therefore, according to the present embodiment, the size and the formation position of the quantum dot 30 can be easily controlled.

하지층(20) 상에 양자점(30)을 덮는 그래핀층(40)이 구비될 수 있다. 그래핀층(40)은 하나 또는 복수의 그래핀 시트(graphene sheet)를 포함할 수 있다. 그래핀 시트(graphene sheet)는 탄소로 이루어진 육방정계(hexagonal) 단층 구조물이다. 이러한 그래핀 시트(sheet)는 이차원 탄도 이동(2-dimensional ballistic transport) 특성을 갖는다. 전하가 물질 내에서 이차원 탄도 이동한다는 것은 산란(scattering)에 의한 저항이 거의 없는 상태로 이동한다는 것을 의미한다. 따라서 그래핀 시트 내에서 전하의 이동도(mobility)는 매우 높고, 그래핀 시트는 매우 낮은 비저항을 갖는다. 아울러, 그래핀 시트는 우수한 투광성을 갖는다. 그래핀 시트의 적층 수가 늘어날수록 비저항이 다소 커질 수 있고, 광 투과율은 감소할 수 있지만, 약 10층 이내의 그래핀 시트가 적층된 경우, 그래핀층(40)은 하나의 그래핀 시트와 유사한 수준의 비저항 및 광 투과율을 가질 수 있다. The graphene layer 40 covering the quantum dot 30 may be provided on the base layer 20. The graphene layer 40 may include one or a plurality of graphene sheets. Graphene sheets are hexagonal monolayers made of carbon. This graphene sheet has a two-dimensional ballistic transport property. The movement of two-dimensional ballistics within a material means that the charges move to a state where there is little resistance due to scattering. Thus, the mobility of charge in the graphene sheet is very high, and the graphene sheet has a very low resistivity. In addition, the graphene sheet has excellent light transmittance. As the number of graphene sheets increases, the resistivity may be somewhat increased, and the light transmittance may decrease. However, when graphene sheets of about 10 layers or less are laminated, the graphene layer 40 is similar to that of one graphene sheet. It can have a specific resistance and light transmittance of.

그래핀층(40)은 복수의 양자점(30)과 콘택되어 이들을 전기적으로 연결하는 역할을 할 수 있다. 또한 그래핀층(40)은 복수의 홀(H1) 영역 사이 및 외곽 영역으로도 연장되어 있다. 이러한 그래핀층(40)에 의해 복수의 양자점(30)으로의 전류 공급이 원활히 이루어질 수 있다. 따라서 양자점(30) 및 그래핀층(40)을 포함하는 구조물을 광학소자/전자소자에 적용할 경우, 상기 소자의 동작 전압을 낮출 수 있을 뿐만 아니라, 양자 효율을 높이는 효과를 얻을 수 있다. The graphene layer 40 may contact the plurality of quantum dots 30 to serve to electrically connect them. In addition, the graphene layer 40 extends between the plurality of hole H1 regions and to the outer region. The graphene layer 40 may smoothly supply current to the plurality of quantum dots 30. Therefore, when the structure including the quantum dot 30 and the graphene layer 40 is applied to the optical device / electronic device, not only can the operating voltage of the device be lowered, but also the effect of increasing the quantum efficiency can be obtained.

그래핀층(40) 상에 복수의 홀(H1)을 메우는 평탄화층(50)이 구비될 수 있다. 평탄화층(50)은 소정의 절연층 또는 반도체층으로 구성될 수 있다. 일례로, 평탄화층(50)은 AlN으로 구성될 수 있다. 평탄화층(50)은 그 위에 다른 물질층을 형성하기 위한 층일 수 있다. 따라서 평탄화층(50)은 그 위에 형성되는 물질층의 씨드층(seed layer)으로 작용할 수 있다. 이러한 점을 고려하여, 평탄화층(50)의 형성 물질을 결정할 수 있다. 또한, 평탄화층(50)은 그래핀층(40)과 상기 다른 물질층 사이에 구비된다는 점에서 "중간층"이라고 할 수도 있다. 경우에 따라서는, 평탄화층(50)을 형성하지 않을 수도 있다. The planarization layer 50 filling the plurality of holes H1 may be provided on the graphene layer 40. The planarization layer 50 may be composed of a predetermined insulating layer or a semiconductor layer. In one example, the planarization layer 50 may be made of AlN. The planarization layer 50 may be a layer for forming another material layer thereon. Accordingly, the planarization layer 50 may serve as a seed layer of the material layer formed thereon. In consideration of this, the material for forming the planarization layer 50 may be determined. In addition, the planarization layer 50 may be referred to as an "intermediate layer" in that it is provided between the graphene layer 40 and the other material layer. In some cases, the planarization layer 50 may not be formed.

도 1의 구조물을 적어도 2회 반복해서 적층될 수 있다. 그 예가 도 2에 도시되어 있다. The structure of FIG. 1 may be laminated at least twice. An example is shown in FIG. 2.

도 2를 참조하면, 도 1의 구조물을 제1 적층유닛(S1)이라고 하면, 제1 적층유닛(S1) 상에 제2 적층유닛(S2)이 구비될 수 있다. 제2 적층유닛(S2)은 제1 적층유닛(S1)과 동일하거나 유사한 구조를 가질 수 있다. 즉, 제2 적층유닛(S2)은 복수의 홀(H2)을 갖는 제2 반도체층(11), 제2 하지층(21), 제2 양자점(31), 제2 그래핀층(41) 및 제2 평탄화층(51)을 포함할 수 있다. 도시하지는 않았지만, 제2 적층유닛(S2) 상에 그와 동일하거나 유사한 구조의 적층유닛을 하나 이상 더 적층할 수 있다. Referring to FIG. 2, when the structure of FIG. 1 is referred to as a first stacking unit S1, a second stacking unit S2 may be provided on the first stacking unit S1. The second stacking unit S2 may have the same or similar structure as the first stacking unit S1. That is, the second stacking unit S2 includes the second semiconductor layer 11, the second base layer 21, the second quantum dot 31, the second graphene layer 41, and the plurality of holes H2. 2 may include a planarization layer 51. Although not shown, one or more stacking units having the same or similar structure may be stacked on the second stacking unit S2.

도 2에서 제1 적층유닛(S1)의 양자점(30)과 제2 적층유닛(S2)의 양자점(31)은 동일한 크기를 갖거나, 서로 다른 크기를 가질 수 있다. 즉, 복수의 적층유닛이 적층된 구조에서, 상기 복수의 적층유닛 각각에 구비된 양자점은 동일한 크기를 갖거나, 서로 다른 크기를 가질 수 있다. 상기 복수의 적층유닛에 구비된 양자점이 동일한 크기를 갖는 경우, 상기 복수의 적층유닛의 양자점은 모두 동일한 파장의 빛을 발생시킬 수 있다. 즉, 이 경우, 상기 복수의 적층유닛은 단파장 발광요소일 수 있다. 한편, 상기 복수의 적층유닛 각각에 구비된 양자점이 서로 다른 크기를 갖는 경우, 상기 복수의 적층유닛 각각에 구비된 양자점은 서로 다른 파장의 빛을 발생시킬 수 있다. 이 경우, 상기 복수의 적층유닛은 다파장 발광요소일 수 있다. In FIG. 2, the quantum dots 30 of the first stacking unit S1 and the quantum dots 31 of the second stacking unit S2 may have the same size or may have different sizes. That is, in a structure in which a plurality of stacking units are stacked, the quantum dots provided in each of the plurality of stacking units may have the same size or may have different sizes. When the quantum dots provided in the plurality of stacking units have the same size, the quantum dots of the plurality of stacking units may generate light of the same wavelength. That is, in this case, the plurality of stacked units may be short wavelength light emitting elements. On the other hand, when the quantum dots provided in each of the plurality of stacking units have different sizes, the quantum dots provided in each of the plurality of stacking units may generate light of different wavelengths. In this case, the plurality of stacking units may be multi-wavelength light emitting elements.

도 1 및 도 2에서 그래핀층(40, 41)은 그 밖에 다른 도전성 물질층으로 대체될 수 있다. 그래핀층(40, 41) 대신에, 양자점(30, 31)보다 전기 전도도가 높은 다른 도전성 물질층을 사용하더라도, 상기 다른 도전성 물질층에 의해 복수의 양자점(30, 31)으로의 전류 공급이 원활히 이루어질 수 있다. 따라서, 양자 효율을 높이고 소자의 동작 전압은 낮추는 등의 효과를 얻을 수 있다. In FIGS. 1 and 2, the graphene layers 40 and 41 may be replaced with other conductive material layers. Instead of the graphene layers 40 and 41, even if another conductive material layer having a higher electrical conductivity than the quantum dots 30 and 31 is used, the current supply to the plurality of quantum dots 30 and 31 is smoothly performed by the other conductive material layer. Can be done. Therefore, the effect of increasing the quantum efficiency and lowering the operating voltage of the device can be obtained.

도 6a 내지 도 6g는 본 발명의 실시예에 따른 양자점을 포함하는 적층구조물의 제조방법을 보여주는 단면도이다. 6A to 6G are cross-sectional views illustrating a method of manufacturing a laminated structure including a quantum dot according to an embodiment of the present invention.

도 6a를 참조하면, 반도체층(일종의 기판)(10) 상에 미세 패턴을 갖는 마스크패턴(M1)을 형성할 수 있다. 반도체층(10)은 소정의 결정 구조를 갖는 다양한 반도체 중 어느 하나로 구성될 수 있다. 예컨대, 반도체층(10)은 GaN 계열 반도체로 구성될 수 있다. 그러나 이는 일례에 불과하고, 반도체층(10)의 물질은 다양하게 변화될 수 있다. 마스크패턴(M1)은 기존에 알려진 반도체 공정의 다양한 패터닝 방법을 이용하여 형성할 수 있고, 예컨대, 나노임프린트(nanoimprint) 방법으로 형성할 수 있다. 나노임프린트 방법을 포함한 기존의 다양한 패터닝 방법은 잘 알려진바, 이에 대한 자세한 설명은 생략한다. 상기 나노임프린트 방법은 일례에 불과하고, 그 밖에 다른 다양한 방법을 사용할 수 있다. Referring to FIG. 6A, a mask pattern M1 having a fine pattern may be formed on the semiconductor layer (a kind of substrate) 10. The semiconductor layer 10 may be formed of any one of various semiconductors having a predetermined crystal structure. For example, the semiconductor layer 10 may be formed of a GaN-based semiconductor. However, this is only an example, and the material of the semiconductor layer 10 may be variously changed. The mask pattern M1 may be formed using various patterning methods of a conventionally known semiconductor process, and for example, may be formed by a nanoimprint method. Various existing patterning methods, including nanoimprint methods, are well known, and a detailed description thereof will be omitted. The nanoimprint method is just an example, and various other methods may be used.

도 6b를 참조하면, 마스크패턴(M1)을 식각 장벽으로 이용해서 반도체층(10)을 식각하여 복수의 홀(hole)(H1)을 형성할 수 있다. 반도체층(10)의 식각시, 건식 식각 또는 습식 식각 방법을 사용할 수 있다. 복수의 홀(H1)은 아래 방향(즉, 깊이 방향)으로 갈수록 폭이 좁아지는 구조를 가질 수 있다. 복수의 홀(H1)의 끝 부분은 뾰족할 수 있다. 반도체층(10)의 식각시, 건식 식각 방법을 사용하는 경우, 플라즈마 조건 등 공정 조건을 조절하면 식각 면의 경사각을 조절할 수 있다. 따라서 깊이 방향으로 갈수록 폭이 좁아지는 구조의 복수의 홀(H1)을 형성할 수 있다. 한편, 습식 식각 방법을 사용하는 경우, 반도체층(10)의 결정 방향성에 따라 식각 면이 경사각을 가질 수 있다. 따라서 습식 식각 방법으로도 끝이 뾰족한 홀(H1)을 형성할 수 있다. 도 6b의 반도체층(10)의 평면도는, 예컨대, 도 3 내지 도 5에 도시된 바와 같을 수 있다. Referring to FIG. 6B, a plurality of holes H1 may be formed by etching the semiconductor layer 10 using the mask pattern M1 as an etch barrier. When etching the semiconductor layer 10, a dry etching method or a wet etching method may be used. The plurality of holes H1 may have a structure in which the width is narrowed toward the downward direction (ie, the depth direction). End portions of the plurality of holes H1 may be sharp. In the case of using the dry etching method in etching the semiconductor layer 10, the inclination angle of the etching surface may be adjusted by adjusting process conditions such as plasma conditions. Therefore, it is possible to form a plurality of holes H1 having a structure in which the width narrows toward the depth direction. Meanwhile, when the wet etching method is used, the etching surface may have an inclination angle according to the crystal orientation of the semiconductor layer 10. Therefore, even in the wet etching method, a pointed hole H1 may be formed. The top view of the semiconductor layer 10 of FIG. 6B may be, for example, as illustrated in FIGS. 3 to 5.

도 6c를 참조하면, 마스크패턴(M1)을 제거한 후, 반도체층(10)의 상면에 소정의 하지층(20)을 형성할 수 있다. 하지층(20)은 반도체층(10)의 상면 형상을 따라 컨포멀하게(conformally) 형성할 수 있다. 그러므로, 하지층(20)을 형성하더라도 반도체층(10)에 형성된 복수의 홀(H1)은 그대로 유지될 수 있다. 하지층(20)은 절연물질, 예컨대, AlN으로 형성할 수 있다. 이러한 하지층(20)은 추후에 양자점(30) 또는 그래핀층(40)을 형성하기 위한 씨드(seed)로 작용할 수 있다. 하지층(20)의 물질은 전술한 AlN에 한정되지 않고 다양하게 변화될 수 있다. 반도체층(10)과 하지층(20)을 합하여 베이스층이라 할 수 있고, 이 경우, 상기 베이스층의 일면(상면)에 복수의 홀(H1)이 형성되었다고 할 수 있다. Referring to FIG. 6C, after removing the mask pattern M1, a predetermined base layer 20 may be formed on the upper surface of the semiconductor layer 10. The base layer 20 may be formed conformally along the top surface of the semiconductor layer 10. Therefore, even when the underlayer 20 is formed, the plurality of holes H1 formed in the semiconductor layer 10 may be maintained as it is. The base layer 20 may be formed of an insulating material, for example, AlN. The underlayer 20 may serve as a seed for forming the quantum dot 30 or the graphene layer 40 later. The material of the base layer 20 is not limited to the AlN described above and may be variously changed. The semiconductor layer 10 and the base layer 20 may be referred to as a base layer. In this case, it may be said that a plurality of holes H1 are formed on one surface (upper surface) of the base layer.

도 6d를 참조하면, 복수의 홀(H1) 저면에 양자점(30)을 형성할 수 있다. 양자점(30)은 Ⅳ족 반도체, Ⅱ-Ⅵ족 반도체, Ⅲ-Ⅴ족 반도체, Ⅳ-Ⅵ족 반도체 및 이들의 혼합물 중 하나를 포함할 수 있다. 일례로, 양자점(30)은 GaN 계열 반도체를 포함할 수 있다. 이러한 양자점(30)은 CVD(chemical vapor deposition), 예컨대, MOCVD(metal organic chemical vapor deposition) 방법으로 형성할 수 있다. 양자점(30) 형성을 위한 소스 물질을 공급하면, 상기 소스 물질은 홀(H1)의 끝 부분(즉, 저면)에 트랩(trap)될 수 있다. 이때, 하지층(20)은 상기 소스 물질을 잘 흡착하지 않는 특성을 가질 수 있기 때문에, 홀(H1) 이외의 하지층(20) 부분에 상기 소스 물질이 흡착되지 않고, 홀(H1)의 끝 부분에만 선택적으로 트랩될 수 있다. 따라서 홀(H1)의 끝 부분에서 양자점(30)의 핵이 생성되고, 그 성장이 유도될 수 있다. 이와 같은 방법으로 복수의 홀(H1)의 끝 부분에만 양자점(30)을 선택적으로 형성할 수 있다. 다시 말해, 양자점(30)의 형성 위치는 복수의 홀(H1)의 끝 부분의 위치로 한정될 수 있다. 또한 양자점(30)의 크기는 홀(H1)의 끝 부분의 크기 및 성장 시간 등에 따라 조절될 수 있다. 그러므로, 본 실시예에 따르면, 양자점(30)의 크기 및 형성 위치를 용이하게 제어할 수 있다. Referring to FIG. 6D, a quantum dot 30 may be formed on the bottoms of the plurality of holes H1. The quantum dot 30 may include one of a group IV semiconductor, a group II-VI semiconductor, a group III-V semiconductor, a group IV-VI semiconductor, and a mixture thereof. In one example, the quantum dot 30 may include a GaN-based semiconductor. The quantum dot 30 may be formed by chemical vapor deposition (CVD), for example, metal organic chemical vapor deposition (MOCVD). When the source material for forming the quantum dot 30 is supplied, the source material may be trapped at the end (ie, bottom) of the hole H1. At this time, since the base layer 20 may have a property of not adsorbing the source material well, the source material is not adsorbed to the portion of the base layer 20 other than the hole H1, and the end of the hole H1 is not. It can optionally be trapped only in parts. Therefore, the nucleus of the quantum dot 30 is generated at the end of the hole H1, and its growth can be induced. In this manner, the quantum dots 30 may be selectively formed only at end portions of the plurality of holes H1. In other words, the position at which the quantum dot 30 is formed may be limited to the positions of end portions of the plurality of holes H1. In addition, the size of the quantum dot 30 may be adjusted according to the size and growth time of the end of the hole (H1). Therefore, according to the present embodiment, the size and the formation position of the quantum dot 30 can be easily controlled.

도 6e를 참조하면, 하지층(20) 상에 양자점(30)을 덮는 그래핀층(40)을 형성할 수 있다. 그래핀층(40)은 하나 또는 복수의 그래핀 시트(graphene sheet)를 포함할 수 있다. 그래핀층(40)은 복수의 양자점(30)과 콘택되어 이들을 전기적으로 연결하는 역할을 할 수 있다. 또한 그래핀층(40)은 복수의 홀(H1) 영역 사이 및 외곽 영역으로도 연장되어 있다. 이러한 그래핀층(40)에 의해 복수의 양자점(30)으로의 전류 공급이 원활히 이루어질 수 있다. 그래핀층(40) 대신에 다른 도전성 물질층을 형성할 수도 있다. Referring to FIG. 6E, the graphene layer 40 covering the quantum dot 30 may be formed on the underlayer 20. The graphene layer 40 may include one or a plurality of graphene sheets. The graphene layer 40 may contact the plurality of quantum dots 30 to serve to electrically connect them. In addition, the graphene layer 40 extends between the plurality of hole H1 regions and to the outer region. The graphene layer 40 may smoothly supply current to the plurality of quantum dots 30. Instead of the graphene layer 40, another conductive material layer may be formed.

도 6f를 참조하면, 그래핀층(40) 상에 복수의 홀(H1)을 메우는 평탄화층(50)을 형성할 수 있다. 평탄화층(50)은 소정의 절연층 또는 반도체층으로 형성할 수 있다. 일례로, 평탄화층(50)은 AlN으로 형성할 수 있다. 평탄화층(50)의 형성은 평탄화층(50) 위에 다른 물질층을 형성하기 위한 예비적 공정일 수 있다. 따라서 평탄화층(50)은 그 위에 형성되는 물질층의 씨드층(seed layer)으로 작용할 수 있다. 이러한 점을 고려하여, 평탄화층(50)의 형성 물질을 결정할 수 있다. 또한, 평탄화층(50)은 그래핀층(40)과 상기 다른 물질층 사이에 구비된다는 점에서 "중간층"이라고 할 수도 있다. 경우에 따라서는, 평탄화층(50)을 형성하지 않을 수도 있다. Referring to FIG. 6F, the planarization layer 50 filling the plurality of holes H1 may be formed on the graphene layer 40. The planarization layer 50 may be formed of a predetermined insulating layer or a semiconductor layer. For example, the planarization layer 50 may be formed of AlN. Formation of the planarization layer 50 may be a preliminary process for forming another material layer on the planarization layer 50. Accordingly, the planarization layer 50 may serve as a seed layer of the material layer formed thereon. In consideration of this, the material for forming the planarization layer 50 may be determined. In addition, the planarization layer 50 may be referred to as an "intermediate layer" in that it is provided between the graphene layer 40 and the other material layer. In some cases, the planarization layer 50 may not be formed.

도 6g를 참조하면, 도 6f의 구조물을 제1 적층유닛(S1)이라고 하면, 제1 적층유닛(S1) 상에 제2 적층유닛(S2)을 형성할 수 있다. 제2 적층유닛(S2)은 제1 적층유닛(S1)과 동일하거나 유사한 구조를 가질 수 있다. 즉, 제2 적층유닛(S2)은 복수의 홀(H2)을 갖는 제2 반도체층(11), 제2 하지층(21), 제2 양자점(31), 제2 그래핀층(41) 및 제2 평탄화층(51)을 포함할 수 있다. 제2 그래핀층(41)은 다른 도전성 물질층으로 대체될 수 있다. 도시하지는 않았지만, 제2 적층유닛(S2) 상에 그와 동일하거나 유사한 구조의 적층유닛을 하나 이상 더 적층할 수 있다. Referring to FIG. 6G, when the structure of FIG. 6F is referred to as a first stacking unit S1, a second stacking unit S2 may be formed on the first stacking unit S1. The second stacking unit S2 may have the same or similar structure as the first stacking unit S1. That is, the second stacking unit S2 includes the second semiconductor layer 11, the second base layer 21, the second quantum dot 31, the second graphene layer 41, and the plurality of holes H2. 2 may include a planarization layer 51. The second graphene layer 41 may be replaced with another conductive material layer. Although not shown, one or more stacking units having the same or similar structure may be stacked on the second stacking unit S2.

도 6g에서 제1 적층유닛(S1)의 양자점(30)과 제2 적층유닛(S2)의 양자점(31)은 동일한 크기를 갖거나, 서로 다른 크기를 가질 수 있다. 즉, 복수의 적층유닛이 적층된 구조에서, 상기 복수의 적층유닛 각각에 구비된 양자점은 동일한 크기를 갖거나, 서로 다른 크기를 가질 수 있다. 상기 복수의 적층유닛에 구비된 양자점이 동일한 크기를 갖는 경우, 상기 복수의 적층유닛의 양자점은 모두 동일한 파장의 빛을 발생시킬 수 있다. 즉, 이 경우, 상기 복수의 적층유닛은 단파장 발광요소일 수 있다. 한편, 상기 복수의 적층유닛 각각에 구비된 양자점이 서로 다른 크기를 갖는 경우, 상기 복수의 적층유닛 각각에 구비된 양자점은 서로 다른 파장의 빛을 발생시킬 수 있다. 이 경우, 상기 복수의 적층유닛은 다파장 발광요소일 수 있다. In FIG. 6G, the quantum dots 30 of the first stacking unit S1 and the quantum dots 31 of the second stacking unit S2 may have the same size or may have different sizes. That is, in a structure in which a plurality of stacking units are stacked, the quantum dots provided in each of the plurality of stacking units may have the same size or may have different sizes. When the quantum dots provided in the plurality of stacking units have the same size, the quantum dots of the plurality of stacking units may generate light of the same wavelength. That is, in this case, the plurality of stacked units may be short wavelength light emitting elements. On the other hand, when the quantum dots provided in each of the plurality of stacking units have different sizes, the quantum dots provided in each of the plurality of stacking units may generate light of different wavelengths. In this case, the plurality of stacking units may be multi-wavelength light emitting elements.

이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면, 양자점의 수평/수직 위치 제어 및 크기 제어가 용이하고, 양자점의 활용 효율을 높일 수 있는 적층구조물을 구현할 수 있다. 특히, 그래핀층이 양자점들을 연결하는 삽입층으로 사용되는 경우, 양자점으로의 전류 공급이 용이할 수 있고, 소자의 동작 전압이 낮아질 수 있다. As described above, according to the embodiment of the present invention, it is easy to control the horizontal and vertical position and size of the quantum dots, and may implement a laminated structure that can increase the utilization efficiency of the quantum dots. In particular, when the graphene layer is used as an insertion layer connecting the quantum dots, it is easy to supply current to the quantum dots, and the operating voltage of the device may be lowered.

도 1 및 도 2의 적층구조물은 다양한 광학소자 및 전자소자에 여러 가지 목적으로 적용될 수 있다. 예컨대, 도 1 및 도 2의 적층구조물은 반도체 발광소자의 발광요소로 적용될 수 있다. 그 실례가 도 7 및 도 8에 도시되어 있다. 1 and 2 may be applied to various optical devices and electronic devices for various purposes. For example, the stacked structure of FIGS. 1 and 2 may be applied as a light emitting element of a semiconductor light emitting device. Examples are shown in FIGS. 7 and 8.

도 7은 본 발명의 실시예에 따른 양자점을 포함하는 적층구조물을 적용한 발광소자를 보여주는 단면도이다. 7 is a cross-sectional view illustrating a light emitting device to which a stacked structure including a quantum dot according to an exemplary embodiment of the present invention is applied.

도 7을 참조하면, 기판(100) 상에 제1 도전형 반도체층(110)이 구비될 수 있고, 제1 도전형 반도체층(110) 상에 활성층(120)과 제2 도전형 반도체층(130)이 순차로 적층될 수 있다. 활성층(120)과 제2 도전형 반도체층(130)은 패터닝되어 제1 도전형 반도체층(110)의 일부를 노출시킬 수 있다. 이하에서는, 본 실시예의 발광소자를 구성하는 요소들에 대해 보다 상세히 설명한다. Referring to FIG. 7, the first conductive semiconductor layer 110 may be provided on the substrate 100, and the active layer 120 and the second conductive semiconductor layer 110 may be disposed on the first conductive semiconductor layer 110. 130 may be sequentially stacked. The active layer 120 and the second conductive semiconductor layer 130 may be patterned to expose a portion of the first conductive semiconductor layer 110. Hereinafter, elements constituting the light emitting device of this embodiment will be described in more detail.

기판(100)은 일반적인 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 예컨대, 기판(100)은 사파이어(Al2O3) 기판, Si 기판, SiC 기판, 비정질 AlN 기판 및 Si-Al 기판 중 어느 하나일 수 있다. 그러나 이는 예시적인 것이고, 이외에 다른 기판을 사용할 수도 있다. The substrate 100 may be any one of various substrates used in a general semiconductor device process. For example, the substrate 100 may be any one of a sapphire (Al 2 O 3 ) substrate, a Si substrate, a SiC substrate, an amorphous AlN substrate, and a Si-Al substrate. However, this is exemplary and other substrates may be used.

제1 도전형 반도체층(110)은 n형이고, 제2 도전형 반도체층(130)은 p형이거나, 그 반대일 수 있다. 제1 도전형 반도체층(110)과 제2 도전형 반도체층(130)은 단순하게 도시되어 있지만, 다양한 변형 구조를 가질 수 있다. 예컨대, 제1 도전형 반도체층(110)과 기판(100) 사이에 소정의 버퍼층(buffer layer)(미도시)이 구비될 수 있고, 제1 도전형 반도체층(110) 및 제2 도전형 반도체층(130)은 다층 구조를 가질 수 있다. The first conductivity-type semiconductor layer 110 may be n-type, and the second conductivity-type semiconductor layer 130 may be p-type or vice versa. Although the first conductive semiconductor layer 110 and the second conductive semiconductor layer 130 are shown in a simple manner, they may have various modification structures. For example, a predetermined buffer layer (not shown) may be provided between the first conductive semiconductor layer 110 and the substrate 100, and the first conductive semiconductor layer 110 and the second conductive semiconductor may be provided. Layer 130 may have a multilayer structure.

활성층(120)은 전자와 정공이 결합하면서 빛을 방출하는 발광층일 수 있다. 활성층(120)은 도 1 및 도 2를 참조하여 설명한 적층구조물을 포함할 수 있다. 여기서는, 활성층(120)이 세 개의 적층유닛(S1?S3)을 포함하는 것으로 도시하였지만, 적층유닛의 수는 달라질 수 있다. 세 개의 적층유닛(S1?S3)을 제1 내지 제3 적층유닛(S1?S3)이라고 하면, 제1 내지 제3 적층유닛(S1?S3)에서 양자점(30, 31, 32)의 크기는 동일하거나, 서로 다를 수 있다. 제1 내지 제3 적층유닛(S1?S3)에서 양자점(30, 31, 32)의 크기가 서로 다른 경우, 각각의 적층유닛(S1?S3)에서 발광되는 빛의 파장이 서로 다를 수 있다. 이때, 양자점(30, 31, 32)의 크기를 조절하면, 제1 적층유닛(S1)에서는 적색(red)(R) 빛이, 제2 적층유닛(S2)에서는 녹색(green)(G) 빛이, 제3 적층유닛(S3)에서는 청색(blue)(B) 빛이 발광되도록 할 수 있다. 이렇게 하면, 활성층(120)으로 적?녹?청(RGB) 세 가지 색을 모두 구현할 수 있으므로, 활성층(120)은 위 세 가지 색이 혼합된 백색(white)을 나타낼 수 있다. 각 적층유닛(S1?S3)이 발광하는 빛의 컬러는 위에 기재된 바에 한정되지 않고 다양하게 변화될 수 있다. 부가적으로, 활성층(120)은 단일양자우물(single quantum well) 또는 다중양자우물(multi-quantum well) 구조를 가질 수 있고, 초격자구조층(superlattice structure layer)을 더 포함할 수도 있다. 그 밖에도 활성층(120)은 다양하게 변형될 수 있다. The active layer 120 may be a light emitting layer that emits light while combining electrons and holes. The active layer 120 may include the stacked structure described with reference to FIGS. 1 and 2. Although the active layer 120 is illustrated as including three stacking units S1 to S3, the number of stacking units may vary. When the three stacking units S1-S3 are called first to third stacking units S1-S3, the sizes of the quantum dots 30, 31, and 32 are the same in the first to third stacking units S1-S3. May be different. When the sizes of the quantum dots 30, 31, and 32 are different in the first to third stacking units S1 ˜ S3, wavelengths of light emitted from each stacking unit S1 ˜ S3 may be different from each other. At this time, if the size of the quantum dots (30, 31, 32) is adjusted, red (R) light in the first stacking unit (S1), green (G) light in the second stacking unit (S2). In the third stacking unit S3, blue (B) light may be emitted. In this case, since all three colors of red, green, and blue (RGB) may be implemented by the active layer 120, the active layer 120 may represent white, in which the three colors are mixed. The color of light emitted by each of the stacking units S1 to S3 is not limited to those described above, and may be variously changed. In addition, the active layer 120 may have a single quantum well or a multi-quantum well structure, and may further include a superlattice structure layer. In addition, the active layer 120 may be modified in various ways.

제1 도전형 반도체층(110)에 접촉된 제1 전극(140a)이 구비될 수 있다. 제1 전극(140a)은 활성층(120) 및 제2 도전형 반도체층(130)과 이격된 제1 도전형 반도체층(110)의 상면에 구비될 수 있다. 제1 도전형 반도체층(110)이 n형 반도체층인 경우, 제1 전극(140a)은 n형 전극일 수 있다. 제2 도전형 반도체층(130)에 접촉된 제2 전극(140b)이 구비될 수 있다. 제2 도전형 반도체층(130)이 p형 반도체층인 경우, 제2 전극(140b)은 p형 전극일 수 있다. The first electrode 140a may be provided in contact with the first conductive semiconductor layer 110. The first electrode 140a may be provided on an upper surface of the first conductive semiconductor layer 110 spaced apart from the active layer 120 and the second conductive semiconductor layer 130. When the first conductive semiconductor layer 110 is an n-type semiconductor layer, the first electrode 140a may be an n-type electrode. The second electrode 140b may be provided in contact with the second conductive semiconductor layer 130. When the second conductive semiconductor layer 130 is a p-type semiconductor layer, the second electrode 140b may be a p-type electrode.

도 7의 구조는 다양하게 변형될 수 있다. 그 일례가 도 8에 도시되어 있다. The structure of FIG. 7 may be variously modified. One example is shown in FIG. 8.

도 8을 참조하면, 제1 전극(140a)이 기판(100)의 아래쪽에 구비될 수 있다. 이 경우, 활성층(120) 및 제2 도전형 반도체층(130)은 기판(100)의 상면 전체를 덮도록 확장될 수 있다. Referring to FIG. 8, the first electrode 140a may be provided below the substrate 100. In this case, the active layer 120 and the second conductivity-type semiconductor layer 130 may be extended to cover the entire upper surface of the substrate 100.

또한, 도시하지는 않았지만, 도 8에서 기판(100)이 없는 구조도 가능하다. 즉, 기판(100)을 제거한 후, 제1 도전형 반도체층(110) 하면에 제1 전극(140a)을 구비시킬 수도 있다. 그 밖에도 다양한 변형 구조가 가능할 수 있다. Although not shown, a structure without the substrate 100 in FIG. 8 is also possible. That is, after removing the substrate 100, the first electrode 140a may be provided on the bottom surface of the first conductivity-type semiconductor layer 110. In addition, various modification structures may be possible.

상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 5, 도 7 및 도 8의 구조와 도 6a 내지 도 6g의 제조방법은 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 그래핀층(40, 41)은 다른 도전성 물질층으로 대체될 수 있음을 알 수 있을 것이다. 또한, 본 발명의 실시예에 따른 양자점을 포함하는 적층구조물은 도 7 및 도 8의 발광소자뿐 아니라 그 밖에 다른 다양한 광학소자 및 전자소자에 적용할 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다. While many have been described in detail above, they should not be construed as limiting the scope of the invention, but rather as examples of specific embodiments. For example, those skilled in the art to which the present invention pertains, the structures of FIGS. 1 to 5, 7 and 8 and the manufacturing method of FIGS. 6A to 6G may be variously modified. There will be. As a specific example, it will be appreciated that the graphene layers 40 and 41 may be replaced with other conductive material layers. In addition, it will be appreciated that the laminate structure including the quantum dots according to the embodiment of the present invention may be applied to not only the light emitting device of FIGS. 7 and 8 but also other various optical and electronic devices. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.

Claims (22)

일면에 적어도 하나의 홀(hole)이 형성된 베이스층;
상기 홀의 저면에 구비된 양자점; 및
상기 베이스층 상에 상기 양자점을 덮도록 구비된 도전성 물질층;을 포함하는 적층구조물. A base layer having at least one hole formed on one surface thereof;
A quantum dot provided on the bottom of the hole; And
And a conductive material layer provided to cover the quantum dots on the base layer. 제 1 항에 있어서,
상기 도전성 물질층은 그래핀층(graphene layer)인 적층구조물. The method of claim 1,
The conductive material layer is a laminated structure is a graphene layer (graphene layer). 제 1 항에 있어서, 상기 베이스층은,
일면에 적어도 하나의 홀이 형성된 반도체층; 및
상기 반도체층의 상기 일면에 그 표면 형상을 따라 형성된 하지층;을 포함하는 적층구조물. The method of claim 1, wherein the base layer,
A semiconductor layer having at least one hole formed on one surface thereof; And
And a base layer formed on one surface of the semiconductor layer along a surface shape thereof. 제 3 항에 있어서,
상기 반도체층은 GaN 계열 반도체를 포함하는 적층구조물. The method of claim 3, wherein
The semiconductor layer is a laminated structure containing a GaN-based semiconductor. 제 3 항에 있어서,
상기 하지층은 AlN을 포함하는 적층구조물. The method of claim 3, wherein
The base layer is a laminated structure containing AlN. 제 1 항에 있어서,
상기 홀은 깊이 방향으로 폭이 좁아지는 구조를 갖는 적층구조물. The method of claim 1,
The hole is a laminated structure having a structure in which the width is narrowed in the depth direction. 제 1 항에 있어서,
상기 홀은 끝이 뾰족한 구조를 갖는 적층구조물. The method of claim 1,
The hole is a laminated structure having a pointed structure. 제 1 항에 있어서,
상기 양자점은 Ⅳ족 반도체, Ⅱ-Ⅵ족 반도체, Ⅲ-Ⅴ족 반도체, Ⅳ-Ⅵ족 반도체 및 이들의 혼합물 중 하나를 포함하는 적층구조물. The method of claim 1,
The quantum dot is a laminated structure comprising one of a group IV semiconductor, a II-VI semiconductor, a III-V semiconductor, a IV-VI semiconductor and mixtures thereof. 제 1 항에 있어서,
상기 양자점은 GaN 계열 반도체를 포함하는 적층구조물. The method of claim 1,
The quantum dot is a laminated structure containing a GaN-based semiconductor. 제 1 항에 있어서,
상기 도전성 물질층 상에 구비된 것으로 상기 홀을 메우는 평탄화층을 더 포함하는 적층구조물. The method of claim 1,
And a planarization layer on the conductive material layer, the planarization layer filling the hole. 제 10 항에 있어서,
상기 평탄화층은 AlN을 포함하는 적층구조물. 11. The method of claim 10,
The planarization layer is a laminated structure containing AlN. 제 1 항에 있어서,
상기 베이스층, 상기 양자점 및 상기 도전성 물질층은 적층유닛을 구성하고,
상기 적층유닛은 적어도 2회 반복 적층된 적층구조물. The method of claim 1,
The base layer, the quantum dot and the conductive material layer constitutes a stacking unit,
The stacking unit is a laminated structure laminated at least twice. 제 12 항에 있어서,
상기 반복 적층된 적층유닛은 제1 적층유닛 및 제2 적층유닛을 포함하고,
상기 제1 적층유닛의 양자점과 상기 제2 적층유닛의 양자점은 서로 다른 크기를 갖는 적층구조물. The method of claim 12,
The repeatedly stacked lamination unit includes a first lamination unit and a second lamination unit,
The quantum dot of the first laminated unit and the quantum dot of the second laminated unit is a laminated structure having a different size. 제 12 항에 있어서,
상기 반복 적층된 적층유닛 사이에 중간층이 구비된 적층구조물. The method of claim 12,
Laminated structure provided with an intermediate layer between the repeating stacked units. 제1 도전형 반도체층;
상기 제1 도전형 반도체층과 이격된 제2 도전형 반도체층; 및
상기 제1 및 제2 도전형 반도체층 사이에 구비된 발광층;을 구비하고,
상기 발광층은 청구항 1 내지 14 중 어느 하나에 기재된 적층구조물을 포함하는 발광소자. A first conductive semiconductor layer;
A second conductive semiconductor layer spaced apart from the first conductive semiconductor layer; And
And a light emitting layer provided between the first and second conductivity type semiconductor layers,
The light emitting device comprising the laminated structure according to any one of claims 1 to 14. 일면에 적어도 하나의 홀(hole)이 형성된 베이스층을 마련하는 단계;
상기 홀의 저면에 양자점을 형성하는 단계; 및
상기 베이스층 상에 상기 양자점을 덮는 도전성 물질층을 형성하는 단계;를 포함하는 적층구조물의 제조방법. Providing a base layer having at least one hole formed on one surface thereof;
Forming a quantum dot on a bottom of the hole; And
Forming a conductive material layer covering the quantum dots on the base layer. 제 16 항에 있어서,
상기 도전성 물질층은 그래핀층(graphene layer)인 적층구조물의 제조방법. 17. The method of claim 16,
And the conductive material layer is a graphene layer. 제 16 항에 있어서, 상기 베이스층을 마련하는 단계는,
반도체층의 일면에 적어도 하나의 홀을 형성하는 단계; 및
상기 반도체층의 상기 일면에 그 표면 형상을 따라 하지층을 형성하는 단계;를 포함하는 적층구조물의 제조방법. The method of claim 16, wherein preparing the base layer comprises:
Forming at least one hole in one surface of the semiconductor layer; And
Forming a base layer along the surface shape of the one surface of the semiconductor layer; manufacturing method of a laminated structure comprising a. 제 16 항에 있어서,
상기 홀은 끝이 뾰족한 구조를 갖는 적층구조물의 제조방법. 17. The method of claim 16,
The hole is a manufacturing method of a laminated structure having a pointed structure. 제 16 항에 있어서,
상기 도전성 물질층 상에 상기 홀을 메우는 평탄화층을 형성하는 단계를 더 포함하는 적층구조물의 제조방법. 17. The method of claim 16,
And forming a planarization layer filling the hole on the conductive material layer. 제 16 항에 있어서,
상기 베이스층, 상기 양자점 및 상기 도전성 물질층은 적층유닛을 구성하고,
상기 적층유닛을 적어도 2회 반복 적층하는 적층구조물의 제조방법. 17. The method of claim 16,
The base layer, the quantum dot and the conductive material layer constitutes a stacking unit,
A method of manufacturing a laminated structure by laminating the laminated unit at least twice. 제 21 항에 있어서,
상기 반복 적층되는 적층유닛 사이에 중간층을 형성하는 단계를 더 포함하는 적층구조물의 제조방법. 22. The method of claim 21,
The method of manufacturing a laminated structure further comprising the step of forming an intermediate layer between the repeating laminated unit.
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