KR20120054496A - Transistor, method of manufacturing the same and electronic device comprising transistor - Google Patents
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Abstract
Description
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관한 것이다. The present invention relates to a transistor, a method for manufacturing the same, and an electronic device including the transistor.
트랜지스터는 전자 기기 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(Thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다. Transistors are widely used as switching devices or driving devices in the field of electronic devices. In particular, since a thin film transistor can be manufactured on a glass substrate or a plastic substrate, the thin film transistor is usefully used in the field of flat panel display devices such as a liquid crystal display device or an organic light emitting display device.
트랜지스터의 동작 특성을 향상시키기 위해, 캐리어 이동도(carrier mobility)가 높은 산화물층을 채널층으로 적용하는 방법이 시도되고 있다. 이러한 방법은 주로 평판표시장치용 박막 트랜지스터에 적용된다. In order to improve the operation characteristics of the transistor, a method of applying an oxide layer having high carrier mobility as a channel layer has been attempted. This method is mainly applied to thin film transistors for flat panel display devices.
그러나 산화물층을 채널층으로 갖는 트랜지스터(산화물 트랜지스터)의 경우, 산화물 채널층이 광 및 수분 등 외부 환경에 민감하고, 열에 대한 안정성도 떨어지기 때문에, 트랜지스터의 특성이 쉽게 변화되는 문제가 있다. However, in the case of a transistor having an oxide layer as a channel layer (oxide transistor), since the oxide channel layer is sensitive to external environment such as light and moisture, and also has low stability against heat, there is a problem that the characteristics of the transistor are easily changed.
외부 환경에 의한 특성 변화가 억제되고, 우수한 성능을 갖는 트랜지스터를 제공한다. The change in characteristics caused by the external environment is suppressed, and a transistor having excellent performance is provided.
상기 트랜지스터의 제조방법을 제공한다. Provided is a method of manufacturing the transistor.
상기 트랜지스터를 포함하는 전자소자를 제공한다. An electronic device including the transistor is provided.
본 발명의 일 측면(aspect)에 따르면, 산화물 반도체를 포함하는 채널층; 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인; 상기 채널층에 대응하는 게이트; 및 상기 채널층과 상기 게이트 사이에 구비된 게이트절연층;을 구비하고, 상기 채널층은 HfInZnO 를 포함하고, 상기 채널층에서 백 채널영역(back channel region)의 전기전도도는 프론트 채널영역(front channel region)의 전기전도도보다 낮은 산화물 트랜지스터가 제공된다. According to an aspect of the present invention, a channel layer including an oxide semiconductor; Source and drain in contact with both ends of the channel layer, respectively; A gate corresponding to the channel layer; And a gate insulating layer provided between the channel layer and the gate, wherein the channel layer includes HfInZnO, and electrical conductivity of a back channel region in the channel layer is a front channel region. An oxide transistor lower than the electrical conductivity of the region) is provided.
상기 백 채널영역의 캐리어 농도는 상기 프론트 채널영역의 캐리어 농도보다 낮을 수 있다. The carrier concentration of the back channel region may be lower than the carrier concentration of the front channel region.
상기 백 채널영역과 상기 프론트 채널영역은 서로 다른 조성비를 가질 수 있다. 상기 백 채널영역과 상기 프론트 채널영역의 금속 조성비가 서로 다를 수 있다. The back channel region and the front channel region may have different composition ratios. The metal composition ratio of the back channel region and the front channel region may be different.
상기 백 채널영역의 In 함유량은 상기 프론트 채널영역의 In 함유량보다 적을 수 있다. In content of the back channel region may be less than In content of the front channel region.
상기 백 채널영역의 Hf 함유량은 상기 프론트 채널영역의 Hf 함유량보다 클 수 있다. The Hf content of the back channel region may be greater than the Hf content of the front channel region.
상기 백 채널영역의 금속 성분에서 In 함유량은 10?30 at% 정도일 수 있다. In content of the metal component of the back channel region may be about 10 ~ 30 at%.
상기 백 채널영역의 금속 성분에서 Hf 함유량은 3?20 at% 정도일 수 있다. The Hf content in the metal component of the back channel region may be about 3-20 at%.
상기 백 채널영역은 1?40nm 정도의 두께를 가질 수 있다. The back channel region may have a thickness of about 1-40 nm.
상기 게이트는 상기 채널층 아래에 구비될 수 있다. 이 경우, 상기 채널층 상에 식각정지층이 더 구비될 수 있다. The gate may be provided under the channel layer. In this case, an etch stop layer may be further provided on the channel layer.
상기 게이트는 상기 채널층 위에 구비될 수 있다. The gate may be provided on the channel layer.
본 발명의 다른 측면에 따르면, 전술한 트랜지스터를 포함하는 평판표시장치가 제공된다. 상기 평판표시장치는, 예컨대, 액정표시장치 또는 유기발광표시장치일 수 있다. 상기 트랜지스터는 스위칭소자 또는 구동소자로 사용될 수 있다. According to another aspect of the present invention, there is provided a flat panel display device including the above-described transistor. The flat panel display may be, for example, a liquid crystal display or an organic light emitting display. The transistor may be used as a switching device or a driving device.
본 발명의 다른 측면에 따르면, 기판 상에 게이트를 형성하는 단계; 상기 게이트를 덮는 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 채널층을 형성하는 단계; 및 상기 채널층 양단에 접촉된 소오스 및 드레인을 형성하는 단계;를 포함하고, 상기 채널층을 형성하는 단계는 상기 게이트절연층 상에 순차로 구비되는 제1층 및 제2층을 형성하는 단계를 포함하되, 상기 제1층은 제1전기전도도를 갖는 제1 HfInZnO 를 포함하도록 형성하고, 상기 제2층은 상기 제1전기전도도보다 낮은 제2전기전도도를 갖는 제2 HfInZnO 를 포함하도록 형성하는 산화물 트랜지스터의 제조방법이 제공된다. According to another aspect of the invention, forming a gate on a substrate; Forming a gate insulating layer covering the gate; Forming a channel layer on the gate insulating layer; And forming a source and a drain in contact with both ends of the channel layer. The forming of the channel layer may include forming first and second layers sequentially provided on the gate insulating layer. An oxide, wherein the first layer is formed to include a first HfInZnO having a first electrical conductivity, and the second layer is formed to include a second HfInZnO having a second electrical conductivity lower than the first electrical conductivity. A method of manufacturing a transistor is provided.
상기 제1층과 상기 제2층은 서로 다른 조성비를 가질 수 있다. The first layer and the second layer may have different composition ratios.
상기 제1층과 상기 제2층은 서로 다른 금속 조성비를 가질 수 있다. The first layer and the second layer may have different metal composition ratios.
상기 제2층의 In 함유량은 상기 제1층의 In 함유량보다 적을 수 있다. The In content of the second layer may be less than the In content of the first layer.
상기 제2층의 Hf 함유량은 상기 제1층의 Hf 함유량보다 클 수 있다. The Hf content of the second layer may be greater than the Hf content of the first layer.
상기 제2층은 1?40nm 정도의 두께로 형성할 수 있다. The second layer may be formed to a thickness of about 1 ~ 40nm.
상기 채널층 상에 식각정지층을 형성하는 단계를 더 포함할 수 있다. The method may further include forming an etch stop layer on the channel layer.
상기 채널층을 250?400℃ 의 온도로 어닐링하는 단계를 더 포함할 수 있다. Annealing the channel layer to a temperature of 250 ~ 400 ℃ may be further included.
본 발명의 다른 측면에 따르면, 기판 상에 채널층을 형성하는 단계; 상기 채널층의 양단에 접촉된 소오스 및 드레인을 형성하는 단계; 상기 채널층, 소오스 및 드레인을 덮는 게이트절연층을 형성하는 단계; 및 상기 게이트절연층 상에 게이트를 형성하는 단계;를 포함하고, 상기 채널층을 형성하는 단계는 상기 기판 상에 순차로 구비되는 제1층 및 제2층을 형성하는 단계를 포함하되, 상기 제1층은 제1전기전도도를 갖는 제1 HfInZnO 를 포함하도록 형성하고, 상기 제2층은 상기 제1전기전도도보다 높은 제2전기전도도를 갖는 제2 HfInZnO 를 포함하도록 형성하는 산화물 트랜지스터의 제조방법이 제공된다. According to another aspect of the invention, forming a channel layer on a substrate; Forming a source and a drain in contact with both ends of the channel layer; Forming a gate insulating layer covering the channel layer, the source and the drain; And forming a gate on the gate insulating layer, wherein the forming of the channel layer includes forming first and second layers sequentially provided on the substrate. A method of manufacturing an oxide transistor wherein one layer is formed to include a first HfInZnO having a first electrical conductivity, and the second layer is formed to include a second HfInZnO having a second electrical conductivity higher than the first electrical conductivity. Is provided.
상기 제1층과 상기 제2층은 서로 다른 조성비를 가질 수 있다. The first layer and the second layer may have different composition ratios.
상기 제1층과 상기 제2층은 서로 다른 금속 조성비를 가질 수 있다. The first layer and the second layer may have different metal composition ratios.
상기 제1층의 In 함유량은 상기 제2층의 In 함유량보다 적을 수 있다. In content of the first layer may be less than In content of the second layer.
상기 제1층의 Hf 함유량은 상기 제2층의 Hf 함유량보다 클 수 있다. The Hf content of the first layer may be greater than the Hf content of the second layer.
상기 제1층은 1?40nm 의 두께로 형성할 수 있다. The first layer may be formed to a thickness of 1 ~ 40nm.
상기 채널층을 250?400℃ 의 온도로 어닐링하는 단계를 더 포함할 수 있다. Annealing the channel layer to a temperature of 250 ~ 400 ℃ may be further included.
외부 환경에 의한 특성 변화가 억제되고 성능이 우수한 트랜지스터를 구현할 수 있다. 이러한 트랜지스터를 평판표시장치에 적용하면, 평판표시장치의 신뢰성 및 성능을 향상시킬 수 있다. Characteristic changes due to external environment are suppressed and a transistor having excellent performance can be realized. Applying such a transistor to a flat panel display can improve the reliability and performance of the flat panel display.
도 1 내지 도 3은 본 발명의 실시예에 따른 트랜지스터의 단면도이다.
도 4는 본 발명의 실시예에 따른 트랜지스터의 광조사 전후의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
도 5는 제1비교예에 따른 트랜지스터의 광조사 전후의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
도 6은 제2비교예에 따른 트랜지스터의 광조사 전후의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
도 7은 제3비교예에 따른 트랜지스터의 광조사 전후의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
도 8은 본 발명의 실시예에 따른 트랜지스터의 백 채널영역(back channel region)의 In/Zn 함유비에 따른 어닐링 온도의 영향을 보여주는 그래프이다.
도 9는 본 발명의 다른 실시예에 따른 트랜지스터의 채널층 구조(a, b)와 비교예에 따른 트랜지스터의 채널층 구조(c, d)를 보여주는 단면도이다.
도 10은 도 9의 TIP5 트랜지스터(실시예)와 TIR5 트랜지스터(비교예)의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
도 11은 도 9의 네 가지 트랜지스터(TIP5, TIP20, TIR5, TIR20 트랜지스터)의 이동도(mobility)를 보여주는 그래프이다.
도 12는 도 9의 네 가지 트랜지스터(TIP5, TIP20, TIR5, TIR20 트랜지스터)의 문턱전압(threshold voltage)을 보여주는 그래프이다.
도 13은 In 부족(poor) 박막과 In 리치(rich) 박막의 포톤 에너지(photon energy)에 따른 (αhυ)2 값의 변화를 보여주는 그래프이다.
도 14는 도 9의 TIR20 트랜지스터(비교예)와 TIP20 트랜지스터(실시예)의 주요 구성부의 에너지 밴드 다이어그램을 예시적으로 보여주는 도면이다.
도 15a 내지 도 15d는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 16a 내지 도 16d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호설명 *
C1, C2 : 채널층 D1, D2 : 드레인전극
G1, G2 : 게이트 GI1, GI2 : 게이트절연층
P1, P2 : 보호층 S1, S2 : 소오스전극
SUB1, SUB2 : 기판 10, 10' : 프론트 채널영역
20, 20' : 백 채널영역1 to 3 are cross-sectional views of transistors according to embodiments of the present invention.
4 is a graph showing gate voltage (V GS ) -drain current (I DS ) characteristics before and after light irradiation of a transistor according to an embodiment of the present invention.
5 is a graph showing gate voltage (V GS ) -drain current (I DS ) characteristics before and after light irradiation of a transistor according to a first comparative example.
6 is a graph showing gate voltage (V GS ) -drain current (I DS ) characteristics before and after light irradiation of a transistor according to a second comparative example.
7 is a graph showing gate voltage (V GS ) -drain current (I DS ) characteristics before and after light irradiation of a transistor according to a third comparative example.
8 is a graph showing the effect of annealing temperature on the In / Zn content ratio of the back channel region of a transistor according to an embodiment of the present invention.
9 is a cross-sectional view illustrating channel layer structures a and b of a transistor according to another embodiment of the present invention and channel layer structures c and d of a transistor according to a comparative example.
FIG. 10 is a graph illustrating gate voltage V GS and drain current I DS characteristics of the TIP5 transistor (Example) and the TIR5 transistor (Comparative Example) of FIG. 9.
FIG. 11 is a graph illustrating mobility of four transistors (TIP5, TIP20, TIR5, and TIR20 transistors) of FIG.
FIG. 12 is a graph illustrating threshold voltages of four transistors (TIP5, TIP20, TIR5, and TIR20 transistors) of FIG.
FIG. 13 is a graph showing a change in (αhυ) 2 value according to photon energy of In-poor thin films and In-rich thin films.
14 exemplarily shows an energy band diagram of main components of the TIR20 transistor (comparative example) and the TIP20 transistor (embodiment) of FIG. 9.
15A to 15D are cross-sectional views illustrating a method of manufacturing a transistor according to an embodiment of the present invention.
16A to 16D are cross-sectional views illustrating a method of manufacturing a transistor according to another embodiment of the present invention.
Description of the Related Art [0002]
C1, C2: channel layer D1, D2: drain electrode
G1, G2: Gate GI1, GI2: Gate Insulation Layer
P1, P2: protective layer S1, S2: source electrode
SUB1, SUB2:
20, 20 ': back channel area
이하, 본 발명의 실시예에 따른 트랜지스터, 트랜지스터의 제조방법 및 트랜지스터를 포함하는 전자소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다. Hereinafter, a transistor, a method of manufacturing a transistor, and an electronic device including the transistor according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings. The width and thickness of the layers or regions shown in the accompanying drawings are somewhat exaggerated for clarity. Like numbers refer to like elements throughout.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여준다. 본 실시예의 트랜지스터는 게이트(G1)가 채널층(C1) 아래에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터이다. 1 shows a transistor according to an embodiment of the invention. The transistor of the present embodiment is a thin film transistor having a bottom gate structure in which the gate G1 is provided under the channel layer C1.
도 1을 참조하면, 기판(SUB1) 상에 게이트(G1)가 형성될 수 있다. 기판(SUB1)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트(G1)는 일반적인 전극 물질(금속 또는 도전성 산화물 등)로 형성될 수 있다. 기판(SUB1) 상에 게이트(G1)를 덮는 게이트절연층(GI1)이 형성될 수 있다. 게이트절연층(GI1)은 실리콘 산화물층이나 실리콘 질산화물층 또는 실리콘 질화물층일 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층일 수도 있다. 게이트절연층(GI1)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조를 가질 수도 있다. Referring to FIG. 1, a gate G1 may be formed on the substrate SUB1. The substrate SUB1 may be a glass substrate, but may be any one of various substrates used in a conventional semiconductor device process, such as another substrate, for example, a plastic substrate or a silicon substrate. The gate G1 may be formed of a general electrode material (metal or conductive oxide, etc.). A gate insulating layer GI1 covering the gate G1 may be formed on the substrate SUB1. The gate insulating layer GI1 may be a silicon oxide layer, a silicon nitride layer, or a silicon nitride layer, but may be a high dielectric material layer having a higher dielectric constant than another material layer, for example, a silicon nitride layer. The gate insulating layer GI1 may have a structure in which at least two layers of a silicon oxide layer, a silicon nitride oxide layer, a silicon nitride layer, and a high dielectric material layer are stacked.
게이트절연층(GI1) 상에 채널층(C1)이 구비될 수 있다. 채널층(C1)은 게이트(G1) 위쪽에 위치할 수 있다. 채널층(C1)의 X축 방향 폭은 게이트(G1)의 X축 방향 폭과 유사할 수 있으나, 경우에 따라서는, 게이트(G1)의 폭보다 다소 크거나 작을 수도 있다. 채널층(C1)은 산화물 반도체, 예컨대, ZnO 계열의 산화물 반도체를 포함할 수 있다. 구체적인 예로, 본 실시예에서 채널층(C1)은 HfInZnO 로 형성될 수 있다. 채널층(C1)은 게이트(G1)에 가까이 배치된 프론트 채널영역(front channel region)(10)과 게이트(G1)에서 멀리 배치된 백 채널영역(back channel region)(20)으로 나눠질 수 있다. 프론트 채널영역(10)과 백 채널영역(20)의 특성은 서로 다를 수 있다. 백 채널영역(20)의 전기전도도가 프론트 채널영역(10)의 전기전도도보다 낮을 수 있다. 백 채널영역(20)의 캐리어 농도는 프론트 채널영역(10)의 캐리어 농도보다 낮을 수 있다. 두 영역(10, 20)의 캐리어 농도 차이에 기인하여 전기전도도의 차이가 발생할 수 있다. 두 영역(10, 20)의 캐리어 농도 차이는 이들의 조성비(composition ratio) 차이에 기인한 것일 수 있다. 상기 조성비는 금속 조성비(metal composition ratio)일 수 있다. 백 채널영역(20)의 금속 성분에서 도너(donor) 역할을 하는 원소의 함유량이 프론트 채널영역(10)의 그것보다 적을 수 있다. 또한 백 채널영역(20)의 금속 성분에서 억셉터(acceptor) 역할을 하는 원소의 함유량이 프론트 채널영역(10)의 그것보다 클 수 있다. 채널층(C1)이 HfInZnO 로 형성된 경우, In 이 도너(donor) 역할을 할 수 있고, Hf 이 억셉터(acceptor) 역할을 할 수 있다. 따라서, 백 채널영역(20)의 In 함유량은 프론트 채널영역(10)의 In 함유량보다 적을 수 있다. 백 채널영역(20)의 Hf 함유량은 프론트 채널영역(10)의 Hf 함유량보다 클 수 있다. 예컨대, 백 채널영역(20)의 금속 성분에서 In 함유량은 10?30 at% 정도일 수 있고, Hf 함유량은 3?20 at% 정도일 수 있다. 백 채널영역(20)의 금속 성분에서 Zn 함유량은 50?87 at% 정도일 수 있다. 여기서, In 함유량은 [In/(Hf+In+Zn)]×100 을, Hf 함유량은 [Hf/(Hf+In+Zn)]×100 을, Zn 함유량은 [Zn/(Hf+In+Zn)]×100 을 의미한다. 프론트 채널영역(10)의 In 함유량은 백 채널영역(20)의 In 함유량보다 클 수 있고, Hf 함유량은 백 채널영역(20)의 Hf 함유량보다 적을 수 있다. 한편, 프론트 채널영역(10)의 두께는 10?100nm 정도일 수 있고, 백 채널영역(20)의 두께는 1?40nm 정도, 예컨대, 1?20nm 정도일 수 있다. 프론트 채널영역(10)의 두께는 백 채널영역(20)의 두께보다 두꺼울 수 있다. 이와 같이, 백 채널영역(20)의 조성비(금속 조성비)를 프론트 채널영역(10)과 다르게 함으로써, 이들의 전기적 특성을 다르게 만들 수 있고, 결과적으로는 트랜지스터의 신뢰성/안정성/성능을 개선할 수 있다. 이에 대해서는 추후에 실제 데이터를 근거하여 보다 상세히 설명한다. The channel layer C1 may be provided on the gate insulating layer GI1. The channel layer C1 may be located above the gate G1. The width of the X-axis direction of the channel layer C1 may be similar to the width of the X-axis direction of the gate G1, but in some cases, may be slightly larger or smaller than the width of the gate G1. The channel layer C1 may include an oxide semiconductor, for example, a ZnO-based oxide semiconductor. As a specific example, in this embodiment, the channel layer C1 may be formed of HfInZnO. The channel layer C1 may be divided into a
게이트절연층(GI1) 상에 채널층(C1)의 양단에 각각 접촉되는 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단층 구조 또는 다층 구조를 가질 수 있다. 소오스전극(S1) 및 및 드레인전극(D1)은 게이트(G1)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다. 게이트절연층(GI1) 상에 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(passivation layer)(P1)이 구비될 수 있다. 보호층(P1)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 게이트(G1), 게이트절연층(GI1), 소오스전극(S1), 드레인전극(D1) 및 보호층(P1)의 두께는 각각 50?300nm, 50?400nm, 10?200nm, 10?200nm 및 50?1200nm 정도일 수 있다. 그러나 이 두께 범위는, 경우에 따라, 달라질 수 있다. The source electrode S1 and the drain electrode D1 may be provided on the gate insulating layer GI1 to contact both ends of the channel layer C1, respectively. The source electrode S1 and the drain electrode D1 may have a single layer structure or a multilayer structure. The source electrode S1 and the drain electrode D1 may be the same material layer as the gate G1, or may be another material layer. A passivation layer P1 may be provided on the gate insulating layer GI1 to cover the channel layer C1, the source electrode S1, and the drain electrode D1. The protective layer P1 may be a silicon oxide layer, a silicon nitrate layer, a silicon nitride layer, or an organic layer, or may have a structure in which at least two of them are stacked. The thicknesses of the gate G1, the gate insulating layer GI1, the source electrode S1, the drain electrode D1, and the protective layer P1 are 50 to 300 nm, 50 to 400 nm, 10 to 200 nm, 10 to 200 nm, and 50, respectively. It can be around 1200nm. However, this thickness range may vary if desired.
본 발명의 다른 실시예에 따르면, 도 1의 트랜지스터는 채널층(C1) 상에 식각정지층(etch stop layer)을 더 구비할 수 있다. 그 예가 도 2에 도시되어 있다. According to another embodiment of the present invention, the transistor of FIG. 1 may further include an etch stop layer on the channel layer C1. An example is shown in FIG. 2.
도 2를 참조하면, 채널층(C1) 상에 식각정지층(ES1)이 더 구비될 수 있다. 식각정지층(ES1)의 X축 방향 폭은 채널층(C1)보다 작을 수 있다. 채널층(C1)의 양단은 식각정지층(ES1)으로 커버되지 않을 수 있다. 소오스전극(S1)은 식각정지층(ES1)과 채널층(C1)의 일단을 덮을 수 있고, 드레인전극(D1)은 식각정지층(ES1)과 채널층(C1)의 타단을 덮을 수 있다. 식각정지층(ES1)은 소오스전극(S1) 및 드레인전극(D1)을 형성하기 위한 식각 공정에서, 상기 식각에 의해 채널층(C1)이 손상되는 것을 방지하는 역할을 할 수 있다. 식각정지층(ES1)은, 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 유기절연물 등을 포함할 수 있다. 식각정지층(ES1)의 사용 여부는 채널층(C1)의 물질과 소오스전극(S1) 및 드레인전극(D1)의 물질에 따라 결정될 수 있다. 식각정지층(ES1)을 구비하는 것을 제외하면, 도 2의 구조는 도 1과 동일할 수 있다. Referring to FIG. 2, an etch stop layer ES1 may be further provided on the channel layer C1. An X-axis width of the etch stop layer ES1 may be smaller than that of the channel layer C1. Both ends of the channel layer C1 may not be covered by the etch stop layer ES1. The source electrode S1 may cover one end of the etch stop layer ES1 and the channel layer C1, and the drain electrode D1 may cover the other end of the etch stop layer ES1 and the channel layer C1. The etch stop layer ES1 may serve to prevent the channel layer C1 from being damaged by the etching in an etching process for forming the source electrode S1 and the drain electrode D1. The etch stop layer ES1 may include, for example, silicon oxide, silicon nitride, an organic insulator, or the like. Whether to use the etch stop layer ES1 may be determined depending on the material of the channel layer C1 and the materials of the source electrode S1 and the drain electrode D1. Except having the etch stop layer ES1, the structure of FIG. 2 may be the same as that of FIG. 1.
도 3은 본 발명의 다른 실시예에 따른 트랜지스터를 보여준다. 본 실시예에 따른 트랜지스터는 게이트(G2)가 채널층(C2) 위에 형성되는 탑(top) 게이트 구조의 박막 트랜지스터이다. 3 shows a transistor according to another embodiment of the present invention. The transistor according to the present embodiment is a thin film transistor having a top gate structure in which a gate G2 is formed on the channel layer C2.
도 3을 참조하면, 기판(SUB2) 상에 채널층(C2)이 구비될 수 있다. 채널층(C2)은 도 1의 채널층(C1)이 위?아래로 뒤집힌 구조(즉, 역구조)와 유사할 수 있다. 예컨대, 채널층(C2)은 아래로부터 백 채널영역(20')과 프론트 채널영역(10')이 순차로 구비된 구조를 가질 수 있다. 프론트 채널영역(10')은 게이트(G2)에 가까이 배치되고, 백 채널영역(20')은 게이트(G2)에서 멀치 배치된다. 프론트 채널영역(10') 및 백 채널영역(20')의 물질/특성/조성비 등은 도 1을 참조하여 설명한 프론트 채널영역(10) 및 백 채널영역(20)의 그것과 동일하거나 유사할 수 있으므로, 이에 대한 반복 설명은 생략한다. 기판(SUB2) 상에 채널층(C2)의 양단에 각각 접촉되는 소오스전극(S2) 및 드레인전극(D2)이 구비될 수 있다. 채널층(C2), 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)이 구비될 수 있다. 게이트절연층(GI2) 상에 게이트(G2)가 구비될 수 있다. 게이트(G2)는 채널층(C2) 위쪽에 위치할 수 있다. 게이트절연층(GI2) 상에 게이트(G2)를 덮는 보호층(P2)이 구비될 수 있다. 도 3의 기판(SUB2), 소오스전극(S2), 드레인전극(D2), 게이트절연층(GI2), 게이트(G2) 및 보호층(P2) 각각의 물질 및 두께는 도 1의 기판(SUB1), 소오스전극(S1), 드레인전극(D1), 게이트절연층(GI1), 게이트(G1) 및 보호층(P1) 각각의 그것들과 동일하거나 유사할 수 있다. Referring to FIG. 3, a channel layer C2 may be provided on the substrate SUB2. The channel layer C2 may be similar to a structure in which the channel layer C1 of FIG. 1 is turned upside down (ie, an inverse structure). For example, the channel layer C2 may have a structure in which the back channel region 20 'and the front channel region 10' are sequentially provided from the bottom. The front channel region 10 'is disposed close to the gate G2, and the back channel region 20' is disposed far from the gate G2. Material / characteristics / composition ratios of the front channel region 10 'and the back channel region 20' may be the same as or similar to those of the
도 4는 본 발명의 실시예에 따른 트랜지스터의 광조사 전후의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다. 도 4의 결과를 얻는데 사용된 트랜지스터는 도 2의 구조를 갖는다. 이때, 채널층(C1)의 물질은 HfInZnO 이고, 채널층(C1)을 구성하는 영역들(즉, 프론트 채널영역 및 백 채널영역)(10, 20)의 조성은 아래의 표 1과 같았다. 또한 본 트랜지스터는 250℃ 정도의 온도에서 어닐링된 트랜지스터이다. 도 4에서 'Dark'는 광조사를 하지 않은 경우이고, 'Photo'는 2000 lux 정도의 광을 조사한 경우이다. 4 is a graph showing gate voltage (V GS ) -drain current (I DS ) characteristics before and after light irradiation of a transistor according to an embodiment of the present invention. The transistor used to obtain the result of FIG. 4 has the structure of FIG. In this case, the material of the channel layer C1 is HfInZnO, and the compositions of the regions (that is, the front channel region and the back channel region) 10 and 20 constituting the channel layer C1 are shown in Table 1 below. The transistor is a transistor annealed at a temperature of about 250 ° C. In FIG. 4, 'Dark' is a case where light is not irradiated, and 'Photo' is a case where light of about 2000 lux is irradiated.
(standard)Front channel
(standard)
(In poor)Back channel
(In poor)
도 4를 참조하면, 광이 조사된 경우(Photo)와 그렇지 않은 경우(Dark)의 그래프가 거의 동일한 것을 알 수 있다. 이는 트랜지스터의 특성이 광에 의해 거의 변화되지 않았음을 의미한다. Referring to FIG. 4, it can be seen that the graph of the case where light is irradiated (Photo) and the case where it is not (Dark) is almost the same. This means that the characteristics of the transistor are hardly changed by light.
도 5는 제1비교예에 따른 트랜지스터의 광조사 전후의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다. 도 5의 결과를 얻는데 사용된 트랜지스터는 도 2에서 백 채널영역(20)이 없는 구조를 갖는다. 즉, 상기 제1비교예에 따른 트랜지스터는 조성비가 균일한 단층 구조의 채널층(HfInZnO층)을 사용한다. 상기 단층 구조의 채널층의 금속 원소의 함유량은 표 2와 같았다. 상기 제1비교예에 따른 트랜지스터의 채널층의 총 두께는 도 4의 트랜지스터의 그것과 동일하였다. 어닐링 온도 및 광조사 조건 또한 도 4의 트랜지스터와 동일하였다. 5 is a graph showing gate voltage (V GS ) -drain current (I DS ) characteristics before and after light irradiation of a transistor according to a first comparative example. The transistor used to obtain the results of FIG. 5 has a structure without the
(standard)Fault channel
(standard)
도 5를 참조하면, 광조사에 의해 그래프가 왼쪽으로 이동한 것을 알 수 있다. 특히, 그래프의 아래쪽 부분, 즉, 서브문턱전압(subthreshold) 영역이 왼쪽으로 이동(shift) 되었다. 이는 In 함유량이 상대적으로 적은 "백 채널영역(20)" 없이 채널층 전체를 균일한 조성(표 2의 조성)으로 형성할 경우, 즉, 단층 구조의 채널을 사용할 경우, 광조사에 의해 트랜지스터의 특성이 쉽게 변화될 수 있음을 보여준다. Referring to FIG. 5, it can be seen that the graph is moved to the left by light irradiation. In particular, the lower portion of the graph, the subthreshold region, has shifted to the left. This is because when the entire channel layer is formed in a uniform composition (composition of Table 2) without the "
채널층 전체를 균일한 조성(표 2의 조성)으로 형성할 경우, 채널층 형성시 또는 후속 공정에서 In 원소가 채널층의 표면부(상면부)로 석출될 수 있다. 이로 인해 채널층의 표면부(상면부)에서 In 함유량이 증가하고, 캐리어 농도가 높아질 수 있다. 채널층의 상면부는 하면부보다 게이트에서 상대적으로 멀리 배치된 영역으로, 서브문턱전압(subthreshold)에 상당한 영향을 줄 수 있다. 채널층의 상면부의 캐리어 농도가 높을수록, 광에 의해 유발되는 광전류(photocurrent)가 증가할 수 있고, 광에 의해 게이트전압(VGS)-드레인전류(IDS) 특성 그래프가 왜곡되기 쉽다. 특히, 상기 특성 그래프에서 서브문턱전압(subthreshold) 영역이 왜곡되기 쉽다. 이러한 이유로, 도 5에서와 같이, 광조사에 의해 게이트전압(VGS)-드레인전류(IDS) 특성 그래프가 왜곡될 수 있다. When the entire channel layer is formed to have a uniform composition (composition in Table 2), In elements may be deposited on the surface portion (upper surface portion) of the channel layer at the time of forming the channel layer or in a subsequent process. For this reason, In content may increase in the surface part (upper surface part) of a channel layer, and carrier density may become high. The upper surface of the channel layer is an area disposed relatively farther from the gate than the lower surface of the channel layer, and may significantly affect the subthreshold voltage. As the carrier concentration of the upper surface portion of the channel layer is higher, the photocurrent induced by light may increase, and the graph of gate voltage V GS -drain current I DS tends to be distorted by the light. In particular, the subthreshold region is easily distorted in the characteristic graph. For this reason, as shown in FIG. 5, the graph of the gate voltage V GS and the drain current I DS may be distorted by light irradiation.
그러나 본 발명의 실시예에서와 같이, 프론트 채널영역(10)과 백 채널영역(20)의 금속 조성비를 다르게 하여, 백 채널영역(20)의 전기전도도 및/또는 캐리어 농도를 낮출 경우, 광전류(photocurrent)의 발생을 억제할 수 있고, 광에 의한 트랜지스터의 특성 변화를 억제할 수 있다. However, as in the embodiment of the present invention, when the metal composition ratios of the
만약, 채널층 전체에서 In 함유량을 낮추거나, Hf 함유량을 높일 경우, 채널층의 캐리어 이동도(mobility)가 낮아지는 문제가 발생할 수 있다. 이에 본 발명의 실시예에서는 백 채널영역(20)에서만 In 함유량을 낮추거나 Hf 함유량을 높임으로써, 높은 캐리어 이동도를 유지하면서 광에 의한 트랜지스터의 특성 변화(열화)를 억제할 수 있다. If the In content is lowered or the Hf content is increased in the entire channel layer, the carrier mobility of the channel layer may be lowered. Therefore, in the embodiment of the present invention, by lowering the In content or increasing the Hf content only in the
여기서 설명한 광전류(photocurrent) 발생의 메커니즘이나, 특성 개선의 원리는 예시적인 것이고, 그 밖에 다른 메커니즘 및 원리가 더 있을 수 있다. The mechanism of photocurrent generation or the principle of property improvement described herein is exemplary, and there may be other mechanisms and principles.
도 6은 제2비교예에 따른 트랜지스터의 광조사 전후의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다. 도 6의 결과를 얻는데 사용된 트랜지스터는 도 2의 구조를 갖되 백 채널영역(20)이 In-리치(rich)한 조성을 갖는 경우이다. 이때, 채널층(HfInZnO층)을 구성하는 영역들(즉, 프론트 채널영역 및 백 채널영역)의 조성은 표 3과 같았다. 어닐링 온도 및 광조사 조건은 도 4의 트랜지스터와 동일하였다. 6 is a graph showing gate voltage (V GS ) -drain current (I DS ) characteristics before and after light irradiation of a transistor according to a second comparative example. The transistor used to obtain the result of FIG. 6 has the structure of FIG. 2, but the
(standard)Front channel
(standard)
(In rich)Back channel
(In rich)
도 6을 참조하면, 광조사에 의한 그래프의 변화 폭이 도 5의 그것보다 더 커진 것을 알 수 있다. 이는 백 채널영역의 In 함유량이 나머지영역(프론트 채널영역)보다 상대적으로 클 경우, 광조사에 의한 특성 변화가 더 크게 발생하는 것을 보여준다. Referring to FIG. 6, it can be seen that the change width of the graph by light irradiation is larger than that of FIG. 5. This shows that when the In content of the back channel region is relatively larger than the rest region (front channel region), the characteristic change caused by light irradiation occurs more largely.
도 7은 제3비교예에 따른 트랜지스터의 광조사 전후의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다. 도 7의 결과를 얻는데 사용된 트랜지스터는 도 2의 구조를 갖되, 백 채널영역(20)이 Hf-부족(poor) 조성을 갖는 경우이다. 이때, 채널층(HfInZnO층)을 구성하는 영역들(즉, 프론트 채널영역 및 백 채널영역)의 조성은 표 4와 같았다. 어닐링 온도 및 광조사 조건 등은 도 4의 트랜지스터와 동일하였다. 7 is a graph showing gate voltage (V GS ) -drain current (I DS ) characteristics before and after light irradiation of a transistor according to a third comparative example. The transistor used to obtain the result of FIG. 7 has the structure of FIG. 2, where the
(standard)Front channel
(standard)
(Hf poor)Back channel
(Hf poor)
도 7을 참조하면, 광조사에 의해 그래프의 특성이 큰 폭으로 변화된 것을 알 수 있다. 이는 백 채널영역의 Hf 함유량이 나머지영역(프론트 채널영역)보다 적을 경우, 광조사에 의한 특성 변화가 증가할 수 있음을 보여준다. 따라서, 도 7의 결과를 보이는 상기 제3비교예와 반대로, 백 채널영역의 Hf 함유량을 나머지영역(프론트 채널영역)보다 크게 함으로써, 광조사에 의한 트랜지스터의 특성 변화를 줄일 수 있다. 즉, Hf 함유량이 나머지영역(프론트 채널영역)보다 큰 백 채널영역을 사용함으로써, 트랜지스터의 광신뢰성을 개선할 수 있다. Referring to FIG. 7, it can be seen that the characteristics of the graph are greatly changed by light irradiation. This shows that when the Hf content of the back channel region is less than the rest region (front channel region), the characteristic change due to light irradiation may increase. Therefore, in contrast to the third comparative example shown in FIG. 7, the change in the characteristics of the transistor due to light irradiation can be reduced by making the Hf content of the back channel region larger than the rest region (front channel region). That is, by using the back channel region having a larger Hf content than the remaining region (front channel region), the optical reliability of the transistor can be improved.
도 8은 도 2의 구조를 갖는 트랜지스터의 백 채널영역(20)의 In/Zn 함유비에 따른 어닐링 온도의 영향을 보여주는 그래프이다. 도 8의 결과를 얻는데 사용된 트랜지스터는 도 2의 구조를 갖는다. 이때, 채널층(C1)의 물질은 HfInZnO 이고, 프론트 채널영역(10)의 금속 원소 함유량은 표 1과 같았다. 상기 어닐링 온도는 300℃ 이었다. 한편, 도 8의 Y축 값, 즉, "V_1nA"는 소오스/드레인전극간 1nA 의 전류가 흐르게 하는 게이트전압을 나타낸다. "V_1nA" 측정시 드레인전극 및 소오스전극에 각각 10V 및 OV 의 전압을 인가하였다. "V_1nA" 의 절대값이 클수록 어닐링에 의한 트랜지스터의 특성 변화가 크다는 것이다. FIG. 8 is a graph showing the effect of annealing temperature according to the In / Zn content ratio of the
도 8을 참조하면, 백 채널영역(20)의 In/Zn 함유비가 약 1.0 이상인 경우, 즉, In 함유량이 소정의 임계값 이상으로 커지는 경우, "V_1nA" 의 절대값이 커지는 것을 알 수 있다. In/Zn 함유비가 약 1.0 이상으로 높아짐에 따라, "V_1nA" 는 음(-)의 방향으로 크게 증가하였다. 이는 백 채널영역(20)의 In 함유량이 높을수록 열에 의한 트랜지스터의 특성 변화가 크다는 것을 의미한다. 다시 말해, 백 채널영역(20)의 In 함유량이 적을수록 열에 의한 특성 변화가 적다. 따라서 본 발명의 실시예에서와 같이, In-부족(poor)한 백 채널영역(20)을 사용할 경우, 트랜지스터의 열 안정성을 개선할 수 있다. Referring to FIG. 8, it can be seen that the absolute value of "V_1nA" becomes large when the In / Zn content ratio of the
이상에서 설명한 바와 같이, 본 발명의 실시예에 따르면, 광신뢰성 및 열적 안정성이 우수하고, 이동도(mobility) 등 성능이 우수한 산화물 트랜지스터를 구현할 수 있다. As described above, according to the exemplary embodiment of the present invention, an oxide transistor having excellent light reliability and thermal stability and excellent performance such as mobility can be implemented.
도 9는 본 발명의 다른 실시예에 따른 트랜지스터의 채널층 구조(a, b)와 비교예에 따른 트랜지스터의 채널층 구조(c, d)를 보여주는 단면도이다. 도 9의 실시예 트랜지스터와 비교예 트랜지스터는 모두 도 2와 유사한 구조를 갖지만, 채널층 구성에서 차이가 있다. 채널층의 물질은 모두 HfInZnO 이었다. 9 is a cross-sectional view illustrating channel layer structures a and b of a transistor according to another embodiment of the present invention and channel layer structures c and d of a transistor according to a comparative example. Although the example transistors and the comparative transistors of FIG. 9 all have a structure similar to that of FIG. 2, there are differences in channel layer configurations. The material of the channel layer was all HfInZnO.
도 9의 (a) 및 (b)를 참조하면, 실시예에 따른 트랜지스터의 채널층은 In-부족(poor)한 백 채널영역 및 In-리치(rich)한 프론트 채널영역을 갖는다. 도 9의 (a)에서 백 채널영역 및 프론트 채널영역의 두께는 각각 5nm 및 35nm 이었고, (b)에서 백 채널영역 및 프론트 채널영역의 두께는 각각 20nm 및 20nm 이었다. 도 9의 (a)는 "TIP5" 로 표시하고, 도 9의 (b)는 "TIP20" 으로 표시한다. Referring to FIGS. 9A and 9B, a channel layer of a transistor according to an embodiment has an in-poor back channel region and an in-rich front channel region. In FIG. 9A, the thicknesses of the back channel region and the front channel region were 5 nm and 35 nm, respectively. In (b), the thicknesses of the back channel region and the front channel region were 20 nm and 20 nm, respectively. FIG. 9A shows "TIP5" and FIG. 9B shows "TIP20".
도 9의 (c) 및 (d)를 참조하면, 비교예에 따른 트랜지스터의 채널층은 In-리치(rich)한 백 채널영역 및 In-부족(poor)한 프론트 채널영역을 갖는다. 도 9의 (c)에서 백 채널영역 및 프론트 채널영역의 두께는 각각 5nm 및 35nm 이었고, (d)에서 백 채널영역 및 프론트 채널영역의 두께는 각각 20nm 및 20nm 이었다. 도 9의 (c)는 "TIR5" 로 표시하고, 도 9의 (d)는 "TIR20" 으로 표시한다. 9C and 9D, the channel layer of the transistor according to the comparative example has an in-rich back channel region and an In-poor front channel region. In FIG. 9C, the thicknesses of the back channel region and the front channel region were 5 nm and 35 nm, respectively. In (d), the thicknesses of the back channel region and the front channel region were 20 nm and 20 nm, respectively. FIG. 9C shows "TIR5" and FIG. 9D shows "TIR20".
도 9의 (a) 내지 (d)에서 In-부족(poor) 영역의 조성과 In-리치(rich) 영역의 조성은 아래의 표 5와 같이 정리할 수 있다. 9A to 9D, the composition of the In-poor region and the composition of the In-rich region may be summarized as shown in Table 5 below.
(/㎤)Carrier concentration
(/ Cm 3)
이하에서는, 도 9의 TIP5 채널층(a)을 갖는 트랜지스터를 "TIP5 트랜지스터"라 하고, TIP20 채널층(b)을 갖는 트랜지스터를 "TIP20 트랜지스터"라 한다. 또한 도 9의 TIR5 채널층(c)을 갖는 트랜지스터를 "TIR5 트랜지스터"라 하고, TIR20 채널층(d)을 갖는 트랜지스터를 "TIR20 트랜지스터"라 한다. Hereinafter, the transistor having the TIP5 channel layer a in FIG. 9 is referred to as a "TIP5 transistor", and the transistor having the TIP20 channel layer b is referred to as a "TIP20 transistor". In addition, the transistor having the TIR5 channel layer c of FIG. 9 is called a "TIR5 transistor", and the transistor having the TIR20 channel layer d is called a "TIR20 transistor".
도 10은 도 9의 TIP5 트랜지스터(실시예)와 TIR5 트랜지스터(비교예)의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다. FIG. 10 is a graph illustrating gate voltage V GS and drain current I DS characteristics of the TIP5 transistor (Example) and the TIR5 transistor (Comparative Example) of FIG. 9.
도 10을 참조하면, TIP5 트랜지스터(실시예)의 온-커런트(on-current) 전류가 TIR5 트랜지스터(비교예)의 그것보다 2차수(즉, 102) 정도 높은 것을 알 수 있다. 또한, TIP5 트랜지스터(실시예)의 문턱전압이 TIR5 트랜지스터(비교예)의 문턱전압보다 상당히 오른쪽에 위치하는 것을 알 수 있다. TIP5 트랜지스터(실시예)의 문턱전압은 0V 정도인데 반해, TIR5 트랜지스터(비교예)의 문턱전압은 -10V 정도로 낮았다. 이러한 결과를 통해, 본 발명의 실시예에 따른 트랜지스터(TIP5 트랜지스터)의 스위칭 특성이 비교예에 따른 트랜지스터(TIR5 트랜지스터)보다 우수한 것을 확인할 수 있다. Referring to FIG. 10, it can be seen that the on-current current of the TIP5 transistor (an embodiment) is about two orders of magnitude higher (ie, 10 2 ) than that of the TIR5 transistor (comparative example). In addition, it can be seen that the threshold voltage of the TIP5 transistor (example) is located to the right of the threshold voltage of the TIR5 transistor (comparative example). While the threshold voltage of the TIP5 transistor (example) is about 0V, the threshold voltage of the TIR5 transistor (comparative example) was as low as -10V. Through these results, it can be seen that the switching characteristics of the transistor (TIP5 transistor) according to the embodiment of the present invention are superior to the transistor (TIR5 transistor) according to the comparative example.
도 11은 도 9의 네 가지 트랜지스터(즉, TIP5, TIP20, TIR5, TIR20 트랜지스터)의 이동도(mobility)를 보여주는 그래프이고. 도 12는 위 네 가지 트랜지스터의 문턱전압(threshold voltage)(Vth)을 보여주는 그래프이다. FIG. 11 is a graph showing mobility of four transistors (ie, TIP5, TIP20, TIR5, and TIR20 transistors) of FIG. FIG. 12 is a graph showing threshold voltages Vth of the four transistors.
도 11을 참조하면, 실시예에 따른 트랜지스터(TIP5, TIP20 트랜지스터)의 이동도가 비교예에 따른 트랜지스터(TIR5, TIR20 트랜지스터)의 이동도보다 월등히 높은 것을 알 수 있다. TIP5 트랜지스터와 TIP20 트랜지스터의 이동도는 서로 유사하였지만, TIR5 트랜지스터와 TIR20 트랜지스터의 이동도는 비교적 큰 차이가 있었다. Referring to FIG. 11, it can be seen that the mobility of the transistors TIP5 and TIP20 according to the embodiment is much higher than that of the transistors TIR5 and TIR20 according to the comparative example. Although the mobility of the TIP5 transistor and the TIP20 transistor were similar to each other, the mobility of the TIR5 transistor and the TIR20 transistor was relatively large.
도 12를 참조하면, 실시예에 따른 트랜지스터(TIP5, TIP20 트랜지스터)의 문턱전압이 비교예에 따른 트랜지스터(TIR5, TIR20 트랜지스터)의 문턱전압보다 큰 것을 알 수 있다. TIP5 트랜지스터와 TIP20 트랜지스터의 문턱전압은 서로 유사하였지만, TIR5 트랜지스터와 TIR20 트랜지스터의 문턱전압은 비교적 큰 차이가 있었다. Referring to FIG. 12, it can be seen that the threshold voltages of the transistors TIP5 and TIP20 according to the embodiment are greater than the threshold voltages of the transistors TIR5 and TIR20 according to the comparative example. Although the threshold voltages of the TIP5 transistor and the TIP20 transistor were similar to each other, the threshold voltages of the TIR5 transistor and the TIR20 transistor were relatively large.
도 13은 In 부족(poor) 박막과 In 리치(rich) 박막의 포톤 에너지(photon energy)에 따른 (αhυ)2 값의 변화를 보여주는 그래프이다. 여기서, α는 흡수 계수(absorption coefficient)이고, hυ는 포톤 에너지이다. 도 13의 결과는 UV-VIS(ultraviolet-visible spectroscopy)로 측정된 것이다. 제1 그래프(G1)는 In 부족(poor) 박막에 대한 것이고, 제2 그래프(G2)는 In 리치(rich) 박막에 대한 것이다. 이때, 상기 In 부족(poor) 박막 및 In 리치(rich) 박막의 조성은 표 5와 동일하였다. FIG. 13 is a graph showing a change in (αhυ) 2 value according to photon energy of In-poor thin films and In-rich thin films. Where α is the absorption coefficient and hυ is the photon energy. The results in FIG. 13 were measured by UV-VIS (ultraviolet-visible spectroscopy). The first graph G1 is for In-poor thin film, and the second graph G2 is for In-rich thin film. At this time, the composition of the In-poor thin film and In rich thin film was the same as in Table 5.
도 13을 참조하면, 제1 그래프(G1)가 제2 그래프(G2)보다 오른쪽에 위치하고, 동일한 포톤 에너지에 대해서 제1 그래프(G1)의 (αhυ)2 값이 제2 그래프(G2)의 그것보다 작은 것을 알 수 있다. 이는 제1 그래프(G1)에 대응하는 In 부족(poor) 박막의 광흡수도가 제2 그래프(G2)에 대응하는 In 리치(rich) 박막의 광흡수도보다 낮다는 것을 의미한다. 따라서, In 부족(poor) 박막을 백 채널영역에 적용하면 광전류(photocurrent) 발생을 억제할 수 있다. 반대로, In 리치(rich) 박막을 백 채널영역에 적용하는 경우, 광전류(photocurrent) 발생이 증가할 수 있다. Referring to FIG. 13, the first graph G1 is located to the right of the second graph G2, and the (αhυ) 2 value of the first graph G1 corresponds to that of the second graph G2 for the same photon energy. You can see that it is smaller. This means that the light absorption of the In-poor thin film corresponding to the first graph G1 is lower than that of the In rich thin film corresponding to the second graph G2. Therefore, application of the In-poor thin film to the back channel region can suppress photocurrent generation. On the contrary, when the In rich thin film is applied to the back channel region, photocurrent generation may increase.
도 13에서 두 그래프(G1, G2)의 접선이 X축과 만나는 지점의 포톤 에너지는 해당 박막의 에너지 밴드갭에 대응될 수 있다. 제1 그래프(G1)에 대응하는 In 부족(poor) 박막의 에너지 밴드갭은 제2 그래프(G2)에 대응하는 In 리치(rich) 박막의 에너지 밴드갭보다 큰 것을 알 수 있다. 이와 같이, In 부족(poor) 박막의 에너지 밴드갭이 In 리치(rich) 박막의 에너지 밴드갭보다 크기 때문에, In 부족(poor) 박막의 광흡수도가 In 리치(rich) 박막의 광흡수도보다 낮을 수 있다. In FIG. 13, the photon energy at the point where the tangents of the two graphs G1 and G2 meet the X axis may correspond to the energy band gap of the corresponding thin film. It can be seen that the energy bandgap of the In-poor thin film corresponding to the first graph G1 is larger than the energy bandgap of the In-rich thin film corresponding to the second graph G2. As such, since the energy bandgap of the In-pore thin film is larger than that of the In-rich thin film, the light absorption of the In-poor thin film is higher than that of the In-rich thin film. Can be low.
도 14는 도 9의 TIR20 트랜지스터(비교예)와 TIP20 트랜지스터(실시예)의 주요 구성부의 에너지 밴드 다이어그램을 보여준다. 도 14에서 참조부호 EC 및 EV는 각각 전도대(conduction band)의 최하위 에너지레벨 및 가전대(valence band)의 최상위 에너지레벨을 나타내고, EF 는 페르미 에너지레벨을 나타낸다. 또한, 참조부호 GI 는 게이트절연층을 나타내고, E/S 는 식각정지층을 나타낸다. FIG. 14 shows an energy band diagram of main components of the TIR20 transistor (comparative example) and the TIP20 transistor (embodiment) of FIG. 9. In Fig. 14, reference numerals E C and E V denote the lowest energy level of the conduction band and the highest energy level of the valence band, respectively, and E F denotes the Fermi energy level. Reference numeral GI denotes a gate insulating layer, and E / S denotes an etch stop layer.
도 14의 (a)를 참조하면, TIR20 트랜지스터(비교예)이 경우, 백 채널영역(즉, In rich 영역)의 EC 가 프론트 채널영역(즉, In poor 영역)의 EC보다 낮기 때문에, 프론트 채널영역의 캐리어(전자)가 백 채널영역으로 용이하게 유입될 수 있다. 따라서, 식각정지층(E/S)과 접하는 백 채널영역 부분에 전기전도도가 높은 전류 경로(즉, conducting path)가 형성될 수 있고, 이로 인해 광전류(photocurrent)가 증가할 수 있다. Since Referring to (a) of 14, TIR20 transistor (comparative example) In this case, the back channel region (i. E., In rich region) of E C is lower than E C of the front channel region (i. E., In poor regions), Carriers (electrons) in the front channel region can be easily introduced into the back channel region. Therefore, a high electric conductivity current path (that is, a conducting path) may be formed in the portion of the back channel region in contact with the etch stop layer E / S, thereby increasing the photocurrent.
도 14의 (b)를 참조하면, TIP20 트랜지스터(실시예)의 경우, 백 채널영역(즉, In poor 영역)의 EC 가 프론트 채널영역(즉, In rich 영역)의 EC보다 대체로 높기 때문에, 프론트 채널영역의 캐리어(전자)가 백 채널영역으로 잘 넘어가지 못한다. 따라서, 백 채널영역의 광전류(photocurrent) 발생이 억제될 수 있다. Referring to (b) of Figure 14, TIP20 transistor (embodiment) of the case, the back channel region since the E C (i.e., In poor areas) higher generally than E C of the front channel region (i. E., In rich region) However, carriers (electrons) in the front channel region do not pass well to the back channel region. Therefore, generation of photocurrent in the back channel region can be suppressed.
이하에서는, 본 발명의 실시예에 따른 트랜지스터의 제조방법을 설명한다. Hereinafter, a method of manufacturing a transistor according to an embodiment of the present invention will be described.
도 15a 내지 도 15d는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다. 본 실시예는 바텀(bottom) 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 1과 도 15a 내지 도 15d에서 동일한 참조번호는 동일한 구성요소를 나타낸다. 15A to 15D are cross-sectional views illustrating a method of manufacturing a transistor according to an embodiment of the present invention. The present embodiment is a method of manufacturing a thin film transistor having a bottom gate structure. Like reference numerals in FIGS. 1 and 15A to 15D denote like elements.
도 15a를 참조하면, 기판(SUB1) 상에 게이트(G1)를 형성하고, 게이트(G1)를 덮는 게이트절연층(GI1)을 형성할 수 있다. 기판(SUB1)은 유리 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 플라스틱 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트(G1)는 일반적인 전극 물질(금속 또는 도전성 산화물 등)로 형성할 수 있다. 게이트절연층(GI1)은 실리콘 산화물, 실리콘 질산화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질로 형성할 수 있다. 게이트절연층(GI1)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 및 고유전물질층 중 적어도 두 층 이상이 적층된 구조로 형성할 수도 있다. Referring to FIG. 15A, a gate G1 may be formed on the substrate SUB1, and a gate insulating layer GI1 covering the gate G1 may be formed. The substrate SUB1 may be a glass substrate, but may be any one of various substrates used in a conventional semiconductor device process, such as another substrate, for example, a plastic substrate or a silicon substrate. The gate G1 may be formed of a general electrode material (metal or conductive oxide, etc.). The gate insulating layer GI1 may be formed of silicon oxide, silicon nitride oxide, or silicon nitride, or may be formed of another material such as a high dielectric material having a higher dielectric constant than silicon nitride. The gate insulating layer GI1 may be formed in a structure in which at least two layers of a silicon oxide layer, a silicon nitride oxide layer, a silicon nitride layer, and a high dielectric material layer are stacked.
도 15b를 참조하면, 게이트절연층(GI1) 상에 다층 구조(다중 영역 구조)를 갖는 채널용 산화물 박막을 형성할 수 있다. 예컨대, 제1산화물층(이하, 제1층)(10)과 제2산화물층(이하, 제2층)(20)을 순차로 형성할 수 있다. 제1층(10) 및 제2층(20)은 동일 계열의 산화물 반도체로 형성할 수 있다. 예컨대, 제1층(10) 및 제2층(20)은 HfInZnO 로 형성할 수 있다. 이때, 제1층(10) 및 제2층(20)은 서로 다른 전기적 특성을 갖도록 형성할 수 있다. 예컨대, 제2층(20)은 제1층(10)보다 낮은 전기전도도를 갖도록 형성할 수 있다. 제2층(20)의 캐리어 농도는 제1층(10)의 캐리어 농도보다 낮을 수 있다. 제1층(10) 및 제2층(20)의 금속 원소의 조성비를 다르게 하는 방법으로, 이들(10, 20)의 특성을 다르게 만들 수 있다. 구체적인 예로, 제2층(20)은 제1층(10)보다 적은 양의 In 을 함유하도록 형성할 수 있다. 또한 제2층(20)은 제1층(10)보다 많은 양의 Hf 을 함유하도록 형성할 수 있다. 제2층(20)의 금속 성분에서 In 함유량은 10?30 at% 정도일 수 있고, Hf 함유량은 3?20 at% 정도일 수 있으며, Zn 함유량은 50?87 at% 정도일 수 있다. 여기서, In 함유량은 [In/(Hf+In+Zn)]×100 을, Hf 함유량은 [Hf/(Hf+In+Zn)]×100 을, Zn 함유량은 [Zn/(Hf+In+Zn)]×100 을 의미한다. 제1층(10)의 In 함유량은 제2층(20)의 In 함유량보다 클 수 있고, Hf 함유량은 제2층(20)의 Hf 함유량보다 적을 수 있다. Referring to FIG. 15B, an oxide thin film for a channel having a multi-layer structure (multi-region structure) may be formed on the gate insulating layer GI1. For example, the first oxide layer (hereinafter referred to as the first layer) 10 and the second oxide layer (hereinafter referred to as the second layer) 20 may be sequentially formed. The
제1층(10) 및 제2층(20)은 스퍼터링(sputtering) 법 또는 증발(evaporation) 법과 같은 PVD(physical vapor deposition) 방법으로 증착할 수 있다. 제1층(10) 및 제2층(20)을 스퍼터링 법으로 형성하되, 복수의 타겟(In 타겟, Hf 타겟 및 Zn 타겟 등)을 사용하는 경우, 제1층(10) 및 제2층(20) 형성시 적어도 하나의 타겟에 대한 소오스 파워를 다르게 할 수 있다. 예컨대, 제2층(20) 형성시 In 타겟에 대한 소오스 파워를 제1층(10) 형성시 In 타겟에 대한 소오스 파워보다 낮춤으로써, 제2층(20)의 In 함유량을 제1층(10)보다 낮출 수 있다. 또는 제2층(20) 형성시 Hf 타겟에 대한 소오스 파워를 제1층(10) 형성시 Hf 타겟에 대한 소오스 파워보다 높임으로써, 제2층(20)의 Hf 함유량을 제1층(10)보다 높일 수 있다. 다른 경우, 제1층(10) 및 제2층(20) 형성시, 서로 다른 HfInZnO 타겟을 사용할 수 있다. 예를 들어, 제1층(10) 형성시에는 제1 HfInZnO 타겟을 사용하고, 제2층(20) 형성시에는 상기 제1 HfInZnO 타겟과 금속 조성비가 다른 제2 HfInZnO 타겟을 사용할 수 있다. 이와 같은 방법으로, 금속 조성비가 서로 다른 제1층(10) 및 제2층(20) 형성할 수 있다. 한편, 제1층(10) 및 제2층(20)을 증발(evaporation) 법으로 형성하는 경우에도, 소오스 파워를 조절하는 방법으로 두 층(10, 20)의 금속 조성비를 다르게 만들 수 있다. The
제1층(10) 및 제2층(20)은 전술한 PVD 방법이 아닌 다른 방법, 예컨대, CVD(chemical vapor deposition)나 ALD(atomic layer deposition) 방법으로도 형성할 수도 있다. 제1층(10) 및 제2층(20)을 CVD 방법으로 형성하는 경우, 전구체 가스의 유량비를 조절하는 방법으로 두 층(10, 20)의 조성비를 다르게 만들 수 있고, ALD 방법으로 형성하는 경우에는, 증착 사이클(cycle) 횟수를 조절하는 방법으로 두 층(10, 20)의 조성비를 다르게 만들 수 있다. 그 밖에도 다양한 방법으로 제1층(10) 및 제2층(20)을 형성할 수 있다. The
제1층(10)은 10?100nm 정도의 두께로 형성할 수 있다. 제2층(20)은 제1층(10)보다 얇게 형성할 수 있다. 예컨대, 제2층(20)은 1?40nm 정도, 좁게는, 1?20nm 정도의 두께로 형성할 수 있다. 그러나 여기서 제시한 두께 범위는 예시적인 것이고, 경우에 따라, 변화될 수 있다. The
제2층(20) 및 제1층(10)을 패터닝하여, 도 15c에 도시된 바와 같은 채널층(C1)을 형성할 수 있다. 패터닝된 제1층(10)은 도 1의 프론트 채널영역(10)과 동일할 수 있고, 패터닝된 제2층(20)은 도 1의 백 채널영역(20)과 동일할 수 있다. The
도 15d를 참조하면, 게이트절연층(GI1) 상에 채널층(C1)의 양단에 각각 접촉하고 채널층(C1)의 상부면 일부를 노출시키는 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일층 또는 다중층으로 형성할 수 있다. 다음, 기판(SUB1) 상에 채널층(C1)의 상기 노출된 부분과, 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(P1)을 형성할 수 있다. 보호층(P1)은 실리콘 산화물층, 실리콘 질산화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도, 예컨대, 250?400℃ 정도의 온도에서 어닐링(annealing) 할 수 있다. Referring to FIG. 15D, a source electrode S1 and a drain electrode D1 are formed on the gate insulating layer GI1 to respectively contact both ends of the channel layer C1 and expose a portion of the upper surface of the channel layer C1. can do. The source electrode S1 and the drain electrode D1 may be formed in a single layer or multiple layers. Next, a protective layer P1 may be formed on the substrate SUB1 to cover the exposed portion of the channel layer C1 and the source electrode S1 and the drain electrode D1. The protective layer P1 may be a silicon oxide layer, a silicon nitrate layer, a silicon nitride layer, or an organic layer, or may have a structure in which at least two of them are stacked. The transistor formed in this manner can be annealed at a predetermined temperature, for example, a temperature of about 250 to 400 ° C.
전술한 도 15a 내지 도 15d의 제조방법을 변형하면, 도 2의 구조를 얻을 수 있다. 도 15a 내지 도 15d를 참조하여 설명한 방법에 기초하여 도 2의 구조를 제조하는 방법은 당업자가 잘 알 수 있는바, 이에 대한 상세할 설명은 생략한다. By modifying the manufacturing method of FIGS. 15A to 15D described above, the structure of FIG. 2 can be obtained. A method of manufacturing the structure of FIG. 2 based on the method described with reference to FIGS. 15A to 15D is well known to those skilled in the art, and a detailed description thereof will be omitted.
도 16a 내지 도 16d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여준다. 본 실시예는 탑(top) 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 3과 도 16a 내지 도 16d에서 동일한 참조번호는 동일한 구성요소를 나타낸다. 16A to 16D show a method of manufacturing a transistor according to another embodiment of the present invention. This embodiment is a method of manufacturing a thin film transistor having a top gate structure. Like reference numerals in FIGS. 3 and 16A to 16D denote like elements.
도 16a를 참조하면, 기판(SUB2) 상에 다층 구조(다중 영역 구조)를 갖는 채널용 산화물 박막을 형성할 수 있다. 예컨대, 제2산화물층(이하, 제2층)(20')과 제1산화물층(이하, 제1층)(10')을 순차로 형성할 수 있다. 제1층(10') 및 제2층(20')은 각각 도 15b의 제1층(10) 및 제2층(20)과 동일한 물질층일 수 있다. 따라서, 제1층(10') 및 제2층(20')의 물질, 형성방법 및 두께 등은 도 15b의 제1층(10) 및 제2층(20)의 그것과 동일할 수 있다. Referring to FIG. 16A, an oxide thin film for a channel having a multilayer structure (multi-region structure) may be formed on the substrate SUB2. For example, the second oxide layer (hereinafter referred to as the second layer) 20 'and the first oxide layer (hereinafter referred to as the first layer) 10' may be sequentially formed. The
제1층(10') 및 제2층(20')을 패터닝하여, 도 16b에 도시된 바와 같은 채널층(C2)을 형성할 수 있다. 패터닝된 제1층(10')은 도 3의 프론트 채널영역(10')과 동일할 수 있고, 패터닝된 제2층(20')은 도 3의 백 채널영역(20')과 동일할 수 있다. 도 16b의 채널층(C2)은 도 15c의 채널층(C1)을 위?아래로 뒤집은 구조(즉, 역구조)와 유사한 구조를 갖는다고 할 수 있다. The first layer 10 'and the second layer 20' may be patterned to form a channel layer C2 as shown in FIG. 16B. The patterned first layer 10 'may be the same as the front channel region 10' of FIG. 3, and the patterned second layer 20 'may be the same as the back channel region 20' of FIG. have. The channel layer C2 of FIG. 16B may have a structure similar to a structure in which the channel layer C1 of FIG. 15C is turned upside down (ie, an inverse structure).
도 16c를 참조하면, 기판(SUB2) 상에 채널층(C2)의 양단에 각각 접촉된 소오스전극(S2) 및 드레인전극(D2)을 형성할 수 있다. 다음, 기판(SUB2) 상에 채널층(C2), 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)을 형성할 수 있다. 게이트절연층(GI2)은 도 15a의 게이트절연층(GI1)과 동일한(혹은 유사한) 물질로 형성할 수 있고, 게이트절연층(GI1)과 동일한 적층 구조 또는 그의 역구조로 형성할 수 있다. Referring to FIG. 16C, a source electrode S2 and a drain electrode D2 may be formed on the substrate SUB2 to contact both ends of the channel layer C2, respectively. Next, a gate insulating layer GI2 may be formed on the substrate SUB2 to cover the channel layer C2, the source electrode S2, and the drain electrode D2. The gate insulating layer GI2 may be formed of the same (or similar) material as the gate insulating layer GI1 of FIG. 15A, and may have the same stacked structure as the gate insulating layer GI1 or an inverse structure thereof.
도 16d를 참조하면, 게이트절연층(GI2) 상에 게이트(G2)를 형성할 수 있다. 게이트(G2)는 채널층(C2) 위에 위치하도록 형성할 수 있다. 게이트절연층(GI2) 상에 게이트(G2)를 덮는 보호층(P2)을 형성할 수 있다. 보호층(P2)은 도 15d의 보호층(P1)과 동일한(혹은 유사한) 물질 및 동일한(혹은 유사한) 적층 구조로 형성할 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도, 예컨대, 250?400℃ 정도의 온도에서 어닐링(annealing) 할 수 있다. Referring to FIG. 16D, a gate G2 may be formed on the gate insulating layer GI2. The gate G2 may be formed on the channel layer C2. The passivation layer P2 may be formed on the gate insulating layer GI2 to cover the gate G2. The protective layer P2 may be formed of the same (or similar) material and the same (or similar) stacked structure as the protective layer P1 of FIG. 15D. The transistor formed in this manner can be annealed at a predetermined temperature, for example, a temperature of about 250 to 400 ° C.
본 발명의 실시예에 따른 트랜지스터는 액정표시장치 및 유기발광표시장치 등과 같은 평판표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 광에 의한 특성 변화가 적고 열 안정성도 우수하기 때문에, 이를 평판표시장치에 적용하면, 평판표시장치의 신뢰성 및 성능을 향상시킬 수 있다. 액정표시장치 및 유기발광표시장치 등의 구조는 잘 알려진바, 이들에 대한 자세한 설명은 생략한다. 본 발명의 실시예에 따른 트랜지스터는 평판표시장치뿐 아니라, 메모리소자 및 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다. The transistor according to the embodiment of the present invention can be applied as a switching element or a driving element to a flat panel display such as a liquid crystal display and an organic light emitting display. As described above, since the transistor according to the embodiment of the present invention has little change in characteristics due to light and excellent thermal stability, when applied to the flat panel display device, it is possible to improve the reliability and performance of the flat panel display device. The structures of the liquid crystal display and the organic light emitting display are well known, and a detailed description thereof will be omitted. The transistor according to the embodiment of the present invention can be applied to various applications in the field of other electronic devices such as memory devices and logic devices as well as flat panel displays.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 3의 트랜지스터의 구조는 다양하게 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 도 1 내지 도 3의 트랜지스터에서 소오스전극(S1, S2) 및 드레인전극(D1, D2)은 채널층(C1, C2)의 상면 양단에 접촉되어 있지만, 소오스전극(S1, S2) 및 드레인전극(D1, D2)은 채널층(C1, C2)의 하면 양단에 접촉되도록 구비될 수 있다. 즉, 소오스전극 및 드레인전극을 먼저 형성한 후, 두 전극에 접촉하는 채널층을 형성할 수 있다. 또한 본 발명의 실시예에 따른 트랜지스터에서 채널층(C1, C2)의 프론트 채널영역(즉, 제1층)(10, 10')은 다층 구조를 가질 수 있다. 그리고 도 15a 내지 도 15d 및 도 16a 내지 도 16d의 제조방법도 다양하게 변화될 수 있다. 아울러, 당업자라면 본 발명의 사상(idea)은 산화물 박막 트랜지스터가 아닌 그 밖의 다른 트랜지스터에도 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다. While many have been described in detail above, they should not be construed as limiting the scope of the invention, but rather as examples of specific embodiments. For example, those skilled in the art will appreciate that the structure of the transistors of FIGS. 1 to 3 may be modified in various ways. As a specific example, although the source electrodes S1 and S2 and the drain electrodes D1 and D2 are in contact with both ends of the upper surfaces of the channel layers C1 and C2 in the transistors of FIGS. 1 to 3, the source electrodes S1 and S2 and The drain electrodes D1 and D2 may be provided to contact both ends of the bottom surfaces of the channel layers C1 and C2. That is, the source electrode and the drain electrode may be formed first, and then a channel layer may be formed in contact with the two electrodes. In the transistor according to the embodiment of the present invention, the front channel regions (ie, the first layers) 10 and 10 ′ of the channel layers C1 and C2 may have a multilayer structure. In addition, the manufacturing method of FIGS. 15A to 15D and 16A to 16D may be variously changed. In addition, those skilled in the art will recognize that the idea of the present invention may be applied to other transistors other than oxide thin film transistors. Therefore, the scope of the present invention should not be defined by the described embodiments, but should be determined by the technical spirit described in the claims.
Claims (26)
상기 채널층의 양단에 각각 접촉된 소오스 및 드레인;
상기 채널층에 대응하는 게이트; 및
상기 채널층과 상기 게이트 사이에 구비된 게이트절연층;을 구비하고,
상기 채널층은 HfInZnO 를 포함하고, 상기 채널층에서 백 채널영역(back channel region)의 전기전도도는 프론트 채널영역(front channel region)의 전기전도도보다 낮은 산화물 트랜지스터. A channel layer comprising an oxide semiconductor;
Source and drain in contact with both ends of the channel layer, respectively;
A gate corresponding to the channel layer; And
A gate insulating layer provided between the channel layer and the gate;
And the channel layer comprises HfInZnO, wherein an electrical conductivity of a back channel region in the channel layer is lower than that of a front channel region.
상기 백 채널영역의 캐리어 농도는 상기 프론트 채널영역의 캐리어 농도보다 낮은 산화물 트랜지스터. The method of claim 1,
And a carrier concentration of the back channel region is lower than a carrier concentration of the front channel region.
상기 백 채널영역과 상기 프론트 채널영역은 서로 다른 금속 조성비를 갖는 산화물 트랜지스터. The method according to claim 1 or 2,
And the back channel region and the front channel region have different metal composition ratios.
상기 백 채널영역의 In 함유량은 상기 프론트 채널영역의 In 함유량보다 적은 산화물 트랜지스터. The method of claim 3, wherein
And an In content of the back channel region is less than an In content of the front channel region.
상기 백 채널영역의 금속 성분에서 In 함유량은 10?30 at% 인 산화물 트랜지스터. The method of claim 4, wherein
An oxide transistor having an In content of 10 to 30 at% in the metal component of the back channel region.
상기 백 채널영역의 Hf 함유량은 상기 프론트 채널영역의 Hf 함유량보다 큰 산화물 트랜지스터. The method of claim 3, wherein
And an Hf content in the back channel region is greater than an Hf content in the front channel region.
상기 백 채널영역의 금속 성분에서 Hf 함유량은 3?20 at% 인 산화물 트랜지스터. The method according to claim 6,
An oxide transistor having an Hf content of 3 to 20 at% in the metal component of the back channel region.
상기 백 채널영역의 Hf 함유량은 상기 프론트 채널영역의 Hf 함유량보다 큰 산화물 트랜지스터. The method of claim 4, wherein
And an Hf content in the back channel region is greater than an Hf content in the front channel region.
상기 백 채널영역은 1?40nm 의 두께를 갖는 산화물 트랜지스터. The method of claim 1,
The back channel region is an oxide transistor having a thickness of 1 ~ 40nm.
상기 게이트는 상기 채널층 아래에 구비된 산화물 트랜지스터. The method of claim 1,
The gate is an oxide transistor provided under the channel layer.
상기 채널층 상에 구비된 식각정지층을 더 포함하는 산화물 트랜지스터. 11. The method of claim 10,
An oxide transistor further comprising an etch stop layer provided on the channel layer.
상기 게이트는 상기 채널층 위에 구비된 산화물 트랜지스터. The method of claim 1,
The gate is an oxide transistor provided on the channel layer.
상기 게이트를 덮는 게이트절연층을 형성하는 단계;
상기 게이트절연층 상에 채널층을 형성하는 단계; 및
상기 채널층 양단에 접촉된 소오스 및 드레인을 형성하는 단계;를 포함하고,
상기 채널층을 형성하는 단계는 상기 게이트절연층 상에 순차로 구비되는 제1층 및 제2층을 형성하는 단계를 포함하되,
상기 제1층은 제1전기전도도를 갖는 제1 HfInZnO 를 포함하도록 형성하고, 상기 제2층은 상기 제1전기전도도보다 낮은 제2전기전도도를 갖는 제2 HfInZnO 를 포함하도록 형성하는 산화물 트랜지스터의 제조방법. Forming a gate on the substrate;
Forming a gate insulating layer covering the gate;
Forming a channel layer on the gate insulating layer; And
Forming a source and a drain in contact with both ends of the channel layer;
Forming the channel layer includes forming a first layer and a second layer sequentially provided on the gate insulating layer,
Wherein the first layer is formed to include a first HfInZnO having a first electrical conductivity, and the second layer is formed to include a second HfInZnO having a second electrical conductivity lower than the first electrical conductivity. Way.
상기 제1층과 상기 제2층은 서로 다른 금속 조성비를 갖는 산화물 트랜지스터의 제조방법. 15. The method of claim 14,
And the first layer and the second layer have different metal composition ratios.
상기 제2층의 In 함유량은 상기 제1층의 In 함유량보다 적은 산화물 트랜지스터의 제조방법. The method of claim 15,
In content of a said 2nd layer is a manufacturing method of the oxide transistor smaller than In content of a said 1st layer.
상기 제2층의 Hf 함유량은 상기 제1층의 Hf 함유량보다 큰 산화물 트랜지스터의 제조방법. The method according to claim 15 or 16,
The Hf content of the second layer is larger than the Hf content of the first layer.
상기 제2층은 1?40nm 의 두께로 형성하는 산화물 트랜지스터의 제조방법. 15. The method of claim 14,
The second layer is a manufacturing method of the oxide transistor to form a thickness of 1 ~ 40nm.
상기 채널층 상에 식각정지층을 형성하는 단계를 더 포함하는 산화물 트랜지스터의 제조방법. 15. The method of claim 14,
And forming an etch stop layer on the channel layer.
상기 채널층을 250?400℃ 의 온도로 어닐링하는 단계를 더 포함하는 산화물 트랜지스터의 제조방법. 15. The method of claim 14,
Annealing the channel layer to a temperature of 250 ~ 400 ℃ further comprising the method of manufacturing an oxide transistor.
상기 채널층의 양단에 접촉된 소오스 및 드레인을 형성하는 단계;
상기 채널층, 소오스 및 드레인을 덮는 게이트절연층을 형성하는 단계; 및
상기 게이트절연층 상에 게이트를 형성하는 단계;를 포함하고,
상기 채널층을 형성하는 단계는 상기 기판 상에 순차로 구비되는 제1층 및 제2층을 형성하는 단계를 포함하되,
상기 제1층은 제1전기전도도를 갖는 제1 HfInZnO 를 포함하도록 형성하고, 상기 제2층은 상기 제1전기전도도보다 높은 제2전기전도도를 갖는 제2 HfInZnO 를 포함하도록 형성하는 산화물 트랜지스터의 제조방법. Forming a channel layer on the substrate;
Forming a source and a drain in contact with both ends of the channel layer;
Forming a gate insulating layer covering the channel layer, the source and the drain; And
Forming a gate on the gate insulating layer;
Forming the channel layer includes forming a first layer and a second layer sequentially provided on the substrate,
Wherein the first layer is formed to include a first HfInZnO having a first electrical conductivity, and the second layer is formed to include a second HfInZnO having a second electrical conductivity higher than the first electrical conductivity. Way.
상기 제1층과 상기 제2층은 서로 다른 금속 조성비를 갖는 산화물 트랜지스터의 제조방법. 22. The method of claim 21,
And the first layer and the second layer have different metal composition ratios.
상기 제1층의 In 함유량은 상기 제2층의 In 함유량보다 적은 산화물 트랜지스터의 제조방법. The method of claim 22,
In content of the said 1st layer is a manufacturing method of the oxide transistor smaller than In content of a said 2nd layer.
상기 제1층의 Hf 함유량은 상기 제2층의 Hf 함유량보다 큰 산화물 트랜지스터의 제조방법. 24. The method according to claim 22 or 23,
The Hf content of the first layer is larger than the Hf content of the second layer.
상기 제1층은 1?40nm 의 두께로 형성하는 산화물 트랜지스터의 제조방법. 22. The method of claim 21,
The first layer is a method of manufacturing an oxide transistor having a thickness of 1 ~ 40nm.
상기 채널층을 250?400℃ 의 온도로 어닐링하는 단계를 더 포함하는 산화물 트랜지스터의 제조방법. 22. The method of claim 21,
Annealing the channel layer to a temperature of 250 ~ 400 ℃ further comprising the method of manufacturing an oxide transistor.
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