KR20120046333A - 로우 어드레스 제어 회로, 이를 포함하는 반도체 메모리 장치 및 로우 어드레스 제어 방법 - Google Patents

로우 어드레스 제어 회로, 이를 포함하는 반도체 메모리 장치 및 로우 어드레스 제어 방법 Download PDF

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Abstract

반도체 메모리 장치의 로우 어드레스 제어 회로는 테스트 모드 설정부, 어드레스 카운터 및 로우 어드레스 생성부를 포함한다. 상기 테스트 모드 설정부는 테스트 커맨드에 응답하여 테스트 실행 여부를 결정하는 테스트 모드 신호를 제공한다. 상기 어드레스 카운터는 순차적으로 증가하는 제 1 어드레스를 생성한다. 상기 로우 어드레스 생성부는 상기 테스트 모드 신호에 응답하여 상기 제1 어드레스 또는 외부에서 입력된 제2 어드레스 중 하나를 리프레쉬 어드레스로 선택한다.

Description

로우 어드레스 제어 회로, 이를 포함하는 반도체 메모리 장치 및 로우 어드레스 제어 방법{Row address control circuit, semiconductor memory device including the same and method of controlling a row address}
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는 로우 어드레스 제어 회로, 이를 포함하는 반도체 메모리 장치 및 로우 어드레스 제어 방법에 관한 것이다.
고속의 데이터 전송이 필요한 영역에 주로 사용되는 DRAM은 셀 커패시터와 셀 커패시터를 스위칭하는 셀 트랜지스터로 구성된 다이나믹(dynamic) 셀을 이용한다. 다이나믹 셀의 특성상 유발되는 누설 전류(Leakage current) 때문에, 일정 주기마다 쓰여진 내용을 다시 리프레쉬(refresh)해야 되지만 최근 이러한 DRAM의 리프레쉬 동작을 반도체 메모리 장치의 내부적으로 처리하도록 하는 제품이 개발되고 있다. 이 경우 메모리 컨트롤러와 같은 외부에서는 반도체 메모리 장치의 리프레쉬 동작에 전혀 관여하지 않아도 되게 하는 장점을 가지게 된다.
그러나 반도체 메모리 장치가 내부적으로 리프레쉬 동작을 수행하게 됨에 따라 동작 속도 측면에서 기존에 비해 뒤떨어지는 경우가 발생할 수 있다. 특히 데이터 기입/독출 동작을 하는 중에 리프레쉬 동작이 개입되는지 여부에 따라서 커맨드 입력 후에 데이터가 나올 때까지의 타이밍이 유동적으로 달라지게 된다. 이를 정확히 테스트 하기 위한 방법이 문제된다.
상기와 같은 문제점을 해결하기 위하여 본 발명의 일 목적은 메모리 장치를 테스트 하기 위해 외부에서 리프레쉬가 수행되는 로우 어드레스를 선택할 수 있도록 하는 로우 어드레스 제어 회로를 제공하는 것이다.
본 발명의 일 목적은 상기 로우 어드레스 제어 회로를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 외부에서 리프레쉬가 수행되는 로우 어드레스를 선택할 수 있도록 하는 로우 어드레스 제어 방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치의 로우 어드레스 제어 회로는 테스트 모드 설정부, 어드레스 카운터 및 로우 어드레스 생성부를 포함한다. 상기 테스트 모드 설정부는 테스트 커맨드에 응답하여 테스트 실행 여부를 결정하는 테스트 모드 신호를 제공한다. 상기 어드레스 카운터는 순차적으로 증가하는 제 1 어드레스를 생성한다. 상기 로우 어드레스 생성부는 상기 테스트 모드 신호에 응답하여 상기 제1 어드레스 또는 외부에서 입력된 제2 어드레스 중 하나를 리프레쉬 어드레스로 선택한다.
실시예에 있어서, 상기 로우 어드레스 발생부는 상기 테스트 모드 신호가 제1 레벨일 경우 노멀 모드에서 동작하고, 상기 테스트 모드 신호가 제2 레벨일 경우 테스트 모드에서 동작할 수 있다.
실시예에 있어서, 상기 로우 어드레스 발생부는 상기 노멀 모드로 설정되면 상기 제 1 어드레스를 선택하여 상기 리프레쉬 어드레스로 출력하고, 상기 테스트 모드로 설정되면 상기 제2 어드레스를 선택하여 상기 리프레쉬 어드레스로 출력하는 선택회로를 포함할 수 있다.
상기 로우 어드레스 발생부는 액티브 커맨드에 응답하여 턴 온되어 상기 제2 어드레스를 전달하는 제1 스위치 및 리프레쉬 커맨드에 응답하여 턴 온되어 상기 선택회로에서 출력된 리프레쉬 어드레스를 전달하는 제2 스위치를 더 포함할 수 있다.
실시예에 있어서, 상기 선택 회로는 제1 입력 단자로는 상기 내부 어드레스를 수신하고 제2 입력 단자로는 상기 외부 어드레스를 수신하고 제어 단자로는 상기 테스트 모드 신호를 수신하는 멀티플렉서를 포함할 수 있다.
실시예에 있어서, 상기 선택회로는 상기 테스트 모드 신호를 수신하는 인버터, 상기 인버터의 출력과 상기 내부 어드레스를 수신하는 제1 앤드 게이트, 상기 테스트 모드 신호와 상기 외부 어드레스를 수신하는 제2 앤드 게이트 및 상기 제1 및 제2 앤드 게이트의 출력들을 수신하는 오어 게이트를 포함할 수 있다.
실시예에 있어서, 상기 테스트 모드 신호가 상기 제2 레벨일 때 상기 리프레쉬에 기초한 리프레쉬 동작과 액티브 커맨드에 기초한 액티브 동작은 동일한 비트라인에 대하여 수행될 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 메모리 장치는 동적(dynamic) 셀을 포함하는 메모리 셀 영역, 리프레쉬 커맨드를 생성하는 리프레쉬 회로, 및 상기 리프레쉬 커맨드에 응답하여 상기 메모리 셀 영역의 리프레쉬 동작을 위한 리프레쉬 어드레스를 생성하는 로우 어드레스 제어 회로를 포함한다. 상기 로우 어드레스 제어 회로는 노멀 모드일 경우에는 내부에서 생성된 제 1 어드레스를 선택하고, 테스트 모드일 경우에는 외부에서 입력된 제 2 어드레스를 선택한다.
실시예에 있어서, 상기 메모리 셀 영역은 복수의 뱅크들로 구분되고, 상기 복수의 뱅크들 각각은 복수의 메모리 블록들을 포함하며, 상기 복수의 블록들 각각은 동일한 비트라인을 사용하고 센스 증폭기를 공유하는 단위일 수 있다.
실시예에 있어서, 상기 리프레쉬 회로는 외부의 커맨드와는 독립적으로 내부에서 자체적으로 리프레쉬 커맨드를 생성하는 히든 리프레쉬 회로일 수 있다.
실시예에 있어서, 상기 로우 어드레스 제어회로는 테스트 커맨드에 응답하여 테스트 모드 신호를 생성하는 테스트 모드 설정부 및 상기 테스트 모드 신호에 응답하여 상기 제1 어드레스 신호와 상기 제2 어드레스 신호 중 하나를 선택하는 로우 어드레스 생성부를 포함할 수 있다.
실시예에 있어서, 상기 로우 어드레스 생성부는 상기 테스트 모드 신호가 제1 논리 레벨일 경우는 상기 노멀 모드에서 동작하고, 상기 테스트 모드 신호가 제2 논리 레벨일 경우는 상기 테스트 모드에서 동작할 수 있다.
실시예에 있어서, 상기 로우 어드레스 제어회로는 액티브 커맨드가 인가되면 외부에서 입력된 상기 제 2 어드레스를 출력할 수 있다.
실시예에 있어서, 상기 테스트 모드일 때 상기 리프레쉬 동작을 위해 생성되는 상기 리프레쉬 어드레스와 액티브 동작을 위해 생성되는 어드레스는 동일한 메모리 블록에 해당할 수 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 동적(dynamic) 셀을 포함하는 반도체 메모리 장치의 리프레쉬 어드레스 제어 방법에서는 테스트 커맨드에 응답하여 테스트 모드 신호가 생성된다. 상기 테스트 모드 신호에 응답하여 외부 어드레스와 내부 어드레스 중 하나가 리프레쉬 어드레스로 선택된다. 상기 리프레쉬 어드레스에 해당하는 메모리 블록에 리프리쉬 동작이 수행된다. 상기 리프레쉬 동작이 수행된 동일한 메모리 블록에 액티브 동작이 수행되어 상기 메모리 블록의 데이터 페일 여부를 확인한다.
실시예에 있어서, 상기 테스트 모드 신호가 제1 레벨인 경우, 상기 내부 어드레스가 상기 리프레쉬 어드레스로 선택되고, 상기 테스트 모드 신호가 제2 레벨인 경우 상기 외부 어드레스가 상기 리프레쉬 어드레스로 선택될 수 있다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 본 발명의 일 목적을 달성하기 위해, 본 발명의 일 실시 예에 따른 로우 어드레스 제어회로는 테스트 실행 여부를 제어하는 테스트 모드 설정부, 제 1 어드레스를 순차적으로 증가시키는 어드레스 카운터 및 테스트 모드 설정에 따라 상기 어드레스 카운터에 의해 카운팅 된 제 1 어드레스 또는 외부에서 입력된 제 2 어드레스 중 하나를 리프레쉬 어드레스로 선택하는 것을 특징으로 한다.
상기 테스트 모드 설정부가 테스트 디스에이블 신호를 전송하면 일반 동작 모드로 설정되고, 테스트 인에이블 신호를 전송하면 테스트 모드로 설정되는 것을 특징으로 한다.
상기 로우 어드레스 발생부는 상기 일반 동작 모드 이면 상기 제 1 어드레스를 선택하고, 상기 테스트 모드이면 상기 제 2 어드레스를 선택하여 리프레쉬 어드레스로 출력하는 것을 특징으로 하는 선택회로를 포함한다.
상기 로우 어드레스 발생부는 액티브 커맨드가 인가되면 제 1 스위치가 온(ON) 되면서 상기 제 2 어드레스가 선택되고, 리프레쉬 커맨드가 인가되면 제 2 스위치가 온 되면서 상기 선택회로에서 출력된 리프레쉬 어드레스가 선택되는 것을 특징으로 한다.
상기 테스트 모드일 때 상기 리프레쉬 어드레스와 액티브 커멘드를 받은 어드레스는 동일한 비트라인인 것을 특징으로 한다. 본 발명의 일 실시예에 따른 반도체 메모리 장치는 다이나믹 동적 셀을 포함하는 메모리 셀 영역, 상기 메모리 셀 영역의 리프레쉬 동작을 제어하는 리프레쉬 회로 및 상기 리프레쉬 동작을 하기 위한 어드레스 생성시에,일반 모드일 경우에는 내부에서 카운팅 된 제 1 어드레스를 선택하고, 테스트 모드일 경우에는 외부에서 입력된 제 2 어드레스를 선택하는 로우 어드레스 제어부를 포함하는 것을 특징으로 한다.
상기 메모리 셀 영역은 다수의 뱅크로 구분되고, 상기 다수의 뱅크 각각은 다수의 블록들을 포함하며, 상기 블록은 같은 비트라인을 사용하고 센스 증폭기를 공유하는 단위인 것을 특징으로 한다.
상기 리프레쉬 회로는 내부에서 자체적으로 리프레쉬 커맨드를 생성하는 히든 리프레쉬 회로 인 것을 특징으로 한다.
상기 로우 어드레스 제어부는 테스트 모드를 설정하는 테스트 모드 설정부를 포함한다.
상기 로우 어드레스 제어부는 액티브 커맨드가 인가되면 외부에서 입력된 상기 제 2 어드레스를 출력한다.
상기 테스트 모드일 때 상기 리프레쉬 동작을 하기 위해 생성되는 어드레스와 액티브 동작을 하기 위해 생성되는 어드레스가 동일한 블록인 것을 특징으로 한다.
본 발명의 일 실시예에 따른 리프레쉬 테스트 방법은 다이나믹 동적 셀을 포함하는 메모리 장치에 있어서, 테스트 모드 설정부로 부터 발생된 테스트 인에이블 신호를 받는 단계, 소정의 주기로 리프레쉬 주기 펄스를 발생시키는 단계, 로우 어드레스 발생부에서 상기 테스트 인에이블 신호에 응답하여 외부에서 입력된 어드레스를 리프레쉬 어드레스로 선택하는 단계, 상기 리프레쉬 어드레스에 리프레쉬를 수행하는 단계 및 상기 리프레쉬 어드레스와 동일한 블록에 액티브 동작을 수행토록 한 후 데이터 페일 여부를 테스트 하는 단계를 포함하는 것을 특징한다.
상기 메모리 장치는 외부 커맨드 없이 메모리 자체 내에서 리프레쉬 수행여부를 결정하는 것을 특징으로 한다.
본 발명의 일 실시 예에 따르면 리프레쉬가 수행하는 어드레스를 외부에서 제어할 수 있어 교류 특성(AC parameter) 관점에서 최악의 경우를 상정해 볼 수 있고, 이를 통해 정확한 테스트를 할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시 예에 따른 도 1의 어드레스 제어 회로를 나타내는 블록도이다.
도 3은 도 2의 로우 어드레스 제어부가 테스트 모드 설정부를 포함하지 않는 경우의 로우 어드레스 발생부의 구성을 나타내는 회로도이다.
도 4는 본 발명의 일 실시예에 따른 도 2의 로우 어드레스 발생부를 나타내는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 도 4의 선택 회로의 구성을 나타내는 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 도 4의 선택회로를 나타내는 회로도이다.
도 7은 본 발명의 일 실시예에 따른 도 1의 메모리 셀 영역을 나타내는 상세 블록도이다.
도 8은 본 발명의 일 실시예에 따른 도 1의 레프레쉬 회로의 구성을 나타내는 블록도이다.
도 9는 도 8의 리프레쉬 회로의 동작을 나타내는 타이밍도이다.
도 10은 본 발명의 다른 실시예에 따른 도 1의 레프레쉬 회로의 구성을 나타낸다.
도 11은 도 10의 리프레쉬 회로의 동작을 나타내는 타이밍도이다.
도 12는 본 발명의 다른 실시예에 따른 도 1의 리프레쉬 회로의 구성을 나타낸다.
도 13은 도 12의 리프레쉬 회로의 동작을 나타내는 타이밍도이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 로우 어드레스 제어 방법을 나타내는 흐름도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(5)는 커맨드 디코더(10), 어드레스 레지스터(20), 로우 디코더(30), 로우 어드레스 제어 회로(100), 메모리 셀 영역(200) 및, 리프레쉬 회로(300)를 포함한다.
커맨드 디코더(10)는 외부(예를 들어 메모리 컨트롤러)로부터 입력받은 커맨드(CMD)를 디코딩하여 이를 해당하는 회로에 전송한다. 예들 들어, 커맨드 디코더(10)는 읽기 동작과 쓰기 동작을 수행하도록 하는 액티브 커맨드(ACT CMD)와 테스트 동작을 수행하도록 하는 테스트 커맨드(TEST CMD)는 로우 어드레스 제어회로(100)에 전송한다. 또한 커맨드 디코더(10)는 리프레쉬 모드 커맨드(REF MODE CMD)는 리프레쉬 회로(300)에 전송한다. 리프레쉬 회로(300)는 리프레쉬 모드 커맨드(REF MODE CMD)에 응답하여 리프레쉬 커맨드(REF CMD)를 로우 어드레스 제어회로(100)에 전송한다.
커맨드 디코더(10)로부터 리프레쉬 회로(300)에 전송되는 리프레쉬 모드 커맨드(REF MODE CMD)에 따라 리프레쉬 모드는 셀프 리프레쉬(Self-Refresh) 또는 오토 리프레쉬(Auto-Refresh) 중 하나로 설정될 수 있다. 그렇지만, 메모리 컨트롤러부터 리프레쉬에 관계되는 커맨드를 입력 받지 않고 메모리 장치 자체 내에서 리프레쉬 동작을 제어하는 UtRAM이나 UcRAM과 같은 메모리는 히든 리프레쉬(Hidden refresh)를 수행할 수 있다.
어드레스 레지스터(20)는 어드레스 신호(ADD)를 디코딩하여 외부 어드레스(STRA)를 로우 어드레스 제어 회로(100)에 제공한다.
로우 어드레스 제어회로(100)는 외부 어드레스(STRA), 리프레쉬 커맨드(REF CMD), 액티브 커맨드(ACT CMD), 테스트 커맨드(TEST CMD)를 수신하여 선택된 로우 어드레스(XADD)를 로우 디코더(30)에 전달한다. 로우 디코더(30)는 선택된 로우 어드레스(XADD)에 해당하는 워드 라인들을 활성화시킨다. 워드 라인들이 활성화되면, 이 활성화된 워드 라인에 연결되는 메모리 셀들의 데이터가 해당 비트라인들을 통하여 감지 증폭기(미도시)에 의하여 감지되고, 감지된 데이터를 증폭하여 다시 원래의 메모리 셀들에 저장함으로써 리프레쉬 동작을 수행한다.
메모리 셀 어레이(200)은 도시하지는 않았지만 복수의 뱅크(Bank)들로 구성되며, 복수의 뱅크들 각각은 복수의 워드라인들과 복수의 비트라인들 및 복수의 워드라인들 및 복수의 비트라인들이 교차하는 지점에 형성되는 동적 메모리 셀로 이루어진 메모리 셀 어레이를 포함한다. 이 때, 리프레쉬가 필요한 메모리 셀은 모두 동적(dynamic) 메모리 셀에 해당한다.
도 2는 본 발명의 일 실시 예에 따른 도 1의 어드레스 제어 회로를 나타내는 블록도이다.
도 2를 참조하면, 로우 어드레스 제어회로(100)는 로우 어드레스 발생부(110), 테스트 모드 설정부(TMRS; Test mode register set, 120) 및 어드레스 카운터(130)를 포함한다.
테스트 모드 설정부(120)는 커맨드 디코더(10)로부터 제공되는 테스트 커맨드(TEST CMD)에 응답하여 테스트 모드 신호(TMS)를 제공한다. 테스트 커맨드(TEST CMD)가 테스트 비활성화를 나타내면, 테스트 모드 신호(TMS)는 제1 레벨이고, 로우 어드레스 제어회로(100)는 노멀 모드(normal mode)에서 동작한다. 테스트 커맨드(TEST CMD)가 테스트 활성화를 나타내면, 테스트 모드 신호(TMS)는 제2 레벨이므로 어드레스 제어부(100)는 테스트 모드(test mode)에서 동작한다.
어드레스 카운터(130)는 리프레쉬 회로(300)로부터의 리프레쉬 커맨드(Refresh CMD)에 응답하여 리프레쉬를 수행하기 위한 내부 어드레스(CNTi)를 생성한다.
일반 반도체 메모리 장치의 경우 셀프 리프레쉬를 수행하기 위한 어드레스를 카운팅하다가 오토 리프레쉬 모드로 전환되면 동일한 카운터를 이용하여 오토 리프레쉬가 전환된 시점의 다음 어드레스부터 카운팅을 시작한다. 이 경우에, 리프레쉬가 수행되는 로우 어드레스는 어드레스 카운터(130)에 의하여 생성된 내부 어드레스로 결정되므로, 외부에서 리프레쉬 어드레스를 임의로 설정하거나 제어하기가 어렵다. 더욱이 외부의 리프레쉬 커맨드 입력 없이 리프레쉬를 지원하는 UtRAM이나 UcRAM과 같은 메모리 장치에 있어서는, 히든 리프레쉬(hidden refresh)와 독출 및 기입동작을 위한 액티브 커맨드, 프리차지 커맨드 사이의 마진(margin)이 중요한데 리프레쉬가 수행하는 로우 어드레스를 제어할 수 없어서 정확한 리프레쉬 테스트를 하기에 어려움이 있었다.
하지만 본 발명의 실시예에 따른 로우 어드레스 발생회로(110)는 테스트 모드 설정부(120)를 추가로 포함하여 리프레쉬 동작시 로우 어드레스를 제어한다. 로우 어드레스 발생회로(110)는 리프레쉬 회로(300)로부터 리프레쉬 커맨드(REF CMD)를 수신하고, 커맨드 디코더(10)로부터 액티브 커맨드(ACT CMD)를 수신하고테스트 모드 설정부(120)로부터 테스트 모드 신호(TMS)를 수신한다. 로우 어드레스 발생회로(110)는 리프레쉬 커맨드(REF CMD), 액티브 커맨드(ACT CMD) 및 테스트 모드 신호(TMS) 신호에 응답하여 어드레스 레지스터(20)로부터 제공받은 외부 어드레스(STRA)나 어드레스 카운터(130)로부터 제공된 내부 어드레스(CNTi) 중 하나를 선택하여 로우 디코더(30)에 로우 어드레스(XADD)로서 제공한다.
도 3은 도 2의 로우 어드레스 제어부(110)가 테스트 모드 설정부(120)를 포함하지 않는 경우의 로우 어드레스 발생부(110)의 구성을 나타내는 회로도이다.
도 3을 참조하면, 로우 어드레스 발생부(110a)는 제 1 및 제 2 스위치(SW1, SW2), 래치(112) 및 인버터(IN1)를 포함한다. 래치(112)는 서로 백-투-백(back-to-back) 연결된 인버터들(IN2, IN3)를 포함한다.
커맨드 디코더(10)로부터 액티브 커맨드(ACT CMD)가 제1 스위치(SW1)에 인가되면, 제 1 스위치(SW1)는 액티브 커맨드(ACT CMD)에 응답하여 전기적으로 연결되어 외부 어드레스(STRA)가 선택된다. 선택된 외부 어드레스(STRA)는 래치(112) 및 인버터(IN1)를 거쳐 로우 어드레스(XADD)로 로우 디코더(30)에 제공된다.
그러나 리프레쉬 회로(300)으로부터 리프레쉬 커맨드(REF CMD)가 제2 스위치(SW2)가 인가되면 제2 스위치(SW2)가 리프레쉬 커맨드(REF CMD)에 응답하여 전기적으로 연결되어 어드레스 카운터(130)으로부터 생성된 내부 어드레스(CNTi)가 선택된다. 선택된 내부 어드레스(CNTi)는 래치(112) 및 인버터(IN1)를 거쳐 로우 어드레스(XADD)로 로우 디코더(30)에 전송된다.
이와 같이 리프레쉬가 수행되는 경우, 기존의 로우 어드레스 생성 부에서는 메모리 장치 내부에 있는 어드레스 카운터(130)에 의해 리프레쉬를 수행할 내부 어드레스가 생성되기 때문에 리프레쉬를 수행할 내부 어드레스를 외부에서 제어할 수 없는 한계를 가진다.
도 4는 본 발명의 일 실시예에 따른 도 2의 로우 어드레스 발생부(110)를 나타내는 블록도이다.
도 4를 참조하면, 로우 어드레스 발생부(110b)는 제1 및 제2 스위치(SW1, SW2), 선택 회로(111), 래치(112) 및 인버터(IN1)를 포함한다. 도 2의 로우 어드레스 제어 회로(100)에 포함된 테스트 모드 설정부(120)는 로우 어드레스 발생부(110b)에 테스트 모드 신호(TMS)를 전송한다. 이 때, 테스트 모드 신호(TMS)의 논리 레벨에 따라 테스트 모드 신호(TMS)는 테스트 활성화를 나타내거나 테스트 비활성화를 나타낼 수 있다. 예를 들어, 테스트 모드 신호(TMS)가 제1 논리 레벨(논리 로우 레벨)일 경우, 테스트 비활성화를 나타낼 수 있다. 예를 들어, 테스트 모드 신호(TMS)가 제2 논리 레벨(논리 하이 레벨)일 경우, 테스트 활성화를 나타낼 수 있다. 따라서 테스트 모드 신호(TMS)가 제1 논리 레벨(논리 로우 레벨)일 경우 테스트 모드 신호(TMS)는 테스트 디스에이블 신호일 수 있다. 또한 테스트 모드 신호(TMS)가 제2 논리 레벨일 경우 테스트 모드 신호(TMS)는 테스트 인에이블 신호일 수 있다.
도 3과 유사하게 리프레쉬 커맨드(REF CMD)가 로우 어드레스 발생부(110b)에 전송되면 제2 스위치가 리프레쉬 커맨드(REF CMD)에 응답하여 전기적으로 연결된다. 이 때, 선택 회로(111)에 전송되는 테스트 모드 신호(TMS)의 논리 레벨에 따라 내부 어드레스(CNTi) 또는 외부 어드레스(STRA)중 하나가 출력(SOUT)으로 선택된다.
예를 들어, 테스트 모드 신호(TMS)가 제1 논리 레벨일 경우, 즉 테스트 모드 신호(TMS)가 테스트 비활성화를 나타내는 경우, 선택회로(111)는 외부 어드레스(STRA)를 선택하고, 선택된 외부 어드레스(STRA)는 래치(112)는 인버터(IN1)를 통하여 로우 어드레스(XADD)로 로우 디코더(30)에 전송된다. 또한 예를 들어, 테스트 모드 신호(TMS)가 제2 논리 레벨일 경우, 즉 테스트 모드 신호(TMS)가 테스트 활성화를 나타내는 경우, 선택 회로(111)는 내부 어드레스(CNTi)를 선택하고, 선택된 내부 어드레스(CNTi)는 래치(112) 및 인버터(IN1)를 통하여 로우 어드레스(XADD)로 로우 디코더(30)에 전송된다.
도 5는 본 발명의 일 실시예에 따른 도 4의 선택 회로(111)의 구성을 나타내는 회로도이다.
도 5를 참조하면, 선택회로(111a)는 인터버(113), 제1 및 제2 앤드 게이트들(114, 115), 및 오어 게이트(116)를 포함하여 구성될 수 있다. 기입/독출 동작의 노멀 모드에서 동작하기 위하여, 테스트 모드 신호(TMS)가 제1 논리 레벨(논리 로우 레벨)이 된다. 따라서 제2 앤드 게이트(115)의 출력은 논리 로우 레벨이 되고, 제1 앤드 게이트(114)의 출력은 내부 어드레스(CNTi)가 된다. 오어 게이트(116)는 제1 앤드 게이트(114)의 출력인 내부 어드레스(CNTi)와 제2 앤드 게이트(115)의 출력인 논리 로우 레벨에 대하여 논리합 연산을 수행한다. 따라서 오어 게이트(116)의 출력(SOUT)은 내부 어드레스(CNTi)가 된다. 즉, 테스트 모드 신호(TMS)가 제1 논리 레벨(논리 로우 레벨)인 경우에는 선택 회로(111a)에서는 내부 어드레스(CNTi)가 선택됨을 알 수 있다.
반면에, 테스트 모드에서 동작하기 위하여 테스트 모드 신호(TMS)가 제2 논리 레벨(논리 하이 레벨)이 되면, 제1 앤드 게이트(114)의 출력은 논리 로우 레벨이 되고, 제2 앤드 게이트(115)의 출력은 외부 어드레스(STRA)가 된다. 따라서 오어 게이트(116)의 출력(SOUT)은 외부 어드레스(STRA)가 된다. 즉, 테스트 모드 신호(TMS)가 제2 논리 레벨(논리 하이 레벨)인 경우에는 선택 회로(111a)에서는 외부 어드레스(CNTi)가 선택됨을 알 수 있다.
도 6은 본 발명의 다른 실시예에 따른 도 4의 선택회로(111)를 나타내는 회로도이다.
도 6을 참조하면, 선택회로(111b)는 멀티플렉서(2:1 MUX)로 구현될 수 있다. 멀티플렉서(MUX)의 제어 입력(S)에는 테스트 모드 신호(TMS)가 인가된다. 테스트 모드 신호(TMS)가 제1 논리 레벨일 경우에는 내부 어드레스(CNTi)가 출력(SOUIT)으로 선택되고, 테스트 모드 신호(TMS)가 제2 논리 레벨일 경우에는 외부 어드레스(STRA)가 출력으로 선택된다. 즉 테스트 모드 신호(TMS)의 논리 레벨에 따라 내부 어드레스(CNTi) 및 외부 어드레스(STRA) 중 하나가 선택되어 도 1의 로우 디코더(30)로 제공된다. 로우 디코더(30)는 내부 어드레스(CNTi) 및 외부 어드레스(STRA) 중 선택된 하나를 디코딩하여 디코딩된 어드레스에 따라 리프레쉬가 수행된다. 즉 테스트 모드 신호(TMS)가 제1 논리 레벨이어서 테스트 비활성화를 나타내는 경우(노멀 모드를 나타내는 경우)에는 내부 어드레스(CNTi)에 따라 리프레쉬가 수행되고, 테스트 모드 신호(TMS)가 제2 논리 레벨이어서 테스트 활성화를 나타내는 경우(테스트 모드를 나타내는 경우)에는 외부 어드레스(STRA)에 따라 리프레쉬가 수행된다. 즉 테스트 모드의 경우에는 외부에서 리프레쉬 어드레스를 제어할 수 있다.
도 5 및 도 6에서 예시한 본 발명의 선택회로(111)의 구성은 하나의 예를 제시한 것에 불과하며, 상기 언급된 인버터들의 개수와 논리 소자들의 구성은 동일한 목적을 달성하기 위해서 다른 구성을 취할 수 있고, 반도체 메모리 장치의 타이밍 특성에 의해서도 일부 변경될 수 있음은 당업자에게 있어서 자명하다.
도 7은 본 발명의 일 실시예에 따른 도 1의 메모리 셀 영역을 나타내는 상세 블록도이다.
도 7을 참조하면, 메모리 셀 영역(200)은 복수의 뱅크들(210, 220, 230, 240)로 구분되며, 상기 뱅크들(210, 220, 230, 240)은 각각 블록들(211, 221, 231, 241)을 포함한다. 블록들(211, 221, 231, 241) 각각은 같은 비트라인을 사용하고 센스 증폭기를 공유하고 있는 단위를 말한다. 일반적으로 메모리 셀 영역에 리프레쉬 동작이 수행되는 경우 복수의 뱅크(Bank)에 포함된 각각의 블록(Block) 중 동일한 어드레스를 가지는 블록은 동시에 리프레쉬 동작이 수행된다.
도 8, 도 10, 및 도 12는 본 발명의 실시예들에 따른 도 1의 리프레쉬 회로(300)의 구성을 나타내고, 도 9, 도 11 및 도 13은 각각 도 8, 도 10, 및 도 12에 대한 테스트 모드에서의 타이밍도를 나타낸다. 일반적으로, 리프레쉬 동작이 수행되는 로우 어드레스와 데이터 독출 및 기입하기 위한 액티브 동작이 수행되는 로우 어드레스가 동일 비트라인일 경우에 최악의 마진을 가지게 되므로 테스트 모드 시에는 이러한 경우를 상정하여 테스트가 수행된다.
도 8은 본 발명의 일 실시예에 따른 도1의 레프레쉬 회로(300)의 구성을 나타내는 블록도이다.
도 8의 리프레쉬 회로(300a)는 오토 리프레쉬를 수행하는 리프레쉬 회로일 수 있다.
도 8을 참조하면, 리프레쉬 회로(300a)는 오토 리프레쉬 신호 발생부(310a), tRAS 발생부(320a) 및 리프레쉬 제어부(330a)를 포함한다.
커맨드 디코더(10)로부터 전송된 오토 리프레쉬 커맨드(AUTO REF CMD)는 리프레쉬 회로(300a)를 오토 리프레쉬 동작 모드로 진입시킨다. 오토 리프레쉬 신호 발생부(310a)는 커맨드 디코더(10)에서 전송받은 오토 리프레쉬 커맨드(AUTO REF CMD) 응답하여 제 1리프레쉬 제어 신호 (PRFHB)를 발생시킨다.
tRAS 발생부(320a)는 제 1 리프레쉬 제어 신호(PRFHB)를 입력받아 로우 어드레스를 액티브(Active) 되도록 하고, 제 2 리프레쉬 제어 신호(PRFH)를 리프레쉬 제어부(330a)에 전송한다.
리프레쉬 제어부(330a)는 리프레쉬 동작이 수행될 수 있도록 지시하는 리프레쉬 커맨드(REF CMD)를 발생시킨다.
도 9는 도 8의 리프레쉬 회로(300a)의 동작을 나타내는 타이밍도이다.
도 1의 메모리 셀 영역(200)의 모든 뱅크(Bank)가 대기 상태(Idle state) 일 때 오토 리프레쉬 동작이 수행된다. 외부로부터 오토 리프레쉬 커맨드(Auto REF CMD)가 전송되면 클럭 신호(CLK)의 상승 에지(rising edge)에서 메모리 셀 영역(200)의 해당 워드라인(WL1)이 활성화 되면서 메모리 셀과 비트라인이 연결된다. 이후 비트 라인을 통해 연결된 메모리 셀을 충전시키고 디벨롭된 이후 프리차지(Precharge)한다. 오토 리프레쉬 동작은 외부로부터 오토 리프레쉬 커맨드(AUTO REF CMD)가 들어올 때만 리프레쉬 동작을 수행한다.
일반적으로 오토 리프레쉬 동작이 수행될 때 워드라인을 활성화시킬 어드레스는 메모리 장치 내부의 어드레스 카운터(130)에 의해 자동 발생된다. 하지만 본 발명의 실시예에서는 리프레쉬 동작이 수행되는 비트라인(BL/BLB＠Refresh BLK)과 동일한 비트라인(BL/BLB＠Active BLK)에 데이터를 독출 또는 기입 동작을 하기 위한 액티브 커맨드가 인가되는 경우를 유도할 수 있다. 이런 경우 프리자치 이후 해당 뱅크에 다시 액티브 커맨드(ACT CMD)가 수행될 때까지의 시간인 tRP(RAS to Precharge time) 마진(M1)이 적어서 데이터 페일(fail)이 날 수 있는 최악의 상황을 테스트를 할 수 있다. 즉 액티브 커맨드(ACT CMD)에 응답하여 클럭 신호(CLK)의 상승 에지에서 해당 워드 라인(WL2)이 활성화되어 해당 비트라인(BL/BLB＠Active BLK)과 메모리 셀이 연결된다. 상기와 같은 문제가 발생하는 경우에는 오토 리프레쉬의 리프레쉬 이후 액티브 되기 전까지의 시간인 tRFC를 충분히 주면 충돌로 인해 데이터가 페일(fail)나는 것을 방지할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 도1의 레프레쉬 회로(300)의 구성을 나타낸다. 도 10의 리프레쉬 회로(300b)는 셀프 리프레쉬를 수행하는 리프레쉬 회로일 수 있다.
도 10을 참조하면, 리프레쉬 회로(300b)는 리프레쉬 발진기(340b), 셀프 리프레쉬 신호 발생부(310b), tRAS 발생부(320b) 및 리프레쉬 제어부(330b)를 포함한다.
커맨드 디코더(10)로부터 전송된 셀프 리프레쉬 커맨드(SELF REF CMD)에 응답하여 리프레쉬 회로(300b)는 셀프 리프레쉬 동작 모드로 진입한다.
리프레쉬 발진기(340b)는 반도체 메모리 장치의 내부에서 반도체 메모리 장치 고유의 리프레쉬 특성, 즉, 리프레쉬 주기(Period)와 리프레쉬 사이클(cycle) 등에 따라서 일정한 주기로 리프레쉬 주기 펄스(POSC)를 발생시킨다.
셀프 리프레쉬 신호 발생부(310b)는 커맨드 디코더(20)에서 전송한 셀프 리프레쉬 커맨드(SELF REF CMD) 및 리프레쉬 발진기(340b)로부터 생성된 리프레쉬 주기 펄스(POSC)에 응답하여 제 1리프레쉬 제어 신호 (PRFHB)를 발생시킨다.
tRAS 발생부(320b)는 제 1 리프레쉬 제어 신호(PRFHB)를 입력받아 로우 어드레스를 액티브(Active) 되도록 하고, 제 2 리프레쉬 제어 신호(PRFH)를 리프레쉬 제어부(330b)에 전송한다.
리프레쉬 제어부(330b)는 리프레쉬 동작이 수행될 수 있도록 지시하는 리프레쉬 커맨드(REF CMD)를 발생시킨다.
도 11은 도 10의 리프레쉬 회로(300b)의 동작을 나타내는 타이밍도이다.
도 11을 참조하면, 외부로부터 셀프 리프레쉬 커맨드(SELF REF CMD) 및 클럭 인에이블 신호(CKE)가 논리 '로우' 레벨로 인가되면 메모리 장치는 셀프 리프레쉬 모드로 돌입한다. 리프레쉬 발진기(340b)로부터 제공되는 리프레쉬 주기 펄스(POSC)의 상승 에지(rising edge)마다, 내부 어드레스 카운터(130)에 의해 발생된 내부 어드레스 신호(CNTi)에 의하여 워드라인(WL1, WL2)들이 활성화되어 리프레쉬가 수행된다. 리프레쉬 동작이 수행되는 비트라인(BL/BLB＠Refresh BLK)과 동일한 비트라인(BL/BLB＠Active BLK)에 데이터를 독출 또는 기입 동작을 하기 위한 액티브 커맨드가 인가되는 경우를 유도할 수 있다. 이런 경우 프리자치 이후 해당 뱅크에 다시 액티브 커맨드(ACT CMD)가 수행될 때까지의 시간인 tRP(RAS to Precharge time) 마진(M1)이 적어서 데이터 페일(fail)이 날 수 있는 최악의 상황을 테스트를 할 수 있다. 즉 액티브 커맨드(ACT CMD)에 응답하여 클럭 신호(CLK)의 상승 에지에서 해당 워드 라인(WL3)이 활성화되어 해당 비트라인(BL/BLB＠Active BLK)과 메모리 셀이 연결된다. 상기와 같은 문제가 발생하는 경우에는 오토 리프레쉬의 경우와 마찬가지로 tRFC를 충분히 주면 충돌로 인해 데이터가 페일(fail)나는 것을 방지할 수 있다.
도 12는 본 발명의 다른 실시예에 따른 도 1의 리프레쉬 회로(300)의 구성을 나타낸다.
도 12의 리프레쉬 회로(300c)는 히든 리프레쉬를 수행하는 리프레쉬 회로일 수 있다. 리프레쉬 동작을 반도체 메모리 장치의 내부에서 처리하도록 하는 메모리 장치는 메모리 컨트롤러와 같은 외부 장치가 반도체 메모리 장치의 리프레쉬 동작에 전혀 관여하지 않아도 되는 장점을 가진다. 히든 리프레쉬는 이러한 메모리 장치에서 자체적으로(메모리 컨트롤러로부터의 리프레쉬 커맨드없이) 수행되는 리프레쉬를 말한다.
도 12를 참조하면, 리프레쉬 회로(300c)는 상태 체크부(350c), 리프레쉬 발진기(340c), 히든 리프레쉬 신호 발생부(310c), tRAS 발생부(320c) 및 리프레쉬 제어부(330c)를 포함한다.
상태 체크부(350c)는 커맨드 디코더(10)로부터 전달받은 동작 커맨드(예를 들어 프리차지 커맨드)에 따라 메모리 셀 영역(200)이 프리차지된 상태이거나 액티브 상태임을 체크판다.
리프레쉬 발진기(340c)는 일정한 주기로 리프레쉬 주기 펄스(POSC)를 발생시킨다. 히든 리프레쉬 신호 발생부(310c)는 리프레쉬 발진기(340c)에서 생성된 리프레쉬 주기 펄스(POSC)에 응답하여 제 1리프레쉬 제어 신호 (PRFHB)를 발생시킨다.
이 때, 상태 체크부(350c)로부터 히든 리프레쉬 진입 금지 신호(NERFH)가 활성화되면 히든 리프레쉬 동작으로의 진입이 차단된다.
따라서, 히든 리프레쉬 신호 발생부(310c)는 히든 리프레쉬 진입 금지 신호(NERFH)와 리프레쉬 주기 펄스(POSC)를 입력받아, 리프레쉬 주기 펄스(POSC)가 먼저 하이 레벨이 되는 경우에는 제 1리프레쉬 제어 신호(PRFHB)를 '로우'로 활성화시키고, 히든 리프레쉬 진입 금지 신호(NERFH)가 먼저 활성화되는 경우에는 메모리에 대한 독출 또는 기입 동작을 완료할 때까지, 제 1리프레쉬 제어 신호(PRFHB)의 활성화를 지연시키는 역할을 한다.
tRAS 발생부(320c)는 제 1 리프레쉬 제어 신호(PRFHB)를 입력받아 로우 어드레스를 액티브(Active) 되도록 하고, 제 2 리프레쉬 제어 신호를 리프레쉬 제어부(330c)에 전송한다.
리프레쉬 제어부(330c)는 리프레쉬 동작이 수행될 수 있도록 지시하는 리프레쉬 커맨드(REF CMD)를 발생시킨다.
여기에서, 앞서 언급한 바와 같이, 상기 히든 리프레쉬 진입 금지 신호(NERFH)와 리프레쉬 주기 펄스(POSC)는 서로 동기되어 있지 않기 때문에, 히든 리프레쉬 진입 금지 신호(NERFH)와 리프레쉬 주기 펄스(POSC)가 각각 활성화되는 시점은 경우에 따라 달라질 수 있다.
따라서, 메모리 셀 어레이에 대한 독출 또는 기입 동작 중에 리프레쉬 동작의 개입 여부에 커맨드가 입력되고 난 후에 데이터가 출력될 때까지의 시간이 유동적으로 달라지게 되는 것이다.
도13은 도 12의 리프레쉬 회로(300c)의 동작을 나타내는 타이밍도이다.
리프레쉬 동작을 반도체 메모리 장치 내부에서 자체적으로 수행되도록 하는 히든 리프레쉬의 경우 메모리 컨트롤러와 같은 외부 장치는 반도체 메모리 장치의 리프레쉬 동작에 전혀 관여하지 않는다. 따라서 셀프 리프레쉬의 경우나 오토 리프레쉬의 경우와는 다르게 리프레쉬 동작과 액티브 되기까지의 시간인 tRFC를 조절할 수 없다. 예를 들어, 외부에서 전송된 액티브 커맨드(ACT CMD)와 리프레쉬 회로(300c)에서 생성된 리프레쉬 커맨드(REF CMD)가 근소한 차이를 두고 인가되는 경우에는 먼저 인가된 커맨드를 수행한 후 다음의 커맨드를 수행한다.
도 13에서 예를 들어 리프레쉬 발진기(340c)에서 생성된 리프레쉬 주기 펄스(POSC)가 먼저 하이 레벨이 된 후에 액티브 커맨드(ACT CMD)가 전송되면 히든 리프레쉬 동작이 수행된 액티브 커맨드(ACT CMD)에 따른 동작이 수행된다. 이 경우에, 동일한 비트라인을 사용하는 경우에는 프리차지 이후 해당 뱅크(Bank)가 다시 액티브 동작을 수행할 수 있을 때까지의 시간인 tRP 마진(M3)이 문제될 수 있다. 메모리 장치의 테스트에 있어서는 이러한 경우를 상정하여 테스트가 수행될 수 있다. 테스트 하기 위해 이런 최악의 경우를 상정해 볼 수 있다. 다시 도 13을 참조하면, 리프레쉬 주기 펄스(POSC)의 상승 에지에서 워드 라인(WL1)이 활성화되어 리프레쉬가 수행된다(도 13의 BL/BLB＠Refresh BLK). 독출 커맨드(READ)가 인가되고 이 독출 커맨드(READ)에 따른 독출 동작이 수행되기 위하여 워드 라인(WL2)이 활성화 상태를 유지하게 되고 독출 동작이 수행될 비트라인(도 13에서 BL/BLB＠Active BLK)과 메모리 셀이 연결된다. 이 경우에 리프레쉬가 수행될 어드레스와 액티브 동작이 수행될 어드레스를 동일한 비트라인으로 설정하기 위해 본 발명의 실시예에 따른 로우 어드레스 제어회로(100)에서 테스트 모드 시에 로우 어드레스 외부에서 제어할 수 있다. 도 13에서 PRA는 액티브 커맨드(ACT CMD)에 따른 내부 액티브 커맨드이고, PCA는 독출 커맨드(READ)에 따른 내부 독출 커맨드이다.
도 14는 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 14를 참조하면, 메모리 시스템(400)은 메모리 컨트롤러(410) 및 반도체 메모리 장치(420)를 포함한다. 메모리 컨트롤러(410)는 클럭 신호(CLK)에 응답하여 커맨드(CMD)와 어드레스 신호(ADD)를 메모리 장치(420)에 전송한다. 반도체 메모리 장치(420)는 클럭 신호(CLK)에 응답하여 데이터(DQ)를 수신하고, 클럭 신호(CLK)에 응답하여 데이터(DQ)를 메모리 컨트롤러(410)에 출력한다. 여기서 클럭 신호(CLK)는 데이터 스트로브 신호(DQS) 또는 기입 클럭 신호(WCK)일 수 있다. 또한 여기서 커맨드(CMD)는 여러 가지 제어 신호들(/CKE, /CS, /WE, /CAS, /RAS)의 조합으로 수행되어야 할 동작을 나타낼 수 있다. 예를 들어, 여러 가지 제어 신호들(/CKE, /CS, /WE, /CAS, /RAS)의 조합에 따라 커맨드(CMD)는 리프레쉬 커맨드(REF CMD), 액티브 커맨드(ACT CMD), 프리차지 커맨드(PRE CMD) 등을 나타낼 수 있다.
도 14의 반도체 메모리 장치(420)는 도 1의 반도체 메모리 장치(5)로 구성될 수 있다. 따라서 반도체 메모리 장치(420)는 로우 어드레스 제어 회로(500)를 포함할 수 있다. 로우 어드레스 제어 회로(500)는 테스트 커맨드(TEST CMD)에 따라 설정되는 테스트 모드 신호(TMS)의 논리 레벨에 따라 어드레스 신호(ADD)가 디코딩된 외부 어드레스(SARA)와 내부적으로 생성되는 내부 어드레스(CNTi) 중 하나를 선택하여 리프레쉬가 수행될 로우 어드레스(XADD)로 출력한다. 도1을 참조하여 설명한 바와 같이, 테스트 모드 신호(TMS)가 제1 논리 레벨이어서 노멀 모드를 나타내는 경우에는 어드레스 제어 회로(500)는 내부 어드레스(CNTi)를 선택하고, 테스트 모드 신호(TMS)가 제2 논리 레벨이어서 테스트 모드를 나타내는 경우에는 어드레스 제어 회로(500)는 외부 어드레스(STRA)를 선택한다. 따라서 테스트 모드의 경우에 리프레쉬가 수행될 어드레스와 액티브 커맨드가 수행될 어드레스가 동일한 비트라인이 되도록 외부에서 제어가능하다.
도 15는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 오루 어드레스 제어 방법을 나타내는 흐름도이다.
이하 도 1, 도 2, 도 13 및 도 15를 참조하여 본 발명의 일 실시예에 따른 반도체 메모리 장치의 로우 어드레스 제어 방법을 설명한다.
테스트 모드 설정부(120)에서 테스트 커맨드(TEST CMD)에 응답하여 테스트 모드 신호(TMS)를 생성한다(S610). 로우 어드레스 발생부(110)에서는 테스트 모드 신호(TMS)에 응답하여 외부 어드레스(STRA)와 내부 어드레스(CNTi) 중 하나를 리프레쉬 어드레스(XADD)로 선택한다(S620). 로우 디코더(30)는 리프레쉬 어드레스(XADD)를 디코딩하여 메모리 셀 영역(200)의 해당 메모리 블록에 대하여 리프레쉬 동작을 수행한다(S630). 리프레쉬 동작이 수행된 동일한 메모리 블록에 대하여 액티브 동작(기입/독출 동작)을 수행하여 상기 해당 메모리 블록의 데이터 페일 여부를 확인한다(S640).
본 발명의 실시예에 따른 반도체 메모리 장치의 로우 어드레스 제어 방법은 도 1내지 도 13을 참조하여 설명한 반도체 메모리 장치에 대한 동작과 실질적으로 유사하므로 이에 대한 상세한 설명은 생략한다.
본 발명의 실시예에 따르면 테스트 모드시에 리프레쉬가 수행되는 로우 어드레스를 외부에서 제어할 수 있으므로 리프레쉬 동작과 노멀 동작 사이에 최소한의 마진을 두고 테스트할 수 있어 테스트 시간을 감소시킬 수 있고 성능을 향상시킬 수 있어 다양한 메모리 분야에 적용가능하다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (16)

  1. 동적(dynamic) 셀을 포함하는 반도체 메모리 장치의 로우 어드레스 제어회로로서,
    테스트 커맨드에 응답하여 테스트 실행 여부를 결정하는 테스트 모드 신호를 제공하는 테스트 모드 설정부;
    순차적으로 증가하는 제 1 어드레스를 생성하는 어드레스 카운터; 및
    상기 테스트 모드 신호에 응답하여 상기 제1 어드레스 또는 외부에서 입력된 제2 어드레스 중 하나를 리프레쉬 어드레스로 선택하는 로우 어드레스 생성부를 포함하는 로우 어드레스 제어회로.
  2. 제 1 항에 있어서,
    상기 로우 어드레스 발생부는 상기 테스트 모드 신호가 제1 레벨일 경우 노멀 모드에서 동작하고, 상기 테스트 모드 신호가 제2 레벨일 경우 테스트 모드에서 동작하는 것을 특징으로 하는 로우 어드레스 제어회로.
  3. 제 2항에 있어서,
    상기 로우 어드레스 발생부는 상기 노멀 모드로 설정되면 상기 제 1 어드레스를 선택하여 상기 리프레쉬 어드레스로 출력하고, 상기 테스트 모드로 설정되면 상기 제2 어드레스를 선택하여 상기 리프레쉬 어드레스로 출력하는 선택회로를 포함하는 것을 특징으로 하는 로우 어드레스 제어회로.
  4. 제 3항에 있어서, 상기 로우 어드레스 발생부는
    액티브 커맨드에 응답하여 턴 온되어 상기 제2 어드레스를 전달하는 제1 스위치; 및
    리프레쉬 커맨드에 응답하여 턴 온되어 상기 선택회로에서 출력된 리프레쉬 어드레스를 전달하는 제2 스위치를 더 포함하는 것을 특징으로 하는 로우 어드레스 제어회로.
  5. 제 3항에 있어서,
    상기 선택회로는 제1 입력 단자로는 상기 내부 어드레스를 수신하고 제2 입력 단자로는 상기 외부 어드레스를 수신하고 제어 단자로는 상기 테스트 모드 신호를 수신하는 멀티플렉서를 포함하는 것을 특징으로 하는 로우 어드레스 제어회로.
  6. 제 3항에 있어서, 상기 선택회로는,
    상기 테스트 모드 신호를 수신하는 인버터;
    상기 인버터의 출력과 상기 내부 어드레스를 수신하는 제1 앤드 게이트;
    상기 테스트 모드 신호와 상기 외부 어드레스를 수신하는 제2 앤드 게이트; 및
    상기 제1 및 제2 앤드 게이트의 출력들을 수신하는 오어 게이트를 포함하는 것을 특징으로 하는 로우 어드레스 제어회로.
  7. 제 2항에 있어서,
    상기 테스트 모드 신호가 상기 제2 레벨일 때,
    상기 리프레쉬에 기초한 리프레쉬 동작과 액티브 커맨드에 기초한 액티브 동작은 동일한 비트라인에 대하여 수행되는 것을 특징으로 하는 로우 어드레스 제어회로.
  8. 동적(dynamic) 셀을 포함하는 메모리 셀 영역;
    리프레쉬 커맨드를 생성하는 리프레쉬 회로; 및
    상기 리프레쉬 커맨드에 응답하여 상기 메모리 셀 영역의 리프레쉬 동작을 위한 리프레쉬 어드레스를 생성하는 로우 어드레스 제어 회로를 포함하고, 상기 로우 어드레스 제어 회로는
    노멀 모드일 경우에는 내부에서 생성된 제 1 어드레스를 선택하고, 테스트 모드일 경우에는 외부에서 입력된 제 2 어드레스를 선택하는 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 메모리 셀 영역은 복수의 뱅크들로 구분되고, 상기 복수의 뱅크들 각각은 복수의 메모리 블록들을 포함하며,
    상기 복수의 블록들 각각은 동일한 비트라인을 사용하고 센스 증폭기를 공유하는 단위인 것을 특징으로 하는 반도체 메모리 장치.
  10. 제 8항에 있어서,
    상기 리프레쉬 회로는 외부의 커맨드와는 독립적으로 내부에서 자체적으로 리프레쉬 커맨드를 생성하는 히든 리프레쉬 회로인 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 8항에 있어서,
    상기 로우 어드레스 제어회로는 테스트 커맨드에 응답하여 테스트 모드 신호를 생성하는 테스트 모드 설정부; 및
    상기 테스트 모드 신호에 응답하여 상기 제1 어드레스 신호와 상기 제2 어드레스 신호 중 하나를 선택하는 로우 어드레스 생성부를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 11항에 있어서,
    상기 로우 어드레스 생성부는 상기 테스트 모드 신호가 제1 논리 레벨일 경우는 상기 노멀 모드에서 동작하고, 상기 테스트 모드 신호가 제2 논리 레벨일 경우는 상기 테스트 모드에서 동작하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제 8항에 있어서,
    상기 로우 어드레스 제어회로는 액티브 커맨드가 인가되면 외부에서 입력된 상기 제 2 어드레스를 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13항에 있어서,
    상기 테스트 모드일 때 상기 리프레쉬 동작을 위해 생성되는 상기 리프레쉬 어드레스와 액티브 동작을 위해 생성되는 어드레스는 동일한 메모리 블록에 해당하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 동적(dynamic) 셀을 포함하는 반도체 메모리 장치의 리프레쉬 어드레스 제어 방법에 있어서,
    테스트 커맨드에 응답하여 테스트 모드 신호를 생성하는 단계;
    상기 테스트 모드 신호에 응답하여 외부 어드레스와 내부 어드레스 중 하나를 리프레쉬 어드레스로 선택하는 단계;
    상기 리프레쉬 어드레스에 해당하는 메모리 블록에 리프레쉬 동작을 수행하는 단계; 및
    상기 리프레쉬가 수행된 동일한 메모리 블록에 액티브 동작을 수행하여 상기 메모리 블록의 데이터 페일 여부를 확인하는 단계를 포함하는 리프레쉬 테스트 방법.
  16. 제 15항에 있어서,
    상기 테스트 모드 신호가 제1 레벨인 경우, 상기 내부 어드레스가 상기 리프레쉬 어드레스로 선택되고, 상기 테스트 모드 신호가 제2 레벨인 경우 상기 외부 어드레스가 상기 리프레쉬 어드레스로 선택되는 것을 특징으로 하는 리프레쉬 어드레스 제어 방법.
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