KR20120039192A - 반도체 장치 - Google Patents

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KR20120039192A
KR20120039192A KR1020100100753A KR20100100753A KR20120039192A KR 20120039192 A KR20120039192 A KR 20120039192A KR 1020100100753 A KR1020100100753 A KR 1020100100753A KR 20100100753 A KR20100100753 A KR 20100100753A KR 20120039192 A KR20120039192 A KR 20120039192A
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곽국휘
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에스케이하이닉스 주식회사
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Abstract

반도체 장치가 개시된다. 반도체 장치는, 인터페이스 패드를 터미네이션하는 터미네이션 회로, 정전기의 발생시 방전신호를 활성화하는 정전기 감지부, 상기 방전신호에 응답하여 상기 정전기를 방전하는 정전기 방전부 및 상기 방전신호에 응답하여 상기 터미네이션 회로에 흐르는 전류를 바이패스하는 바이패스부를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 정전기 방전(ElectroStatic Discharge)에 의해 반도체 장치가 손상되는 것을 방지하는 정전기 방전 보호회로에 관한 것이다.
반도체 장치가 인체 또는 기계에 접촉될 때, 인체나 기계에 대전된 정전기(과도한 전류)가 반도체 장치의 입출력 패드를 통해 반도체 내부회로로 방전되거나, 또는 반도체 내부회로에 대전된 정전기가 외부로 방전되면서 큰 에너지를 가진 전류가 흘러 반도체 내부회로를 크게 손상시킬 수 있다. 따라서 대부분의 반도체 장치에서는 이러한 정전기 방전에 의한 손상을 방지하기 위한 정전기 방전 보호회로를 두고 있다.
도 1은 종래 기술에 의한 정전기 방전 보호회로를 포함하는 반도체 장치의 구성도이다.
도 1을 참조하면, 종래 기술에 의한 반도체 장치는, 인터페이스 패드(101), 터미네이션 회로(109), 정전기 감지부(105), 정전기 전달부(107), 정전기 방전부(103) 및 내부회로(111)를 포함한다. 정전기 감지부(105)는 전원 전압단(Vcc)과 접지 전압단(Vss) 사이에 직렬 연결된 커패시터(C1)와 저항(R1)을 포함하고, 정전기 방전부(103)는 정전기 감지부(105)의 커패시터(C1)와 저항(R1) 사이의 노드 전압(V_DET)을 게이트 전압으로 인가받는 NMOS 트랜지스터(T1)를 포함한다. 정전기 전달부(107)는 인터페이스 패드(101)와 전원 전압단(Vcc) 사이에 연결된 다이오드(D1)와, 접지 전압단(Vss)과 인터페이스 패드(101) 사이에 연결된 다이오드(D2)를 포함한다. 터미네이션 회로(109)는 전원 전압단(Vcc)과 인터페이스 패드(101) 사이에 병렬 연결된 다수의 PMOS 트랜지스터(PM1 ~ PMn)와, 인터페이스 패드(101)와 접지 전압단(Vss) 사이에 병렬 연결된 다수의 NMOS 트랜지스터(NM1 ~ NMn)를 포함한다.
인터페이스 패드(101)는 데이터가 입/출력되는 데이터 패드를 의미한다.
터미네이션 회로(109)는 인터페이스 패드(101)를 터미네이션하는 온칩 종단(On Die Termination, ODT) 회로로서, 인터페이스 패드(101)와 내부회로(111) 사이에서 데이터의 입/출력 및 임피던스 매칭(Impedance matching) 기능을 수행한다. 구체적으로, 상단부의 PMOS 트랜지스터(PM1 ~ PMn)가 턴온되면 데이터가 '하이(high)'로 출력되고, 하단부의 NMOS 트랜지스터(NM1 ~ NMn)가 턴온되면 데이터가 '로우(low)'로 출력된다. 또한, 상단부 및 하단부의 턴온되는 트랜지스터의 개수를 조절하여 내부 회로와 외부 시스템 간 임피던스 매칭이 되도록 할 수도 있다. 반도체 장치에서 신호의 주파수가 높아질수록 임피던스가 급격히 변화하는 부분에서는 반사파, 중첩 등에 의한 신호의 왜곡 현상이 발생하게 되는데, 이를 방지하기 위해 임피던스를 맞추어 주는 것이다.
도 2 및 도 3은 종래 기술에 의한 반도체 장치에서 정전기의 발생시 방전 동작을 설명하기 위한 도면이다.
여기에서 정전기의 발생이란, 인터페이스 패드(101)와 접지 전압단(Vss) 사이의 전압이 순간적으로 상승하여 전원 전압단(Vcc)보다 높아지거나, 전원 전압단(Vcc)과 인터페이스 패드(101) 사이의 전압이 일반적인 수준보다 크게 상승하는 경우를 포함하는 개념이다.
먼저, 도 2를 통해 정전기 발생시 방전 동작 및 그에 따른 문제점을 살펴보기로 한다.
인터페이스 패드(101)와 접지 전압단(Vss) 사이에 양의(positive) 정전기 전압이 인가되면, 정전기 전류가 정전기 전달부(107)의 다이오드(D1)을 거쳐 정전기 감지부(105)로 유입된다. 이 전류로 인해 전압(R1) 양단에서 전압 강하가 발생하여, 정전기 방전부(103)의 NMOS 트랜지스터(T1)의 게이트에 바이어스 전압이 인가된다. 이렇게 되면 NMOS 트랜지스터(T1)는 게이트가 접지된 경우에 비해 훨씬 낮은 드레인-소스 전압에서 신속히 턴온되고, 대부분의 정전기 전류는 다이오드(D1) 및 NMOS 트랜지스터(T1)를 통해 방전된다. 그러나, 일부 정전기 전류는 다이오드(D1)가 아닌 터미네이션 회로(109)의 하단부를 통해 방전된다. 이 때, 다수의 NMOS 트랜지스터(NM1 ~ NMn) 중에서 방전되는 전류량이 해당 트랜지스터가 견딜 수 있는 한계를 초과하는 경우 트랜지스터가 파괴되는 문제점이 발생한다.
마찬가지로, 도 3에서와 같이 전원 전압단(Vcc)과 인터페이스 패드(101) 사이에 양의 정전기 전압이 인가되면, 저항(R1)으로 유입되는 전류에 의한 전압 강하로 바이어스 전압이 발생하여 NMOS 트랜지스터(T1)가 턴온되고, 대부분의 정전기 전류는 NMOS 트랜지스터(T1) 및 다이오드(D2)를 통해 인터페이스 패드(101)로 방전된다. 그러나, 일부 정전기 전류는 터미네이션 회로(109)의 상단부를 통해 방전되고, 이 때 다수의 PMOS 트랜지스터(PM1 ~ PMn) 중에서 방전되는 전류량이 해당 트랜지스터가 견딜 수 있는 한계를 초과하는 경우, 트랜지스터가 파괴되는 문제점이 발생한다. 특히 사이즈가 매우 작은(1 ~ 2㎛ 수준) 트랜지스터에서 이러한 문제가 자주 발생한다.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 인터페이스 패드에 연결된 터미네이션 회로를 정전기 방전으로부터 보호하는 반도체 장치를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명에 의한 반도체 장치는, 인터페이스 패드를 터미네이션하는 터미네이션 회로, 정전기의 발생시 방전신호를 활성화하는 정전기 감지부, 상기 방전신호에 응답하여 상기 정전기를 방전하는 정전기 방전부 및 상기 방전신호에 응답하여 상기 터미네이션 회로에 흐르는 전류를 바이패스하는 바이패스부를 포함한다.
본 발명에 의한 반도체 장치는, 상기 인터페이스 패드에 발생한 정전기를 상기 전원 전압단으로 전달하거나, 상기 전원 전압단에 발생한 정전기를 상기 인터페이스 패드로 전달하는 정전기 전달부를 더 포함할 수 있다.
상기 터미네이션 회로는, 상기 인터페이스 패드를 풀업 구동하는 다수의 풀업 구동수단 및 상기 인터페이스 패드를 풀다운 구동하는 다수의 풀다운 구동수단을 포함할 수 있다.
상기 바이패스부는, 상기 다수의 풀업 구동수단에 병렬로 연결된 제 1 전류 경로 또는 상기 다수의 풀다운 구동수단에 병렬로 연결된 제 2 전류 경로를 포함할 수 있다.
상기 제 1 전류 경로는 상기 다수의 풀업 구동수단 중 가장 작은 구동력을 가지는 풀업 구동수단에 가장 가깝게 위치하고, 상기 제 2 전류 경로는 상기 다수의 풀다운 구동수단 중 가장 작은 구동력을 가지는 풀다운 구동수단에 가장 가깝게 위치한다.
본 발명에 의하면, 정전기 발생시 터미네이션 회로로 유입되는 방전 전류를 바이패스(bypass)하는 바이패스부를 둠으로써, 터미네이션 회로 내의 트랜지스터가 방전 전류에 의해 파괴되는 것을 막을 수 있다.
또한, 기존의 정전기 감지부에서 생성되는 방전신호가 활성화되는 때에만 바이패스부를 턴온시킴으로써, 반도체 장치의 정상 동작에는 영향을 주지 않으면서도 더욱 우수한 정전기 보호 특성을 가지도록 하는 효과가 있다.
도 1은 종래 기술에 의한 정전기 방전 보호회로를 포함하는 반도체 장치의 구성도.
도 2 및 도 3은 종래 기술에 의한 반도체 장치에서 정전기의 발생시 방전 동작을 설명하기 위한 도면.
도 4는 본 발명의 일 실시예에 의한 반도체 장치의 구성도.
도 5는 도 4의 반도체 장치에서 정전기의 발생시 방전 동작을 설명하기 위한 도면.
도 6은 본 발명의 다른 실시예에 의한 반도체 장치의 구성도.
도 7은 도 6의 반도체 장치에서 정전기의 발생시 방전 동작을 설명하기 위한 도면.
도 8은 본 발명의 또 다른 실시예에 의한 반도체 장치의 구성도.
도 9는 종래 기술 및 본 발명에 의한 반도체 장치에서 터미네이션 회로를 통해 방전되는 전류의 크기를 비교한 그래프.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4는 본 발명의 일 실시예에 의한 반도체 장치의 구성도이다.
도 4를 참조하면, 반도체 장치는, 내부회로(111)와 연결되어 인터페이스 패드(101)를 터미네이션하는 터미네이션 회로(109), 정전기의 발생시 방전신호를 활성화하는 정전기 감지부(105), 방전신호에 응답하여 정전기를 방전하는 정전기 방전부(103) 및 방전신호에 응답하여 터미네이션 회로(109)에 흐르는 전류를 바이패스하는 바이패스부(201)를 포함한다. 또한, 인터페이스 패드(101)에 발생한 정전기를 전원 전압단(Vcc)으로 전달하거나, 전원 전압단(Vcc)에 발생한 정전기를 인터페이스 패드(101)로 전달하는 정전기 전달부(107)를 더 포함할 수 있다.
정전기 감지부(105)는 전원 전압단(Vcc)과 접지 전압단(Vss) 사이에 직렬 연결된 커패시터(C2)와 저항(R2)을 포함하며, 반도체 장치에 정전기 발생시 방전신호를 활성화한다.
여기에서 "방전신호"는 커패시터(C1)와 저항(R1) 사이의 노드 전압(V_DET)의 레벨을 의미한다. 반도체 장치의 정상 동작 상태에서는 저항(R1)에 전류가 흐르지 않으므로 노드 전압(V_DET)은 접지 전압단(Vss)과 같은 '로우' 상태에 있으나, 정전기가 발생하여 인터페이스 패드(101) 또는 전원 전압단(Vcc)에 양의 정전기 전압이 인가되면 저항(R1)에 정전기 전류가 흘러 전압 강하가 발생하고, 이로 인해 노드 전압(V_DET)은 '하이' 레벨로 활성화된다.
정전기 방전부(103)는 방전신호에 응답하여 정전기를 방전하는 역할을 하며, 방전신호의 활성화시에 전원 전압단(Vcc)과 접지 전압단(Vss) 사이에 전류 경로를 형성하여 전류가 빠져나가도록 한다. 이러한 전류 경로는 도 4에서와 같이 NMOS 트랜지스터(T1)를 이용하여 구현될 수 있으며, 정전기가 발생하여 노드 전압(V_DET)이 '하이'로 활성화되면 NMOS 트랜지스터(T1)가 턴온되어 전원 전압단(Vcc)과 접지 전압단(Vss) 사이에 전류 경로가 형성된다.
터미네이션 회로(109)는 도 1을 통해 전술한 바와 같이 인터페이스 패드(101)와 내부회로(111) 사이에서 데이터의 입/출력 및 임피던스 매칭(Impedance matching) 기능을 수행하며, 인터페이스 패드(101)를 풀업 구동하는 다수의 풀업 구동수단과, 인터페이스 패드(101)를 풀다운 구동하는 다수의 풀다운 구동수단을 포함할 수 있다. 여기에서 다수의 풀업 구동수단은, 도 4에 도시된 바와 같이, 인터페이스 패드(101)와 전원 전압단(Vcc) 사이에 병렬로 연결된 다수의 PMOS 트랜지스터(PM1 ~ PMn)일 수 있고, 다수의 풀다운 구동수단은 인터페이스 패드(101)와 접지 전압단(Vss) 사이에 병렬로 연결된 다수의 NMOS 트랜지스터(NM1 ~ NMn)일 수 있다. 각 트랜지스터는 게이트 전압이 일정 레벨 이하일 때(PMOS) 또는 이상일 때(NMOS) 턴온되며, 스위치와 저항이 직렬 연결된 형태로 보아도 무방하다.
바이패스부(201)는 다수의 풀다운 구동수단에 병렬로 연결된 전류 경로를 포함하며, 다수의 풀다운 구동수단 중 가장 작은 구동력을 가지는 풀다운 구동수단에 가장 가깝게 위치하도록 구현될 수 있다. 즉, 도 4의 NMOS 트랜지스터(BN1)와 같이 터미네이션 회로(109) 하단부의 다수의 NMOS 트랜지스터(NM1 ~ NMn)에 병렬 연결되고, 이 중 가장 크기가 작은 NMOS 트랜지스터(NM1)에 가장 가깝게 위치할 수 있다. 이렇게 바이패스부(201)를 가장 작은 구동력을 가지는 풀다운 구동수단, 즉 가장 작은 크기의 NMOS 트랜지스터(NM1)에 가장 가깝게 위치하도록 하는 이유는 트랜지스터의 크기가 작을수록 정전기 전류에 의해 파손될 위험성이 더욱 커지기 때문이다.
NMOS 트랜지스터(BN1)는 정전기 감지부(105)로부터 방전신호인 노드 전압(V_DET)을 인가받으며, 노드 전압(V_DET)이 '하이'로 활성화되는 때에 턴온된다. NMOS 트랜지스터(BN1)가 턴온되면 인터페이스 패드(101)와 접지 전압단(Vss) 사이에 방전 전류를 흘려 보내기 위한 전류 경로를 형성하게 된다.
정전기 전달부(107)는 인터페이스 패드(101)와 전원 전압단(Vcc) 사이에 연결된 다이오드(D1)와, 접지 전압단(Vss)과 인터페이스 패드(101) 사이에 연결된 다이오드(D2)를 포함한다. 반도체 장치가 정상적으로 동작하는 동안에는 다이오드(D1, D2)를 통해 전류가 흐르지 않으나, 인터페이스 패드(101) 또는 전원 전압단(Vcc)에 정전기가 발생하여 양의 정전기 전압이 유입되면, 다이오드(D1) 또는 다이오드(D2)에 의해 한 방향으로만 정전기 전류가 흐르게 된다.
도 5는 도 4의 반도체 장치에서 정전기의 발생시 방전 동작을 설명하기 위한 도면이다.
반도체 장치의 정상 동작시에는 커패시터(C2)와 저항(R2)으로 전류가 흐르지 않으므로, 노드 전압(V_DET)은 접지 전압단(Vss)에 접지되어 NMOS 트랜지스터(T1)은 턴오프 상태에 있다.
인터페이스 패드(101)와 접지 전압단(Vss) 사이에 양의 정전기 전압이 인가되면, 먼저 교류성의 정전기 전류가 다이오드(D1)를 거쳐 정전기 감지부(105)의 커패시터(C2) 및 저항(R2)을 통해 접지 전압단(Vss)으로 방전된다. 이 전류로 인해 저항(R2) 양단에서 전압 강하가 발생하여 노드 전압(V_DET)이 '하이' 레벨로 천이하고, NMOS 트랜지스터(T1) 및 NMOS 트랜지스터(BN1)가 터미네이션 회로(109)의 NMOS 트랜지스터들(NM1 ~ NMn)에 비해 훨씬 낮은 드레인-소스 전압에서 신속하게 턴온된다. 이어서 NMOS 트랜지스터(T1) 및 NMOS 트랜지스터(BN1)을 통해 대부분의 정전기 전류가 접지 전압단(Vss)으로 방전된다. 이 과정에서 인터페이스 패드(101)와 접지 전압단(Vss) 사이의 전압이 상승하는데, 본 실시예에서는 바이패스부(201)의 NMOS 트랜지스터(BN1)가 터미네이션 회로(109)의 NMOS 트랜지스터들(NM1 ~ NMn)에 비해 먼저 턴온되므로, 터미네이션 회로(109)를 통해 방전되는 전류량은 종래의 반도체 장치에 비해 대폭 감소하게 된다. 따라서 터미네이션 회로(109)의 NMOS 트랜지스터들(NM1 ~ NMn)은 정전기 방전으로부터 안전하게 보호되며, 특히 바이패스부(201)에 의한 전류경로가 가장 작은 크기의 NMOS 트랜지스터(NM1)에 가장 가깝게 형성되므로 NMOS 트랜지스터(NM1)에서 가장 큰 보호 효과를 보이게 된다.
도 6은 본 발명의 다른 실시예에 의한 반도체 장치의 구성도이다.
도 6을 참조하면, 반도체 장치는, 내부회로(111)와 연결되어 인터페이스 패드(101)를 터미네이션하는 터미네이션 회로(109), 정전기의 발생시 방전신호를 활성화하는 정전기 감지부(105), 방전신호에 응답하여 정전기를 방전하는 정전기 방전부(103), 방전신호에 응답하여 터미네이션 회로(109)에 흐르는 전류를 바이패스하는 바이패스부(301) 및 인터페이스 패드(101)에 발생한 정전기를 전원 전압단(Vcc)으로 전달하거나, 전원 전압단(Vcc)에 발생한 정전기를 인터페이스 패드(101)로 전달하는 정전기 전달부(107)를 포함한다.
바이패스부(301)는 다수의 풀업 구동수단에 병렬로 연결된 전류 경로를 포함하며, 다수의 풀업 구동수단 중 가장 작은 구동력을 가지는 풀업 구동수단에 가장 가깝게 위치하도록 구현될 수 있다. 즉, 도 6의 PMOS 트랜지스터(BP1)와 같이 터미네이션 회로(109) 상단부의 다수의 PMOS 트랜지스터(PM1 ~ PMn)에 병렬 연결되고, 이 중 가장 크기가 작은 PMOS 트랜지스터(PM1)에 가장 가깝게 위치할 수 있다. 도 4에서와 마찬가지로, 트랜지스터의 크기가 작을수록 정전기 전류에 의해 파손될 위험성이 커지므로, 바이패스부(301)를 가장 작은 크기의 PMOS 트랜지스터(PM1)에 가장 가깝게 위치시키는 것이 바람직하다.
바이패스부(301)의 PMOS 트랜지스터(BP1)는 정전기 감지부(105)로부터 방전신호인 노드 전압(V_DET)을 인가받는데, 도 4에서와 달리 인버터(IV1)에 의해 반전된 형태로 인가받는다. 따라서 노드 전압(V_DET)이 '하이'로 활성화되면 PMOS 트랜지스터(BP1)는 '로우'로 반전된 전압을 게이트 전압으로 인가받아 턴온되며, PMOS 트랜지스터(BP1)가 턴온되면 전원 전압단(Vcc)과 인터페이스 패드(101) 사이에 방전 전류를 흘려 보내기 위한 전류 경로를 형성하게 된다.
나머지 구성의 기능 및 역할은 도 4를 통해 설명한 바와 동일하다.
도 7은 도 6의 반도체 장치에서 정전기의 발생시 방전 동작을 설명하기 위한 도면이다.
반도체 장치의 정상 동작시에는 커패시터(C2)와 저항(R2)으로 전류가 흐르지 않으므로, 노드 전압(V_DET)은 접지 전압단(Vss)에 접지되어 NMOS 트랜지스터(T1)는 턴오프 상태에 있다.
전원 전압단(Vcc)과 인터페이스 패드(101) 사이에 양의 정전기 전압이 인가되면, 먼저 교류성의 정전기 전류가 정전기 감지부(105)의 커패시터(C2) 및 저항(R2)을 통해 접지 전압단(Vss)으로 방전된다. 이 전류로 인해 저항(R2) 양단에서 전압 강하가 발생하여 노드 전압(V_DET)이 '하이' 레벨로 천이하고, NMOS 트랜지스터(T1) 및 PMOS 트랜지스터(BP1)가 터미네이션 회로(109)의 PMOS 트랜지스터들(PM1 ~ PMn)에 비해 훨씬 낮은 드레인-소스 전압에서 신속하게 턴온된다. 이어서 대부분의 정전기 전류는 NMOS 트랜지스터(T1) 및 다이오드(D2)를 통해 인터페이스 패드(101)로 방전되거나, PMOS 트랜지스터(BP1)을 통해 인터페이스 패드(101)로 방전된다. 이 과정에서 전원 전압단(Vcc)과 인터페이스 패드(101) 사이의 전압이 상승하는데, 본 실시예에서는 바이패스부(301)의 PMOS 트랜지스터(BP1)가 터미네이션 회로(109)의 PMOS 트랜지스터들(PM1 ~ PMn)에 비해 먼저 턴온되므로, 터미네이션 회로(109)를 통해 방전되는 전류량은 종래의 반도체 장치에 비해 대폭 감소하여 PMOS 트랜지스터들(PM1 ~ PMn)은 정전기 방전으로부터 안전하게 보호된다. 특히 바이패스부(301)에 가장 가깝게 위치한 PMOS 트랜지스터(PM1)에서 가장 큰 보호 효과를 가진다.
도 8은 본 발명의 또 다른 실시예에 의한 반도체 장치의 구성도이다.
도 8을 참조하면, 반도체 장치는, 내부회로(111)와 연결되어 인터페이스 패드(101)를 터미네이션하는 터미네이션 회로(109), 정전기의 발생시 방전신호를 활성화하는 정전기 감지부(105), 방전신호에 응답하여 정전기를 방전하는 정전기 방전부(103), 방전신호에 응답하여 터미네이션 회로(109)에 흐르는 전류를 바이패스하는 바이패스부(401) 및 인터페이스 패드(101)에 발생한 정전기를 전원 전압단(Vcc)으로 전달하거나, 전원 전압단(Vcc)에 발생한 정전기를 인터페이스 패드(101)로 전달하는 정전기 전달부(107)를 포함한다.
바이패스부(401)는 다수의 풀업 구동수단에 병렬로 연결된 제 1 전류 경로 및 다수의 풀다운 구동수단에 병렬로 연결된 제 2 전류 경로를 포함하며, 제 1 전류 경로는 다수의 풀업 구동수단 중 가장 작은 구동력을 가지는 풀업 구동수단에 가장 가깝게 위치하고, 제 2 전류 경로는 다수의 풀다운 구동수단 중 가장 작은 구동력을 가지는 풀다운 구동수단에 가장 가깝게 위치하도록 구현될 수 있다. 도 8에서, 터미네이션 회로(109) 상단부의 다수의 PMOS 트랜지스터(PM1 ~ PMn) 중 가장 크기가 작은 PMOS 트랜지스터(PM1)에 가장 가깝게 위치한 PMOS 트랜지스터(BP1)가 제 1 전류 경로를 형성하며, 터미네이션 회로(109) 하단부의 다수의 NMOS 트랜지스터(NM1 ~ NMn) 중 가장 크기가 작은 NMOS 트랜지스터(NM1)에 가장 가깝게 위치한 NMOS 트랜지스터(BN1)가 제 2 전류 경로를 형성한다.
PMOS 트랜지스터(BP1)는 정전기 감지부(105)로부터 방전신호인 노드 전압(V_DET)을 인버터(IV1)를 통해 반전된 형태로 인가받고, NMOS 트랜지스터(BN1)는 노드 전압(V_DET)을 그대로 인가받는다. 노드 전압(V_DET)이 '하이'로 활성화되면 PMOS 트랜지스터(BP1)와 NMOS 트랜지스터(BN1)가 턴온되어, 전원 전압단(Vcc)과 인터페이스 패드(101) 사이에 방전 전류를 흘려 보내기 위한 제 1 전류 경로 및 인터페이스 패드(101)와 접지 전압단(Vss) 사이에 방전 전류를 흘려 보내기 위한 제 2 전류 경로를 형성하게 된다.
나머지 구성의 기능 및 역할은 도 4를 통해 설명한 바와 동일하다.
도 8의 반도체 장치에서 정전기의 발생시 방전 동작은 도 5 및 도 7을 통해 설명한 바와 동일하다. 즉, 인터페이스 패드(101)와 접지 전압단(Vss) 사이에 양의 정전기 전압이 인가되는 경우에는 도 5의 동작 방식에 의해, 전원 전압단(Vcc)과 인터페이스 패드(101) 사이에 양의 정전기 전압이 인가되는 경우에는 도 7의 동작 방식에 의해 정전기를 방전한다.
도 9는 종래 기술 및 본 발명에 의한 반도체 장치에서 터미네이션 회로를 통해 방전되는 전류의 크기를 비교한 그래프이다.
종래의 반도체 장치와 도 4의 실시예에 의한 반도체 장치의 터미네이션 회로(109) 보호 특성을 비교하기 위해, 인터페이스 패드(101)와 접지 전압단(Vss) 사이에 정전기 전압을 인가하였을 때 NMOS 트랜지스터(NM1)를 통해 방전되는 전류의 크기를 TCAD(Technology CAD) 시뮬레이션을 통해 비교하였다. 시뮬레이션에 사용된 NMOS 트랜지스터(NM1)의 크기는 1㎛이고, 바이패스부(201)의 NMOS 트랜지스터(BN1)의 크기는 5㎛이다.
도 9에 도시된 바와 같이, 1㎛ 크기의 트랜지스터를 파괴시킬 수 있는 수준인 8mA의 전류가 NMOS 트랜지스터(NM1)를 통해 방전될 때, 본 발명에 의한 반도체 장치에서는 인터페이스 패드(101)와 접지 전압단(Vss) 사이에서 약 4.4A의 전류를 방전할 수 있음이 확인된다. 이는 종래의 반도체 장치에 비해 2배 가량 높은 것이다. 정전기 전류는 정전기 전압과 비례 관계에 있으므로, 본 발명에 의할 경우 ESD 레벨을 종래 기술에 비해 2배 정도로 크게 높일 수 있게 된다.
전술한 바와 같이, 본 발명에서는 인터페이스 패드에 연결된 터미네이션 회로를 정전기 방전으로부터 보호하기 위해, 정전기 발생시 터미네이션 회로로 유입되는 방전 전류를 바이패스(bypass)하는 바이패스부를 두어 터미네이션 회로 내의 트랜지스터가 방전 전류에 의해 파괴되지 않도록 하는 반도체 장치를 제안하였다.
전술한 본 발명은, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니다.

Claims (13)

  1. 인터페이스 패드를 터미네이션하는 터미네이션 회로;
    정전기의 발생시 방전신호를 활성화하는 정전기 감지부;
    상기 방전신호에 응답하여 상기 정전기를 방전하는 정전기 방전부; 및
    상기 방전신호에 응답하여 상기 터미네이션 회로에 흐르는 전류를 바이패스하는 바이패스부
    를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 정전기 방전부는
    상기 방전신호의 활성화시에 전원 전압단과 접지 전압단 사이에 전류 경로를 형성하는
    반도체 장치.
  3. 제 2항에 있어서,
    상기 인터페이스 패드에 발생한 정전기를 상기 전원 전압단으로 전달하거나, 상기 전원 전압단에 발생한 정전기를 상기 인터페이스 패드로 전달하는 정전기 전달부
    를 더 포함하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 터미네이션 회로는
    상기 인터페이스 패드를 풀업 구동하는 다수의 풀업 구동수단; 및
    상기 인터페이스 패드를 풀다운 구동하는 다수의 풀다운 구동수단을 포함하는
    반도체 장치.
  5. 제 4항에 있어서,
    상기 다수의 풀업 구동수단은
    상기 인터페이스 패드와 상기 전원 전압단 사이에 병렬로 연결된 다수의 PMOS 트랜지스터인
    반도체 장치.
  6. 제 4항에 있어서,
    상기 다수의 풀다운 구동수단은
    상기 인터페이스 패드와 상기 접지 전압단 사이에 병렬로 연결된 다수의 NMOS 트랜지스터인
    반도체 장치.
  7. 제 4항에 있어서,
    상기 바이패스부는
    상기 다수의 풀업 구동수단에 병렬로 연결된 전류 경로를 포함하는
    반도체 장치.
  8. 제 7항에 있어서,
    상기 전류 경로는 상기 다수의 풀업 구동수단 중 가장 작은 구동력을 가지는 풀업 구동수단에 가장 가깝게 위치하는
    반도체 장치.
  9. 제 4항에 있어서,
    상기 바이패스부는
    상기 다수의 풀다운 구동수단에 병렬로 연결된 전류 경로를 포함하는
    반도체 장치.
  10. 제 9항에 있어서,
    상기 전류 경로는 상기 다수의 풀다운 구동수단 중 가장 작은 구동력을 가지는 풀다운 구동수단에 가장 가깝게 위치하는
    반도체 장치.
  11. 제 4항에 있어서,
    상기 바이패스부는
    상기 다수의 풀업 구동수단에 병렬로 연결된 제 1 전류 경로; 및
    상기 다수의 풀다운 구동수단에 병렬로 연결된 제 2 전류 경로를 포함하는
    반도체 장치.
  12. 제 11항에 있어서,
    상기 제 1 전류 경로는 상기 다수의 풀업 구동수단 중 가장 작은 구동력을 가지는 풀업 구동수단에 가장 가깝게 위치하고, 상기 제 2 전류 경로는 상기 다수의 풀다운 구동수단 중 가장 작은 구동력을 가지는 풀다운 구동수단에 가장 가깝게 위치하는
    반도체 장치.
  13. 제 1항에 있어서,
    상기 인터페이스 패드는
    데이터 패드인
    반도체 장치.
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* Cited by examiner, † Cited by third party
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