KR20120029776A - 레이트 매칭 장치 및 그것의 레이트 매칭 방법 - Google Patents

레이트 매칭 장치 및 그것의 레이트 매칭 방법 Download PDF

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Abstract

본 발명은 레이트 매칭 장치에 관한 것이다. 본 발명의 레이트 매칭 장치는 코드 블록들 각각을 인터리빙하는 인터리버들, 인터리빙된 코드 블록들 각각에 포함된 더미 비트들을 제거하는 더미 비트 제거기들, 더미 비트들이 제거된 코드 블록들을 비트 단위로 수집하고, 수집된 데이터 비트열을 시스터매틱 데이터와 패리티 데이터로 구분하는 비트 수집기, 구분된 시스터매틱 데이터와 패리티 데이터가 각각 병렬로 저장되는 메모리, 및 메모리의 시스터매틱 데이터와 패리티 데이터 각각으로부터 선택된 복수개의 데이터 비트들을 병렬로 출력하는 선택기를 포함한다.

Description

레이트 매칭 장치 및 그것의 레이트 매칭 방법{RATE MATCHING APPARATUS AND METHOD RATE MATCHING THEREOF}
본 발명은 통신 시스템에 관한 것으로 특히, 통신 시스템에서 레이트 매칭 장치 및 방법에 관한 것이다.
일반적인 통신 시스템에서 레이트 매칭은 매 전송 단위시간 마다 전송할 데이터의 양과 실제 물리채널의 최대 전송량을 맞추는 것이다. 이를 위해 레이트 매칭은 전송 채널 상의 전송 블록(TB: Transport Block)의 비트들을 해당 물리 채널 상의 전송 단위인 물리 채널 프레임의 비트 크기에 따라 삭제 또는 반복하는 동작 알고리즘을 사용한다.
현재 통신 시스템은 높은 데이터 처리율을 지원하기 위해 송신되는 데이터가 증가하고 있다. 하지만, 통신 시스템의 송신기는 레이트 매칭을 직렬로 수행한다. 이러한 직렬 레이트 매칭으로는 데이터 처리율(throughput) 향상에 한계가 존재한다.
본 발명의 목적은 데이터 처리율을 증가할 수 있는 레이트 매칭 장치 및 그것의 레이트 매칭 방법을 제공함에 있다.
본 발명의 다른 목적은 레이트 매칭에 소요되는 시간이 감소할 수 있는 레이트 매칭 장치 및 그것의 레이트 매칭 방법을 제공한다.
본 발명의 레이트 매칭 장치는 코드 블록 각각을 인터리빙하는 인터리버들, 상기 인터리빙된 코드 블록들 각각에 포함된 더미 비트들을 제거하는 더미 비트 제거기들, 상기 더미 비트들이 제거된 코드 블록들을 비트 단위로 수집하고, 수집된 데이터 비트열을 시스터매틱 데이터와 패리티 데이터로 구분하는 비트 수집기, 상기 구분된 시스터매틱 데이터와 패리티 데이터가 각각 병렬로 저장되는 메모리, 및 상기 메모리의 상기 시스터매틱 데이터와 상기 패리티 데이터 각각으로부터 선택된 복수개의 데이터 비트들을 병렬로 출력하는 선택기를 포함한다.
이 실시예에 있어서, 상기 더미 비트들이 제거된 시스터매틱 데이터와 상기 더미 비트들이 제거된 패리티 데이터를 기준으로 출력 파라미터를 생성하는 출력 파라미터 생성기를 더 포함한다.
이 실시예에 있어서, 상기 선택기는 상기 출력 파라미터에 따라 병렬로 데이터를 선택하여 출력한다.
이 실시예에 있어서, 상기 출력 파라미터는 상기 더미 비트의 제거에 따라 출력될 데이터의 시작 포인트, 출력될 데이터의 종료 포인트, 출력될 데이터 크기를 포함한다.
이 실시예에 있어서, 상기 선택기는 상기 시작 포인트부터 상기 종료 포인트까지 데이터를 출력하고, 상기 메모리에 저장된 데이터의 최초 시작 포인트부터 상기 종료 포인트까지 상기 데이터 크기에 대응되는 데이터가 출력될 때까지 데이터를 반복 선택하여 병렬로 출력한다.
이 실시예에 있어서, 상기 출력 파라미터 생성기는 상기 더미 비트 제거기들로부터 상기 더미 비트 제거에 따른 더미 비트 제거 정보를 수신하고, 상기 더미 비트 제거 정보를 사용하여 상기 출력 파라미터를 생성하는 단계를 더 포함한다.
이 실시예에 있어서, 상기 메모리는 복수의 입력 및/또는 출력 포트를 갖는 적어도 하나의 시스터매틱 메모리들과 복수의 입력 및/또는 출력 포트를 갖는 적어도 하나의 패리티 메모리들을 포함한다.
이 실시예에 있어서, 상기 패리티 데이터는 제 1 패리티 데이터와 제 2 패리티 데이터를 포함한다.
이 실시예에 있어서, 상기 비트 수집기는 상기 패리티 데이터 수집 시 상기 제 1 패리티 데이터와 상기 제 2 패리티 데이터를 비트 단위로 교번하여 수집한다.
이 실시예에 있어서, 상기 더미 비트들은 널 비트와 필러 비트를 포함한다.
본 발명의 레이트 매칭 장치의 레이트 매칭 방법은 인터리빙된 코드 블록들 각각에 포함된 더미 비트를 제거하는 단계, 상기 더미 비트가 제거된 코드 블록들을 시스터매틱 데이터와 패리티 데이터로 구분하여 데이터를 병렬로 저장하는 단계, 및 상기 저장된 데이터의 선택을 통해 병렬로 출력하는 단계를 포함한다.
이 실시예에 있어서, 상기 선택을 통해 병렬로 출력하는 단계는 상기 더미 비트 제거에 따른 데이터 출력을 위한 출력 파라미터를 사용하여 선택된 데이터를 출력하는 단계를 포함한다.
이 실시예에 있어서, 상기 출력 파라미터는 상기 더미 비트의 제거에 따라 출력될 데이터의 시작 포인트, 출력될 데이터의 종료 포인트, 출력될 데이터 크기를 포함한다.
이 실시예에 있어서, 상기 데이터를 병렬로 출력하는 단계는 상기 시작 포인트부터 상기 종료 포인트까지 데이터를 출력하는 단계, 및 상기 메모리에 저장된 데이터의 최초 시작 포인트부터 상기 종료 포인트까지 상기 데이터 크기에 대응되는 데이터가 출력될 때까지 데이터를 반복 선택하여 병렬로 출력하는 단계를 포함한다.
본 발명의 레이트 매칭 장치의 레이트 매칭 방법은 코드 블록들 각각을 인터리빙 하는 단계, 상기 인터리빙된 코드 블록들 각각에 포함된 더미 비트들을 제거하는 단계, 상기 더미 비트들이 제거된 코드 블록들을 비트 단위로 수집하는 단계, 상기 수집된 데이터 비트들을 시스터매틱 데이터와 패리티 데이터로 구분하여 병렬로 메모리에 저장하는 단계, 상기 메모리에 저장된 상기 시스터매틱 데이터와 상기 패리티 데이터 각각으로부터 복수개의 데이터 비트들을 선택하여 병렬로 출력하는 단계를 포함한다.
이 실시예에 있어서, 상기 비트 단위로 수집하는 단계는 상기 더미 비트들이 제거된 코드 블록들을 시스터매틱 데이터와 패리티 데이터로 각각 수집하는 단계를 포함한다.
이 실시예에 있어서, 상기 패리티 데이터는 제 1 패리티 데이터와 제 2 패리티 데이터를 비트 단위로 교번하여 수집된다.
이 실시예에 있어서, 상기 데이터 비트들을 선택하여 출력하는 단계는 더미 비트들이 제거된 시스터매틱 데이터와 더미 비트들이 제거된 패리티 데이터를 기준으로 출력 파라미터를 계산하는 단계, 및 상기 출력 파라미터에 따라 병렬로 데이터를 선택하여 출력하는 단계를 포함한다.
이 실시예에 있어서, 상기 출력 파라미터는 상기 더미 비트의 제거에 따라 출력될 데이터의 시작 포인트, 출력될 데이터의 종료 포인트, 출력될 데이터 크기를 포함한다.
이 실시예에 있어서, 상기 더미 비트들은 널 비트와 필러 비트를 포함한다.
본 발명에 의하면, 레이트 매칭 장치는 레이트 매칭 시 데이터 비트들을 병렬로 처리함으로서 데이터 처리율을 향상시킬 수 있다. 본 발명의 레이트 매칭 장치는 레이트 매칭을 병렬로 수행함으로서 직렬로 레이트 매칭을 수행하는 방식에 비해 레이트 매칭에 소요되는 시간이 감소할 수 있다.
도 1은 본 발명에 따른 레이트 매칭 장치를 예시적으로 도시한 도면,
도 2는 도 1에 도시된 인터리빙 동작을 위한 코드 블록을 도시한 도면,
도 3은 도 1에 도시된 메모리를 도시한 도면,
도 4는 도 1에 도시된 선택기의 동작을 개념적으로 도시한 도면, 및
도 5는 본 발명에 따른 레이트 매칭 장치의 레이트 매칭 동작을 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 "및/또는"이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, "연결되는/결합되는"이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 "포함한다" 또는 "포함하는"으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
본 발명의 레이트 매칭 장치는 레이트 매칭을 위한 데이터 비트들의 병렬 처리 동작 이전에 더미 비트들을 제거함으로서 레이트 매칭 시 데이터 비트들을 병렬로 처리할 수 있다.
한편, 본 발명의 레이트 매칭 장치는 송신기에 포함될 수 있다. 또한, 레이트 매칭 장치는 인코더 내부에 구현될 수 있다.
본 발명의 레이트 매칭 장치는 하나의 전송 시간 구간(TTI: Transmit Time Interval) 동안 하나의 전송 블록(TB: Transmit Block)을 송신한다. 하나의 전송 블록은 복수개의 코드 블록(Code Block)들을 포함할 수 있다. 레이트 매칭 장치는 레이트 매칭을 각 코드 블록 단위로 수행할 수 있다.
도 1은 본 발명에 따른 레이트 매칭 장치를 예시적으로 도시한 도면이다.
도 1을 참조하면, 레이트 매칭 장치는 서브 블록 인터리버들(11, 12, 13), 더미 비트 제거기들(21, 22, 23), 비트 수집기(30), 메모리(40), 출력 파라미터 생성기(50), 및 선택기(60)를 포함한다.
서브 블록 인터리버들(11, 12, 13)은 수신되는 데이터들을 인터리빙한다. 여기서 인터리빙은 연집 오류(burst)에 인한 데이터 손실을 방지하기 위해 오류 발생된 데이터들을 분산시키는 것이다.
제 1 서브 블록 인터리버(11)는 제 1 코드워드(일예로, 시스터매틱(systemetic) 데이터)를 수신하고, 제 1 코드워드를 인터리빙한다. 제 1 서브 블록 인터리버(11)는 인터리빙된 제 1 코드 블록을 제 1 더미 비트 제거기(21)로 출력한다. 여기서, 시스터매틱 데이터는 송신하고자 하는 정보 데이터이다.
제 2 서브 블록 인터리버(12)는 제 2 코드워드(제 1 패리티(parity 1) 데이터)를 수신하고, 제 2 코드워드를 인터리빙한다. 제 2 서브 블록 인터리버(12)는 인터리빙된 제 2 코드 블록을 제 2 더미 비트 제거기(22)로 출력한다. 여기서, 제 1 패리티 데이터는 시스터매틱 데이터에 매핑되는 패리티 검사 데이터이다.
제 3 서브 블록 인터리버(13)는 제 3 코드워드(제 2 패리티(parity 2)) 데이터를 수신하고, 제 3 코드워드를 인터리빙한다. 제 3 서브 블록 인터리버(13)는 인터리빙된 제 3 코드 블록을 제 3 더미 비트 제거기(23)로 출력한다. 여기서, 제 2 패리티 데이터는 제 1 패리티 데이터와 같이 시스터매틱 데이터에 매핑되는 패리티 검사 데이터이다. 즉, 제 1 패리티 데이터와 제 2 패리티 데이터는 패리티 검사 데이터로서 수신측에서는 패리티 데이터를 사용하여 시스터매틱 데이터의 오류 검출 및 정정을 할 수 있다.
제 1 서브 블록 인터리버(11) 내지 제 3 서브 블록 인터리버(13)는 시스터매틱 데이터, 제 1 패리티 데이터, 및 제 2 패리티 데이터들 각각에 대해서 코드 블록 단위로 인터리빙 동작을 수행할 수 있다.
더미 비트 제거기들(21, 22, 23)은 코드워드들(시스터매틱 데이터, 제 1 패리티 데이터, 및 제 2 패리티 데이터) 각각에 포함된 더미 비트들을 제거한다. 여기서, 더미 비트는 널(null) 비트와 필러(filler) 비트 중 적어도 하나를 포함한다. 널 비트는 코드 블록 크기를 일예로, 32비트의 정수배를 보장하기 위해서 사용되는 비트이고, 필러 비트는 코드 블록들의 최소 개수의 짝수배를 보장하기 위해서 사용되는 비트이다.
제 1 더미 비트 제거기(21)는 인터리빙된 제 1 코드워드에 포함된 더미 비트를 제거한다. 제 1 더미 비트 제거기(21)는 더미 비트가 제거된 제 1 코드워드를 비트 수집기(30)로 출력한다.
제 2 더미 비트 제거기(22)는 인터리빙된 제 2 코드워드에 포함된 더미 비트를 제거한다. 제 2 더미 비트 제거기(22)는 더미 비트가 제거된 제 2 코드워드를 비트 수집기(30)로 출력한다.
제 3 더미 비트 제거기(23)는 인터리빙된 제 3 코드워드에 포함된 더미 비트를 제거한다. 제 3 더미 비트 제거기(23)는 더미 비트가 제거된 제 3 코드워드를 비트 수집기(30)로 출력한다.
또한, 제 1 더미 비트 제거기(21) 내지 제 3 더미 비트 제거기(23) 각각은 제거된 더미 비트 정보를 출력 파라미터 생성기(50)로 출력할 수 있다.
비트 수집기(30)는 더미 비트가 제거된 코드워드들을 수집한다. 비트 수집기(30)는 시스터매틱 데이터 전체를 수집하고, 이후에 제 1 패리티 데이터와 제 2 패리티 데이터 교번하여 비트 단위로 수집한다. 따라서, 시스터 매틱 데이터를 ‘S’라하고, 제 1 패리티 데이터를 ‘P1’이라 하고, 제 2 패리티 데이터를 ‘P2’라하면, 비트 수집기에 의해 수집된 데이터 비트들은 ‘S, P1, P2, P1, P2, P1, P2, …’의 데이터 비트열을 형성한다.
비트 수집기(30)는 수집된 데이터 비트들을 메모리(40)에 시스터매틱 데이티와 패리티 데이터(제 1 패리티 데이터, 제 2 패리티 데이터)로 구분하여 각각 저장한다.
비트 수집기(30)는 수집된 데이터 비트들을 메모리(40)에 시스터매틱 데이터와 패리티 데이터로 구분하여 저장한다. 비트 수집기(30)는 메모리(40)에 시스터매틱 데이터와 패리티 데이터 각각을 저장하기 위한 복수의 저장 영역들이 존재하면, 각 저장 영역에 분할하여 저장한다.
메모리(40)는 시스터매틱 데이터와 패리티 데이터로 데이터들을 구분하여 병렬로 저장한다.
출력 파라미터 생성기(50)는 더미 비트 정보를 수신하고, 더미 비트 정보에 근거하여 출력 파라미터를 생성한다. 여기서, 출력 파라미터는 레이트 매칭을 위한 시작 포인트(K0_2), 종료 포인트(Ncb_2), 제 1 레이트 매칭 데이터 크기(Kp)를 포함한다. 출력 파라미터는 더미 비트가 제거된 데이터 비트열(‘S, P1, P2, P1, P2, P1, P2, …’)에 따라 생성된다.
출력 파라미터 생성기(50)는 데이터 비트열을 기준으로 레이트 매칭할 데이터 비트를 선택할 수 있도록 생성된 출력 파라미터를 선택기(60)로 제공한다.
선택기(60)는 출력 파라미터에 근거하여 메모리에 저장된 시스터매틱 데이터 또는 패리티 데이터 중 하나로부터 복수개의 데이터 비트들을 선택하여 출력한다.
본 발명에서는 더미 비트 제거기들(21, 22, 23)은 비트 수집기(30)로 제공되는 코드 블록들에 포함된 더미 비트들을 제거함으로서 병렬 데이터 처리에 따라 더미 비트 제거를 위한 복잡한 알고리즘 또는 하드웨어 구조를 필요로 하지 않는다. 그러므로, 본 발명의 레이트 매칭 장치는 더미 비트에 따른 영향없이 병렬로 레이트 매칭을 할 수 있다.
도 2는 도 1에 도시된 인터리빙 동작을 위한 코드 블록들을 도시한 도면이다.
도 2를 참조하면, 서브 블록 인터리버들(11, 12, 13)에서 인터리빙되는 코드 블록들을 일예로 도시한 도면이다.
(a)는 더미 비트 중 널 비트(110)와 필러 비트(120)를 모두 포함한 코드 블록을 나타내고, (b)는 더미 비트 중 널 비트(130)만을 포함한 코드 블록을 나타낸다.
코드 블록의 열(가로축)은 일예로, 32개의 비트로 구성되고, 코드 블록의 행(세로축)은 R개의 비트로 구성될 수 있다. 일예로, 코드 블록의 최대 크기를 6144비트라 하면, R의 최대값은 192가 된다.
일예로, 코드블록은 열의 크기가 32비트일 때, 전체 데이터가 32로 나누어지지 않으면, 널 비트를 추가하여 32의 배수가 되도록 설정될 수 있다. 따라서, 더미 비트의 최소 개수는 ‘0’이고, 최대 개수는 ‘31’이다.
R은 하기의 수학식 1을 사용하여 계산될 수 있다.
Figure pat00001
여기서, ‘R’은 코드 블록의 열이고, ‘in_size’는 전체 데이터 크기이고, ‘>>5’ 이진수 데이터를 우측으로 5비트 쉬프트하는 연산을 나타낸다.
또한, 널 비트(NB)의 크기는 하기의 수학식 2로부터 획득할 수 있다.
Figure pat00002
여기서, ‘NB’는 널 비트이다.
일예로, ‘in_size=65’라 가정하면, 수학식 1에서 ‘(in_size + 31)’은 ‘96(이진수 ‘1100000’)’이 된다. R은 ‘1100000’을 우측으로 5비트 쉬프트함으로서 ‘11(이진수)’(즉, ‘3’)을 획득할 수 있다. 이때, NB는 수학식 2(R=3, in_size=65)에 의해 ‘31’이 된다.
코드 블록은 상술한 바와 같이 널 비트 또는 필러 비트를 포함할 수 있고, R x 32 행렬로 구성될 수 있다.
일예로, 제 1 서브 블록 인터리버(11)와 제 2 서브 블록 인터리버(12)는 시스터매틱 데이터와 제 1 패리티 데이터 각각에 대해서 인터리빙 동작 수행 시에 하기의 표 1에 근거하여 인터리빙을 수행할 수 있다.
Number of columns (C) Inter-column permutation pattern
< P1(0), P1(1),……, P1(C-1) >
32 < 0, 16, 8, 24, 4, 20, 12, 28, 2, 18, 10, 26, 6, 22, 14, 30, 1, 17, 9, 25, 5, 21, 13, 29, 3, 19, 11, 27, 7, 23, 15, 31 >
표 1에 도시된 내부 열 순열 패턴(inter-column permutation pattern)은 일예로, 시스터매틱 데이터와 제 1 패리티 데이터에 대한 인터리빙 패턴에 해당된다.
일예로, 제 3 서브 블록 인터리버(13)는 제 2 패리티 데이터에 대해서 인터리빙 동작 수행 시에 하기의 표 2 에 근거하여 인터리빙을 수행할 수 있다.
Number of columns (C) Inter-column permutation pattern
< P2(0), P2(1),……, P2(C-1) >
32 < 1, 17, 9, 25, 5, 21, 13, 29, 3, 19, 11, 27, 7, 23, 15, 31, 2, 18, 10, 26, 6, 22, 14, 30, 4, 20, 12, 28, 8, 24, 16, 0 >
표 2에 도시된 내부 열 순열 패턴은 일예로, 제 2 패리티 데이터에 대한 인터리빙 패턴에 해당된다.
상술한 인터리빙 패턴으로 인터리빙을 수행한 제 1 서브 블록 인터리버(11) 내지 제 3 서브 블록 인터리버(13)는 각각 행 방향으로 데이터를 순차적으로 출력한다.
이후, 제 1 더미 비트 제거기(21) 내지 제 3 더미 비트 제거기(23) 각각을 통해 널 비트(120, 130)와 필러 비트(120)는 모두 제거된다.
도 3은 도 1에 도시된 메모리를 도시한 도면이다.
도 3을 참조하면, 메모리(40)는 복수개의 시스터매틱 메모리들(41, 42)과 복수개의 패리티 메모리들(45, 46)을 포함한다. 이와 같이 메모리는 복수개의 내부 메모리들을 포함할 수 있다.
시스터매틱 메모리들(41, 42) 각각은 시스터매틱 데이터를 저장한다. 여기서, 시스터매틱 메모리들(41, 42) 각각은 복수의 입력/출력 포트를 갖는다. 일예로, 시스터매틱 메모리들(41, 42) 각각은 두 개의 입력 포트들과 두 개의 출력 포트들을 갖는 블록 랜덤 액세스 메모리(Block RAM)이 사용될 수 있다.
시스터매틱 메모리(41)는 제 1 입력 비트와 제 2 입력 비트를 수신하고, 제 1 출력 비트와 제 2 출력 비트를 출력할 수 있다. 시스터매틱 메모리(42)는 제 3 입력 비트와 제 4 입력 비트를 수신하고, 제 3 출력 비트와 제 4 출력 비트를 출력할 수 있다.
패리티 메모리들(45, 46) 각각은 제 1 패리티 데이터와 제 2 패리티 데이터를 저장한다. 여기서, 패리티 메모리들(45, 46) 각각은 복수의 입출력 포트를 갖는다. 일예로, 패리티 메모리들(45, 46) 각각은 2개의 입출력 포트를 갖는 블록 랜덤 액세스 메모리(Block RAM)를 사용할 수 있다.
패리티 메모리(45)는 제 1 입력 비트와 제 2 입력 비트를 수신하고, 제 1 출력 비트와 제 2 출력 비트를 출력할 수 있다. 패리티 메모리(46)는 제 3 입력 비트와 제 4 입력 비트를 수신하고, 제 3 출력 비트와 제 4 출력 비트를 출력할 수 있다.
이와 같이 메모리(40)는 복수개의 메모리들(시스터매틱 메모리들(41, 42), 패리티 메모리들(45, 46))을 통해서 데이터들을 병렬로 저장하고 병렬로 출력함으로서 복수개의 데이터들을 동시에 병렬 처리할 수 있다.
한편, 시스터매틱 메모리와 패리티 메모리가 각각 2개인 경우를 일예로 설명하였으나 메모리(40)에는 시스터매틱 메모리와 패리티 메모리 각각에 대해 2개 이상의 메모리들이 포함될 수 있다. 또한, 시스터매틱 메모리와 패리티 메모리 각각은 2개 이상의 입출력 포트를 가질 수 있다.
도 4는 도 1에 도시된 선택기의 동작을 개념적으로 도시한 도면이다.
도 4를 참조하면, 비트 수집기에 의해 수집된 데이터 비트열이 도시되어 있다. (a)는 더미 비트(일예로 널 비트와 필러 비트)를 포함한 데이터 비트열이고, (b)는 더미 비트를 제거한 데이터 비트열이다.
(a)는 일반적인 선택기에서의 동작을 도시한 것이고, (b)는 본 발명에서 제안된 선택기(60)의 동작을 도시한 도면이다.
(a)에 출력 파라미터들이 도시되어 있다. 출력 파라미터는 시작 포인트(K0), 종료 포인트(또는 출력 데이터 크기(범위))(Ncb), 레이트 매칭 데이터 크기(Kp)를 포함한다.
데이터를 출력하는 경우, 선택기는 시작 포인트(K0)를 기준으로 종료 포인트(Ncb)까지 데이터를 선택하여 출력(201)한다. 다음으로 데이터를 출력하는 동안, 선택기는 전체 데이터 크기(Kp)에 해당하는 데이터가 출력될 때까지 데이터 비트열의 첫 번째 비트부터 종료 포인트까지 데이터를 반복 선택하여 출력(202)한다. 여기서, 선택기는 직렬로 데이터를 출력한다. 이때, 선택기는 데이터 비트열에 포함된 더미 비트를 제거해야 한다.
(b)에 출력 파라미터들이 도시되어 있다. 출력 파라미터는 시작 포인트(K0_2), 종료 포인트(Ncb_2), 레이트 매칭 데이터 크기(Kp)를 포함한다.
시작 포인트(K0_2)는 파라미터 설정부(50)에 의해 시작 포인트(K0) 이전의 데이터 비트열 포함된 더미 비트들의 제거에 따라 설정된다. 종료 포인트(Ncb_2)는 파라미터 설정부(50)에 의해 종료 포인트(Ncb) 이전의 데이터 비트열에 포함된 더미 비트들의 제거에 따라 설정된다.
데이터를 출력하는 경우, 본 발명의 선택기(60)는 시작 포인트(K0_2)를 기준으로 종료 포인트(Ncb_2)까지 데이터를 선택하여 출력(251)한다. 다음으로 데이터를 출력하는 동안, 선택기(60)는 전체 데이터 크기(Kp)에 해당하는 데이터가 출력될 때까지 데이터 비트열의 첫 번째 비트부터 종료 포인트까지 데이터를 반복 선택하여 출력(252)한다. 여기서, 선택기(60)는 더미 비트의 제거 동작 없이 병렬로 데이터를 출력할 수 있다.
본 발명의 선택기(60)는 더미 비트의 제거에 따라 새로운 파라미터인 시작 포인트(K0_2)와 종료 포인트(Ncb_2)를 사용하여 데이터를 출력할 수 있다. 그러므로 본 발명에서 제안된 선택기(60)는 병렬로 데이터를 출력하더라도 더미 비트를 제거하기 위한 동작없이 레이트 매칭된 데이터를 출력할 수 있다.
도 5는 본 발명에 따른 레이트 매칭 장치의 레이트 매칭 동작을 도시한 도면이다.
도 5를 참조하면, 서브블록 인터리버들(11, 12, 13) 각각은 코드 블록 단위로 인터리빙한다(S110단계). 서브블록 인터리버들(11, 12, 13) 각각은 시스터매틱 데이터, 제 1 패리티 데이터, 및 제 2 패리티 데이터 각각에 대해서 인터리빙한다. 서브 블록 인터리버들(11, 12, 13)은 인터리빙된 코드 블록들 각각을 더미 비트 제거기들(21, 22, 23) 각각으로 출력한다.
더미 비트 제거기들(21, 22, 23) 각각은 인터리빙된 코드 블록에 포함된 더미 비트들을 모두 제거한다(S120단계). 더미 비트 제거기들(21, 22, 23) 각각은 더미 비트들이 제거된 코드 블록을 비트 수집기(30)로 출력한다.
비트 수집기(30)는 더미 비트가 제거된 코드 블록들을 비트 단위로 수집한다(S130단계). 비트 수집기(30)는 비트 단위의 수집을 통해 비트열을 생성한다. 비트 수집기(30)에 의해 수집된 데이터 비트열에는 시스터매틱 데이터와 패리티 데이터들이 구분된다. 또한, 패리티 데이터는 제 1 패리티 데이터의 비트와 제 2 패리티 데이터의 비트가 상호간에 교번될 수 있다.
비트 수집기(30)는 데이터 비트열에 포함된 시스터매틱 데이터와 패리티 데이터를 구분하여 메모리(40)에 저장한다(S140단계).
출력 파라미터 생성기(50)는 출력 파라미터를 생성한다(S150단계). 출력 파라미터 생성기(50)는 생성된 출력 파라미터를 선택기(60)로 출력한다.
선택기(60)는 출력 파라미터에 근거하여 메모리(40)에 저장된 데이터들을 선택하여 병렬로 출력한다(S160단계).
본 발명에서는 레이트 매칭 시 데이터를 병렬로 처리 및 출력함으로서 데이터를 직렬로 처리 및 출력하는 레이트 매칭 방법에 비해 데이터 송신 성능이 향상될 수 있다.
본 발명의 레이트 매칭 장치는 인코더를 통해 구현될 수 있으며, 일예로 통신 시스템의 송신기(기지국, 단말기 등)에 적용될 수 있다.
11, 12, 13: 서브 블록 인터리버들
21, 22, 23: 더미 비트 제거기들
30: 비트 수집기 40: 메모리
50: 출력 파라미터 생성기 60: 선택기
41, 42: 시스터매틱 데이터 메모리들
45, 46: 패리티 데이터 메모리들

Claims (20)

  1. 코드 블록들 각각을 인터리빙하는 인터리버들;
    상기 인터리빙된 코드 블록들 각각에 포함된 더미 비트들을 제거하는 더미 비트 제거기들;
    상기 더미 비트들이 제거된 코드 블록들을 비트 단위로 수집하고, 수집된 데이터 비트열을 시스터매틱 데이터와 패리티 데이터로 구분하는 비트 수집기;
    상기 구분된 시스터매틱 데이터와 패리티 데이터가 각각 병렬로 저장되는 메모리; 및
    상기 메모리의 상기 시스터매틱 데이터와 상기 패리티 데이터 각각으로부터 선택된 복수개의 데이터 비트들을 병렬로 출력하는 선택기를 포함하는 레이트 매칭 장치.
  2. 제 1 항에 있어서,
    상기 더미 비트들이 제거된 시스터매틱 데이터와 상기 더미 비트들이 제거된 패리티 데이터를 기준으로 출력 파라미터를 생성하는 출력 파라미터 생성기를 더 포함하는 레이트 매칭 장치.
  3. 제 2 항에 있어서,
    상기 선택기는 상기 출력 파라미터에 따라 병렬로 데이터를 선택하여 출력하는 레이트 매칭 장치.
  4. 제 2 항에 있어서,
    상기 출력 파라미터는 상기 더미 비트의 제거에 따라 출력될 데이터의 시작 포인트, 출력될 데이터의 종료 포인트, 출력될 데이터 크기를 포함하는 레이트 매칭 장치.
  5. 제 4 항에 있어서,
    상기 선택기는 상기 시작 포인트부터 상기 종료 포인트까지 데이터를 출력하고, 상기 메모리에 저장된 데이터의 최초 시작 포인트부터 상기 종료 포인트까지 상기 데이터 크기에 대응되는 데이터가 출력될 때까지 데이터를 반복 선택하여 병렬로 출력하는 레이트 매칭 장치.
  6. 제 2 항에 있어서,
    상기 출력 파라미터 생성기는 상기 더미 비트 제거기들로부터 상기 더미 비트 제거에 따른 더미 비트 제거 정보를 수신하고, 상기 더미 비트 제거 정보를 사용하여 상기 출력 파라미터를 생성하는 단계를 더 포함하는 레이트 매칭 장치.
  7. 제 2 항에 있어서,
    상기 메모리는 복수의 입력 및/또는 출력 포트를 갖는 적어도 하나의 시스터매틱 메모리들과 복수의 입력 및/또는 출력 포트를 갖는 적어도 하나의 패리티 메모리들을 포함하는 레이트 매칭 장치.
  8. 제 1 항에 있어서,
    상기 패리티 데이터는 제 1 패리티 데이터와 제 2 패리티 데이터를 포함하는 레이트 매칭 장치.
  9. 제 8 항에 있어서,
    상기 비트 수집기는 상기 패리티 데이터 수집 시 상기 제 1 패리티 데이터와 상기 제 2 패리티 데이터를 비트 단위로 교번하여 수집하는 레이트 매칭 장치.
  10. 제 1 항에 있어서,
    상기 더미 비트들은 널 비트와 필러 비트를 포함하는 레이트 매칭 장치.
  11. 인터리빙된 코드 블록들 각각에 포함된 더미 비트를 제거하는 단계;
    상기 더미 비트가 제거된 코드 블록들을 시스터매틱 데이터와 패리티 데이터로 구분하여 데이터를 병렬로 저장하는 단계; 및
    상기 저장된 데이터를 병렬로 출력하는 단계를 포함하는 레이트 매칭 방법.
  12. 제 11 항에 있어서,
    상기 데이터를 병렬로 출력하는 단계는
    상기 더미 비트 제거에 따른 데이터 출력을 위한 출력 파라미터를 사용하여 데이터를 출력하는 단계를 포함하는 레이트 매칭 방법.
  13. 제 12 항에 있어서,
    상기 출력 파라미터는 상기 더미 비트의 제거에 따라 출력될 데이터의 시작 포인트, 출력될 데이터의 종료 포인트, 출력될 데이터 크기를 포함하는 레이트 매칭 방법.
  14. 제 13 항에 있어서,
    상기 데이터를 병렬로 출력하는 단계는
    상기 시작 포인트부터 상기 종료 포인트까지 데이터를 출력하는 단계; 및
    상기 메모리에 저장된 데이터의 최초 시작 포인트부터 상기 종료 포인트까지 상기 데이터 크기에 대응되는 데이터가 출력될 때까지 데이터를 반복 선택하여 병렬로 출력하는 단계를 포함하는 레이트 매칭 방법.
  15. 코드 블록들 각각을 인터리빙 하는 단계;
    상기 인터리빙된 코드 블록들 각각에 포함된 더미 비트들을 제거하는 단계;
    상기 더미 비트들이 제거된 코드 블록들을 비트 단위로 수집하는 단계;
    상기 수집된 데이터 비트들을 시스터매틱 데이터와 패리티 데이터로 구분하여 병렬로 메모리에 저장하는 단계;
    상기 메모리에 저장된 상기 시스터매틱 데이터와 상기 패리티 데이터 각각으로부터 선택된 복수개의 데이터 비트들을 병렬로 출력하는 단계를 포함하는 레이트 매칭 방법.
  16. 제 15 항에 있어서,
    상기 비트 단위로 수집하는 단계는
    상기 더미 비트들이 제거된 코드 블록들을 시스터매틱 데이터와 패리티 데이터로 각각 수집하는 단계를 포함하는 레이트 매칭 방법.
  17. 제 16 항에 있어서,
    상기 패리티 데이터는 제 1 패리티 데이터와 제 2 패리티 데이터를 비트 단위로 교번하여 수집되는 레이트 매칭 방법.
  18. 제 15 항에 있어서,
    상기 선택된 데이터 비트들을 출력하는 단계는
    더미 비트들이 제거된 시스터매틱 데이터와 더미 비트들이 제거된 패리티 데이터를 기준으로 출력 파라미터를 계산하는 단계; 및
    상기 출력 파라미터에 따라 선택된 데이터 비트들을 병렬로 출력하는 단계를 포함하는 레이트 매칭 방법.
  19. 제 18 항에 있어서,
    상기 출력 파라미터는 상기 더미 비트의 제거에 따라 출력될 데이터의 시작 포인트, 출력될 데이터의 종료 포인트, 출력될 데이터 크기를 포함하는 레이트 매칭 방법.
  20. 제 15 항에 있어서,
    상기 더미 비트들은 널 비트와 필러 비트를 포함하는 레이트 매칭 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160131876A (ko) 2015-05-08 2016-11-16 최해용 3d용 스마트폰 케이스 및 3d영상 제공방법

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2461511A4 (en) * 2010-01-04 2014-01-22 Zte Corp SERIAL PROCESSING METHOD, BIT RATE MATCHING PARALLEL PROCESSING METHOD, AND DEVICE THEREOF
US9069698B2 (en) * 2012-09-06 2015-06-30 Advanced Micro Devices, Inc. Channel rotating error correction code
CN103873186B (zh) * 2012-12-11 2018-07-13 中兴通讯股份有限公司 Td-scdma上行传输信道处理方法
US10616805B2 (en) 2016-08-11 2020-04-07 Electronics And Telecommunications Research Institute Operation methods of terminal and base station in mobile communication networks
US10103843B1 (en) * 2017-12-08 2018-10-16 Qualcomm Incorporated On the fly interleaving/rate matching and deinterleaving/de-rate matching for 5G NR
US11157433B2 (en) 2020-01-26 2021-10-26 Mellanox Technologies Tlv Ltd. Multi-chip module rate adjustment

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100404181B1 (ko) 1999-07-14 2003-11-03 엘지전자 주식회사 상향 링크에서의 레이트 매칭 방법 및 장치
KR100348279B1 (ko) 2000-08-21 2002-08-09 엘지전자 주식회사 Ｗｃｄｍａ에서의 레이트 매칭을 이용한 소프트 핸드오버
JP3629241B2 (ja) 2002-01-30 2005-03-16 松下電器産業株式会社 レートマッチング装置及びレートマッチング方法
JP4717072B2 (ja) * 2005-08-12 2011-07-06 富士通株式会社 送信装置
US8189559B2 (en) * 2007-07-23 2012-05-29 Samsung Electronics Co., Ltd. Rate matching for hybrid ARQ operations
US7986741B2 (en) * 2007-09-28 2011-07-26 Samsung Electronics Co., Ltd. Method and apparatus of improved circular buffer rate matching for turbo-coded MIMO-OFDM wireless systems
US7924763B2 (en) * 2007-12-11 2011-04-12 Motorola Mobility, Inc. Method and appratus for rate matching within a communication system

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160131876A (ko) 2015-05-08 2016-11-16 최해용 3d용 스마트폰 케이스 및 3d영상 제공방법

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