KR20120026380A - 반도체 칩, 이를 포함하는 적층 칩 구조의 반도체 패키지 및 그 제조방법 - Google Patents

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Abstract

본 발명의 반도체 칩은, 비아 홀이 형성된 실리콘 웨이퍼; 비아 홀 내에 배치된 금속 와이어; 및 비아 홀을 매립하면서 상기 금속 와이어의 상부 일부를 노출시키는 충진재를 포함한다.

Description

반도체 칩, 이를 포함하는 적층 칩 구조의 반도체 패키지 및 그 제조방법{Semiconductor chip and stack chip semiconductor package and the method of the same}
본 발명은 반도체 패키지에 관한 것으로서, 보다 상세하게는 반도체 칩, 이를 포함하는 적층 칩 구조의 반도체 패키지 및 그 제조방법에 관한 것이다.
최근 전자 제품의 소형화 및 고성능화됨에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 일반적으로 반도체 메모리의 저장용량을 증대시키는 방법은, 반도체 칩의 집적도를 높여서 반도체 메모리의 저장용량을 증가시키는 방법과, 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장하여 조립하는 방법이 있다. 반도체 메모리의 저장용량을 증가시키는 방법은 많은 노력, 자본 및 시간이 소요되는 반면, 하나의 패키지 내에 여러 개의 반도체 칩을 실장하는 방법은 패키징(packaging)하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있다. 또한 하나의 패키지 내에 여러 개의 반도체 칩을 실장하는 방법은 전자의 경우보다 소요 자본, 연구 개발의 노력 및 개발 시간 측면에서 많은 장점이 있기 때문에 반도체 메모리 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키려고 노력하고 있다.
멀티 칩 패키지 기술은 단순화된 공정으로 패키지의 제조 단가를 낮출 수 있으며 대량 생산 등의 이점이 있는 반면, 적층되는 칩의 수 및 크기 증가에 따른 패키지 내부의 전기적 연결을 위한 배선 공간이 부족하다는 단점이 있다. 즉, 기존의 적층 칩 패키지는 기판의 칩 부착 영역에 복수 개의 칩이 부착된 상태에서, 각 칩의 본딩 패드와 기판의 전도성 회로 패턴이 와이어(wire)로 통전 가능하게 연결된 구조로 제조됨에 따라, 와이어 본딩을 위한 공간이 필요하고, 또한 와이어가 연결되는 기판의 회로패턴 면적이 필요하여 결국 반도체 패키지의 크기가 증가하는 단점이 있었다. 이러한 점들을 감안하여, 멀티 칩 패키지 기술의 한 예로 관통 실리콘 비아(TSV: Through Silicon Via)를 이용한 패키지 구조가 제안되었다. 관통 실리콘 비아(TSV)를 채용한 패키지는, 웨이퍼 단계에서 각 칩 내에 관통 실리콘 비아를 형성한 후 이 관통 실리콘 비아에 의해 수직으로 칩들간 물리적 및 전기적 연결이 이루어지도록 한 구조이다.
그런데 이와 같은 과정을 수행하는데 있어서, 하나의 패드에 하나의 관통 실리콘 비아(TSV)가 연결되므로 관통 실리콘 비아(TSV)가 적절하게 형성되지 못한 경우, 예를 들어 금속막이 비아 홀(via hole)을 완전히 매립하지 못하여 패드가 오픈(open)되는 경우, 불량인 관통 실리콘 비아(TSV)를 리페어할 수 없다는 문제가 있다. 특히 관통 실리콘 비아(TSV)를 도금 공정으로 매립하는 방법에서 비아 홀의 높이가 높아지고, 비아 홀의 직경이 작아질수록 금속막이 비아 홀을 완전히 매립하지 못하는 문제는 더욱 많이 발생하고 있다. 이와 같이 불량이 발생된 관통 실리콘 비아(TSV)가 발생된 상태에서 패키지에 대한 테스트를 진행하는 경우, 테스트 결과 하나의 칩이 불량으로 판정나면 다른 모든 칩들도 폐기하여야 하며, 이에 따라 생산성이 저하된다는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 반도체 칩의 관통 실리콘 비아(TSV)를 제조하는 과정에서 금속막이 비아 홀을 완전히 매립하지 못하여 패드가 오픈되는 불량을 방지하여 보이드 트랩을 방지할 수 있는 반도체 칩, 이를 포함하는 적층 칩 구조의 반도체 패키지 및 그 제조방법을 제공하는데 있다.
본 발명에 따른 반도체 칩은, 비아 홀이 형성된 실리콘 웨이퍼; 상기 비아 홀 내에 배치된 금속 와이어; 및 상기 비아 홀을 매립하면서 상기 금속 와이어의 상부 일부를 노출시키는 충진재를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 금속 와이어의 바닥부가 위치하는 실리콘 웨이퍼의 일면에 배치되면서 상기 금속 와이어가 부착된 금속 패드가 구비된 인쇄회로기판; 및 상기 실리콘 웨이퍼의 일부가 제거되어 상기 금속 패드의 표면 일부를 노출시키는 스택 비아를 더 포함한다.
상기 연성인쇄회로기판은 휘어지면서 접착성을 가지는 것이 바람직하다.
상기 금속 와이어는 구리를 포함하여 "ㅗ"형상으로 형성되고, 상기 충진재는 에폭시(epoxy)를 포함하는 언더필(underfill) 물질 또는 폴리머(polymer)를 포함하는 물질로 구성된다.
본 발명에 따른 반도체 패키지는, 비아 홀이 형성된 실리콘 웨이퍼와, 상기 비아 홀 내에 배치된 금속 와이어와 상기 비아 홀을 매립하면서 상기 금속 와이어의 상부 일부를 노출시키는 충진재를 포함하여 적층된 다수의 반도체 칩들; 및 상기 노출된 금속 와이어의 상부 일부를 포함하여 반도체 칩들 상호 간을 연결하는 솔더 볼을 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 칩의 제조방법은, 금속 패드가 배치된 인쇄회로기판을 준비하는 단계; 상기 인쇄회로기판의 금속 패드 상에 금속 와이어를 부착하는 단계; 실리콘 웨이퍼 내에 비아 홀을 형성하는 단계; 상기 금속 와이어가 상기 비아 홀 내에 위치하게 상기 인쇄회로기판을 상기 실리콘 웨이퍼 상에 부착하는 단계; 및 상기 비아 홀을 충진재로 매립하면서 상기 금속 와이어의 상부를 노출시키는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따른 반도체 패키지의 제조방법은, 제1 비아 홀이 형성된 제1 실리콘 웨이퍼와, 상기 제1 비아 홀 내에 배치된 제1 금속 와이어와 상기 제1 비아 홀을 매립하면서 상기 제1 금속 와이어의 상부 일부를 노출시키는 제1 충진재를 포함하는 제1 반도체 칩을 준비하는 단계; 제2 비아 홀이 형성된 제1 실리콘 웨이퍼와, 상기 제2 비아 홀 내에 배치된 제2 금속 와이어와 상기 제2 비아 홀을 매립하면서 상기 제2 금속 와이어의 상부 일부를 노출시키는 제2 충진재를 포함하는 제2 반도체 칩을 준비하는 단계; 및 상기 제1 반도체 칩의 제1 금속 와이어의 노출된 상부가 상기 제2 반도체 칩의 제2 금속 와이어의 바닥면에 연결되게 상기 제1 반도체 칩 및 제2 반도체 칩을 솔더 볼로 연결하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 와이어 본딩 기술을 관통 실리콘 비아(TSV)의 비아 홀을 매립하는 방법을 적용하여 도금 공정을 이용한 비아 홀 매립시 발생되는 보이드 트랩을 방지할 수 있다. 또한 와이어 본딩 기술을 적용함으로써 낮은 공정 비용으로 관통 실리콘 비아(TSV)의 비아 홀을 매립할 수 있다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 반도체 칩을 제조하는 방법을 설명하기 위해 나타내보인 도면들이다.
도 2는 도 1a 내지 도 1g의 실시예에 의해 형성된 반도체 칩을 포함하는 반도체 패키지를 나타내보인 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩을 제조하는 방법을 설명하기 위해 나타내보인 도면이다.
도 4는 스택 비아가 배치된 반도체 칩을 포함하는 반도체 패키지를 나타내보인 단면도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 적층 칩 구조의 반도체 패키지를 제조하는 방법을 설명하기 위해 나타내보인 도면들이다.
도 1a를 참조하면, 연성인쇄회로기판(107, FCB; Flexible circuit board)을 준비한다. 연성인쇄회로기판(107)은 휘어지는 특성을 가지는 폴리머층(100) 상에 구리(Cu)를 포함하는 금속 패드(105)이 배치된 구조로 이루어진다. 여기서 연성인쇄로회로기판(107)은 이후 실리콘 웨이퍼와 부착을 위해 접착성을 가진다.
도 1b를 참조하면, 연성인쇄회로기판(107)의 구리를 포함하는 금속 패드(105) 상에 금속 와이어(110, wire)를 부착한다. 금속 와이어(110)는 금속 패드(105)와 접촉하는 하부면은 넓은 면을 가지면서 상부면은 좁아지는 형상, 예컨대 "ㅗ"형상으로 형성할 수 있다. 금속 와이어(110)는 금속 패드(105)와 용이하게 부착시키기 위해 전도성 금속, 예를 들어 구리(Cu)를 포함하여 형성할 수 있다. 여기서 금속 와이어(110)의 높이는 이후 복수의 반도체 칩들을 서로 연결시키기 위해 금속 와이어(110)가 부착될 반도체 칩의 두께보다 높은 길이로 형성하는 것이 바람직하다.
도 1c를 참조하면, 관통 실리콘 비아(TSV: Through Silicon Via)를 형성하기 위한 반도체 칩(117)을 준비한다. 반도체 칩(117)은 실리콘 웨이퍼(115)의 제1면에 비아 홀이 형성될 영역을 노출시키는 보호막 패턴(120)을 포함하여 구성된다. 보호막 패턴(120)은 피아이큐(PIQ; Polyimide Isoindro Quindzoline)를 도포하여 형성할 수 있다.
도 1d를 참조하면, 비아 마스크(Via mask, 미도시함) 및 보호막 패턴(120)을 이용하여 반도체 칩(117)의 노출 부분을 식각하여 비아 홀(125)을 형성한다. 이 경우 비아홀(125)의 깊이는 후속 진행할 백그라인딩(back grinding)시 타겟을 고려하여 선택적으로 식각하는 것이 바람직하다.
도 1e를 참조하면, 도 1b의 금속 와이어(110)가 금속 패드(105) 위에 부착된 연성인쇄회로기판(107)을 반도체 칩(117)에 부착한다. 여기서 연성인쇄회로기판(107)은 접착성을 가지는 폴리머층(100)으로 이루어져 반도체 칩(117)에 용이하게 부착할 수 있다. 연성인쇄회로기판(107)은 금속 와이어(110)가 반도체 칩(117)의 비아 홀(125) 내에 위치하게 부착하는 것이 바람직하다.
도 1f를 참조하면, 금속 와이어(110)가 배치된 비아 홀(125) 상에 충진재(130)를 도포하여 매립한다. 충진재(130)는 금속 와이어(110)를 고정하면서 비아 홀(125) 내에 보이드(void)가 발생하지 않게 매립하는 역할을 한다. 이에 따라 충진재(130)는 유동성을 가지는 재료, 예를 들어 에폭시(epoxy)를 포함하는 언더필(underfill) 물질 또는 폴리머(polymer)를 이용하여 매립하는 것이 바람직하다. 이 경우 금속 와이어(110)는 반도체 칩(117)의 두께보다 높은 길이로 형성되어 있어 반도체 칩(117)의 표면 위로 노출된다.
종래 도금 공정을 이용하여 비아 홀(125)을 구리로 매립하는 경우에는 상술한 바와 같이, 비아 홀의 높이가 높아지고, 비아 홀의 직경이 작아질수록 금속막이 비아 홀을 완전히 매립하지 못하는 불량이 발생하는 문제가 발생하였다. 이에 대하여 본 발명의 실시예에 제시한 바와 같이, 비아 홀(125)을 유동성을 가지는 재료를 포함하는 충진재(130)를 이용하여 매립함으로써 보이드(void)가 발생하지 않게 매립할 수 있다.
도 1g를 참조하면, 연성인쇄회로기판(107)을 반도체 칩(117)으로부터 제거한다. 여기서 연성인쇄회로기판(107)은 접착성을 가지는 물질로 이루어져 금속 와이어(110)는 비아 홀(125) 내에 남겨둔 상태에서 연성인쇄회로기판(107)만 선택적으로 반도체 칩(117)으로부터 용이하게 제거할 수 있다. 그러면 반도체 칩(117) 상의 보호막 패턴(120)이 형성된 제1면과 대응되는 제2면의 표면이 노출된다. 반도체 칩(117)을 복수 개 적층하는 경우, 노출된 반도체 칩(117)의 제2면의 표면을 상부면으로 하고, 금속 와이어(110)의 노출된 상부를 바닥면으로 하여 반도체 칩들을 적층한다.
도 2는 도 1a 내지 도 1g의 실시예에 의해 형성된 반도체 칩을 포함하는 반도체 패키지를 나타내보인 단면도이다.
도 2를 참조하면, 본 발명의 반도체 패키지(200)는, 제1 반도체 칩(117a) 및 제2 반도체 칩(117b)을 포함하는 반도체 칩들이 수직으로 복수 개 적층된 구조이다. 각 반도체 칩(117a, 117b)은 상호 간에 솔더 볼(solder ball, 135)로 연결되는 패키지 구조로 구성된다. 여기서 각각의 제1 및 제2 반도체 칩(117a, 117b)은 솔더 볼(135)에 의해 비아 홀(125) 내에 배치된 금속 와이어(110)로 연결되어 관통 전극을 구성한다.
이러한 반도체 패키지(200)는 비아 홀(125) 내에 금속 와이어(110)가 배치되고, 금속 와이어(110)의 상부가 노출된 제1 반도체 칩(117a)과 비아 홀(125) 내에 금속 와이어(110)가 배치되고, 금속 와이어(110)의 상부가 노출된 제2 반도체 칩(117b)을 준비하고, 제1 반도체 칩(117a)의 금속 와이어(110)의 노출된 상부가 제2 반도체 칩(117b)의 금속 와이어(110)의 바닥면에 연결되게 제1 반도체 칩(117a) 및 제2 반도체 칩(117b)을 솔더 볼(135)로 연결하여 형성할 수 있다.
한편, 연성인쇄회로기판(107)을 반도체 칩(117)으로부터 제거하는 과정에서 연성인쇄회로기판(107)에 부착된 금속 와이어(110)가 손상되는 것을 방지하기 위해 연성인쇄회로기판(107)을 남겨둔 상태에서 반도체 칩들을 적층할 수 있다. 이하 도 3 및 도 4를 참조하여 설명하기로 한다.
도 3은 본 발명의 다른 실시예에 따른 반도체 칩을 제조하는 방법을 설명하기 위해 나타내보인 도면이다.
도 3을 참조하면, 금속 와이어(110)가 배치된 비아 홀(125)을 충진재(130)로 매립한 다음, 연성인쇄회로기판(107)의 폴리머층(100)을 선택적으로 식각하여 금속 패드(105)의 표면 일부를 노출시키는 스택 비아(stack via, 140)를 형성한다. 스택 비아(140)는 이후 복수 개의 반도체 칩을 적층시 반도체 칩들을 연결하는 연결 통로가 된다. 스택 비아(140)는 레이저를 이용하여 폴리머층(100)을 선택적으로 식각함으로써 형성할 수 있다. 그러면 반도체 칩(117)의 제2면의 표면은 연성인쇄회로기판(107)으로 덮여 있고, 금속 패드(105)의 표면 일부만 노출된다.
도 4는 스택 비아가 배치된 반도체 칩을 포함하는 반도체 패키지를 나타내보인 단면도이다.
도 4를 참조하면, 본 발명의 반도체 패키지(300)는, 제1 반도체 칩(117c) 및 제2 반도체 칩(117d)을 포함하는 반도체 칩들이 수직으로 복수 개 적층된 구조이다. 각 반도체 칩(117c, 117d)은 상호 간에 솔더 볼(140)로 연결되는 패키지 구조로 구성된다. 여기서 각각의 제1 및 제2 반도체 칩(117c, 117d)은 솔더 볼(145)에 의해 비아 홀(125) 내에 배치된 금속 와이어(110)로 연결되어 관통 실리콘 비아를을 구성한다.
이러한 반도체 패키지(300)는 비아 홀(125) 내에 금속 와이어(110)가 배치되고, 금속 와이어(110)의 상부가 노출된 제1 반도체 칩(117c)과 비아 홀(125) 내에 금속 와이어(110)가 배치되고, 금속 와이어(110)의 상부가 노출된 제2 반도체 칩(117d)을 준비하고, 제1 반도체 칩(117c)의 금속 와이어(110)의 노출된 상부가 제2 반도체 칩(117d)의 금속 와이어(110)의 바닥면에 연결되게 제1 반도체 칩(117c) 및 제2 반도체 칩(117d)을 솔더 볼(145)로 연결하여 형성할 수 있다. 여기서 솔더 볼(145)은 스택 비아(140)의 빈 공간을 메우면서 제1 및 제2 반도체 칩(117c, 117d)을 연결한다.
본 발명에 의한 반도체 칩 및 반도체 패키지는 관통 실리콘 비아(TSV)의 비아 홀을 와이어 본딩 기술을 이용하여 매립함으로써 도금 공정을 이용하여 비아 홀을 매립하는 경우 유발되는 보이드 불량을 방지할 수 있다. 또한 와이어 본딩 기술을 적용함으로써 낮은 공정 비용으로 관통 실리콘 비아(TSV)의 비아홀을 매립할 수 있다.
100: 폴리머층 105: 금속 패드
107: 연성인쇄회로기판 110: 와이어
117, 117a, 117b, 117c, 117d: 반도체 칩
125: 비아 홀 130: 충진재
135, 145: 솔더 볼 140: 스택 비아

Claims (18)

  1. 비아 홀이 형성된 실리콘 웨이퍼;
    상기 비아 홀 내에 배치된 금속 와이어; 및
    상기 비아 홀을 매립하면서 상기 금속 와이어의 상부 일부를 노출시키는 충진재를 포함하는 반도체 칩.
  2. 제1항에 있어서,
    상기 금속 와이어의 바닥부가 위치하는 실리콘 웨이퍼의 일면에 배치되면서 상기 금속 와이어가 부착된 금속 패드가 구비된 인쇄회로기판; 및
    상기 실리콘 웨이퍼의 일부가 제거되어 상기 금속 패드의 표면 일부를 노출시키는 스택 비아를 더 포함하는 반도체 칩.
  3. 제2항에 있어서,
    상기 인쇄회로기판은 휘어지면서 접착성을 가지는 폴리머층으로 형성된 반도체 칩.
  4. 제1항에 있어서,
    상기 금속 와이어는 구리를 포함하여 "ㅗ"형상으로 형성된 반도체 칩.
  5. 제1항에 있어서,
    상기 충진재는 에폭시(epoxy)를 포함하는 언더필(underfill) 물질 또는 폴리머(polymer)를 포함하는 물질인 반도체 칩.
  6. 비아 홀이 형성된 실리콘 웨이퍼와, 상기 비아 홀 내에 배치된 금속 와이어와 상기 비아 홀을 매립하면서 상기 금속 와이어의 상부 일부를 노출시키는 충진재를 포함하여 적층된 다수의 반도체 칩들; 및
    상기 노출된 금속 와이어의 상부 일부를 포함하여 반도체 칩들 상호 간을 연결하는 솔더 볼을 포함하는 것을 특징으로 하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 반도체 칩은 상기 금속 와이어의 바닥부가 위치하는 실리콘 웨이퍼의 일면에 배치되면서 상기 금속 와이어가 부착된 금속 패드가 구비된 인쇄회로기판; 및
    상기 실리콘 웨이퍼의 일부가 제거되어 상기 금속 패드의 표면 일부를 노출시키는 스택 비아를 더 포함하는 반도체 패키지.
  8. 제6항에 있어서,
    상기 금속 와이어는 구리를 포함하여 "ㅗ"형상으로 형성된 반도체 패키지.
  9. 제6항에 있어서,
    상기 충진재는 에폭시(epoxy)를 포함하는 언더필(underfill) 물질 또는 폴리머(polymer)를 포함하는 물질로 이루어진 반도체 패키지.
  10. 금속 패드가 배치된 인쇄회로기판을 준비하는 단계;
    상기 인쇄회로기판의 금속 패드 상에 금속 와이어를 부착하는 단계;
    실리콘 웨이퍼 내에 비아 홀을 형성하는 단계;
    상기 금속 와이어가 상기 비아 홀 내에 위치하게 상기 인쇄회로기판을 상기 실리콘 웨이퍼 상에 부착하는 단계; 및
    상기 비아 홀을 충진재로 매립하면서 상기 금속 와이어의 상부를 노출시키는 단계를 포함하는 반도체 칩의 제조방법.
  11. 제10항에 있어서,
    상기 인쇄회로기판은 휘어지면서 접착성을 가지는 폴리머층으로 형성된 반도체 칩의 제조방법.
  12. 제10항에 있어서,
    상기 금속 와이어는 구리를 포함하여 "ㅗ"형상을 가지는 반도체 칩의 제조방법.
  13. 제10항에 있어서,
    상기 충진재는 에폭시(epoxy)를 포함하는 언더필(underfill) 물질 또는 폴리머(polymer)를 포함하는 물질인 반도체 칩의 제조방법.
  14. 제10항에 있어서, 상기 비아 홀을 충진재로 매립하는 단계 이후에,
    상기 인쇄회로기판을 상기 실리콘 웨이퍼로부터 제거하는 단계를 더 포함하는 반도체 칩의 제조방법.
  15. 제10항에 있어서, 상기 비아 홀을 충진재로 매립하는 단계 이후에,
    상기 인쇄회로기판을 식각하여 상기 금속 패드의 표면 일부를 노출시키는 스택 비아를 형성하는 단계를 더 포함하는 반도체 칩의 제조방법.
  16. 제15항에 있어서,
    상기 스택 비아는 레이저를 이용한 식각 방식으로 형성하는 반도체 칩의 제조방법.
  17. 제1 비아 홀이 형성된 제1 실리콘 웨이퍼와, 상기 제1 비아 홀 내에 배치된 제1 금속 와이어와 상기 제1 비아 홀을 매립하면서 상기 제1 금속 와이어의 상부 일부를 노출시키는 제1 충진재를 포함하는 제1 반도체 칩을 준비하는 단계;
    제2 비아 홀이 형성된 제1 실리콘 웨이퍼와, 상기 제2 비아 홀 내에 배치된 제2 금속 와이어와 상기 제2 비아 홀을 매립하면서 상기 제2 금속 와이어의 상부 일부를 노출시키는 제2 충진재를 포함하는 제2 반도체 칩을 준비하는 단계; 및
    상기 제1 반도체 칩의 제1 금속 와이어의 노출된 상부가 상기 제2 반도체 칩의 제2 금속 와이어의 바닥면에 연결되게 상기 제1 반도체 칩 및 제2 반도체 칩을 솔더 볼로 연결하는 단계를 포함하는 반도체 패키지의 제조방법.
  18. 제11항에 있어서,
    상기 제1 반도체 칩은 상기 제1 금속 와이어의 바닥부가 위치하는 제1 실리콘 웨이퍼의 일면에 배치되면서 상기 제1 금속 와이어가 부착된 금속 패드가 구비된 인쇄회로기판 및 상기 제1 실리콘 웨이퍼의 일부가 제거되어 상기 금속 패드의 표면 일부를 노출시키는 제1 스택 비아를 더 포함하고,
    상기 제2 반도체 칩은 상기 제2 금속 와이어의 바닥부가 위치하는 제2 실리콘 웨이퍼의 일면에 배치되면서 상기 제2 금속 와이어가 부착된 금속 패드가 구비된 인쇄회로기판 및 상기 제2 실리콘 웨이퍼의 일부가 제거되어 상기 금속 패드의 표면 일부를 노출시키는 제2 스택 비아를 더 포함하여 형성하는 반도체 패키지의 제조방법.
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