KR20120021444A - Method for manufacturing buried gate in semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a buried gate of a semiconductor device is provided to suppress an air gap between the buried gate and a gate insulating layer by forming the buried gate through a metal silicide layer and ammonia anneal. CONSTITUTION: A trench(26) is formed by etching a semiconductor substrate. The trench crosses an active area and an isolation layer. A gate insulating layer(27) is formed on the surface of the trench. A tungsten silicide layer is formed on the gate insulating layer. A tungsten silicon nitride layer(30) is formed by annealing the tungsten silicide layer in the ammonia environment. The tungsten silicon nitride layer is formed by using a chemistry vapor deposition method.

Description

반도체장치의 매립게이트 제조 방법{METHOD FOR MANUFACTURING BURIED GATE IN SEMICONDUCTOR DEVICE}METHODS FOR MANUFACTURING BURIED GATE IN SEMICONDUCTOR DEVICE}

본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립게이트 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of manufacturing a buried gate.

60nm 이하의 DRAM 공정에서 셀트랜지스터의 집적도를 증가시키고 공정 단순화 및 누설 특성 등의 장치 특성을 향상시키기 위해 매립게이트(Buried Gate; BG)를 형성하는 것이 필수적이다.In the DRAM process of 60nm or less, it is essential to form a buried gate (BG) to increase the density of the cell transistor and to improve device characteristics such as process simplification and leakage characteristics.

매립게이트 제조 방법은 트렌치(Trench)를 형성하고 트렌치 내부에 게이트를 매립하는 방식으로 진행하므로써 비트라인과 게이트간의 간섭을 최소화할 수 있다. 또한, 후속 랜딩플러그콘택(Landing Plug Contact; LPC) 공정에서 자기정렬콘택(Self Aligned Contact; SAC) 공정 편의성 등의 성능 개선 효과가 있다.In the buried gate manufacturing method, a trench is formed and a gate is buried in the trench to minimize interference between the bit line and the gate. In addition, in the subsequent Landing Plug Contact (LPC) process, there is a performance improvement effect such as convenience of Self Aligned Contact (SAC) process.

도 1a 및 도 1b는 종래기술에 따른 반도체장치의 매립게이트 제조 방법을 도시한 도면이다.1A and 1B illustrate a method of manufacturing a buried gate in a semiconductor device according to the related art.

도 1a에 도시된 바와 같이, 반도체기판(11)에 STI(Shalow Trench Isolation) 공정을 통해 활성영역(13)을 한정하는 소자분리막(12)을 형성한다.As shown in FIG. 1A, an isolation layer 12 is formed on the semiconductor substrate 11 to define the active region 13 through a STI (Shalow Trench Isolation) process.

이어서, 패드막(14) 및 하드마스크막(15)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 형성될 트렌치(16)를 형성한다. 이때, 트렌치(16)는 활성영역(13)은 물론 소자분리막(12)까지 식각하여 형성될 수 있다. Next, the trench 16 in which the buried gate is to be formed is formed through an etching process using the pad layer 14 and the hard mask layer 15 as an etch barrier. In this case, the trench 16 may be formed by etching not only the active region 13 but also the device isolation layer 12.

이어서, 트렌치(16)의 측벽 및 바닥면을 덮는 게이트절연막(17)을 형성한다. 게이트절연막(17) 상에서 트렌치(16)를 매립하도록 반도체기판(11)의 전면에 티타늄질화막(TiN, 18)과 텅스텐막(W, 19)을 적층한다.Subsequently, a gate insulating film 17 covering the sidewalls and the bottom surface of the trench 16 is formed. Titanium nitride films TiN and 18 and tungsten films W and 19 are stacked on the entire surface of the semiconductor substrate 11 so as to fill the trench 16 on the gate insulating film 17.

도 1b에 도시된 바와 같이, 하드마스크막(15)의 표면이 노출될때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 평탄화공정을 진행한 후에, 계속해서 에치백(Etchback) 공정을 진행하여 텅스텐막(19)과 티타늄질화막(18)을 리세스시킨다. 이에 따라, 트렌치(16)의 일부를 매립하는 형태의 매립게이트(Buried gate, BG)가 된다. 매립게이트(BG)는 티타늄질화막(18)과 텅스텐막(19)의 이중층 구조를 갖는다.As shown in FIG. 1B, after the planarization process such as chemical mechanical polishing (CMP) is performed until the surface of the hard mask layer 15 is exposed, the etchback process is continued. The tungsten film 19 and the titanium nitride film 18 are recessed. As a result, a buried gate (BG) in which a part of the trench 16 is buried is formed. The buried gate BG has a double layer structure of the titanium nitride film 18 and the tungsten film 19.

상술한 바와 같이, 종래기술은 게이트절연막(17)으로 사용되는 실리콘산화막 상부에서 안정적인 티타늄질화막(TiN, 18)을 전극으로 사용할 경우, 티타늄질화막(18)의 높은 비저항으로 인해 높은 시트저항(Rs)을 갖게 된다. 이를 개선하기 위해 티타늄질화막(18)을 얇게 증착하고 텅스텐막(19)을 채움으로써 텅스텐막(19)에 의한 시트저항(Rs) 감소 효과를 얻을 수 있다.As described above, in the related art, when a stable titanium nitride film (TiN, 18) is used as an electrode on a silicon oxide film used as the gate insulating film 17, the sheet resistance Rs is high due to the high specific resistance of the titanium nitride film 18. Will have In order to improve this, the titanium nitride film 18 is thinly deposited and the tungsten film 19 is filled to reduce the sheet resistance Rs due to the tungsten film 19.

그러나, 후속 열 공정에서 티타늄질화막(18)의 결정립(Grain)이 성장하면서 게이트절연막(17)과의 계면에서 공극(Void)이 발생하고 있다. 공극 발생으로 인해 문턱전압 변동(Vt variation)의 증가, 장치의 신뢰성 열화 등의 문제가 나타나고 있다.However, as grains of the titanium nitride film 18 grow in a subsequent thermal process, voids are generated at the interface with the gate insulating film 17. Due to the generation of voids, problems such as an increase in the Vt variation and a deterioration of the reliability of the device appear.

본 발명은 매립게이트의 시트저항을 낮추고 동시에 게이트절연막과 매립게이트 사이에 공극이 발생하는 것을 방지할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION An object of the present invention is to provide a method for manufacturing a semiconductor device which can lower sheet resistance of a buried gate and at the same time prevent voids from occurring between the gate insulating film and the buried gate.

본 발명의 반도체장치의 매립게이트 제조 방법은 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 텅스텐실리사이드막을 형성하는 단계; 및 상기 텅스텐실리사이드막에 대해 암모니아 분위기에서 어닐하여 텅스텐실리콘질화막을 형성하는 단계를 포함하는 것을 특징으로 한다.A buried gate manufacturing method of a semiconductor device of the present invention comprises the steps of forming a trench by etching a semiconductor substrate; Forming a gate insulating film on a surface of the trench; Forming a tungsten silicide film on the gate insulating film; And annealing the tungsten silicide film in an ammonia atmosphere to form a tungsten silicon nitride film.

또한, 본 발명의 반도체장치의 매립게이트 제조 방법은 반도체기판을 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 금속실리사이드막을 형성하는 단계; 상기 금속실리사이드막을 금속실리콘질화막으로 개질시키는 단계; 상기 금속실리콘질화막 상에 상기 트렌치를 매립하는 텅스텐막을 형성하는 단계; 및 상기 텅스텐막과 금속실리콘질화막을 선택적으로 제거하여 상기 트렌치를 매립하는 매립게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.In addition, the method of manufacturing a buried gate of a semiconductor device of the present invention comprises the steps of forming a trench by etching the semiconductor substrate; Forming a gate insulating film on a surface of the trench; Forming a metal silicide film on the gate insulating film; Modifying the metal silicide film to a metal silicon nitride film; Forming a tungsten film filling the trench on the metal silicon nitride film; And selectively removing the tungsten film and the metal silicon nitride film to form a buried gate filling the trench.

본 발명은 금속실리사이드막 및 암모니아 어닐을 통해 매립게이트를 형성하므로써 매립게이트와 게이트절연막 사이의 공극(Interface Void)을 억제할 수 있다. In the present invention, the buried gate is formed through the metal silicide film and the ammonia anneal to suppress the voids between the buried gate and the gate insulating film.

또한, 새로운 장비의 추가 투자없이 기존의 금속실리사이드막 장비를 사용함으로써 투자 절감 효과를 얻을 수 있고, 게이트절연막의 물리적 두께 증가없이 전기적으로 두꺼운 게이트절연막을 가짐으로써 신뢰성을 개선할 수 있다.In addition, investment savings can be obtained by using existing metal silicide film equipment without additional investment of new equipment, and reliability can be improved by having an electrically thick gate insulating film without increasing the physical thickness of the gate insulating film.

아울러, 게이트절연막의 전기적 두께는 동일하게 유지하면서 물리적 두께를 감소시켜 매립게이트의 금속전극의 부피를 증가시킴으로써 시트저항의 추가 감소 효과를 얻을 수 있다. 즉, 더 낮은 시트저항 특성을 갖는 매립게이트를 형성할 수 있는 효과가 있다.In addition, while the electrical thickness of the gate insulating film is kept the same, the physical thickness is reduced to increase the volume of the metal electrode of the buried gate, thereby further reducing the sheet resistance. That is, there is an effect of forming a buried gate having a lower sheet resistance characteristic.

도 1a 및 도 1b는 종래기술에 따른 반도체장치의 매립게이트 제조 방법을 도시한 도면이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 도면이다.1A and 1B illustrate a method of manufacturing a buried gate in a semiconductor device according to the related art.
2A to 2F illustrate a method of manufacturing a buried gate in a semiconductor device according to an embodiment of the present invention.

이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings in order to facilitate a person skilled in the art to easily carry out the technical idea of the present invention. .

본 발명은 금속실리사이드막을 사용함에 따라 매우 얇은 게이트절연막(Ultra Thin Gate Dielectric)이 필요한 주변회로영역에는 게이트물질로 사용할 수 없지만, 셀영역은 게이트절연막의 두께 한계가 없으므로 금속실리사이드막을 적용할 수 있다.According to the present invention, the metal silicide layer may not be used as a gate material in a peripheral circuit region requiring an ultra thin gate dielectric, but the cell silicide may be applied to the metal silicide layer because there is no thickness limit of the gate insulating layer.

DRAM뿐만 아니라, 매우 얇은 게이트절연막이 적용되지 않는 셀 구조의 다른 반도체장치에서도 활용이 가능하다.In addition to DRAM, it can be utilized in other semiconductor devices having a cell structure in which a very thin gate insulating film is not applied.

금속실리사이드막을 사용함에 있어, 주변회로영역의 게이트에 사용할 경우, 불소효과에 의한 게이트절연막 두께 증가로 물리적 두께를 더 이상 얇게 형성할 수 없는 수준까지 형성해야만 하지만, 금속실리사이드막을 셀영역에서만 사용하는 것이다. When using the metal silicide film for the gate of the peripheral circuit region, the thickness of the gate insulating film due to the fluorine effect must be formed to a level where the physical thickness can no longer be made thin, but the metal silicide film is used only in the cell region. .

또한 금속실리사이드막을 셀영역에서만 사용할 경우, 불소효과가 있다고 하더라도 셀영역의 게이트절연막 두께는 주변회로영역의 게이트절연막과 달리 두꺼운 산화막을 사용하고 있기 때문에 충분히 더 얇은 산화막 공정 진행이 가능하다. 그리고, 더 얇은 게이트절연막을 형성하지 않는다면, 셀영역에서 게이트절연막의 전기적 두께 증가는 매립게이트의 신뢰성을 향상시킬 수 있고, 전기적 두께는 그대로 유지하면서 물리적 두께를 감소시키면 매립게이트의 부피를 더 증가시킬 수 있게 되어 시트저항을 더욱 낮출 수 있다.In the case where the metal silicide film is used only in the cell region, even if there is a fluorine effect, the thickness of the gate insulating film of the cell region is different from that of the peripheral circuit region, so that a sufficiently thin oxide film can be processed. In addition, if a thinner gate insulating film is not formed, increasing the electrical thickness of the gate insulating film in the cell region may improve the reliability of the buried gate, and decreasing the physical thickness while maintaining the electrical thickness may increase the volume of the buried gate further. The sheet resistance can be further lowered.

텅스텐실리사이드막(WSix)을 이용하여 게이트전극을 형성할 경우, 텅스텐실리사이드막에서 발생한 불소효과(Fluorine Effect)에 의해 게이트절연막의 전기적인 두께가 증가하는 현상이 있다. 이 때문에 텅스텐실리사이드막을 이용하여 게이트전극을 형성할 경우, 원하는 전기적인 두께를 갖기 위해서는 게이트절연막의 두께를 더 얇게 형성해야 한다. When the gate electrode is formed using the tungsten silicide layer WSix, the electrical thickness of the gate insulating layer increases due to the fluorine effect generated in the tungsten silicide layer. For this reason, when the gate electrode is formed using the tungsten silicide film, the thickness of the gate insulating film must be made thinner in order to have the desired electrical thickness.

주변회로영역에 형성되는 트랜지스터의 게이트에서는 빠른 속도를 얻기 위해 게이트절연막 두께를 얇게 해야만 하는데, 공정 한계에 가까울 정도로 얇은 산화막을 사용하고 있다. 텅스텐실리사이드막을 사용할 경우, 기존보다 얇은 산화막을 형성해야만 하는데, 공정의 한계에 부딪쳐 텅스텐실리사이드막을 사용할 수 없는 상황이다.In the gate of the transistor formed in the peripheral circuit region, the gate insulating film thickness must be made thin in order to obtain a high speed. An oxide film that is thin enough to be close to the process limit is used. In the case of using the tungsten silicide film, a thinner oxide film must be formed than the conventional one, and the tungsten silicide film cannot be used due to the limitation of the process.

그리고, 텅스텐실리사이드막 위에 바로 텅스텐막을 형성할 경우, 실리콘과 텅스텐이 반응하여 스트레스(stress)를 유발하면서 텅스텐막의 리프팅(Lifting)이 발생하게 된다. 이를 억제하기 위해서는 텅스텐실리사이드막 대신에 텅스텐실리콘질화막(WSiN)을 사용할 수 있는데, 텅스텐실리콘질화막의 일반적인 증착 방법은 물리기상증착법(PVD)으로 매립게이트와 같은 스텝커버리지가 있는 구조에서는 일정하면서 얇은 두께 형성이 어렵다. When the tungsten film is formed directly on the tungsten silicide film, silicon and tungsten react to induce stress, causing lifting of the tungsten film. To suppress this, a tungsten silicon nitride film (WSiN) can be used instead of a tungsten silicide film. The general deposition method of the tungsten silicon nitride film is a physical vapor deposition method (PVD). This is difficult.

도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체장치의 매립게이트 제조 방법을 도시한 도면이다.2A to 2F illustrate a method of manufacturing a buried gate in a semiconductor device according to an embodiment of the present invention.

도 2a에 도시된 바와 같이, 반도체기판(21)에 STI(Shalow Trench Isolation) 공정을 통해 소자분리막(22)을 형성한다. 이때, 소자분리막(22)은 고밀도플라즈마산화막(High Density Plasma CVD oxide, HDP), 스핀온절연막(Spin On Dielectric, SOD) 등의 산화막을 포함할 수 있다. 소자분리막(22)에 의해 활성영역(23)이 정의된다.As shown in FIG. 2A, the device isolation layer 22 is formed on the semiconductor substrate 21 through a shadow trench isolation (STI) process. In this case, the device isolation layer 22 may include an oxide film such as a high density plasma CVD oxide (HDP), a spin on dielectric (SOD), or the like. The active region 23 is defined by the device isolation layer 22.

이어서, 패드막(24)과 하드마스크막(25)을 식각장벽으로 이용한 식각공정을 통해 매립게이트가 형성될 트렌치(26)를 형성한다. 이때, 트렌치(26)는 활성영역(23)은 물론 소자분리막(22)까지 식각하여 형성될 수 있다. 통상적으로 게이트가 라인 형태(Line type)를 가지므로 트렌치(26)또한 라인 형태이며, 트렌치(26)의 라인형태에 의해 활성영역(23)과 소자분리막(22)을 동시에 가로지르는 라인형태의 트렌치(26)가 형성된다. 단, 활성영역(23)과 소자분리막(22)간 식각선택비가 다르므로 소자분리막(22)쪽에서 더 식각이 많이 진행됨에 따라 소자분리막(22)에서 트렌치(26)의 깊이가 더 깊어질 수 있다. 이와 같이 깊이 차이가 있는 구조를 핀(Fin) 구조라 한다.Subsequently, a trench 26 in which the buried gate is to be formed is formed through an etching process using the pad layer 24 and the hard mask layer 25 as an etching barrier. In this case, the trench 26 may be formed by etching not only the active region 23 but also the device isolation layer 22. Typically, since the gate has a line type, the trench 26 is also in the form of a line, and the trench forms a line that crosses the active region 23 and the device isolation layer 22 simultaneously by the line form of the trench 26. 26 is formed. However, since the etching selectivity between the active region 23 and the device isolation layer 22 is different, as the etching progresses more toward the device isolation layer 22, the depth of the trench 26 may be deeper in the device isolation layer 22. . Such a structure having a depth difference is called a fin structure.

트렌치(26)를 형성하기 위한 식각 공정은 하드마스크막(25)을 식각장벽으로 이용하는데, 하드마스크막(25)은 감광막패턴(도시 생략)에 의해 패터닝되어 형성될 수 있다. 하드마스크막(25)은 반도체기판(21) 식각시 식각선택비가 높은 물질이 바람직하다. 예컨대, 하드마스크막(25)은 질화막 또는 산화막과 질화막이 적층된 구조를 포함할 수 있다. 하드마스크막(25)을 적용한 경우에는 트렌치(26) 형성후에 감광막패턴을 스트립할 수 있다.An etching process for forming the trench 26 uses the hard mask layer 25 as an etching barrier, and the hard mask layer 25 may be patterned by a photoresist pattern (not shown). The hard mask layer 25 is preferably a material having a high etching selectivity when etching the semiconductor substrate 21. For example, the hard mask film 25 may include a nitride film or a structure in which an oxide film and a nitride film are stacked. In the case where the hard mask film 25 is applied, the photoresist pattern may be stripped after the trench 26 is formed.

도 2b에 도시된 바와 같이, 트렌치(26)의 표면 상에 게이트절연막(27)을 형성한다. 게이트절연막(27)은 실리콘산화막(SiO2) 등의 산화막을 포함한다. 또한, 게이트절연막(27)은 HfO2, HfSiO 등의 고유전 물질(high-k)을 포함할 수 있다. 게이트절연막(27) 형성 후에 질화 공정을 통해 표면을 질화시킬 수 있다.As shown in FIG. 2B, a gate insulating film 27 is formed on the surface of the trench 26. The gate insulating film 27 includes an oxide film such as silicon oxide film (SiO 2 ). In addition, the gate insulating layer 27 may include a high-k material such as HfO 2 and HfSiO. After the gate insulating layer 27 is formed, the surface may be nitrided through a nitriding process.

게이트절연막(27)을 포함한 전면에 매립게이트 물질로서 금속실리사이드막(28)을 형성한다. 금속실리사이드막(28)은 화학기상증착법(Chemical Vapor Deposition, CVD)을 이용하여 증착한다. 금속실리사이드막(28)은 텅스텐실리사이드(WSi), 탄탈륨실리사이드(TaSi), 몰리브덴실리사이드(MoSi), 티타늄실리사이드(TiSi), 하프늄실리사이드(HfSi), 지르코늄실리사이드(ZrSi), 코발트실리사이드(CoSi), 크롬실리사이드(CrSi) 또는 니켈실리사이드(NiSi) 중에서 선택된 어느 하나를 포함한다.A metal silicide film 28 is formed on the entire surface including the gate insulating film 27 as a buried gate material. The metal silicide film 28 is deposited using chemical vapor deposition (CVD). The metal silicide layer 28 includes tungsten silicide (WSi), tantalum silicide (TaSi), molybdenum silicide (MoSi), titanium silicide (TiSi), hafnium silicide (HfSi), zirconium silicide (ZrSi), cobalt silicide (CoSi), and chromium. It includes any one selected from silicide (CrSi) or nickel silicide (NiSi).

화학기상증착법을 이용하여 금속실리사이드(28)를 증착하면, 스텝커버리지를 갖는 트렌치(26)를 포함한 반도체기판(21)의 전면에서 균일하고 얇은 두께로 형성할 수 있다. 한편, 물리기상증착법(Physical Vapor Deposition; PVD)을 이용하여 금속실리사이드(28)를 형성할 수도 있으나, 물리기상증착법의 한계로 인해 컨포멀하게 증착하기가 어려워 금속실리사이드(28)의 균일한 두께를 확보하기 어렵다.When the metal silicide 28 is deposited using chemical vapor deposition, a uniform and thin thickness may be formed on the entire surface of the semiconductor substrate 21 including the trench 26 having step coverage. On the other hand, the metal silicide 28 may be formed using physical vapor deposition (PVD), but due to the limitations of physical vapor deposition, it is difficult to conformally deposit a uniform thickness of the metal silicide 28. Difficult to secure

이하, 실시예에서 금속실리사이드막(28)은 텅스텐실리사이드(WSi)가 적용된다. 바람직하게, 텅스텐실리사이드는 텅스텐소스가스와 실리콘소스가스를 이용한 저압화학기상증착법(Low pressure Chemical Vapor Deposotion; LPCVD)을 이용하여 증착한다. 텅스텐소스가스는 육불화텅스텐(WF6) 가스를 사용할 수 있고, 실리콘소스가스는 디클로로실레인(SiH2Cl2, DCS) 또는 모노실레인(SiH4, MS)을 소스로 사용한다. 텅스텐실리사이드의 두께는 20?100Å으로 얇게 한다. 증착 온도는 100?600℃으로 한다. 텅스텐실리사이드 증착시, 텅스텐소스로 금속유기소스를 사용할 수 있다. 일예로, 텅스텐소스로 사용되는 금속유기소스는 텅스텐헥사카보닐{Tungsten hexacabonyl; W(CO)6}을 포함한다. 텅스텐헥사카보닐은 불소를 함유하지 않는다. 따라서, 텅스텐실리사이드 증착시 사용되는 텅스텐소스가 불소를 함유하지 않으면 불소(Fluorine, F)에 의한 게이트절연막(27)의 열화를 방지할 수 있다.Hereinafter, in the embodiment, tungsten silicide (WSi) is applied to the metal silicide layer 28. Preferably, tungsten silicide is deposited using low pressure chemical vapor deposition (LPCVD) using tungsten source gas and silicon source gas. The tungsten source gas may use tungsten hexafluoride (WF 6 ) gas, and the silicon source gas may use dichlorosilane (SiH 2 Cl 2 , DCS) or monosilane (SiH 4 , MS) as a source. The thickness of the tungsten silicide is 20 to 100 mm in thickness. Deposition temperature shall be 100-600 degreeC. In tungsten silicide deposition, a metal organic source can be used as the tungsten source. For example, the metal organic source used as the tungsten source is tungsten hexacabonyl; W (CO) 6 }. Tungsten hexacarbonyl does not contain fluorine. Therefore, if the tungsten source used for the deposition of tungsten silicide does not contain fluorine, it is possible to prevent deterioration of the gate insulating film 27 due to fluorine (F).

도 2c에 도시된 바와 같이, 질소가스 분위기에서 어닐(29)을 실시한다. 어닐(29)은 암모니아 어닐(NH3 Anneal)을 포함한다. 이에 따라, 금속실리콘질화막(30)이 형성된다. 금속실리콘질화막(30)은 금속실리사이드막(도 2b의 '28')을질화시킨 물질이다. 암모니아 어닐은 암모니아(NH3) 가스 분위기의 어닐을 의미하며, 어닐 온도는 500?900℃으로 한다. As shown in Fig. 2C, annealing 29 is carried out in a nitrogen gas atmosphere. Anneal 29 comprises ammonia anneal (NH 3 Anneal). As a result, the metal silicon nitride film 30 is formed. The metal silicon nitride film 30 is a material obtained by nitriding a metal silicide film ('28' in FIG. 2B). Ammonia annealing means annealing of ammonia (NH 3 ) gas atmosphere, and annealing temperature is 500-900 degreeC.

위와 같이, 암모니아 어닐을 이용하여 금속실리사이드막(28)을 금속실리콘질화막(30)으로 개질시킨다. 금속실리콘질화막(30)은 텅스텐실리콘질화막(WSiN), 탄탈륨실리콘질화막(TaSiN), 몰리브덴실리콘질화막(MoSiN), 티타늄실리콘질화막(TiSiN), 하프늄실리콘질화막(HfSiN), 지르코늄실리콘질화막(ZrSiN), 코발트실리콘질화막(CoSiN), 크롬실리콘질화막(CrSiN) 또는 니켈실리콘질화막(NiSiN)을 포함한다. As described above, the metal silicide film 28 is modified to the metal silicon nitride film 30 using ammonia annealing. The metal silicon nitride film 30 may include a tungsten silicon nitride film (WSiN), a tantalum silicon nitride film (TaSiN), a molybdenum silicon nitride film (MoSiN), a titanium silicon nitride film (TiSiN), a hafnium silicon nitride film (HfSiN), a zirconium silicon nitride film, and a ZrSi film. Silicon nitride film (CoSiN), chromium silicon nitride film (CrSiN), or nickel silicon nitride film (NiSiN).

도 2d에 도시된 바와 같이, 금속실리콘질화막(30) 상에 텅스텐막(31)을 형성한다. 텅스텐막(31)은 화학기상증착법(CVD)을 이용하여 증착한다. 텅스텐막(31)의 두께는 100?1000Å으로 한다. 텅스텐막(31)의 증착 온도는 200?600℃으로 한다. 텅스텐막(31)을 형성한 후, 급속어닐(Rapid Thermal Anneal; RTA)을 추가로 진행할 수 있다. 이와 같은 급속어닐에 의해 텅스텐막(31) 내에 잔존하는 불순물을 제거한다. 급속어닐은 800?1000℃에서 진행한다. 텅스텐막(31)은 SiH4 환원법, B2H6 환원법 또는 H2 환원법을 이용하여 증착한다. 이때, 텅스텐소스는 육불화텅스텐(WF6) 또는 텅스텐헥사카보닐{Tungsten hexacabonyl; W(CO)6}을 이용할 수 있다. 육불화텅스텐(WF6)을 사용하더라도 금속실리콘질화막(30)이 확산방지막 역할을 하므로 불소에 의한 게이트절연막(27)의 열화가 발생하지 않는다.As shown in FIG. 2D, a tungsten film 31 is formed on the metal silicon nitride film 30. The tungsten film 31 is deposited by chemical vapor deposition (CVD). The thickness of the tungsten film 31 is 100-1000 kPa. The deposition temperature of the tungsten film 31 is set to 200 to 600 ° C. After the tungsten film 31 is formed, rapid thermal annealing (RTA) may be further performed. Such rapid annealing removes impurities remaining in the tungsten film 31. Rapid annealing is performed at 800 ~ 1000 ℃. The tungsten film 31 is deposited using the SiH 4 reduction method, the B 2 H 6 reduction method, or the H 2 reduction method. At this time, the tungsten source is tungsten hexafluoride (WF 6 ) or tungsten hexacarbononyl (Tungsten hexacabonyl; W (CO) 6 } can be used. Even when tungsten hexafluoride (WF 6 ) is used, since the metal silicon nitride film 30 serves as a diffusion barrier, deterioration of the gate insulating film 27 due to fluorine does not occur.

금속실리콘질화막(30)만을 이용하여 매립게이트를 형성하는 경우, 시트저항이 증가하기 때문에, 금속실리콘질화막(30)을 얇게 형성하고, 그 위에 시트저항(Rs)이 낮은 텅스텐막(31)을 형성하므로써 매립게이트의 시트저항(Rs)을 낮춘다.When the buried gate is formed using only the metal silicon nitride film 30, since the sheet resistance increases, the metal silicon nitride film 30 is formed thin, and a tungsten film 31 having a low sheet resistance Rs is formed thereon. This lowers the sheet resistance Rs of the buried gate.

도 2e에 도시된 바와 같이, 하드마스크막(25)의 표면이 노출될때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP) 등의 평탄화공정을 진행한다. 이후, 에치백(Etchback) 공정을 통해 금속실리콘질화막(30)과 텅스텐막(31)을 리세스시킨다. As shown in FIG. 2E, a planarization process such as chemical mechanical polishing (CMP) is performed until the surface of the hard mask film 25 is exposed. Thereafter, the metal silicon nitride film 30 and the tungsten film 31 are recessed through an etchback process.

이에 따라, 트렌치(26)의 일부를 매립하는 형태의 매립게이트(BG)가 형성된다. 매립게이트(BG)는 금속실리콘질화막(30)과 텅스텐막(31)으로 이루어진다. 매립게이트(BG)와 활성영역(23)간 높이 차이는 200?700Å이 될 수 있다.As a result, a buried gate BG is formed to fill a portion of the trench 26. The buried gate BG includes a metal silicon nitride film 30 and a tungsten film 31. The height difference between the buried gate BG and the active region 23 may be 200 to 700 Å.

도 2f에 도시된 바와 같이, 매립게이트(BG) 상부를 갭필하는 캡핑막(32)을 형성한다. 캡핑막(32)은 갭필특성이 우수한 절연막을 포함한다. 예컨대, 캡핑막(32)은 산화막 또는 질화막을 포함한다. 산화막은 고온산화(High Temperature Oxidation; HTO) 공정이나, TEOS(Tetra-Ethyl-Ortho-Silicate)를 이용한 증착 방법으로 형성한다. 또는 플라즈마화학기상증착법(Plasma Enhanced CVD; PECVD)으로 증착할 수도 있다. 질화막은 플라즈마화학기상증착법(PECVD), 저압화학기상증착법(Low Pressure CVD; LPCVD) 또는 촉매화학기상증착법(Catalytic CVD)으로 증착할 수 있다.As shown in FIG. 2F, a capping layer 32 gap-filling the buried gate BG is formed. The capping film 32 includes an insulating film having excellent gap fill characteristics. For example, the capping film 32 includes an oxide film or a nitride film. The oxide film is formed by a high temperature oxidation (HTO) process or a deposition method using Tetra-Ethyl-Ortho-Silicate (TEOS). Alternatively, the deposition may be performed by plasma enhanced CVD (PECVD). The nitride film may be deposited by plasma chemical vapor deposition (PECVD), low pressure chemical vapor deposition (LPCVD), or catalytic chemical vapor deposition (Catalytic CVD).

후속하여, 하드마스크막(25)의 표면이 드러나도록 화학적기계적연마(CMP)를 이용하여 평탄화시킨다.Subsequently, the surface of the hard mask film 25 is planarized using chemical mechanical polishing (CMP).

상술한 실시예에서는 매립게이트(BG)로서 텅스텐막(31) 아래에 금속실리콘질화막(30)을 형성하였으나, 다른 실시예에서 금속실리콘질화막 외에 금속질화막을 형성할 수 있다. 금속질화막은 TiAlN 또는 WN을 포함한다.In the above-described embodiment, the metal silicon nitride film 30 is formed under the tungsten film 31 as the buried gate BG. In another embodiment, the metal nitride film may be formed in addition to the metal silicon nitride film. The metal nitride film contains TiAlN or WN.

본 발명은 트렌치 캐패시터 및 고온 공정을 요구하는 주변 트랜지스터 회로를 셀영역의 매립게이트보다 먼저 형성할 경우에도 적용이 가능하다. 이때, 매립게이트 공정 시 텅스텐보다 비저항이 낮은 구리(Cu), 알루미늄(Al) 같은 금속을 적용할 수가 있다. 이때, 미드갭 일함수(midgap work-function)를 유지하기 위하여 텅스텐실리사이드 및 암모니아 어닐을 적용한 텅스텐실리콘질화막 또는 텅스텐헥사카보닐가스를 이용한 텅스텐을 얇게 먼저 증착한 후 비저항을 낮추기 위하여 구리(Cu) 또는 알루미늄(Al)을 증착할 수가 있다. 이 경우 텅스텐만 이용한 경우에 비하여 비저항을 더욱 낮게 구현할 수가 있다.The present invention is also applicable to the case of forming the trench capacitor and the peripheral transistor circuit requiring the high temperature process before the buried gate of the cell region. In this case, a metal such as copper (Cu) or aluminum (Al) having a lower specific resistance than tungsten may be used in the buried gate process. At this time, in order to maintain the midgap work-function, a thin layer of tungsten using a tungsten silicon nitride film or a tungsten silicon nitride film applied with tungsten silicide and ammonia annealing is deposited first, and then copper (Cu) or Aluminum (Al) can be deposited. In this case, the specific resistance can be realized even lower than when only tungsten is used.

고온 공정을 요구하는 주변 트랜지스터 회로를 셀영역의 매립게이트보다 먼저 형성할 경우는, 비휘발성 계열의 메모리 중 GST 물질의 상변환을 이용한 PRAM, 자성체의 스핀토크트랜스퍼(Spin Torque Transfer) 현상을 이용하여 신호 저장하는 STT-RAM, 비휘발성 계열의 메모리 중 전류 값에 따른 저항 변화를 이용하여 신호를 저장하는 저항메모리(ReRAM)를 포함한다.In the case of forming the peripheral transistor circuit requiring a high temperature process before the buried gate of the cell region, the spin-torque transfer phenomenon of the magnetic material and the PRAM using the phase conversion of the GST material is used. STT-RAM for storing signals, and resistance memory (ReRAM) for storing signals using resistance changes according to current values among nonvolatile memories.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

21 : 반도체기판 22 : 소자분리막
23 : 활성영역 26 : 트렌치
27 : 게이트절연막 28 : 금속실리사이드막
30 : 금속실리콘질화막 31 : 텅스텐막
32 : 캡핑막21 semiconductor substrate 22 device isolation film
23: active area 26: trench
27 gate insulating film 28 metal silicide film
30 metal silicon nitride film 31 tungsten film
32: capping film

Claims (17)

반도체기판을 식각하여 트렌치를 형성하는 단계;
상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계;
상기 게이트절연막 상에 텅스텐실리사이드막을 형성하는 단계; 및
상기 텅스텐실리사이드막에 대해 암모니아 분위기에서 어닐하여 텅스텐실리콘질화막을 형성하는 단계
를 포함하는 반도체장치의 매립게이트 제조 방법.
Etching the semiconductor substrate to form a trench;
Forming a gate insulating film on a surface of the trench;
Forming a tungsten silicide film on the gate insulating film; And
Annealing the tungsten silicide film in an ammonia atmosphere to form a tungsten silicon nitride film
A buried gate manufacturing method of a semiconductor device comprising a.
제1항에 있어서,
상기 텅스텐실리사이드막은 화학기상증착법을 이용하여 증착하는 반도체장치의 매립게이트 제조 방법.
The method of claim 1,
The tungsten silicide layer is deposited using a chemical vapor deposition method.
제2항에 있어서,
상기 텅스텐실리사이드막 증착시 텅스텐소스가스는 육불화텅스텐 또는 텅스텐헥사카보닐을 포함하는 반도체장치의 매립게이트 제조 방법.
The method of claim 2,
The method of manufacturing a buried gate of a semiconductor device in which the tungsten source gas includes tungsten hexafluoride or tungsten hexacarbonyl when the tungsten silicide layer is deposited.
제1항에 있어서,
상기 어닐은, 500?900℃에서 진행하는 반도체장치의 매립게이트 제조 방법.
The method of claim 1,
The annealing is a buried gate manufacturing method of a semiconductor device that proceeds at 500 ~ 900 ℃.
제1항에 있어서,
상기 텅스텐실리콘질화막 상에 상기 트렌치를 매립하는 텅스텐막을 형성하는 단계; 및
상기 트렌치를 부분매립하도록 상기 텅스텐막과 텅스텐실리콘질화막을 선택적으로 제거하는 단계
를 더 포함하는 반도체장치의 매립게이트 제조 방법.
The method of claim 1,
Forming a tungsten film filling the trench on the tungsten silicon nitride film; And
Selectively removing the tungsten film and the tungsten silicon nitride film to partially fill the trench
A buried gate manufacturing method of a semiconductor device further comprising.
제5항에 있어서,
상기 텅스텐막을 형성한 후, 급속어닐(RTA)을 진행하는 반도체장치의 매립게이트 제조 방법.
The method of claim 5,
A method of manufacturing a buried gate in a semiconductor device in which rapid annealing (RTA) is performed after the tungsten film is formed.
제5항에 있어서,
상기 텅스텐막은 화학기상증착법(CVD)을 이용하여 증착하는 반도체장치의 매립게이트 제조 방법.
The method of claim 5,
The tungsten film is deposited using chemical vapor deposition (CVD).
제5항에 있어서,
상기 텅스텐막 증착시, 텅스텐소스는 육불화텅스텐(WF6) 또는 텅스텐헥사카보닐{Tungsten hexacabonyl; W(CO)6}을 이용하는 반도체장치의 매립게이트 제조 방법.
The method of claim 5,
When the tungsten film is deposited, the tungsten source may be tungsten hexafluoride (WF 6 ) or tungsten hexacarbononyl (Tungsten hexacabonyl; A method of manufacturing a buried gate in a semiconductor device using W (CO) 6 }.
반도체기판을 식각하여 트렌치를 형성하는 단계;
상기 트렌치의 표면 상에 게이트절연막을 형성하는 단계;
상기 게이트절연막 상에 금속실리사이드막을 형성하는 단계;
상기 금속실리사이드막을 금속실리콘질화막으로 개질시키는 단계;
상기 금속실리콘질화막 상에 상기 트렌치를 매립하는 텅스텐막을 형성하는 단계; 및
상기 텅스텐막과 금속실리콘질화막을 선택적으로 제거하여 상기 트렌치를 매립하는 매립게이트를 형성하는 단계
를 포함하는 반도체장치 제조 방법.
Etching the semiconductor substrate to form a trench;
Forming a gate insulating film on a surface of the trench;
Forming a metal silicide film on the gate insulating film;
Modifying the metal silicide film to a metal silicon nitride film;
Forming a tungsten film filling the trench on the metal silicon nitride film; And
Selectively removing the tungsten film and the metal silicon nitride film to form a buried gate filling the trench
≪ / RTI >
제9항에 있어서,
상기 금속실리사이드막을 금속실리콘질화막으로 개질시키는 단계는,
질소가스 분위기에서 어닐하는 반도체장치 제조 방법.
10. The method of claim 9,
The step of modifying the metal silicide film to a metal silicon nitride film,
A semiconductor device manufacturing method that anneals in a nitrogen gas atmosphere.
제9항에 있어서,
상기 어닐은, 500?900℃에서 진행하는 반도체장치 제조 방법.
10. The method of claim 9,
The said annealing is a semiconductor device manufacturing method which advances at 500-900 degreeC.
제9항에 있어서,
상기 금속실리사이드막은 화학기상증착법을 이용하여 증착하는 반도체장치 제조 방법.
10. The method of claim 9,
The metal silicide film is deposited using a chemical vapor deposition method.
제9항에 있어서,
상기 텅스텐막은 화학기상증착법(CVD)을 이용하여 증착하는 반도체장치 제조 방법.
10. The method of claim 9,
The tungsten film is deposited by chemical vapor deposition (CVD).
제9항에 있어서,
상기 텅스텐막을 형성한 후, 급속어닐(RTA)을 진행하는 반도체장치 제조 방법.
10. The method of claim 9,
And forming a tungsten film, and then performing rapid annealing (RTA).
제9항에 있어서,
상기 금속실리사이드막은 텅스텐실리사이드(WSi), 탄탈륨실리사이드(TaSi), 몰리브덴실리사이드(MoSi), 티타늄실리사이드(TiSi), 하프늄실리사이드(HfSi), 지르코늄실리사이드(ZrSi), 코발트실리사이드(CoSi), 크롬실리사이드(CrSi) 또는 니켈실리사이드(NiSi) 중에서 선택된 어느 하나를 포함하는 반도체장치 제조 방법.
10. The method of claim 9,
The metal silicide layer includes tungsten silicide (WSi), tantalum silicide (TaSi), molybdenum silicide (MoSi), titanium silicide (TiSi), hafnium silicide (HfSi), zirconium silicide (ZrSi), cobalt silicide (CoSi), and chrome silicide (CrSi). ) Or nickel silicide (NiSi).
제9항에 있어서,
상기 기판은 셀영역과 주변회로영역을 포함하고, 상기 매립게이트는 상기 셀영역에 형성되는 반도체장치 제조 방법.
10. The method of claim 9,
The substrate includes a cell region and a peripheral circuit region, and the buried gate is formed in the cell region.
제16항에 있어서,
상기 주변회로영역에 주변회로 트랜지스터의 게이트를 형성한 후에 상기 매립게이트를 형성하는 반도체장치 제조 방법.The method of claim 16,
And forming the buried gate after the gate of the peripheral circuit transistor is formed in the peripheral circuit region.
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