KR20120020944A - Dicing method of semiconductor device - Google Patents

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Abstract

PURPOSE: A dicing method of a semiconductor wafer is provided to manufacture chips having various types or shapes by controlling a lateral profile of the chips with the change of a process condition in dry etching. CONSTITUTION: A semiconductor wafer(10) is etched by using a scribe lane mask pattern(14) as a mask. Chip support parts(18) are formed on a lower part of a chip(12). The scribe lane mask pattern is removed. A back side of the semiconductor wafer is grinded. Separated individual chips and individual chip supporting parts are formed.

Description

반도체 웨이퍼의 다이싱 방법{dicing method of semiconductor device}Dicing method of semiconductor device

본 발명은 반도체 웨이퍼의 다이싱 방법(dicing method)에 관한 것으로, 보다 상세하게는 반도체 웨이퍼 상에 복수개의 칩들을 형성한 후, 패키징 전에 복수개의 칩들을 만드는 반도체 웨이퍼의 다이싱 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a dicing method of a semiconductor wafer, and more particularly, to a dicing method of a semiconductor wafer, after forming a plurality of chips on the semiconductor wafer, and then making a plurality of chips before packaging.

반도체 웨이퍼 상에는 많은 반도체 제조 공정들을 통하여 복수개의 칩들이 제조된다. 복수개의 칩들이 형성된 반도체 웨이퍼는 다이싱 공정을 통하여 서로 분리된 개별칩들이 제조된다. 광의적으로 다이싱 공정은 반도체 웨이퍼의 후면을 그라인딩(grinding)하고, 칩들 사이의 다이싱 라인을 따라 반도체 웨이퍼를 다이아몬드 톱(saw)이나 레이저를 이용하여 절단함으로써 서로 분리된 복수개의 개별칩들을 제조하는 공정이다. A plurality of chips is fabricated on a semiconductor wafer through many semiconductor manufacturing processes. In the semiconductor wafer in which a plurality of chips are formed, individual chips separated from each other are manufactured through a dicing process. The dicing process broadly produces a plurality of individual chips separated from each other by grinding the back side of the semiconductor wafer and cutting the semiconductor wafer with a diamond saw or laser along a dicing line between the chips. It is a process to do it.

다이싱 공정시에 반도체 웨이퍼를 다이싱 라인을 따라 절단하여야 하기 때문에 절단 면적(다이싱 면적)을 줄일 필요가 있다. 절단 면적을 줄어야만 제조 공정 비용을 줄일 수 있고, 반도체 웨이퍼 상에 보다 더 많은 수의 칩들을 설계하고 제조할 수 있다. Since the semiconductor wafer must be cut along the dicing line during the dicing process, it is necessary to reduce the cutting area (dicing area). Reducing the cut area reduces manufacturing process costs and allows the design and manufacture of larger numbers of chips on semiconductor wafers.

다이싱 공정에 포함되어 있는 반도체 웨이퍼의 후면을 그라인딩할 때 반도체 웨이퍼의 모서리(edge) 손상이 최소화되어야 한다. 이렇게 모서리 손상이 최소화되어야만 반도체 웨이퍼 상에 보다 더 많은 수의 칩들을 설계하고 제조할 수 있다. Edge grinding of the semiconductor wafer should be minimized when grinding the backside of the semiconductor wafer included in the dicing process. This minimized edge damage allows more chips to be designed and manufactured on semiconductor wafers.

본 발명이 해결하고자 하는 과제는 반도체 웨이퍼의 다이싱 공정시 절단 면적을 획기적으로 줄일 수 있는 반도체 웨이퍼의 다이싱 방법을 제공하는 데 있다. An object of the present invention is to provide a dicing method of a semiconductor wafer that can significantly reduce the cutting area during the dicing process of the semiconductor wafer.

또한, 본 발명이 해결하고자 하는 과제는 반도체 웨이퍼의 후면을 그라인딩할 때 반도체 웨이퍼의 모서리 손상을 줄일 수 있는 반도체 웨이퍼의 다이싱 방법을 제공하는 데 있다. In addition, an object of the present invention is to provide a dicing method of a semiconductor wafer that can reduce the edge damage of the semiconductor wafer when grinding the back surface of the semiconductor wafer.

상술한 과제를 해결하기 위하여, 본 발명의 일 측면에 의한 반도체 웨이퍼의 다이싱 방법은 복수개의 칩들이 제조된 반도체 웨이퍼를 준비하는 것을 포함한다. 반도체 웨이퍼를 노출하도록 칩들 상에 스크라이브 레인 마스크 패턴을 형성한다. 스크라이브 레인 마스크 패턴을 마스크로 반도체 웨이퍼를 일정 깊이로 식각하여 칩들 하부에 복수개의 칩 지지부들을 형성한다. 스크라이브 레인 마스크 패턴을 마스크를 제거한다. 칩 지지부들까지 반도체 웨이퍼의 후면을 그라인딩하여 서로 분리된 개별칩들 및 개별칩 지지부들을 형성한다.In order to solve the above problem, a dicing method of a semiconductor wafer according to an aspect of the present invention includes preparing a semiconductor wafer on which a plurality of chips are manufactured. A scribe lane mask pattern is formed on the chips to expose the semiconductor wafer. The semiconductor wafer is etched to a predetermined depth using the scribe lane mask pattern as a mask to form a plurality of chip supports under the chips. Remove the scribe lane mask pattern mask. The back surface of the semiconductor wafer is ground up to the chip supports to form individual chips and individual chip supports separated from each other.

칩 지지부들은 플라즈마를 이용하여 반도체 웨이퍼를 건식식각하여 형성할 수 있다. 반도체 웨이퍼를 플라즈마를 이용한 건식 식각할 때, 반도체 웨이퍼의 모서리에는 테라스를 형성할 수 있다. 반도체 웨이퍼를 플라즈마를 이용한 건식 식각을 통해 칩 지지부를 형성할 때, 칩 및 칩 지지부의 측면 프로파일을 변경할 수 있다. The chip supports may be formed by dry etching the semiconductor wafer using plasma. When dry etching the semiconductor wafer using plasma, a terrace may be formed at the edge of the semiconductor wafer. When forming the chip support through dry etching using plasma, the side profile of the chip and the chip support may be changed.

칩 및 칩 지지부의 측면 프로파일은 하부폭이 상부폭보다 크거나, 작거나 또는 동일할 수 있다. 스크라이브 레인 마스크 패턴은 사진식각공정을 통하여 형성한 포토레지스트 패턴일 수 있다. 스크라이브 레인 마스크 패턴은 칩들 상에 반도체 웨이퍼의 스크라이브 레인을 노출하도록 형성할 수 있다. The side profile of the chip and chip support may have a lower width that is greater than, less than or equal to the upper width. The scribe lane mask pattern may be a photoresist pattern formed through a photolithography process. The scribe lane mask pattern may be formed to expose the scribe lane of the semiconductor wafer on the chips.

서로 분리된 개별칩 및 개별칩 지지부들은, 반도체 웨이퍼의 전면측의 칩들 상에 보호 테이프를 부착하고, 반도체 웨이퍼의 후면을 그라인딩하여 형성할 수 있다. 반도체 웨이퍼의 후면측에서 개별칩 지지부들의 바닥 및 양측벽의 일부에 후면 전극을 더 형성할 수 있다. 후면 전극은 스침각(여입사각, 경사각) 증착 방식으로 형성할 수 있다. The individual chips and the individual chip supports separated from each other may be formed by attaching a protective tape on the chips on the front side of the semiconductor wafer and grinding the back surface of the semiconductor wafer. A back electrode may be further formed on the bottom of the individual chip supports and a part of both side walls at the back side of the semiconductor wafer. The back electrode may be formed by a grazing angle (incidence angle, inclination angle) deposition method.

또한, 본 발명의 다른 측면에 의한 반도체 웨이퍼의 다이싱 방법은 복수개의 칩들이 제조된 반도체 웨이퍼를 준비하는 것을 포함한다. 반도체 웨이퍼의 전면측의 칩들 상에 스크라이브 레인 마스크 패턴을 형성한다. 스크라이브 레인 마스크 패턴을 마스크로 반도체 웨이퍼를 일정 깊이로 건식식각하여 칩들 하부에 복수개의 칩지지부들을 형성한다. 스크라이브 레인 마스크 패턴을 제거한다. 반도체 웨이퍼의 전면측의 칩들 상에 보호 테이프를 부착한다. In addition, a method of dicing a semiconductor wafer according to another aspect of the present invention includes preparing a semiconductor wafer on which a plurality of chips are manufactured. A scribe lane mask pattern is formed on the chips on the front side of the semiconductor wafer. The semiconductor wafer is dry-etched to a predetermined depth using a scribe lane mask pattern as a mask to form a plurality of chip support parts under the chips. Remove the scribe lane mask pattern. A protective tape is attached onto the chips on the front side of the semiconductor wafer.

반도체 웨이퍼의 후면을 그라인딩하여 칩지지부들을 노출함으로써 서로 분리된 복수개의 개별칩들 및 개별칩 지지부들을 형성한다. 반도체 웨이퍼의 후면측의 개별칩 지지부들 상에 캐리어 테이프를 부착한다. 개별칩들 상에 부착된 보호 테이프를 제거한다. The back surface of the semiconductor wafer is ground to expose the chip supports to form a plurality of individual chips and individual chip supports separated from one another. The carrier tape is attached onto the individual chip supports on the back side of the semiconductor wafer. Remove the protective tape attached to the individual chips.

본 발명에 의한 반도체 웨이퍼의 다이싱 방법은 반도체 웨이퍼 상의 절단 면적, 즉 스크라이브레인 표면적을 최소화하여 반도체 웨이퍼 상에 보다 더 많은 수의 칩들을 설계하고 제조할 수 있다. The dicing method of the semiconductor wafer according to the present invention can design and manufacture a larger number of chips on the semiconductor wafer by minimizing the cutting area on the semiconductor wafer, that is, the scribe lane surface area.

본 발명에 의한 반도체 웨이퍼의 다이싱 방법은 반도체 웨이퍼 상에 칩 밀도가 높은 칩들이 설계 및 제조되어 있을 경우 다이싱 공정시간을 줄일 수 있다. The dicing method of the semiconductor wafer according to the present invention can reduce the dicing process time when chips with high chip density are designed and manufactured on the semiconductor wafer.

본 발명에 의한 반도체 웨이퍼의 다이싱 방법은 그라인딩 공정시 반도체 웨이퍼의 모서리 손상 내지 파손을 방지하기 위한 모서리 처리 공정을 포함하지 않아 공정을 단순화할 수 있다. The dicing method of the semiconductor wafer according to the present invention does not include an edge treatment process for preventing edge damage or breakage of the semiconductor wafer during the grinding process, thereby simplifying the process.

본 발명에 의한 반도체 웨이퍼의 다이싱 방법은 반도체 웨이퍼의 건식 식각시 공정 조건 변경으로 칩의 측면 프로파일을 조절할 수 있어 다양한 형태나 모양의 칩을 제조할 수 있다. In the method of dicing a semiconductor wafer according to the present invention, the side profile of the chip may be adjusted by changing process conditions during dry etching of the semiconductor wafer, thereby making it possible to manufacture chips of various shapes or shapes.

본 발명에 의한 반도체 웨이퍼의 다이싱 방법은 칩 지지부 측벽의 일부에 전극을 코팅하여 후면 전극을 형성할 수 있다. 이렇게 되면, 칩 실장시 솔더와의 접촉 면적으로 증가시켜 솔더링 기능을 향상시킬 수 있다. 또한, 칩이 광학 칩일 경우 측벽의 칩 지지부를 통한 광흡수를 감소시킬 수 있다. In the dicing method of the semiconductor wafer according to the present invention, the back electrode may be formed by coating an electrode on a portion of the sidewall of the chip support. In this case, the soldering function can be improved by increasing the contact area with the solder when the chip is mounted. In addition, when the chip is an optical chip, it is possible to reduce the light absorption through the chip support of the side wall.

도 1 내지 도 5와, 도 7은 각각 본 발명의 제1 실시예에 의한 반도체 웨이퍼의 다이싱 방법을 설명하기 위한 반도체 웨이퍼의 단면도 및 흐름도이고,
도 6은 본 발명의 반도체 웨이퍼의 다이싱 방법에 이용될 수 있는 반도체 웨이퍼의 평면도이고,
도 8 내지 도 12는 본 발명과 비교를 위한 비교예의 반도체 웨이퍼의 다이싱 방법을 설명하기 위한 단면도이고,
도 13 및 도 14와, 도 15는 각각 본 발명의 제2 실시예에 의한 반도체 웨이퍼의 다이싱 방법을 설명하기 위한 반도체 웨이퍼의 단면도 및 흐름도이고,
도 16은 본 발명에 따라 스침각(경사각) 증착 방식에 의한 도 13의 후면 전극 형성 방법을 설명하기 위한 도면이고,
도 17은 일반 증착 방식에 따른 비교예의 후면 전극 형성 방법을 설명하기 위한 도면이고,
도 18 내지 도 20은 본 발명에 의한 개별칩 지지부, 개별칩 및 후면 전극의 다양한 예를 도시한 단면도들이다.1 to 5 and 7 are cross-sectional views and flowcharts of a semiconductor wafer for explaining the dicing method of the semiconductor wafer according to the first embodiment of the present invention, respectively.
6 is a plan view of a semiconductor wafer that can be used in the dicing method of the semiconductor wafer of the present invention,
8 to 12 are cross-sectional views illustrating a dicing method of a semiconductor wafer of a comparative example for comparison with the present invention;
13, 14, and 15 are cross-sectional views and flowcharts of a semiconductor wafer for explaining a dicing method of a semiconductor wafer according to a second embodiment of the present invention, respectively.
FIG. 16 is a view for explaining a method of forming a rear electrode of FIG. 13 by a grazing angle deposition method according to the present invention;
17 is a view for explaining a method of forming a back electrode of a comparative example according to a general deposition method;
18 to 20 are cross-sectional views showing various examples of the individual chip support, the individual chip and the back electrode according to the present invention.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art. The present invention is capable of various modifications and various forms, and specific embodiments are illustrated and described in detail in the drawings. However, this is not intended to limit the present invention to the specific disclosed form, it should be understood to include all modifications, equivalents, and substitutes included in the spirit and scope of the present invention. In describing each drawing, like reference numerals are used for like elements. In the accompanying drawings, the dimensions of the structures are shown to be enlarged or reduced than actual for clarity of the invention.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular example embodiments only and is not intended to be limiting of the present invention. Singular expressions include plural expressions unless the context clearly indicates otherwise. In this application, the terms "comprise" or "have" are intended to indicate that there is a feature, number, step, action, component, part, or combination thereof described on the specification, and one or more other features. It is to be understood that the present invention does not exclude the possibility of the presence or the addition of numbers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless defined otherwise, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art. Terms such as those defined in the commonly used dictionaries should be construed as having meanings consistent with the meanings in the context of the related art, and are not construed in ideal or excessively formal meanings unless expressly defined in this application. Do not.

도 1 내지 도 5와, 도 7은 각각 본 발명의 제1 실시예에 의한 반도체 웨이퍼의 다이싱 방법을 설명하기 위한 반도체 웨이퍼의 단면도 및 흐름도이고, 도 6은 본 발명의 반도체 웨이퍼의 다이싱 방법에 이용될 수 있는 반도체 웨이퍼의 평면도이다.1 to 5 and 7 are cross-sectional views and a flowchart of a semiconductor wafer for explaining the dicing method of the semiconductor wafer according to the first embodiment of the present invention, respectively, and FIG. 6 is a dicing method of the semiconductor wafer of the present invention. A top view of a semiconductor wafer that can be used for.

도 1, 도 6 및 도 7을 참조하면, 복수개의 칩들(12)이 제조된 반도체 웨이퍼(10)를 준비한다(스텝 40). 반도체 웨이퍼(10)는 실리콘 웨이퍼일 수 있고, 화합물 반도체 웨이퍼일수도 있다. 반도체 웨이퍼(10)는 도 1 및 도 6에 도시한 바와 같이 칩들(12)이 형성되어 있고, 칩들(12) 사이에는 스크라이브 레인(scribe lane, 16)이 형성되어 있다. 스크라이브 레인(16)은 칩(12)이 형성되지 않는 영역이다. 도 1에 도시된 바와 같이 칩들(12)에 의해 반도체 웨이퍼(10)의 표면, 즉 스크라이브 레인(16)은 노출된다. 1, 6, and 7, a semiconductor wafer 10 on which a plurality of chips 12 are manufactured is prepared (step 40). The semiconductor wafer 10 may be a silicon wafer or a compound semiconductor wafer. As shown in FIGS. 1 and 6, the semiconductor wafer 10 includes chips 12, and a scribe lane 16 is formed between the chips 12. The scribe lane 16 is a region where the chip 12 is not formed. As shown in FIG. 1, the surface of the semiconductor wafer 10, ie, the scribe lane 16, is exposed by the chips 12.

반도체 웨이퍼의 전면측의 칩들(12) 상에 스크라이브 레인 마스크 패턴(14)을 형성한다(스텝 42). 스크라이브 레인 마스크 패턴(14)은 포토레지스트 패턴으로 형성할 수 있다. 스크라이브 레인 마스크 패턴(14)은 칩들(12) 상에 반도체 웨이퍼(10)의 스크라이브 레인(16)을 노출하도록 형성할 수 있다. 스크라이브 레인 마스크 패턴(14)은 반도체 웨이퍼(10)의 모서리 부분을 노출하도록 형성할 수 있다. A scribe lane mask pattern 14 is formed on the chips 12 on the front side of the semiconductor wafer (step 42). The scribe lane mask pattern 14 may be formed as a photoresist pattern. The scribe lane mask pattern 14 may be formed to expose the scribe lane 16 of the semiconductor wafer 10 on the chips 12. The scribe lane mask pattern 14 may be formed to expose corner portions of the semiconductor wafer 10.

스크라이브 레인 마스크 패턴(14)은 칩들(12)이 형성된 반도체 웨이퍼(10)의 전면에 포토레지스트막을 형성한 다음, 사진식각공정을 통하여 형성한다. 사진식각공정은 포토레지스트막 사진 공정, 현상 공정 및 식각 공정을 의미한다. 스크라이브 레인 마스크 패턴(14)은 칩(12)의 제조시 이용되는 사진식각공정을 통하여 형성할 수 있기 때문에, 아주 미세하게 형성할 수 있다. 따라서, 본 발명은 반도체 웨이퍼(10) 상에 미세하게 칩들(12)을 형성하여도 다이싱 공정을 수행할 수 있다. The scribe lane mask pattern 14 is formed through a photolithography process after forming a photoresist film on the entire surface of the semiconductor wafer 10 on which the chips 12 are formed. The photolithography process means a photoresist film photolithography process, a developing process, and an etching process. Since the scribe lane mask pattern 14 may be formed through a photolithography process used in manufacturing the chip 12, the scribe lane mask pattern 14 may be formed very finely. Therefore, the dicing process may be performed even if the chips 12 are minutely formed on the semiconductor wafer 10.

스크라이브 레인 마스크 패턴(14)은 칩들(12) 상에 형성되기 때문에, 스크라이브 레인 마스크 패턴(14)을 형성하더라도 반도체 웨이퍼(10)는 노출된다. 스크라이브 레인 마스크 패턴(14)은 후의 반도체 웨이퍼(10)의 식각 깊이나 그라인딩 공정시 반도체 웨이퍼(10)의 후면 그라인딩 깊이에 의하여 두께를 정할 수 있다. 예컨대, 스크라이브 레인 마스크 패턴(14)은 약 2-20㎛의 두께로 형성할 수 있다. 도 2 및 도 7을 참조하면, 스크라이브 레인 마스크 패턴(14)을 마스크로 반도체 웨이퍼(10)를 일정 깊이(T1)로 식각하여 칩들(12) 하부에 복수개의 칩 지지부들(18)을 형성한다(스텝 46). 칩 지지부들(18)은 플라즈마를 이용하여 반도체 웨이퍼(10)를 건식식각하여 형성할 수 있다. Since the scribe lane mask pattern 14 is formed on the chips 12, the semiconductor wafer 10 is exposed even when the scribe lane mask pattern 14 is formed. The scribe lane mask pattern 14 may be determined by the etching depth of the semiconductor wafer 10 or the rear grinding depth of the semiconductor wafer 10 during the grinding process. For example, the scribe lane mask pattern 14 may be formed to a thickness of about 2-20 μm. 2 and 7, the semiconductor wafer 10 is etched to a predetermined depth T1 using the scribe lane mask pattern 14 as a mask to form a plurality of chip supports 18 under the chips 12. (Step 46). The chip supports 18 may be formed by dry etching the semiconductor wafer 10 using plasma.

반도체 웨이퍼(10)를 플라즈마를 이용한 건식식각 할 때, 반도체 웨이퍼(10)의 모서리에는 테라스(19)를 형성할 수 있다. 테라스(terrace)로 인해 후의 그라인딩 공정시 반도체 웨이퍼(10)의 모서리의 손상을 억제할 수 있다. 후술하겠지만 반도체 웨이퍼(10)를 플라즈마를 이용한 건식식각을 통해 칩 지지부(18)를 형성할 때, 식각 조건 변경을 통해 칩(12) 및 칩 지지부(18)의 측면 프로파일을 다양하게 변경할 수 있다. 예컨대, 칩(12) 및 칩 지지부(18)의 측면 프로파일이 도 1과 같이 하부폭이 상부폭과 동일할 수 있고, 후술하는 바와 같이 하부폭이 상부폭보다 크거나 작을 수 있다.When dry etching the semiconductor wafer 10 using plasma, a terrace 19 may be formed at an edge of the semiconductor wafer 10. Due to the terrace, damage to the edges of the semiconductor wafer 10 can be suppressed in the later grinding process. As will be described later, when the chip support 18 is formed by dry etching the plasma wafer 10 using plasma, the side profile of the chip 12 and the chip support 18 may be variously changed by changing the etching conditions. For example, the side profile of the chip 12 and the chip support 18 may have a lower width equal to the upper width as shown in FIG. 1, and the lower width may be larger or smaller than the upper width as described below.

도 3 및 도 7을 참조하면, 스크라이브 레인 마스크 패턴(14)을 제거한다(스텝 48). 스크라이브 레인 마스크 패턴(14)을 제거한 후에는 반도체 웨이퍼(10)를 세정하는 세정 공정을 더 수행할 수 도 있다. 이어서, 반도체 웨이퍼(10)의 전면측의 칩들(12) 상에 보호 테이프(20)를 부착한다(스텝 50). 후 공정의 반도체 웨이퍼(10) 후면의 그라인딩시 반도체 웨이퍼(10)의 그라인딩 두께는 T2이다.3 and 7, the scribe lane mask pattern 14 is removed (step 48). After removing the scribe lane mask pattern 14, a cleaning process for cleaning the semiconductor wafer 10 may be further performed. Subsequently, a protective tape 20 is attached onto the chips 12 on the front side of the semiconductor wafer 10 (step 50). The grinding thickness of the semiconductor wafer 10 at the time of grinding the back surface of the semiconductor wafer 10 in a later process is T2.

도 4 및 도 7을 참조하면, 칩 지지부들(18)까지 반도체 웨이퍼(10)의 후면을 그라인딩한다(스텝 52). 다시 말해, 칩 지지부들(18)이 노출될 때까지 반도체 웨이퍼(10)의 후면을 그라인딩한다. 이렇게 되면, 서로 분리된 개별칩들(12) 및 개별칩 지지부들(18)이 형성된다. 본 발명에서 그라인딩이라는 용어는 연마, 폴리싱(polishing) 등의 개념을 포함하는 것으로 이해되어야 한다. 여하튼, 반도체 웨이퍼(10)의 후면 두께는 줄이는 공정이면 본 발명의 개념에 포함된다. 4 and 7, the back surface of the semiconductor wafer 10 is ground up to the chip supports 18 (step 52). In other words, the back surface of the semiconductor wafer 10 is ground until the chip supports 18 are exposed. In this case, the individual chips 12 and the individual chip supports 18 are separated from each other. In the present invention, the term grinding should be understood to include concepts such as polishing, polishing, and the like. In any case, the back thickness of the semiconductor wafer 10 is included in the concept of the present invention as long as it is a process for reducing the thickness.

반도체 웨이퍼(10)의 후면 그라인딩을 통하여 반도체 패키징을 위한 적정 두께의 개별칩(12) 및 개별칩 지지부(18)가 완성된다. 개별칩 지지부(18)는 개별칩(12)이 다이오드일 경우에는 전극으로 이용될 수 있다.Through the back grinding of the semiconductor wafer 10, the individual chips 12 and the individual chip supports 18 of appropriate thickness for semiconductor packaging are completed. The individual chip support 18 may be used as an electrode when the individual chip 12 is a diode.

도 5 및 도 7을 참조하면, 개별칩 지지부들(18) 상에 캐리어 테이프(22)를 부착한다. 다시 말해, 개별칩 지지부들(18)을 지지하는 캐리어 테이프(22)를 부착한다(스텝 54). 이어서, 보호 테이프(20)를 제거한다(스텝 56). 이렇게 보호 테이프(20)를 제거함으로써 다이싱 공정은 완성된다. 다이싱 공정은 협의적으로 도 1 내지 도 4까지의 공정을 의미할 수도 있다.5 and 7, the carrier tape 22 is attached onto the individual chip supports 18. In other words, the carrier tape 22 supporting the individual chip supports 18 is attached (step 54). Next, the protective tape 20 is removed (step 56). The dicing process is completed by removing the protective tape 20 in this way. The dicing process may mean the process of FIGS. 1 to 4 narrowly.

도 8 내지 도 12는 본 발명과 비교를 위한 비교예의 반도체 웨이퍼의 다이싱 방법을 설명하기 위한 단면도이다.8 to 12 are cross-sectional views for explaining a dicing method of a semiconductor wafer of a comparative example for comparison with the present invention.

도 8 및 도 9를 참조하면, 앞서 설명한 본 발명과 동일하게 복수개의 칩들(12)이 제조된 반도체 웨이퍼(10)가 준비된다. 반도체 웨이퍼(10)는 앞서 설명한 바와 같이 칩들(12) 사이에 스크라이브 레인들(16)이 형성되어 있다. 8 and 9, a semiconductor wafer 10 in which a plurality of chips 12 are manufactured is prepared in the same manner as described above. As described above, the semiconductor wafer 10 has scribe lanes 16 formed between the chips 12.

이어서, 반도체 웨이퍼(10)의 전면측의 칩들(12) 상에 보호 테이프(20)를 부착한다. 계속하여, 반도체 웨이퍼(10)의 후면을 그라인딩하여 반도체 웨이퍼(10)의 두께를 줄인다. 이렇게 되면, 반도체 웨이퍼(10)는 그라인딩된 반도체 웨이퍼(24)로 변경된다. Subsequently, a protective tape 20 is attached onto the chips 12 on the front side of the semiconductor wafer 10. Subsequently, the back surface of the semiconductor wafer 10 is ground to reduce the thickness of the semiconductor wafer 10. In this case, the semiconductor wafer 10 is changed into the ground semiconductor wafer 24.

도 10 및 도 11을 참조하면, 그라인딩된 반도체 웨이퍼(24)의 후면에 캐리어 테이프(22)를 부착한다. 그라인딩된 반도체 웨이퍼(24)의 전면측의 보호 테이프(20)를 제거한다. 계속하여, 절단날(26)을 이용하여 스크라이브 레인들(16)을 따라 그라인딩 반도체 웨이퍼(24)를 절단하는 소잉 공정(sawing process)을 수행한다. 다시 말해, 그라인딩 반도체 웨이퍼(24)는 스크라이브 레인(16) 각각을 절단한다. 절단날(26)은 다이아몬드 칼을 이용하여 수행한다. Referring to FIGS. 10 and 11, the carrier tape 22 is attached to the rear surface of the ground semiconductor wafer 24. The protective tape 20 on the front side of the ground semiconductor wafer 24 is removed. Subsequently, a sawing process of cutting the grinding semiconductor wafer 24 along the scribe lanes 16 using the cutting blade 26 is performed. In other words, the grinding semiconductor wafer 24 cuts each of the scribe lanes 16. The cutting blade 26 is performed using a diamond knife.

도 12를 참조하면, 그라인딩 반도체 웨이퍼(24)의 스크라이브 레인들(16)의 절단에 따라 캐리어 테이프(22) 상에 서로 분리된 개별칩들(12) 및 개별칩 지지부들(18)이 완성된다. Referring to FIG. 12, the individual chips 12 and the individual chip supports 18 separated from each other on the carrier tape 22 are completed by cutting the scribe lanes 16 of the grinding semiconductor wafer 24. .

이상과 같이 수행되는 비교예의 반도체 웨이퍼의 다이싱 방법은 본 발명과 비교할 때 다음과 같은 차이점이 있다. The dicing method of the semiconductor wafer of the comparative example performed as described above has the following differences when compared with the present invention.

첫째로, 비교예의 반도체 웨이퍼의 다이싱 방법은 반도체 웨이퍼(10) 상의 칩(12)수가 많을수록 절단 면적이 넓어서 소잉 공정시간이 매우 길어진다. 이에 반하여, 본 발명은 칩(12) 상에 사진식각공정으로 스크라이브 레인 마스크 패턴(14)을 형성하고, 반도체 웨이퍼(10)를 식각하기 때문에 절단 면적을 크게 줄일 수 있으며 소잉 공정시간도 크게 줄일 수 있다. 본 발명은 반도체 웨이퍼(10) 상의 절단 면적, 즉 스크라이브레인 표면적을 최소화하여 반도체 웨이퍼(10) 상에 보다 더 많은 수의 칩들을 설계하고 제조할 수 있다. 또한, 본 발명은 반도체 웨이퍼(10) 상에 칩 밀도가 높은 칩들(12)이 설계 및 제조되어 있을 경우 다이싱 공정시간을 줄일 수 있다. First, in the dicing method of the semiconductor wafer of the comparative example, as the number of chips 12 on the semiconductor wafer 10 increases, the cutting area becomes wider, and the sawing process time becomes very long. In contrast, the present invention forms a scribe lane mask pattern 14 on the chip 12 by a photolithography process, and since the semiconductor wafer 10 is etched, the cutting area can be greatly reduced and the sawing process time can be greatly reduced. have. The present invention can design and manufacture a larger number of chips on the semiconductor wafer 10 by minimizing the cutting area, ie, scribelane surface area, on the semiconductor wafer 10. In addition, the present invention may reduce the dicing process time when the chips 12 having high chip density are designed and manufactured on the semiconductor wafer 10.

둘째로, 비교예의 반도체 웨이퍼의 다이싱 방법은 절단날(26)의 두께나 폭의 감소 한계로 인하여 스크라이브 레인이 적정 폭을 가져야하기 때문에 스크라이브 레인의 폭을 감소시키는데 많은 한계점이 있다. 이에 반하여, 본 발명은 칩(12) 상에 사진식각공정으로 스크라이브 레인 마스크 패턴(14)을 형성하기 때문에, 절단날(26)과 같은 두께에 한정되지 않아 스크라이브 레인의 폭을 크게 줄일 수 있다. Secondly, the dicing method of the semiconductor wafer of the comparative example has a number of limitations in reducing the width of the scribe lane because the scribe lane must have an appropriate width due to the limit of the reduction in the thickness or width of the cutting edge 26. In contrast, since the scribe lane mask pattern 14 is formed on the chip 12 by a photolithography process, the width of the scribe lane can be greatly reduced because the present invention is not limited to the thickness of the cutting edge 26.

셋째로, 비교예의 반도체 웨이퍼의 다이싱 방법은 반도체 웨이퍼(10)의 후면을 그라인딩할 때 반도체 웨이퍼(10)의 모서리 부분이 손상이 우려된다. 따라서, 비교예의 반도체 웨이퍼의 다이싱 방법은 그라인딩 공정 전에 반도체 웨이퍼(10)의 모서리 부분 손상을 방지하기 위한 별도의 모서리 처리 공정이 필요하다. Third, in the dicing method of the semiconductor wafer of the comparative example, the edge portion of the semiconductor wafer 10 may be damaged when grinding the back surface of the semiconductor wafer 10. Therefore, the dicing method of the semiconductor wafer of the comparative example requires a separate edge treatment process to prevent the edge portion damage of the semiconductor wafer 10 before the grinding process.

이에 반하여, 본 발명은 칩(12) 상에 사진식각공정으로 스크라이브 레인 마스크 패턴(14)을 형성할 때 반도체 웨이퍼(10)의 모서리 부분을 노출하여 테라스(19)를 형성한다. 따라서, 본 발명은 반도체 웨이퍼(10)의 모서리 부분 손상을 방지할 수 있고, 별도의 모서리 처리 공정이 필요하지 않아 단순화할 수 있다. On the contrary, in the present invention, when the scribe lane mask pattern 14 is formed on the chip 12 by photolithography, the edge 19 of the semiconductor wafer 10 is exposed to form the terrace 19. Therefore, the present invention can prevent the edge portion of the semiconductor wafer 10 from being damaged and can be simplified since a separate edge treatment process is not required.

도 13 및 도 14와, 도 15는 각각 본 발명의 제2 실시예에 의한 반도체 웨이퍼의 다이싱 방법을 설명하기 위한 반도체 웨이퍼의 단면도 및 흐름도이다. 13, 14, and 15 are cross-sectional views and flowcharts of a semiconductor wafer for explaining a dicing method of a semiconductor wafer according to a second embodiment of the present invention, respectively.

구체적으로, 본 발명의 제2 실시예에 의한 반도체 웨이퍼의 다이싱 방법은 반도체 웨이퍼의 후면측에서 개별칩 지지부들(18)의 바닥 및 양측벽의 일부에 후면 전극(30)을 더 형성하는 것을 제외하고는 제1 실시예와 동일하다. Specifically, in the dicing method of the semiconductor wafer according to the second embodiment of the present invention, the rear electrode 30 may be further formed on the bottom of the individual chip support portions 18 and a part of both side walls at the rear side of the semiconductor wafer. Except for the same as in the first embodiment.

먼저, 앞서 설명한 바와 같이 도 1 내지 도 4의 제조 공정, 즉 스텝 40 내지 스텝 52의 제조 공정을 수행한다. 이어서, 도 13에 도시한 바와 같이 개별칩 지지부들(18)의 바닥 및 양측벽의 일부에 후면 전극(30)을 형성한다. 후면 전극(30)의 형성 방법에 대하여는 후에 자세히 설명한다. 후면 전극(30)은 금속막으로 형성할 수 있다. First, as described above, the manufacturing process of FIGS. 1 to 4, that is, the manufacturing process of steps 40 to 52 is performed. Subsequently, as shown in FIG. 13, a rear electrode 30 is formed on a portion of the bottom and both side walls of the individual chip supports 18. The method of forming the back electrode 30 will be described later in detail. The back electrode 30 may be formed of a metal film.

계속하여, 도 14 및 앞서 설명한 바와 같이 후면 전극(30)이 형성된 개별칩 지지부들(18) 상에 캐리어 테이프(22)를 부착한다(스텝 54). 이어서, 보호 테이프(20)를 제거한다(스텝 56). 이렇게 다이싱된 칩들(12)과 후면 전극(30)이 형성된 칩 지지부들(18)은 PCB 기판이나 리드 프레임과 같은 배선 기판에 실장될 수 있다. 이때, 후면 전극은 솔더와의 접촉면적으로 증가시킬 수 있어 솔더링 기능을 향상시킬 수 있다. 또한, 칩(12)이 광학칩일 경우, 후면 전극(30)은 칩지지부들(18)을 구성하는 실리콘층을 통한 광흡수를 감소시킬 수 있다.Subsequently, as shown in FIG. 14 and described above, the carrier tape 22 is attached onto the individual chip supports 18 on which the back electrode 30 is formed (step 54). Next, the protective tape 20 is removed (step 56). The chip support parts 18 having the diced chips 12 and the back electrode 30 may be mounted on a wiring board such as a PCB board or a lead frame. In this case, the rear electrode may increase the contact area with the solder, thereby improving the soldering function. In addition, when the chip 12 is an optical chip, the rear electrode 30 may reduce light absorption through the silicon layer constituting the chip support portions 18.

도 16은 본 발명에 따라 스침각(경사각) 증착 방식에 의한 도 13의 후면 전극 형성 방법을 설명하기 위한 도면이고, 도 17은 일반 증착 방식에 따른 비교예의 후면 전극 형성 방법을 설명하기 위한 도면이다.FIG. 16 is a view illustrating a back electrode forming method of FIG. 13 by a grazing angle deposition method according to the present invention, and FIG. 17 is a view illustrating a method of forming a back electrode of a comparative example according to a general deposition method. .

구체적으로, 본 발명에 따른 스침각 증착(glancing angle deposition, 경사각 증착 또는 여입사각 증착) 방식은 도 16에 도시된 바와 같이 금속 소스(34)에 대하여 증착 샘플이 경사지게 위치하고, 증착 샘플은 회전하는 것이다. 증착 샘플은 도 4에 도시한 바와 같이 칩들(12) 상에는 보호 테이프(20)가 이치하고, 개별칩 지지부들(12)은 노출된 상태이다. 금속 소스(34)는 금, 은, 알루미늄, 구리, 니켈, 주석 등을 이용할 수 있다. 스침각 증착 방식에 이용되는 증착 방법은 물리증착법(physical vapor deposition)으로 증기 증착법(evaporation method), 스퍼터링 방법(sputtering method)일 수 있다. 이러한 스침각 증착 방식을 이용할 경우, 증착 샘플인 개별칩 지지부들(18)의 바닥 및 양측벽의 일부에만 후면 전극(30)이 형성될 수 있다. Specifically, in the grazing angle deposition method, the deposition sample is inclined with respect to the metal source 34 and the deposition sample is rotated as shown in FIG. 16. . As shown in FIG. 4, the deposition sample has a protective tape 20 on the chips 12, and the individual chip supports 12 are exposed. The metal source 34 may use gold, silver, aluminum, copper, nickel, tin, or the like. The deposition method used in the grazing angle deposition method may be an evaporation method or a sputtering method by physical vapor deposition. When using the grazing angle deposition method, the rear electrode 30 may be formed only on a part of the bottom and both side walls of the individual chip supports 18, which are deposition samples.

이에 반해, 비교예의 일반 증착 방식은 도 17에 도시된 바와 같이 금속 소스(34)에 대하여 증착 샘플이 수직하게 위치하는 것이다. 증착 샘플, 금속 소스(34), 및 증착 방법은 앞서와 동일하다. 이러한 일반 증착 방식을 이용할 경우, 증착 샘플인 개별칩(12)의 양측벽 전부, 개별칩 지지부들(18)의 바닥 및 양측벽의 전, 보호 테이프(20) 상에 후면 전극(32)이 형성된다. 이렇게 되면, 칩 지지부들(18) 및 칩들(12)이 개별화되지 않아 본 발명에 적용할 수 없게 된다.In contrast, the general deposition scheme of the comparative example is that the deposition sample is positioned perpendicular to the metal source 34 as shown in FIG. 17. The deposition sample, metal source 34, and deposition method are the same as before. When using such a general deposition method, the rear electrode 32 is formed on the protective tape 20 on both side walls of the individual chips 12, which are the deposition samples, before the bottom and the side walls of the individual chip supports 18. do. In this case, the chip supports 18 and the chips 12 are not individualized and cannot be applied to the present invention.

도 18 내지 도 20은 본 발명에 의한 개별칩 지지부, 개별칩 및 후면 전극의 다양한 예를 도시한 단면도들이다.18 to 20 are cross-sectional views showing various examples of the individual chip support, the individual chip and the back electrode according to the present invention.

구체적으로, 도 18은 앞서 설명한 바와 같이 개별칩 지지부(18) 및 개별칩(12)의 상하부 폭이 동일한 것을 도시한 것이고, 후면 전극(30)은 개별칩 지지부(12)의 바닥에 형성되면서 개별칩 지지부의 양측벽 일부에 수직하게 형성된 것을 나타낸다. Specifically, FIG. 18 illustrates that the upper and lower widths of the individual chip support 18 and the individual chip 12 are the same as described above, and the rear electrode 30 is formed at the bottom of the individual chip support 12. It shows that it is formed perpendicular to a part of both side walls of the chip support.

도 19 및 도 20은 앞서 설명한 바와 같이 반도체 웨이퍼(10)를 플라즈마를 이용한 건식 식각을 통해 개별 칩 지지부(18a, 18b)를 형성할 때, 식각 공정 변경을 통해 개별칩(12a, 12b) 및 개별칩 지지부(18a, 18b)의 측면 프로파일을 변경할 수 있다. 19 and 20 illustrate the individual chips 12a and 12b and the individual chips by changing the etching process when forming the individual chip supports 18a and 18b through the dry etching using the plasma as described above. The side profiles of the chip supports 18a and 18b can be changed.

도 19의 개별칩(12a) 및 개별칩 지지부(18a)의 측면 프로파일은 하부폭이 상부폭보다 크고, 후면 전극(30a)은 개별칩 지지부(12)의 바닥에 형성되면서 개별칩 지지부(12)의 양측벽 일부에 수직하지 않게 형성된 것을 나타낸다. 도 20의 개별칩(12b) 및 개별칩 지지부(18b)의 측면 프로파일은 하부폭이 상부폭보다 좁고, 후면 전극(30b)은 개별칩 지지부(12)의 바닥에 형성되면서 개별칩 지지부(12)의 양측벽 일부에 수직하지 않게 형성된 것을 나타낸다. The side profiles of the individual chip 12a and the individual chip support 18a of FIG. 19 have a lower width than the upper width, and the rear electrode 30a is formed at the bottom of the individual chip support 12, and the individual chip support 12 is formed. It is formed not to be perpendicular to the part of both side walls. The side profile of the individual chip 12b and the individual chip support 18b of FIG. 20 has a lower width than the upper width, and the rear electrode 30b is formed at the bottom of the individual chip support 12 while the individual chip support 12 is formed. It is formed not to be perpendicular to the part of both side walls.

이렇게 개별칩(12, 12a, 12b) 및 개별칩 지지부(18, 18a, 18b)의 모양이 다양할 경우, 본 발명은 다양한 반도체 소자에 채용될 수 있고, 반도체 조립 공정에서 다양한 형태로 적용할 수 있는 장점이 있게 된다. 다시 말해, 본 발명은 반도체 웨이퍼의 건식 식각시 공정 조건 변경으로 칩의 측면 프로파일을 조절할 수 있어 다양한 형태나 모양의 칩을 제조할 수 있다. When the shapes of the individual chips 12, 12a and 12b and the individual chip support portions 18, 18a and 18b are various, the present invention can be applied to various semiconductor devices and can be applied in various forms in the semiconductor assembly process. There is an advantage. In other words, according to the present invention, the side profile of the chip may be adjusted by changing process conditions during dry etching of the semiconductor wafer, thereby manufacturing chips of various shapes or shapes.

10: 반도체 웨이퍼, 12, 12a, 12b: 칩들, 14: 스크라이브 레인 마스크 패턴, 16: 스크라이브 레인, 18, 18a, 18b: 칩지지부들, 19: 테라스, 20: 보호 테이프, 22: 캐리어 테이프, 24: 그라인딩 반도체 웨이퍼, 26: 절단날, 30, 30a, 30b: 후면 전극10: semiconductor wafer, 12, 12a, 12b: chips, 14: scribe lane mask pattern, 16: scribe lane, 18, 18a, 18b: chip supports, 19: terrace, 20: protective tape, 22: carrier tape, 24 : Grinding semiconductor wafer, 26: cutting blade, 30, 30a, 30b: back electrode

Claims (10)

복수개의 칩들이 제조된 반도체 웨이퍼를 준비하고;
상기 반도체 웨이퍼를 노출하도록 상기 칩들 상에 스크라이브 레인 마스크 패턴을 형성하고;
상기 스크라이브 레인 마스크 패턴을 마스크로 상기 반도체 웨이퍼를 일정 깊이로 식각하여 상기 칩들 하부에 복수개의 칩지지부들을 형성하고;
상기 스크라이브 레인 마스크 패턴을 마스크를 제거하고; 및
상기 칩지지부들까지 상기 반도체 웨이퍼의 후면을 그라인딩하여 서로 분리된 개별칩들 및 개별칩 지지부들을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 웨이퍼의 다이싱 방법. Preparing a semiconductor wafer on which a plurality of chips are manufactured;
Forming a scribe lane mask pattern on the chips to expose the semiconductor wafer;
Forming a plurality of chip support portions under the chips by etching the semiconductor wafer to a predetermined depth using the scribe lane mask pattern as a mask;
Removing a mask from the scribe lane mask pattern; And
Grinding the back surface of the semiconductor wafer to the chip supports to form individual chips and individual chip supports separated from each other. 제1항에 있어서, 상기 칩지지부들은 플라즈마를 이용하여 상기 반도체 웨이퍼를 건식식각하여 형성하는 것을 특징으로 하는 반도체 웨이퍼의 다이싱 방법. The dicing method of claim 1, wherein the chip support units are formed by dry etching the semiconductor wafer using plasma. 제2항에 있어서, 상기 반도체 웨이퍼를 플라즈마를 이용한 건식 식각할 때, 상기 반도체 웨이퍼의 모서리에는 테라스를 형성하는 것을 특징으로 하는 반도체 웨이퍼의 다이싱 방법. The dicing method of claim 2, wherein a terrace is formed at an edge of the semiconductor wafer when dry etching the semiconductor wafer using plasma. 제2항에 있어서, 상기 반도체 웨이퍼를 플라즈마를 이용한 건식 식각을 통해 상기 칩지지부를 형성할 때, 상기 칩 및 칩지지부의 측면 프로파일을 변경하는 것을 특징으로 하는 반도체 웨이퍼의 다이싱 방법. The dicing method of claim 2, wherein the side profile of the chip and the chip support is changed when the chip support is formed through dry etching using plasma. 제4항에 있어서, 상기 칩 및 칩지지부의 측면 프로파일은 하부폭이 상부폭보다 크거나, 작거나 또는 동일한 것을 특징으로 하는 반도체 웨이퍼의 다이싱 방법. 5. The method of dicing a semiconductor wafer according to claim 4, wherein the side profile of the chip and the chip support has a lower width greater than, less than or equal to the upper width. 제1항에 있어서, 상기 스크라이브 레인 마스크 패턴은 사진식각공정을 통하여 형성한 포토레지스트 패턴인 것을 특징으로 하는 반도체 웨이퍼의 다이싱 방법. The dicing method of claim 1, wherein the scribe lane mask pattern is a photoresist pattern formed through a photolithography process. 제6항에 있어서, 상기 스크라이브 레인 마스크 패턴은 상기 칩들 상에 상기 반도체 웨이퍼의 스크라이브 레인을 노출하도록 형성하는 것을 특징으로 하는 반도체 웨이퍼의 다이싱 방법.The dicing method of claim 6, wherein the scribe lane mask pattern is formed to expose the scribe lane of the semiconductor wafer on the chips. 제1항에 있어서, 상기 서로 분리된 개별칩 및 개별칩 지지부들은,
상기 반도체 웨이퍼의 전면측의 칩들 상에 보호 테이프를 부착하고; 및
상기 반도체 웨이퍼의 후면을 그라인딩하여 형성하는 것을 특징으로 하는 반도체 웨이퍼의 다이싱 방법.The method of claim 1, wherein the separated individual chip and the individual chip support,
Attaching a protective tape on the chips on the front side of the semiconductor wafer; And
Dicing method of the semiconductor wafer, characterized in that formed by grinding the back surface of the semiconductor wafer. 제1항에 있어서, 상기 반도체 웨이퍼의 후면측에서 상기 개별칩 지지부들의 바닥 및 양측벽의 일부에 후면 전극을 더 형성하는 것을 특징으로 하는 반도체 웨이퍼의 다이싱 방법. The dicing method of a semiconductor wafer according to claim 1, further comprising a rear electrode formed at a part of the bottom and both side walls of the individual chip supports at the rear side of the semiconductor wafer. 복수개의 칩들이 제조된 반도체 웨이퍼를 준비하고;
상기 반도체 웨이퍼의 전면측의 상기 칩들 상에 스크라이브 레인 마스크 패턴을 형성하고;
상기 스크라이브 레인 마스크 패턴을 마스크로 상기 반도체 웨이퍼를 일정 깊이로 건식식각하여 상기 칩들 하부에 복수개의 칩지지부들을 형성하고;
상기 스크라이브 레인 마스크 패턴을 제거하고;
상기 반도체 웨이퍼의 전면측의 상기 칩들 상에 보호 테이프를 부착하고;
상기 반도체 웨이퍼의 후면을 그라인딩하여 상기 칩지지부들을 노출함으로써 서로 분리된 복수개의 개별칩들 및 개별칩 지지부들을 형성하고;
상기 반도체 웨이퍼의 후면측의 상기 개별칩 지지부들 상에 캐리어 테이프를 부착하고; 및
상기 개별칩들 상에 부착된 상기 보호 테이프를 제거하는 것을 포함하여 이루어지는 것을 특징으로 하는 반도체 웨이퍼의 다이싱 방법.Preparing a semiconductor wafer on which a plurality of chips are manufactured;
Forming a scribe lane mask pattern on the chips on the front side of the semiconductor wafer;
Forming a plurality of chip support parts under the chips by dry etching the semiconductor wafer to a predetermined depth using the scribe lane mask pattern as a mask;
Removing the scribe lane mask pattern;
Attaching a protective tape on the chips on the front side of the semiconductor wafer;
Grinding a back surface of the semiconductor wafer to expose the chip supports to form a plurality of individual chips and individual chip supports separated from each other;
Attaching a carrier tape onto the individual chip supports on the back side of the semiconductor wafer; And
And removing the protective tape attached to the individual chips.
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