KR20120012119A - 레이턴시 제어 회로 및 그의 동작 방법 - Google Patents

레이턴시 제어 회로 및 그의 동작 방법 Download PDF

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Abstract

입력 신호에 레이턴시 정보를 반영하여 출력할 수 있는 레이턴시 제어 회로에 관한 것으로, 각각에 입력되는 클럭 신호에 응답하여 입력 신호를 쉬프팅하기 위한 다수의 클럭 동기화부, 상기 다수의 클럭 동기화부의 출력 신호 중 레이턴시 정보에 대응하는 출력 신호를 선택하여 출력하기 위한 선택 출력부, 및 상기 클럭 신호를 순차적으로 상기 다수의 클럭 동기화부 각각에 공급하기 위한 클럭 공급부를 구비하는 레이턴시 제어 회로를 제공한다.

Description

레이턴시 제어 회로 및 그의 동작 방법{LATENCY CONTROL CIRCUIT AND OPERATING METHOD MHEREOF}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 입력 신호에 레이턴시 정보를 반영하여 출력할 수 있는 레이턴시 제어 회로에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 메모리 장치는 여러 가지 다양한 레이턴시 정보를 설정할 수 있으며, 이렇게 설정된 레이턴시 정보에 따라 예정된 회로 동작을 수행한다. 반도체 메모리 장치에서 사용되는 대표적인 레이턴시 정보에는 카스 레이턴시(CAS latency)가 있다. 카스 레이턴시는 읽기 명령이 입력된 이후 데이터가 출력되는데 까지 걸리는 시간을 정의한 것으로써, 반도체 메모리 장치는 카스 레이턴시를 이용하여 읽기 명령 이후 원하는 시점에 데이터를 출력하는 것이 가능하다. 즉, 반도체 메모리 장치는 읽기 명령 이후 카스 레이턴시에 대응하는 수만큼 쉬프팅 동작을 수행하고, 그 쉬프팅된 출력 신호에 응답하여 데이터를 출력한다. 따라서, 데이터는 읽기 명령 이후 카스 레이턴시가 반영된 시점에 응답하여 출력되는 것이 가능하다.
한편, 반도체 메모리 장치뿐 아니라 다른 반도체 장치 역시 카스 레이턴시와 유사한 기능을 수행하는 레이턴시 정보들을 사용하고 있으며, 이러한 레이턴시 정보에 응답하여 제어되는 회로들을 본 명세서에서는 레이턴시 제어 회로라 정의하기로 한다.
도 1 은 일반적인 레이턴시 제어 회로를 설명하기 위한 블록도이다.
도 1 을 참조하면, 레이턴시 제어 회로는 입력 신호(IN)에 레이턴시 정보(INF_LAT<5:10>)를 반영하여 출력 신호(OUT)를 생성하기 위한 것으로, 다수의 클럭 동기화부(110)와, 선택 출력부(120)를 구비한다.
다수의 클럭 동기화부(110)는 클럭 신호(CLK)에 응답하여 입력 신호(IN)를 쉬프팅하기 위한 것으로, 입력되는 신호를 클럭 신호(CLK)에 동기화하여 출력하는 제1 내지 제10 클럭 동기화부(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, 110_9, 110_10)를 구비한다. 여기서, 제1 클럭 동기화부(110_1)는 입력 신호(IN)를 클럭 신호(CLK)에 동기화하여 출력하며, 제2 내지 제10 클럭 동기화부(110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, 110_9, 110_10) 각각은 이전 단의 클럭 동기화부의 출력 신호를 클럭 신호(CLK)에 동기화하여 다음 단의 클럭 동기화부로 출력한다.
이어서, 선택 출력부(120)는 제5 내지 제10 클럭 동기화부(110_5, 110_6, 110_7, 110_8, 110_9, 110_10)의 출력 신호 중 레이턴시 정보(INF_LAT<5:10>)에 대응하는 출력 신호를 선택하여 출력한다.
도 2 는 도 1 의 레이턴시 제어 회로의 회로 동작을 설명하기 위한 타이밍도이다. 설명의 편의를 위하여, 레이턴시 정보(INF_LAT<5:10>) 중 'INF_LAT<8>' 레이턴시 정보가 논리'하이(high)'로 활성화된 상태를 가정하기로 한다. 이는 입력 신호(IN)가 활성화된 이후 클럭 신호(CLK)가 8 번 토글링(toggling)하는 시점에 대응하여 출력 신호(OUT)가 활성화됨을 의미한다.
도 1 및 도 2 를 참조하면, 입력 신호(IN)가 논리'하이'의 펄스 폭을 가지는 신호로 활성화되면, 제1 클럭 동기화부(110_1)는 이 입력 신호(IN)를 클럭 신호(CLK)에 동기화하여 제1 출력 신호(N1)로 출력한다. 이어서, 제2 클럭 동기화부(110_2)는 제1 출력 신호(N1)를 클럭 신호(CLK)에 동기화하여 제2 출력 신호(N2)로 출력한다. 제3 내지 제10 클럭 동기화부(110_3, 110_4, 110_5, 110_6, 110_7, 110_8, 110_9, 110_10) 역시 이와 동일한 동작을 수행하며, 각각에 입력되는 신호를 클럭 신호(CLK)에 동기화하여 제3 내지 제10 출력 신호(N3, N4, N5, N6, N7, N8, N9, N10)로 출력한다.
한편, 선택 출력부(120)는 레이턴시 정보(INF_LAT<5:10>) 중 'INF_LAT<8>' 레이턴시 정보에 응답하여 제8 출력 신호(N8)를 선택하고, 결국 선택 출력부(120)의 출력 신호(OUT)는 제8 출력 신호(N8)가 된다.
도면에서 볼 수 있듯이, 레이턴시 제어 회로는 입력 신호(IN)를 클럭 신호(CLK)에 동기화하여 쉬프팅 동작을 수행하고, 이렇게 쉬프팅된 신호 중 레이턴시 정보(INF_LAT<5:10>)에 대응하는 신호를 출력 신호(OUT)로 선택하여 출력한다. 결국, 출력 신호(OUT)는 입력 신호(IN)에 레이턴시 정보(INF_LAT<5:10>)가 반영된 신호가 된다.
전술한 바와 같이, 일반적인 레이턴시 제어 회로는 입력 신호(IN)에 레이턴시 정보(INF_LAT<5:10>)를 반영하기 위하여 쉬프팅 동작을 수행하였으며, 이를 위하여 토글링하는 클럭 신호(CLK)를 입력받는다. 여기서, 클럭 신호(CLK)가 토글링한다는 것은 클럭 신호(CLK)를 입력받는 제1 내지 제10 클럭 동기화부(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, 110_9, 110_10)가 쉬프팅 동작을 수행함을 의미하며, 이는 쉬프팅 동작시 제1 내지 제10 클럭 동기화부(110_1, 110_2, 110_3, 110_4, 110_5, 110_6, 110_7, 110_8, 110_9, 110_10)에 대응하는 전력 소모가 발생함을 의미한다.
본 발명의 실시 예는 상기와 같은 문제점을 해결하기 위하여 제안된 것으로, 입력 신호가 전달되는 시점에 클럭 동기화부가 쉬프팅 동작을 수행할 수 있는 레이턴시 제어 회로를 제공하고자 한다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 레이턴시 제어 회로는, 각각에 입력되는 클럭 신호에 응답하여 입력 신호를 쉬프팅하기 위한 다수의 클럭 동기화부; 상기 다수의 클럭 동기화부의 출력 신호 중 레이턴시 정보에 대응하는 출력 신호를 선택하여 출력하기 위한 선택 출력부; 및 상기 클럭 신호를 순차적으로 상기 다수의 클럭 동기화부 각각에 공급하기 위한 클럭 공급부를 구비한다.
특히, 상기 클럭 공급부는, 상기 다수의 클럭 동기화부 각각에 대응하며, 상기 다수의 제어 신호에 응답하여 상기 클럭 신호를 상기 다수의 클럭 동기화부 중 해당 클럭 동기화부로 할당하기 위한 다수의 클럭 할당부를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 레이턴시 제어 회로는, 각각에 입력되는 샘플링 클럭 신호에 응답하여 입력 신호를 쉬프팅하기 위한 다수의 클럭 동기화부; 상기 다수의 클럭 동기화부의 출력 신호 중 레이턴시 정보에 대응하는 출력 신호를 선택하여 출력하기 위한 선택 출력부; 및 상기 다수의 클럭 동기화부 각각에 입력되는 신호가 활성화되기 이전에 활성화되는 신호에 응답하여 정의되는 샘플링 구간 동안 클럭 신호를 샘플링하여 상기 샘플링 클럭 신호를 생성하기 위한 다수의 클럭 샘플링부를 구비한다.
특히, 소오스 입력 신호를 예정된 시간만큼 지연하여 상기 입력 신호를 생성하기 위한 신호 입력부를 더 구비한다.
상기 목적을 달성하기 위한 본 발명의 다른 일 측면에 따른 레이턴시 제어 회로의 동작 방법은, 클럭 신호에 응답하여 쉬프팅 동작을 수행하는 다수의 클럭 동기화부를 구비하는 레이턴시 제어 회로의 동작 방법에 있어서, 입력 신호와 상기 입력 신호를 입력받는 클럭 동기화부의 출력 신호에 의하여 정의되는 제1 활성화 구간 동안 토글링하는 클럭 신호에 응답하여 상기 입력 신호를 쉬프팅하는 제1 쉬프팅 단계; 이전 단의 클럭 동기화부의 출력 신호와 자신의 출력 신호에 의하여 정의되는 제2 활성화 구간 동안 토글링하는 클럭 신호에 응답하여 상기 제1 쉬프팅 단계의 출력 신호를 쉬프팅하는 제2 쉬프팅 단계; 및 상기 제1 및 제2 쉬프팅 단계를 통해 생성되는 다수의 쉬프팅 신호 중 레이턴시 정보에 대응하는 쉬프팅 신호를 선택하여 출력하는 단계를 포함한다.
특히, 상기 제1 활성화 구간은 상기 소오스 입력 신호에 응답하여 활성화되고 상기 제1 쉬프팅 단계의 해당 정 출력 신호에 응답하여 비활성화되는 것을 특징으로 하고, 상기 제2 활성화 구간은 상기 이전 단의 클럭 동기화부의 해당 부 출력 신호에 응답하여 활성화되고 상기 제2 쉬프팅 단계의 해당 정 출력 신호에 응답하여 비활성화되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 레이턴시 제어 회로는 입력 신호가 전달되는 시점에 클럭 동기화부가 쉬프팅 동작을 수행함으로써, 입력 신호에 레이턴시 정보를 반영하는데 있어서 소모되는 전력을 최소화하는 것이 가능하다.
본 발명은 입력 신호에 레이턴시 정보를 반영하는데 있어서 소모되는 전력을 최소화할 수 있는 효과를 얻을 수 있다.
도 1 은 일반적인 레이턴시 제어 회로를 설명하기 위한 블록도.
도 2 는 도 1 의 레이턴시 제어 회로의 회로 동작을 설명하기 위한 타이밍도.
도 3 은 본 발명의 실시 예에 따른 레이턴시 제어 회로를 설명하기 위한 블록도.
도 4 는 도 3 의 제1 클럭 동기화부(310_1)를 보다 자세히 설명하기 위한 회로도.
도 5 는 도 3 의 제1 샘플링 제어 신호(CTR1)를 생성하기 위한 제1 제어 신호 생성부를 설명하기 위한 회로도.
도 6 은 도 3 의 제2 샘플링 제어 신호(CTR2)를 생성하기 위한 제2 제어 신호 생성부를 설명하기 위한 회로도.
도 7 은 도 3 의 레이턴시 제어 회로의 회로 동작을 설명하기 위한 타이밍도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 첨부 도면을 참조하여 설명하기로 한다.
도 3 은 본 발명의 실시 예에 따른 레이턴시 제어 회로를 설명하기 위한 블록도이다.
도 3 을 참조하면, 레이턴시 제어 회로는 다수의 클럭 동기화부(310)와, 선택 출력부(320)와, 클럭 공급부(330), 및 신호 입력부(340)를 구비한다.
다수의 클럭 동기화부(310)는 각각에 입력되는 제1 내지 제10 샘플링 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8, CLK9, CLK10)에 응답하여 입력 신호(IN)를 쉬프팅하기 위한 것으로, 각각에 입력되는 신호를 제1 내지 제10 샘플링 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8, CLK9, CLK10) 각각에 동기화하여 출력하는 제1 내지 제10 클럭 동기화부(310_1, 310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10)를 구비한다. 여기서, 제1 클럭 동기화부(310_1)는 입력 신호(IN)를 제1 샘플링 클럭 신호(CLK1)에 동기화하여 출력하며, 제2 내지 제10 클럭 동기화부(310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10) 각각은 이전 단의 클럭 동기화부의 출력 신호를 제2 내지 제10 샘플링 클럭 신호(CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8, CLK9, CLK10) 각각에 동기화하여 다음 단의 클럭 동기화부로 출력한다.
선택 출력부(320)는 제5 내지 제10 클럭 동기화부(310_5, 310_6, 310_7, 310_8, 310_9, 310_10)의 출력 신호 중 레이턴시 정보(INF_LAT<5:10>)에 대응하는 출력 신호를 선택하여 출력한다.
클럭 공급부(330)는 클럭 신호(CLK)를 순차적으로 제1 내지 10 클럭 동기화부(310_1, 310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10) 각각에 공급하기 위한 것으로, 제1 내지 제10 클럭 할당부(330_1, 330_2, 330_3, 330_4, 330_5, 330_6, 330_7, 330_8, 330_9, 330_10)를 구비한다. 여기서, 제1 내지 제10 클럭 할당부(330_1, 330_2, 330_3, 330_4, 330_5, 330_6, 330_7, 330_8, 330_9, 330_10)는 제1 내지 제10 클럭 동기화부(310_1, 310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10) 각각에 대응하며, 제1 내지 제10 샘플링 제어 신호(CTR1, CTR2, CTR3, CTR4, CTR5, CTR6, CTR7, CTR8, CTR9, CTR10)에 응답하여 클럭 신호(CLK)를 제1 내지 제10 클럭 동기화부(310_1, 310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10) 중 해당하는 클럭 동기화부로 할당한다.
이하, 설명의 편의를 위하여 제1 내지 제10 클럭 할당부(330_1, 330_2, 330_3, 330_4, 330_5, 330_6, 330_7, 330_8, 330_9, 330_10) 중 제1 클럭 할당부(330_1)를 대표로 설명하기로 한다.
제1 클럭 할당부(330_1)는 클럭 신호(CLK)를 반전한 반전 클럭 신호(CLKB)와 제1 샘플링 제어 신호(CTR1)를 입력받아 제1 샘플링 클럭 신호(CLK1)를 출력하는 부정 논리 곱 게이트(NAND)로 구성될 수 있다. 따라서, 제1 샘플링 제어 신호(CTR1)가 논리'하이'로 활성화되면 반전 클럭 신호(CLKB)는 제1 샘플링 클럭 신호(CLK1)로 출력된다. 다시 말하면, 제1 샘플링 클럭 신호(CLK1)는 제1 샘플링 제어 신호(CTR1)가 논리'하이'로 활성화된 구간에서 반전 클럭 신호(CLKB)를 제1 샘플링 클럭 신호(CLK1)로 출력하며, 이 제1 샘플링 클럭 신호(CLK1)는 제1 클럭 동기화부(310_1)로 할당된다.
이어서, 제2 내지 제10 클럭 할당부(330_2, 330_3, 330_4, 330_5, 330_6, 330_7, 330_8, 330_9, 330_10)는 제1 클럭 할당부(330_1)와 유사한 구성을 가지며, 각각의 클럭 할당부 역시 해당하는 샘플링 제어 신호가 활성화된 구간에서 반전 클럭 신호(CLKB)를 해당하는 샘플링 클럭 신호로 출력하여 클럭 동기화부로 할당한다.
다시 말하면, 제1 내지 제10 클럭 할당부(330_1, 330_2, 330_3, 330_4, 330_5, 330_6, 330_7, 330_8, 330_9, 330_10) 각각은 제1 내지 제10 샘플링 제어 신호(CTR1, CTR2, CTR3, CTR4, CTR5, CTR6, CTR7, CTR8, CTR9, CTR10) 각각에 응답하여 클럭 신호(CLK)를 제1 내지 제10 샘플링 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8, CLK9, CLK10)로 출력하며, 이를 제1 내지 제10 클럭 동기화부(310_1, 310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10) 각각으로 할당하는 것이 가능하다.
한편, 본 발명의 실시 예에 따른 제1 내지 제10 샘플링 제어 신호(CTR1, CTR2, CTR3, CTR4, CTR5, CTR6, CTR7, CTR8, CTR9, CTR10)는 클럭 신호(CLK)의 출력 구간을 제어하기 위한 것이다. 이후, 다시 설명하겠지만, 제1 내지 제10 샘플링 제어 신호(CTR1, CTR2, CTR3, CTR4, CTR5, CTR6, CTR7, CTR8, CTR9, CTR10)는 입력 신호(IN)에 응답하여 순차적으로 활성화될 수 있으며, 제1 내지 제10 클럭 동기화부(310_1, 310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10)의 출력 신호(N1, N2, N3, N4, N5, N6, N7, N8, N9, N10)에 응답하여 순차적으로 비활성화될 수 있다. 특히, 제1 내지 제10 샘플링 제어 신호(CTR1, CTR2, CTR3, CTR4, CTR5, CTR6, CTR7, CTR8, CTR9, CTR10) 각각의 활성화 시점은 입력 신호(IN)와 클럭 신호(CLK)의 마진을 고려하여 제1 내지 제10 클럭 동기화부(310_1, 310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10)로 입력되는 신호가 활성화되기 이전에 활성화되는 신호에 응답하여 활성화될 수 있다.
본 발명의 실시 예에 따른 레이턴시 제어 회로는 제1 내지 제10 클럭 동기화부(310_1, 310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10)에 입력되는 제1 내지 제10 샘플링 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8, CLK9, CLK10)가 순차적으로 활성화되며, 제1 내지 제10 클럭 동기화부(310_1, 310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10)는 이에 따라 입력 신호(IN)의 쉬프팅 동작을 수행한다. 즉, 입력 신호(IN)가 제1 내지 제10 클럭 동기화부(310_1, 310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10)로 쉬프팅 되어 전달되는 시점에 제1 내지 제10 클럭 동기화부(310_1, 310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10) 각각이 쉬프팅 동작을 수행한다. 이는 레이턴시 제어 회로의 쉬프팅 동작시 소모되는 전력을 줄여 줄 수 있음을 의미한다.
이어서, 신호 입력부(340)는 소오스 입력 신호(PCMDB)를 입력받아 입력 신호(IN)를 생성하기 위한 것으로, 소오스 입력 신호(PCMDB)를 입력받아 예정된 시간만큼 지연하여 입력 신호(IN)를 출력하는 인버터(inverter)로 구성될 수 있다. 여기서, 소오스 입력 신호(PCMDB)와 입력 신호(IN)는 활성화 시점이 서로 다르다. 즉, 입력 신호(IN)는 소오스 입력 신호(PCMDB)가 활성화된 이후에 활성화되는 신호가 된다. 본 발명의 실시 예에 따른 신호 입력부(340)는 위에서 설명한 바와 같이 클럭 신호(CLK)와 입력 신호(IN)의 마진을 고려하여 제1 샘플링 제어 신호(CTR1)의 활성화 시점을 제어하기 위한 구성이다.
이하, 설명의 편의를 위하여 클럭 신호(CLK)와 입력 신호(IN)의 마진을 고려한 구성을 중심으로 설명하기로 한다.
우선, 제1 내지 제10 샘플링 제어 신호(CTR1, CTR2, CTR3, CTR4, CTR5, CTR6, CTR7, CTR8, CTR9, CTR10)는 제어 신호 생성부(도 5 참조)에서 생성되며, 설명의 편의를 위하여 제어 신호 생성부를 설명하기 앞서 제1 내지 제10 클럭 동기화부(310_1, 310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10)를 보다 자세히 살펴보기로 한다. 여기서, 제1 내지 제10 클럭 동기화부(310_1, 310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10)는 서로 유사한 구성을 가질 수 있으며, 이하 제1 클럭 동기화부(310_1)를 대표로 설명하기로 한다.
도 4 는 도 3 의 제1 클럭 동기화부(310_1)를 보다 자세히 설명하기 위한 회로도이다.
도 4 를 참조하면, 제1 클럭 동기화부(310_1)는 제1 샘플링 클럭 신호(CLK1)에 응답하여 입력 신호(IN)를 동기화하여 제1 정/부 출력 신호(N1, N1B)를 출력하기 위한 것으로, 제1 클럭 래칭부(410)와 제2 클럭 래칭부(420)를 구비한다.
여기서, 제1 클럭 래칭부(410)는 제1 샘플링 클럭 신호(CLK1)에 응답하여 입력 신호(IN)를 래칭하고 이를 제1 부 출력 신호(N1B)로 출력한다. 이어서, 제2 클럭 래칭부(420)는 제1 샘플링 클럭 신호(CLK1)에 응답하여 제1 클럭 래칭부(410)의 출력 신호인 제1 부 출력 신호(N1B)를 래칭하고 이를 제1 정 출력 신호(N1)로 출력한다. 이어서, 제2 내지 제10 클럭 동기화부(310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10) 역시 제1 클럭 동기화부(310_1)와 마찬가지로 해당하는 샘플링 클럭 신호에 응답하여 각각에 입력되는 신호를 래칭하고, 이를 해당하는 정/부 출력 신호로 출력한다.
이하, 제1 클럭 동기화부(310_1)의 간단한 회로 동작을 살펴보기로 한다. 설명의 편의를 위하여 제1 샘플링 클럭 신호(CLK1)가 제1 샘플링 제어 신호(CTR1)에 의하여 토글링하는 상태라고 가정한다.
우선, 제1 클럭 래칭부(410)는 제1 샘플링 클럭 신호(CLK1)의 폴링 에지(falling edge)에 응답하여 입력 신호(IN)를 래칭하고, 이렇게 래칭된 신호를 제1 부 출력 신호(N1B)로 출력한다. 다음으로, 제2 클럭 래칭부(420)는 제1 클럭 신호의 라이징 에지(raising edge)에 응답하여 제1 부 출력 신호(N1B)를 래칭하고, 이렇게 래칭된 신호를 제1 정 출력 신호(N1)로 출력한다.
한편, 본 발명의 실시 예에 따른 레이턴시 제어 회로는 제1 내지 제10 클럭 할당부(330_1, 330_2, 330_3, 330_4, 330_5, 330_6, 330_7, 330_8, 330_9, 330_10)에서 출력되는 제1 내지 제10 샘플링 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8, CLK9, CLK10)의 출력 구간을 제어하기 위한 제1 내지 제10 샘플링 제어 신호(CTR1, CTR2, CTR3, CTR4, CTR5, CTR6, CTR7, CTR8, CTR9, CTR10)를 생성하는 제어 신호 생성부를 구비한다. 이하, 도 5 및 도 6 을 통해 제1 샘플링 제어 신호(CTR1)를 생성하기 위한 제1 제어 신호 생성부와 제2 샘플링 제어 신호(CTR2)를 생성하기 위한 제2 제어 신호 생성부를 대표로 살펴보기로 한다. 참고로, 제2 제어 신호 생성부는 제3 내지 제10 샘플링 제어 신호(CTR3, CTR4, CTR5, CTR6, CTR7, CTR8, CTR9, CTR10)를 생성하기 위한 제3 내지 제10 제어 신호 생성부와 유사한 구성을 갖기 때문에, 제3 내지 제10 제어 신호 생성부의 자세한 회로 구성은 생략하기로 한다.
도 5 는 도 3 의 제1 샘플링 제어 신호(CTR1)를 생성하기 위한 제1 제어 신호 생성부를 설명하기 위한 회로도이다.
도 5 를 참조하면, 제1 제어 신호 생성부는 입력 신호(IN)를 입력받아 반전하기 위한 제1 인버터(INV1)와, 제1 인버터(INV1)의 출력 신호와 제1 부 출력 신호(N1B)를 입력받는 제1 부정 논리 곱 게이트(NAND1)와, 제1 부정 논리 곱 게이트(NAND1)와 제1 정 출력 신호(N1)를 입력받는 제1 논리 합 게이트(NOR1), 및 소오스 입력 신호(PCMDB)와 제1 부정 논리 합 게이트(NOR1)를 입력받아 제1 샘플링 제어 신호(CTR1)를 출력하는 제2 부정 논리 곱 게이트(NAND2)를 구비한다.
도 6 은 도 3 의 제2 샘플링 제어 신호(CTR2)를 생성하기 위한 제2 제어 신호 생성부를 설명하기 위한 회로도로서, 도 5 의 회로 구성과 동일하며 입력되는 신호가 다르다. 즉, 소오스 입력 신호(PCMDB) 대신에 제1 부 출력 신호(N1B)가 입력되고, 입력 신호(IN) 대신에 제1 정 출력 신호(N1)가 입력되고, 제1 부 출력 신호(N1B) 대신에 제2 부 출력 신호(N2B)가 입력되며, 제1 정 출력 신호(N1) 대신에 제2 정 출력 신호(N2)가 입력된다.
이어서, 제3 내지 제10 제어 신호 생성부 역시 제2 제어 신호 생성부와 동일한 회로 구성을 가지며 입력되는 신호가 다르다. 즉, 제2 내지 제10 제어 신호 생성부 각각은 제2 내지 제10 동기화부(310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10) 각각에 대응하며, 이전 단의 클럭 동기화부에서 출력되는 정/부 출력 신호와 자신에 대응하는 클럭 동기화부에서 출력되는 정/부 출력 신호에 응답하여 해당 제어 신호를 생성한다.
이후, 도 7 에서 설명하겠지만, 제1 내지 제10 샘플링 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8, CLK9, CLK10) 각각은 제1 내지 제10 샘플링 제어 신호(CTR1, CTR2, CTR3, CTR4, CTR5, CTR6, CTR7, CTR8, CTR9, CTR10)에 응답하여 클럭 신호(CLK)를 샘플링한 신호가 된다. 다시 말하면, 제1 내지 제10 제어 신호 생성부와 각각에 대응하는 제1 내지 제10 클럭 할당부(330_1, 330_2, 330_3, 330_4, 330_5, 330_6, 330_7, 330_8, 330_9, 330_10)는 서로 짝을 이루어 다수의 클럭 샘플링부를 구성할 수 있다. 이 다수의 클럭 샘플링부 각각은 제1 내지 제10 샘플링 제어 신호(CTR1, CTR2, CTR3, CTR4, CTR5, CTR6, CTR7, CTR8, CTR9, CTR10)에 응답하여 정의되는 샘플링 구간 동안 클럭 신호(CLK)의 샘플링 동작을 수행하여, 제1 내지 제10 샘플링 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8, CLK9, CLK10)를 생성한다.
도 7 은 도 3 의 레이턴시 제어 회로의 회로 동작을 설명하기 위한 타이밍도이다. 설명의 편의를 위하여, 레이턴시 정보(INF_LAT<5:10>) 중'INF_LAT<8>' 레이턴시 정보가 활성화된 상태를 가정하기로 한다. 이는 입력 신호(IN)가 활성화된 이후 클럭 신호(CLK)가 8 번 토글링하는 시점에 대응하여 출력 신호(OUT)가 활성화됨을 의미한다.
도 3 내지 도 7 을 참조하면, 소오스 입력 신호(PCMDB)가 논리'로우'의 펄스 폭을 가지는 신호로 활성화되며, 이를 반전한 입력 신호(IN)는 논리'하이'의 펄스 폭을 가지는 신호가 된다.
이때, 제1 제어 신호 생성부(도 5 참조)는 입력 신호(IN)가 활성화되기 이전에 활성화되는 소오스 입력 신호(PCMDB)에 응답하여 제1 샘플링 제어 신호(CTR1)를 논리'로우'에서 논리'하이'로 천이시킨다. 즉, 활성화된다. 따라서, 제1 클럭 할당부(330_1)는 논리'하이'의 제1 샘플링 제어 신호(CTR1)에 응답하여 반전 클럭 신호(CLKB)를 반전하여 제1 샘플링 클럭 신호(CLK1)로 출력한다. 이어서, 제1 샘플링 클럭 신호(CLK1)가 토글링 동작을 수행하며, 이에 따라 제1 클럭 동기화부(310_1)는 쉬프팅 동작을 수행한다. 제1 클럭 동기화부(310_1)는 이러한 쉬프팅 동작을 통해 제1 정 출력 신호(N1)와 제1 부 출력 신호(N1B)를 생성한다.
여기서, 제1 샘플링 제어 신호(CTR1)는 입력 신호(IN)와 제1 부 출력 신호(N1B)에 응답하여 논리'하이'를 유지하고, 이후 제1 정 출력 신호(N1)에 응답하여 논리'하이'에서 논리'로우'로 천이한다. 즉, 비활성화된다. 제1 샘플링 제어 신호(CTR1)가 논리'로우'로 천이하면 제1 클럭 할당부(330_1)는 반전 클럭 신호(CLKB)를 더 이상 제1 클럭 동기화부(310_1)로 할당하지 않는다. 다시 말하면, 제1 샘플링 클럭 신호(CLK1)는 토글링하지 않으며, 이에 따라 제1 클럭 동기화부(310_1)는 쉬프팅 동작을 수행하지 않게 된다. 결국, 제1 샘플링 클럭 신호(CLK1)는 제1 샘플링 제어 신호(CTR1)가 논리'하이'인 구간 동안만 토글링 동작을 수행하며, 이는 제1 샘플링 제어 신호(CTR1)가 논리'하이'인 구간 동안 제1 클럭 동기화부(310_1)가 쉬프팅 동작을 수행함을 의미한다.
한편, 제2 샘플링 제어 신호(CTR)도 제1 샘플링 제어 신호(CTR1)와 마찬가지로 제1 정 출력 신호(N1)가 활성화되기 이전에 활성화되는 제1 부 출력 신호(N1B)에 응답하여 논리'로우'에서 논리'하이'로 천이하고, 제2 정 출력 신호(N2)에 응답하여 논리'하이'에서 논리'로우'로 천이한다. 다시 말하면, 제2 샘플링 클럭 신호(CLK2)는 제2 샘플링 제어 신호(CTR2)가 논리'하이'인 구간 동안만 토글링 동작을 수행하며, 이는 제2 샘플링 제어 신호(CTR2)가 논리'하이'인 구간 동안 제2 클럭 동기화부(310_2)가 쉬프팅 동작을 수행함을 의미한다.
제3 내지 제10 클럭 동기화부(310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10) 역시 제1 및 제2 클럭 동기화부(310_1, 310_2)와 마찬가지로 제3 내지 제10 샘플링 제어 신호(CTR3, CTR4, CTR5, CTR6, CTR7, CTR8, CTR9, CTR10)에 응답하여 제3 내지 제10 샘플링 클럭 신호(CLK3, CLK4, CLK5, CLK6, CLK7, CLK8, CLK9, CLK10)를 순차적으로 할당받는다. 따라서, 제3 내지 제10 클럭 동기화부(310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10)는 순차적으로 토글링하는 제3 내지 제10 샘플링 클럭 신호(CLK3, CLK4, CLK5, CLK6, CLK7, CLK8, CLK9, CLK10)에 응답하여 순차적으로 쉬프팅 동작을 수행한다.
전술한 바와 같이, 본 발명의 실시 예에 따른 레이턴시 제어 회로는 제1 내지 제10 클럭 동기화부(310_1, 310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10)로 제1 내지 제10 샘플링 클럭 신호(CLK1, CLK2, CLK3, CLK4, CLK5, CLK6, CLK7, CLK8, CLK9, CLK10)가 순차적으로 활성화되며 입력된다. 따라서, 제1 내지 제10 클럭 동기화부(310_1, 310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10) 각각은 쉬프팅 동작을 수행해야하는 구간에서만 토글링하는 클럭 신호를 입력받는다. 이는 제1 내지 제10 클럭 동기화부(310_1, 310_2, 310_3, 310_4, 310_5, 310_6, 310_7, 310_8, 310_9, 310_10) 각각이 쉬프팅 동작 구간에서만 전력을 소모한다는 것을 의미한다. 결국, 본 발명의 실시 예에 따른 레이턴시 제어 회로는 이를 통해 쉬프팅 동작시 소모되는 전력을 최소화하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
또한, 전술한 실시 예에서는 레이턴시 제어 회로를 일례로 들어 설명하였으나, 본 발명은 레이턴시 제어 회로 이외에 입력 신호를 쉬프팅하기 위한 쉬프팅 회로에도 적용하는 것이 가능하다. 뿐만 아니라, 전술한 실시 예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
310 : 다수의 클럭 동기화부
320 : 선택 출력부
330 : 클럭 공급부
340 : 신호 입력부

Claims (23)

  1. 각각에 입력되는 클럭 신호에 응답하여 입력 신호를 쉬프팅하기 위한 다수의 클럭 동기화부;
    상기 다수의 클럭 동기화부의 출력 신호 중 레이턴시 정보에 대응하는 출력 신호를 선택하여 출력하기 위한 선택 출력부; 및
    상기 클럭 신호를 순차적으로 상기 다수의 클럭 동기화부 각각에 공급하기 위한 클럭 공급부
    를 구비하는 레이턴시 제어 회로.
  2. 제1항에 있어서,
    상기 클럭 공급부는,
    상기 다수의 클럭 동기화부 각각에 대응하며, 상기 다수의 제어 신호에 응답하여 상기 클럭 신호를 상기 다수의 클럭 동기화부 중 해당 클럭 동기화부로 할당하기 위한 다수의 클럭 할당부를 구비하는 것을 특징으로 하는 레이턴시 제어 회로.
  3. 제2항에 있어서,
    상기 다수의 클럭 할당부에서 출력되는 상기 클럭 신호의 출력 구간을 제어하기 위한 상기 다수의 제어 신호를 생성하는 다수의 제어 신호 생성부를 더 구비하는 레이턴시 제어 회로.
  4. 제2항에 있어서,
    상기 다수의 제어 신호는 상기 입력 신호에 응답하여 순차적으로 활성화되는 것을 특징으로 하는 레이턴시 제어 회로.
  5. 제3항에 있어서,
    상기 다수의 제어 신호 각각은 상기 다수의 클럭 동기화부로 입력되는 신호가 활성화되기 이전에 활성화되는 신호에 응답하여 활성화되는 것을 특징으로 하는 레이턴시 제어 회로.
  6. 제3항에 있어서,
    상기 다수의 제어 신호는 상기 다수의 클럭 동기화부 각각의 출력 신호에 응답하여 순차적으로 비활성화되는 것을 특징으로 하는 레이턴시 제어 회로.
  7. 제2항에 있어서,
    상기 다수의 제어 신호 생성부는,
    상기 입력 신호에 응답하여 활성화되는 제1 제어 신호를 생성하기 위한 제1 제어 신호 생성부; 및
    상기 다수의 클럭 동기화부 각각의 출력 신호에 응답하여 활성화되는 해당 제어 신호를 생성하기 위한 적어도 하나의 제어 신호 생성부를 구비하는 것을 특징으로 하는 레이턴시 제어 회로.
  8. 제1항에 있어서,
    상기 다수의 클럭 동기화부는,
    상기 입력 신호를 상기 클럭 공급부에서 공급되는 해당 클럭 신호에 동기화하여 출력하는 제1 클럭 동기화부; 및
    이전 단의 클럭 동기화부의 출력 신호를 상기 클럭 공급부에서 공급되는 해당 클럭 신호 각각에 동기화하여 출력하는 적어도 하나의 클럭 동기화부를 구비하는 것을 특징으로 하는 레이턴시 제어 회로.
  9. 각각에 입력되는 샘플링 클럭 신호에 응답하여 입력 신호를 쉬프팅하기 위한 다수의 클럭 동기화부;
    상기 다수의 클럭 동기화부의 출력 신호 중 레이턴시 정보에 대응하는 출력 신호를 선택하여 출력하기 위한 선택 출력부; 및
    상기 다수의 클럭 동기화부 각각에 입력되는 신호가 활성화되기 이전에 활성화되는 신호에 응답하여 정의되는 샘플링 구간 동안 클럭 신호를 샘플링하여 상기 샘플링 클럭 신호를 생성하기 위한 다수의 클럭 샘플링부
    를 구비하는 레이턴시 제어 회로.
  10. 제9항에 있어서,
    소오스 입력 신호를 예정된 시간만큼 지연하여 상기 입력 신호를 생성하기 위한 신호 입력부를 더 구비하는 레이턴시 제어 회로.
  11. 제10항에 있어서,
    상기 다수의 클럭 동기화부 각각은,
    입력되는 신호를 해당 샘플링 클럭 신호에 응답하여 래칭하고 부 출력 신호를 출력하기 위한 제1 클럭 래칭부; 및
    상기 부 출력 신호를 상기 해당 샘플링 클럭 신호에 응답하여 래칭하고 정 출력 신호를 출력하기 위한 제2 클럭 래칭부를 구비하는 것을 특징으로 하는 레이턴시 제어 회로.
  12. 제10항에 있어서,
    상기 다수의 클럭 샘플링부는,
    상기 다수의 클럭 동기화부 각각에 대응하며,
    상기 소오스 입력 신호와 자신에 대응하는 제1 클럭 동기화부의 출력 신호에 의하여 정의되는 샘플링 구간 동안 상기 클럭 신호를 샘플링하여 제1 샘플링 클럭 신호를 생성하기 위한 제1 클럭 샘플링부; 및
    이전 단의 클럭 동기화부의 출력 신호와 자신에 대응하는 해당 클럭 동기화부의 출력 신호에 의하여 정의되는 샘플링 구간 동안 상기 클럭 신호를 샘플링하여 해당 샘플링 클럭 신호를 생성하기 위한 적어도 하나의 클럭 샘플링부를 구비하는 것을 특징으로 하는 레이턴시 제어 회로.
  13. 제12항에 있어서,
    상기 제1 클럭 샘플링부는,
    상기 소오스 입력 신호와 상기 제1 클럭 동기화부의 출력 신호에 응답하여 제1 샘플링 제어 신호를 생성하기 위한 제1 제어 신호 생성부; 및
    상기 제1 샘플링 제어 신호에 응답하여 상기 클럭 신호를 상기 제1 샘플링 클럭 신호로 출력하여 상기 제1 클럭 동기화부에 할당하기 위한 제1 클럭 할당부를 구비하는 것을 특징으로 하는 레이턴시 제어 회로.
  14. 제13항에 있어서,
    상기 제1 샘플링 제어 신호는 상기 소오스 입력 신호에 응답하여 활성화되고, 상기 제1 클럭 동기화부의 출력 신호에 응답하여 비활성화되는 것을 특징으로 하는 레이턴시 제어 회로.
  15. 제13항에 있어서,
    상기 제1 샘플링 제어 신호는 상기 제1 클럭 동기화부에서 생성되는 부 출력 신호와 상기 입력 신호에 응답하여 활성화 구간이 제어되는 것을 특징으로 하는 레이턴시 제어 회로.
  16. 제12항에 있어서,
    상기 적어도 하나의 클럭 샘플링부는,
    상기 이전 단의 클럭 동기화부의 출력 신호와 상기 해당 클럭 동기화부의 출력 신호에 응답하여 해당 샘플링 제어 신호를 생성하기 위한 제어 신호 생성부; 및
    상기 해당 샘플링 제어 신호에 응답하여 상기 클럭 신호를 상기 해당 샘플링 클럭 신호로 출력하여 해당 클럭 동기화부에 할당하기 위한 클럭 할당부를 구비하는 것을 특징으로 하는 레이턴시 제어 회로.
  17. 제16항에 있어서,
    상기 해당 샘플링 제어 신호는 상기 이전 단의 클럭 동기화부의 출력 신호에 응답하여 활성화되고, 상기 해당 클럭 동기화부의 출력 신호에 응답하여 비활성화되는 것을 특징으로 하는 레이턴시 제어 회로.
  18. 제16항에 있어서,
    상기 해당 샘플링 제어 신호는 상기 해당 클럭 동기화부에서 생성되는 부 출력 신호와 상기 이전 단의 클럭 동기화부에서 생성되는 정 출력 신호에 응답하여 활성화 구간이 제어되는 것을 특징으로 하는 레이턴시 제어 회로.
  19. 클럭 신호에 응답하여 쉬프팅 동작을 수행하는 다수의 클럭 동기화부를 구비하는 레이턴시 제어 회로의 동작 방법에 있어서,
    입력 신호와 상기 입력 신호를 입력받는 클럭 동기화부의 출력 신호에 의하여 정의되는 제1 활성화 구간 동안 토글링하는 클럭 신호에 응답하여 상기 입력 신호를 쉬프팅하는 제1 쉬프팅 단계;
    이전 단의 클럭 동기화부의 출력 신호와 자신의 출력 신호에 의하여 정의되는 제2 활성화 구간 동안 토글링하는 클럭 신호에 응답하여 상기 제1 쉬프팅 단계의 출력 신호를 쉬프팅하는 제2 쉬프팅 단계; 및
    상기 제1 및 제2 쉬프팅 단계를 통해 생성되는 다수의 쉬프팅 신호 중 레이턴시 정보에 대응하는 쉬프팅 신호를 선택하여 출력하는 단계
    를 포함하는 레이턴시 제어 회로의 동작 방법.
  20. 제19항에 있어서,
    상기 제1 및 제2 쉬프팅 단계 각각은,
    각각에 입력되는 신호를 해당 클럭 신호에 응답하여 래칭하여 부 출력 신호를 생성하는 단계; 및
    상기 부 출력 신호를 상기 해당 클럭 신호에 응답하여 래칭하여 정 출력 신호를 생성하고, 다음 단의 클럭 동기화부로 상기 정 출력 신호를 전달하는 단계를 포함하는 것을 특징으로 하는 레이턴시 제어 회로의 동작 방법.
  21. 제20항에 있어서,
    소오스 입력 신호를 예정된 시간만큼 지연하여 상기 입력 신호를 생성하는 단계를 더 포함하는 레이턴시 제어 회로의 동작 방법.
  22. 제21항에 있어서,
    상기 제1 활성화 구간은 상기 소오스 입력 신호에 응답하여 활성화되고 상기 제1 쉬프팅 단계의 해당 정 출력 신호에 응답하여 비활성화되는 것을 특징으로 하는 레이턴시 제어 회로의 동작 방법.
  23. 제20항에 있어서,
    상기 제2 활성화 구간은 상기 이전 단의 클럭 동기화부의 해당 부 출력 신호에 응답하여 활성화되고 상기 제2 쉬프팅 단계의 해당 정 출력 신호에 응답하여 비활성화되는 것을 특징으로 하는 레이턴시 제어 회로의 동작 방법.
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