KR20120011431A - 메모리 소자 및 이의 제조방법 - Google Patents

메모리 소자 및 이의 제조방법

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KR20120011431A
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Abstract

접촉면적을 확장할 수 있는 콘택 구조물을 구비하는 메모리 소자가 개시된다. 메모리 소자는 도전성 구조물이 배치된 제1 영역 및 제1 영역을 한정하는 제2 영역으로 구분되고 제1 영역의 표면으로부터 경사지게 함몰되어 제1 영역의 기판 표면으로부터 기울어진 적어도 하나의 경사면을 내측면으로 구비하는 리세스를 구비하는 기판, 도전성 구조물을 덮도록 기판 상에 배치되고 리세스와 연결되어 제1 영역의 일부를 노출하는 콘택 홀을 구비하는 절연막 및 콘택 홀 및 리세스를 매립하는 도전패턴을 구비한다. 디자인 룰의 축소에 따라 패턴의 선폭이나 간격의 줄어든다 할지라도 이로 인한 접촉저항의 증가를 충분히 방지할 수 있다.

Description

메모리 소자 및 이의 제조방법 {Memory device and method of manufacturing the same}
본 발명은 메모리 소자 및 이의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 메모리 소자 및 이의 제조방법에 관한 것이다.
반도체 메모리 소자는 트랜지스터 또는 커패시터와 같은 다수의 개별 소자들을 서로 전기적으로 연결하는 배선들을 포함한다. 이러한 배선들은 층간 절연막을 관통하는 콘택 구조물을 통하여 상기 개별소자들과 전기적으로 연결된다.
반도체 메모리 소자에 대한 최근의 고집적화 경향에 따라 개별소자들 사이에 개재되는 층간 절연막의 두께 및 콘택 구조물의 접촉면적은 점점 작아지는 경향이다. 특히, 콘택 구조물의 접촉면적 감소는 계면저항의 증가를 초래하고 이에 따라 콘택 구조물과 개별소자 사이의 전하 흐름이 원활하지 못하여 콘택 구조물에 의해 연결된 개별소자들이 전기적으로 서로 단락되는 문제가 발생한다.
예를 들면, 디램소자에서 비트라인 콘택 구조물과 트랜지스터의 드레인 영역과의 접촉 면적이 축소되는 경우 접촉저항의 증가에 따라 상기 트랜지스터의 동작불량을 유발한다. 또한, 플래시 메모리 소자의 서로 인접한 스트링 선택 라인(string selection line, SSL) 사이의 갭 마진이 축소되어 비트라인 콘택 구조물과 활성영역의 접촉 면적이 축소되어 선택 트랜지스터의 작동불량을 초래하게 된다.
상기와 같은 메모리 소자의 작동불량을 줄이기 위해 콘택 구조물과 기판의 사이의 접촉 면적을 확장시킨 메모리 소자 및 이를 제조하기 위한 개선된 공정이 요구되고 있다.
본 발명의 목적은 경사진 바닥부를 구비하여 하부 도전성 구조물과의 접촉 면적이 확장된 콘택 구조물을 구비하는 메모리 소자를 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 소자를 제조하는 방법을 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 메모리 소자는 도전성 구조물이 배치된 제1 영역 및 상기 제1 영역을 한정하는 제2 영역으로 구분되고 상기 제1 영역의 표면으로부터 경사지게 함몰되어 상기 제1 영역의 기판 표면으로부터 기울어진 적어도 하나의 경사면을 내측면으로 구비하는 리세스를 구비하는 기판; 상기 도전성 구조물을 덮도록 상기 기판 상에 배치되고 상기 리세스와 연결되어 상기 제1 영역의 일부를 노출하는 콘택 홀을 구비하는 절연막; 및 상기 콘택 홀 및 상기 리세스를 매립하는 도전패턴을 포함한다.
일실시예로서, 상기 리세스의 경사면은 상기 리세스 바닥부의 정점으로 수렴되어 상기 도전패턴의 하부는 각뿔 형상을 갖는다. 이와 달리, 상기 리세스의 경사면은 상기 리세스 바닥부의 일정영역으로 수렴되어 상기 도전패턴의 하부는 쐐기 형상을 가질 수 있다.
일실시예로서, 상기 경사면은 상기 제1 영역의 표면으로부터 제1 경사각만큼 기울어진 제1 분할면 및 상기 제1 분할면과 연결되며 상기 제1 영역의 표면으로부터 상기 제1 경사각보다 작은 제2 경사각만큼 기울어진 제2 분할면을 포함할 수 있다. 이때, 상기 제1 경사각은 65˚ 내지 125˚의 범위를 갖고 상기 제2 경사각은 45˚ 내지 55˚의 범위를 갖는다.
일실시예로서, 상기 기판은 실리콘을 구비하는 반도체 기판을 포함하고 상기 제1 영역 및 제2 영역은 상기 반도체 기판의 활성영역 및 필드영역을 포함하며 상기 도전패턴은 상기 활성영역과 접촉하는 콘택 구조물을 포함한다.
예를 들면, 상기 도전성 구조물은 상기 활성영역의 게이트 영역에 배치된 게이트 구조물을 포함하고 상기 콘택 구조물은 상기 활성영역의 소스영역에 배치되어 상부의 커패시터와 전기적으로 접속되는 스토리지 노드 콘택 플러그 또는 상기 활성영역의 드레인 영역에 배치되어 상부의 비트라인과 전기적으로 접속되는 비트라인 콘택 플러그를 포함한다. 이때, 상기 제1 영역은 상기 소스 영역에 배치되고 상기 스토리지 노드 콘택 플러그와 접속하는 스토리지 노드 콘택 패드를 포함할 수 있다.
예를 들면, 상기 도전성 구조물은 상기 반도체 기판 상에서 제1 방향을 따라 연장하는 활성영역에 배치되는 스트링 선택 트랜지스터, 다수의 셀 선택 트랜지스터 및 접지 선택 트랜지스터를 포함하고, 상기 콘택 구조물은 서로 인접하는 스트링 선택 트랜지스터 사이의 상기 활성영역에 배치되어 상부의 비트라인과 전기적으로 접속되는 비트라인 콘택 플러그 또는 서로 인접하는 접지 선택 트랜지스터 사이의 상기 활성영역에 배치되는 공통 소스라인을 포함할 수 있다. 이때, 상기 제1 영역은 서로 인접하는 상기 스트링 선택 트랜지스터 사이에 배치되고 상기 비트라인 콘택 플러그와 접속하는 비트라인 콘택 패드를 포함할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 메모리 소자의 제조방법에 의하면, 도전성 구조물이 배치된 제1 영역 및 상기 제1 영역을 한정하는 제2 영역을 구비하는 기판 상에 상기 도전성 구조물을 전기적으로 절연하는 절연막을 형성한다. 상기 절연막을 패터닝하여 상기 제1 영역의 일부는 노출하는 콘택 홀을 형성한다. 습식식각에 의해 상기 콘택 홀을 통하여 노출된 상기 제1 영역을 상기 제1 영역의 기판 표면으로부터 기울어진 경사면을 갖는 리세스를 형성한다. 상기 콘택 홀과 상기 리세스를 매립하는 도전패턴을 형성한다.
일실시예로서, 상기 습식식각은 알칼리 계열의 식각액을 이용하며 상기 제1 영역에 포함된 실리콘 성분만 선택적으로 제거한다. 상기 알칼리 계열의 식각액은 암모늄(NH3) 염 또는 TMAH(tetra methyl ammonium hydroxide, (CH3)4NOH) 염 또는 이들과 탈이온수(de-ionized water, DI)의 혼합액을 포함할 수 있다. 이와 달리, 상기 알칼리 계열의 식각액은 과산화수소, 암모니아수 및 탈이온수의 혼합액을 포함하며 상기 과산화수소는 상기 혼합액의 1중량％ 이하로 설정된다. 상기 습식식각은 상온 내지 80℃의 온도범위에서 수행된다.
일실시예로서, 상기 습식식각은 동일한 식각액을 이용하여 서로 다른 온도에서 연속하여 수행된다. 상기 습식식각은 암모니아와 탈이온수의 비율이 5:1로 설정된 SC-1용액을 식각액으로 이용하여 60℃에서 제1 식각공정을 수행한 후 80℃로 변경하여 연속하여 제2 식각공정을 수행할 수 있다.
일실시예로서, 상기 리세스를 형성하기 전 상기 기판의 표면에 대하여 전 세정공정을 수행하는 단계 및 상기 도전패턴을 형성하기 전 상기 리세스의 경사면에 대하여 후 세정공정을 수행하는 단계를 더 포함할 수 있다.
이때, 상기 전 세정공정은 산소(O2)와 플루오르화 질소(NF3) 가스의 혼합가스를 이용하는 건식식각 또는 수소 또는 헬륨 플라자마를 이용하는 스퍼터링 이나 환원공정에 의해 수행될 수 있다. 상기 후 세정공정은 암모니아 수용액을 식각액으로 이용하는 습식 식각공정에 의해 수행될 수 있다.
상술한 바와 같은 구성을 갖는 본 발명의 일 실시예에 의하면, 활성영역의 표면에 다면형 입체형상을 갖는 실리콘 리세스를 배치하여 콘택 구조물의 접촉면적을 증가시킬 수 있다. 따라서, 디자인 룰의 축소에 따라 패턴의 선폭이나 간격의 줄어든다 할지라도 이로 인한 접촉저항의 증가를 충분히 방지할 수 있다.
도 1은 본 발명의 일실시예에 의한 메모리 소자용 콘택 구조물을 나타내는 단면도이다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따라 콘택 홀의 하부에 배치된 실리콘 리세스의 형상을 나타내는 구성도이다.
도 3a 및 도 3b는 본 발명의 일실시예에 따라 활성영역과 상기 콘택 구조물의 배치관계를 나타내는 도면이다.
도 4a 및 도 4b는 도 3b에 도시된 바와 같은 미스얼라인된 콘택 구조물의 콘택 홀을 도시하는 단면도이다.
도 5a 내지 도 5e는 도 1에 도시된 콘택 구조물을 형성하는 방법을 나타내는 공정 단면도들이다.
도 6은 도 1에 도시된 콘택 구조물을 구비하는 디램 메모리 소자를 나타내는 평면도이다.
도 7a는 도 6에 도시된 디램 메모리 소자를 I-I'선을 따라 절단한 단면도이다.
도 7b는 도 6에 도시된 디램 메모리 소자를 II-II'선을 따라 절단한 단면도이다.
도 8a 및 도 8b는 상기 절연막(119)을 형성하는 단계를 나타내는 공정 단면도들이다.
도 9a 및 도 9b는 콘택 구조물을 형성하는 단계를 나타내는 공정단면도들이다.
도 10은 도 1에 도시된 콘택 구조물을 구비하는 NAND형 플래시 메모리 셀의 평면도이다.
도 11a 및 도 11b는 도 10의 Y-Y'선 및 X-X'선에 따른 플래시 메모리 셀의 단면도들이다.
도 12a 및 도 12b는 상기 제1 및 제2 개구부와 상기 제1 및 제2 실리콘 리세스를 형성하는 단계를 나타내는 단면도들이다.
도 13a 및 도 13b는 상기 공통소스라인 및 비트라인 콘택 구조물을 형성하는 단계를 나타내는 공정 단면도들이다.
도 14는 도 1에 도시된 콘택 구조물을 구비하는 메모리 소자를 구비하는 메모리 응용 시스템을 나타내는 구성도이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
콘택 구조물 및 이의 형성방법
도 1은 본 발명의 일실시예에 의한 메모리 소자용 콘택 구조물을 나타내는 단면도이다.
도 1을 참조하면, 본 발명의 일실시예에 의한 메모리 소자용 콘택 구조물(90)는 다수의 도전성 구조물(미도시)들이 배치되는 기판(10), 상기 도전성 구조물들을 덮도록 상기 기판(10)상에 배치되고 상기 기판(10)을 부분적으로 노출하는 콘택 홀(22)을 구비하는 절연막(20) 및 상기 콘택 홀(22)을 매립하는 도전패턴(30)을 포함한다.
일실시예로서, 상기 기판(10)은 반도체 물질로 구성되며 소자분리막(미도시)이 배치되는 필드영역(field region) 및 상기 소자분리막에 의해 한정되며 상기 도전성 구조물들이 배치되는 활성영역(active region)을 구비한다. 예를 들면, 상기 기판(10)은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)같은 실리콘 함유물질을 포함한다.
상기 도전성 구조물은 메모리 소자를 구성하는 단위소자를 포함하며 디램 메모리 소자의 게이트 구조물이나 플래시 메모리 소자의 선택 트랜지스터 또는 접지 트랜지스터를 포함할 수 있다. 예를 들면, 상기 게이트 구조물은 상기 기판(10) 표면을 덮는 게이트 절연막, 상기 게이트 절연막 상에 배치된 도전라인 및 상기 도전라인의 측벽을 덮는 스페이서를 포함할 수 있다. 그러나, 상기 도전성 구조물은 절연막이나 층간절연막을 관통하여 콘택 구조물에 의해 전기적으로 연결되는 모든 구조물을 포함할 수 있음은 자명하다.
상기 절연막(20)은 서로 인접하는 도전성 구조물들을 전기적으로 분리시켜서 각 활성영역에 배치된 도전성 구조물들이 독립적인 기능을 수행할 수 있도록 한다. 예를 들면, 상기 절연막(20)은 실리콘 산화물(SixOy) 또는 실리콘 질화물(SixNy)을 포함할 수 있다.
상기 절연막(20)은 상기 도전성 구조물들이 배치된 활성영역의 일부를 노출하는 콘택 홀(22)을 포함한다. 예를 들면, 상기 콘택 홀(22)은 상기 도전성 구조물의 측부에 배치된 활성영역의 소스 및 드레인 영역을 노출하는 비트라인 콘택 홀 및 스토리지 노드 콘택 홀을 포함할 수 있다.
상기 콘택 홀(22)을 통하여 노출되는 기판(10)의 표면은 알칼리 계열의 식각액을 이용하는 이방성 습식식각에 의해 실리콘(Si) 부분만 제거되어 상기 기판(10)의 표면에 실리콘(Si) 리세스(12)가 배치된다. 즉, 상기 기판(10)은 활성영역의 일부에 상기 콘택 홀(22)과 연결되는 실리콘 리세스(12)를 포함한다.
상기 실리콘 리세스(12)는 상기 기판(10)의 표면으로부터 하부를 향하여 연장하는 다수의 경사면을 구비하여 상기 기판(10)의 내부를 향하는 3차원 입체 형상을 갖는다. 이에 따라, 상기 기판(10)의 표면과 평행하게 배치되는 종래의 실리콘 리세스의 바닥면과 비교하여 후술하는 도전패턴(30)과의 접촉면적을 확장할 수 있으며, 상기 도전성 구조물과 콘택 구조물(90) 사이의 접촉저항을 저하시키고 메모리 소자의 전기적 특성을 향상할 수 있다.
상기 실리콘 리세스(12)의 형상은 식각공정의 공정조건 및 상기 콘택 홀(22)과 활성영역의 정렬정도에 따라 다양한 형상을 가질 수 있다. 특히, 공정오차에 따라 콘택 홀이 일정한 미스얼라인을 구비하면서 형성된 경우, 인접하는 산화막 또는 질화막에 대한 실리콘의 선택적 식각에 의해 다양한 입체형상을 갖는다.
도 2a 내지 도 2c는 본 발명의 일실시예에 따라 콘택 홀(22)의 하부에 배치된 실리콘 리세스(12)의 형상을 나타내는 구성도이다.
도 2a 내지 도 2c를 참조하면, 일실시예로서 상기 실리콘 리세스(12)는 정사각뿔이나 직사각뿔 또는 정사각대 또는 직사각대와 같은 3차원 형상을 갖도록 일정한 각도로 상기 기판의 하부를 향하는 4개의 서로 다른 경사면(12a 내지 12d)을 포함한다. 따라서, 상기 실리콘 리세스(12)는 상기 활성영역의 표면 중앙에 배치되는 바닥점(bottom point, BP) 또는 바닥라인(bottom line, BL)을 향하여 접근하는 경사면에 의해 한정되는 리세스 영역을 갖는다. 상기 리세스 영역(R)에 도전물질이 매립되어 상기 도전패턴(30)의 바닥부를 형성할 수 있다.
이때, 상기 각 경사면(12a 내지 12d)은 상기 기판(10)의 표면에 대한 기울기인 경사각(θ)으로 정의되며 상기 경사각은 실리콘 리세스(12)를 형성하기 위한 식각공정 조건 및 상기 기판(10)의 결정특성에 의해 다양하게 결정될 수 있다.
따라서, 상기 메모리 소자의 구조적 제약조건 및 공정 제약조건 등을 고려하여 접촉면적을 극대화 할 수 있는 입체형상으로 상기 실리콘 리세스(12)를 형성할 수 있다. 예를 들면, 상기 실리콘 리세스(12)의 경사면을 적어도 2개 이상의 분할면을 갖는 입체형상으로 형성한 경우, 상기 실리콘 리세스(12)의 표면적은 단일한 평면으로 구성된 경우와 비교하여 현저하게 증가한다. 이에 따라, 상기 실리콘 리세스(12)의 내부에 매립된 상기 도전패턴(30)은 각 경사면과 서로 면 접촉함으로써 상기 기판(10)의 활성영역과 상기 도전패턴(30)의 접촉면적을 증가시킬 수 있다.
상기 도전패턴(30)은 서로 연결되어 배치되는 상기 실리콘 리세스(12) 및 콘택 홀(22)의 내부를 매립하여 상기 절연막(20)의 상부에 배치된 상부 도전성 구조물과 상기 절연막(20)에 의해 덮여지는 도전성 구조물을 전기적으로 연결한다. 예를 들면, 상기 도전패턴(30)은 불순물이 함유된 폴리실리콘과 같은 단일한 막질로 구성되거나 폴리실리콘막과 금속막이 적층된 메탈 실리사이드로 형성될 수 있다.
따라서, 상기 도전패턴(30)의 하부는 상기 기판(10)의 활성영역과 상기 경사면(12a 내지 12d)에서 면 접촉하는 각뿔 또는 다면형 쐐기(multi-faced wedge) 형상을 갖는다. 이에 따라, 상기 도전패턴(30)과 상기 기판(10)의 활성영역 사이의 접촉면적을 확장하여 상기 콘택 구조물(90)의 저항을 최소화하고 상기 콘택 구조물(90)을 구비하는 메모리 소자의 동작불량을 줄일 수 있다.
도 3a 및 도 3b는 본 발명의 일실시예에 따라 활성영역과 상기 콘택 구조물(90)의 배치관계를 나타내는 도면이다. 일실시예로서, 도 3a 및 도 3b에 도시된 콘택 구조물은 도 2a에 도시된 실리콘 리세스를 포함하며 도 3a는 상기 활성영역과 상기 콘택 홀이 정얼라인되도록 배치되고 도 3b는 상기 활성영역과 콘택 홀이 일정한 거리만큼 미스얼라인(mis-alignment) 되어 배치된다. 참조부호 F는 상기 콘택 홀(22)에 의해 노출된 기판의 필드영역을 나타내며 참조부호 A는 활성영역을 나타낸다.
도 3a를 참조하면, 상기 콘택 홀(22)과 활성영역(A)이 정얼라인 되는 경우에는 도 2a에 도시된 바와 같은 실리콘 리세스(12)는 상기 콘택 홀(22)을 통하여 노출되는 활성영역의 실리콘이 선택적으로 식각되어 형성되는 제1 내지 제4 경사면(12a 내지 12d)이 도전패턴(30)과의 접촉면으로 제공된다.
이에 반하여, 상기 콘택 홀(22)과 활성영역(A)이 허용 공정오차의 범위에서 미스얼라인 되는 경우에는 상기 콘택 홀(22)을 통하여 활성영역(A)의 실리콘 및 필드영역(F)에 배치된 산화막 또는 질화막이 동시에 노출된다. 이때, 상기 활성영역(A)의 실리콘은 상기 산화막 또는 질화막에 대하여 입체형상을 갖도록 선택적으로 식각되어 상기 실리콘 리세스(12)는 필드영역(F)을 제외한 활성영역(A)에만 형성된다. 즉, 상기 실리콘 리세스(12)는 노출된 상기 활성영역(A)의 하부에만 상기 제1 내지 제4 경사면을 갖도록 배치되며 필드영역(F)에는 경사면이 형성되지 않는다.
도 4a 및 도 4b는 도 3b에 도시된 바와 같은 미스얼라인된 콘택 구조물의 콘택 홀을 도시하는 단면도이다. 도 4a는 활성영역과 필드영역이 동시에 노출되도록 절단한 단면도이며 도 4b는 활성영역(A)만 노출되도록 절단한 단면도이다.
도 4a 및 도 4b를 참조하면, 상기 실리콘 리세스(12)를 구성하는 다수 경사면(12a 내지 12d)의 각각은 제1 경사각(θ1)을 갖는 제1 분할면(12α) 및 상기 제1 경사각보다 작은 제2 경사각(θ2)을 갖는 제2 분할면(12β)을 구비한다. 이에 따라, 상기 콘택 구조물(90)은 이중으로 경사지게 배치된 이중 경사면을 포함하며 평면 형상이 아니라 입체 형상의 바닥부를 구비한다. 도 3a 내지 도 3b에 도시된 각 경사면은 도 4a 및 도 4b에 도시된 제2 분할면(12β)을 도시하고 있다.
상기 콘택 홀(22)에 노출된 기판(10)은 상기 기판(10)에 평행한 제1 방향(I) 및 수직한 제2 방향(II) 사이의 식각비에 따라 서로 상이한 경사면을 갖도록 형성될 수 있다. 본 실시예의 경우, 상기 기판(10)의 표면 부근에서는 제1방향 식각 보다는 제2 방향 식각이 상대적으로 우수하게 진행되고 정해진 식각 깊이(D)에 도달한 경우에는 제2 방향으로의 식각속도를 저하시키거나 제2 방향 식각 보다는 제1 방향으로의 식각이 상대적으로 우수하게 진행되도록 공정조건을 제어하여 상기 실리콘 리세스(12)의 측면에 경사각을 달리하는 제1 분할면(12α) 및 제2 분할면(12β)을 형성한다.
이에 따라, 상기 실리콘 리세스(12)는 적어도 2개 이상의 분할면을 구비하는 다면형 리세스(multi-facet recess)로 형성되어 도 1에 도시된 종래의 단면형 리세스(single facet recess)와 비교하여 활성영역과 도전 패턴(30)의 접촉면적을 증대할 수 있다. 즉, 제1 및 제2 분할면의 면적의 합은 종래 실리콘 리세스의 경사면(CL)의 면적보다 크게 형성된다. 따라서, 상기 실리콘 리세스(12)에 매립되는 도전패턴(30)과 상기 활성영역(A)의 접촉면적을 좀 더 확대하고 접촉저항을 저하시킬 수 있다.
본 실시예의 경우, 서로 구분되는 2개의 식각조건을 적용하여 서로 다른 경사각을 갖는 2개의 분할면을 갖는 실리콘 리세스를 개시하고 있지만, 식각조건을 다양하게 조절하여 3개 이상의 분할면을 갖는 실리콘 리세스를 배치할 수 있음은 자명하다.
일실시예로서, 상기 제1 경사각(θ1)은 약 65˚ 내지 약 125˚의 범위를 갖고 상기 제2 경사각(θ2)은 약 45˚ 내지 약 55˚의 범위를 갖는다. 특히 상기 제1 경사각(θ1)의 예각, 직각 및 둔각에 따라 다양한 형상의 실리콘 리세스가 형성될 수 있음은 자명하다. 이때, 상기 제1 경사각(θ1)은 상기 활성영역의 실리콘(Si)을 선택적으로 제거하는 습식식각 공정의 조성비와 시각시간 및 온도를 적절히 조절하여 결정할 수 있다.
특히, 상기 제1 경사각(θ1)이 120˚를 넘는 경우에는 콘택 구조물(90)이 인접한 도전성 구조물과 전기적 간섭을 일으킬 수 있으므로 바람직하지 않다. 따라서, 상기 제1 경사각(θ1)은 120˚ 보다 작은 각도로 배치되는 것이 바람직하다.
예를 들면, 디램소자의 경우, 상기 콘택 구조물이 비트라인 콘택 패드로 기능하는 경우 상기 제1 경사각이 과도하게 큰 경우에는 비트라인 콘택패드가 게이트 구조물의 채널영역 하부에 배치되어 전기적 간섭을 야기한다. 또한, 메모리 소자의 임계치수가 축소됨에 따라 인접한 콘택 구조물 사이의 전기적 절연이 불완전할 수 있다. 또한, 상기 제1 경사각(θ1)이 65˚보다 작은 경우에는 상기 제2 경사각(θ2)과 차별화되는 습식 공정조건을 설정하는 것이 용이하지 않으므로 공정제어가 용이하지 않다.
이에 따라, 상기 제1 경사각(θ1)은 약 65˚ 내지 약 120˚의 범위를 가지며 제2 경사각(θ2) 약 45˚ 내지 약 55˚의 범위를 갖는다. 본 실시예의 경우, 상기 제2 경사각(θ2)은 약 55˚로 설정된다.
제1 및 제2 경사각은 상기 콘택 홀(22)의 폭, 식각되는 상기 기판(10)의 결정구조 및 인접한 도전성 구조물과의 간격 등을 고려하여 결정할 수 있음은 자명하다.본 실시예의 경우, 상기 기판(10)의 상면이 <100>의 결정면을 가질 경우 제1 분할면(12α) 및 제2 분할면(12β)은 각각 <110>면 및 <111>면으로 형성될 수 있다. 따라서, 종래의 평면형 실리콘 리세스의 경계면(CL)과 비교하여 상기 도전패턴(30)과의 접촉면적을 충분하게 확보할 수 있다.
특히, 메모리 소자의 최근의 고집적화 경향에 따라 콘택 구조물을 형성하기 위한 공정마진 및 게이트 구조물의 선폭은 점점 줄어들고 있으며 이에 따라 상기 활성영역(A)과 콘택 홀의 미스얼라인 가능성은 점점 높아지고 있다. 그러나, 본원발명에 의하면, 활성영역(A)과 콘택 홀(22) 사이에 미스얼라인이 발생한다 할지라도 실리콘 리세스(12)의 경계면을 입체적으로 형성함으로써 콘택 홀(22)을 매립하는 도전패턴(30)과 활성영역(A) 사이의 전기적 접촉 신뢰성을 충분히 향상할 수 있다.
특히, 활성영역(A)과 상기 도전패턴(30)은 부분적으로 접촉하는 것이 일반적이므로 임계치수의 감소에 따라 접촉저항은 기하급수적으로 증가할 수 있다. 이에 따라, 상기 활성영역(A)과 상기 도전패턴(30)의 접촉면적을 증가시켜 임계치수 감소에 따른 접촉저항의 증대를 효과적으로 방지할 수 있다.
상술한 바와 같은 본원발명의 일실시예에 의한 콘택 구조물에 의하면, 콘택 구조물과 활성영역이 미스얼라인 되어 있는 경우에도 활성패턴과 콘택 구조물의 접촉 면적이 확장되어 임계치수의 감소에 따른 콘택 구조물의 접촉저항 증가를 방지할 수 있다.
이하에서는 상기 콘택 구조물의 형성방법에 대하여 도 5a 내지 도 5e를 참조하여 설명한다. 도 5a 내지 도 5d는 도 1에 도시된 콘택 구조물을 형성하는 방법을 나타내는 공정 단면도들이다.
도 5a를 참조하면, 기판(10) 상에 콘택 홀(22)을 구비하는 절연막(20)을 형성한다. 일실시예로서, 상기 기판(10)은 반도체 물질로 구성되며 소자분리막(미도시)이 배치되는 필드영역(field region) 및 상기 소자분리막에 의해 한정되며 도전성 구조물들이 형성되는 활성영역(active region)을 구비한다. 예를 들면, 상기 기판(10)은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)같은 실리콘 함유물질을 포함한다.
일실시예로서, 상기 기판(10) 상에 순차적으로 진행되는 증착공정, 포토리소그래피 공정, 식각공정 및 이온 주입공정을 수행하여 메모리 장치의 단위소자로 기능하는 상기 도전성 구조물을 형성한다. 예를 들면, 디램 메모리 소자의 게이트 구조물이나 플래시 메모리 소자의 선택 트랜지스터 또는 접지 트랜지스터를 포함할 수 있다.
이어서, 상기 도전성 구조물들이 형성된 상기 기판(10)의 상면에 상기 도전성 구조물들을 덮을 수 있도록 충분한 두께를 갖도록 절연막(20)을 형성한다. 이에 따라, 상기 도전성 구조물들은 서로 전기적으로 절연된다. 예를 들면, 상기 절연막(20)은 실리콘 산화물(SixOy) 또는 실리콘 질화물(SixNy)을 포함할 수 있다. 특히, 최근의 메모리 소자에 대한 집적도 증가에 따라 상기 절연막(20)은 갭필 특성이 우수한 물질로 형성된다.
상기 절연막(20) 상에 마스크 패턴(미도시)을 형성하고 상기 마스크 패턴을 식각 마스크로 이용하는 식각 공정에 의해 상기 기판(10)의 일부를 노출하는 콘택 홀(22)을 형성한다. 예를 들면, 4-플루오르화 메탄(tetrafluoromethane, CF4) 또는 3-플루오르화 메탄(trifluoromethane, CHF3) 및 아르곤(Ar) 가스의 혼합물을 식각가스로 이용하는 건식 식각공정에 의해 상기 절연막(20)의 일부를 제거할 수 있다.
이어서, 상기 절연막(20)의 상면에 잔류하는 마스크 패턴을 애싱(ashing)공정에 의해 제거한다.
도 5b를 참조하면, 상기 콘택 홀(22)을 통하여 노출된 상기 기판(10)의 표면에 대하여 전 세정공정(pre cleaning process)을 수행하여 콘택 홀(22) 형성을 위한 식각 공정에 의해 손상되어 상기 기판(10) 상에 형성된 손상층, 식각 잔류물 및 자연 산화막을 제거한다.
예를 들면, 산소(O2)와 플루오르화 질소(NF3) 가스의 혼합가스를 이용하여 상기 절연막(20)에 대한 식각 선택비가 약 1을 유지하도록 상기 콘택 홀(22)을 통하여 노출된 기판(10)의 표면에 대하여 건식 세정 공정을 수행한다.
다른 실시예로서, 상기 식각 잔류물이나 자연 산화막은 수소나 헬륨과 같은 가벼운 플라즈마 소스를 이용하여 수행될 수 있다. 수소나 헬륨은 아르곤 가스에 비하여 운동에너지가 작기 때문에 세정공정 시간은 오래 걸리지만 정확한 제어가 가능하여 자연 산화막을 충분히 제거할 수 있다. 상기 자연 산화막은 상기 수소 또는 헬륨 플라즈마를 이용하여 스퍼터링 또는 환원반응으로 제거할 수 있다.
본 실시예의 경우, 상기 콘택 홀을 통하여 노출된 기판(10)의 실리콘(Si)만 선택적으로 식각하여 입체형상을 갖는 실리콘 리세스(12)를 형성하므로 상기 기판(10)의 표면에 형성된 자연 산화막은 충분히 제거되어야 한다. 따라서, 본 실시예의 경우 충분한 자연 산화막 제거를 위하여 플라즈마 공정에 의한 건식세정을 이용하여 상기 자연 산화막을 제거할 수 있다.
도 5c를 참조하면, 상기 콘택 홀(22)을 통하여 노출된 상기 기판(10)의 표면을 부분적으로 제거하여 표면으로부터 함몰된 리세스(12)를 형성한다.
일실시예로서, 상기 절연막(20)은 제거하지 않고 상기 기판(10)의 표면에 포함된 실리콘(Si)만 선택적으로 제거하기 위하여 알칼리 계열의 식각액을 이용하는 습식 식각 공정을 수행한다. 이에 따라, 종전의 건식 식각공정과 비교하여 상기 기판(10)에 대한 플라즈마 손상 없이 실리콘(Si)만 선택적으로 제거할 수 있다. 특히, 알칼리 계열의 식각액을 사용함으로써 산화막 또는 질화막과 기판(10)에 포함된 실리콘(Si)을 서로 선택적으로 제거할 수 있다.
예를 들면, 상기 알칼리 계열의 식각액은 암모늄(NH3) 염 또는 TMAH(tetra methyl ammonium hydroxide, (CH3)4NOH) 염 또는 이들과 탈이온수(de-ionized water, DI)의 혼합액을 포함한다. 다른 실시예로서, 상기 알칼리 계열의 식각액은 과산화수소, 암모니아수 및 탈이온수의 혼합액인 SC-1(standard clean 1-HPM) 용액을 포함한다. 이때, 상기 SC-1 용액의 과산화수소수는 1중량％ 이하로 유지하여 산화물 또는 질화물로 구성되는 상기 절연막(20)의 식각을 최소화 시킨다. 상기 습식 식각 공정이 진행되는 동안 식각 챔버의 내부 온도는 상온(room temperature) 내지 80˚를 유지한다.
기판(10)에 포함된 실리콘(Si)에 대한 식각이 진행되는 동안 상기 식각액의 조성 또는 공정온도를 제어하여 상기 기판에 대한 수평방향 또는 수직방향에 대한 상대적인 식각속도를 조절할 수 있다. 이에 따라, 상기 실리콘 리세스(12)의 측면은 상기 기판의 표면에 대하여 일정한 경사각을 갖는 입체형상으로 형성된다.
예를 들면, 암모니아와 탈이온수의 비율이 5:1로 설정된 SC-1 용액을 약 40℃의 온도에서 약 2분 동안 실리콘 식각 공정을 수행하여 기판(10)의 표면으로부터 상기 식각깊이(D)만큼 실리콘을 식각하고 공정온도를 80℃로 변경하여 동일한 식각을 수행함으로써 제1 및 제2 경사각(θ1, θ2)을 구비하는 제1 및 제2 분할면(12α,12β)을 형성할 수 있다.
SC-1 용액을 이용하는 식각공정이 40℃의 온도로 수행되는 경우에는 상대적으로 수평방향 보다는 수직방향으로 더 많은 식각이 이루어짐으로써 상대적으로 경사각이 큰 제1 분할면을 형성하고 식각공정이 80℃의 온도로 수행되는 경우에는 상대적으로 수직방향보다는 수평방향으로 더 많은 식각이 이루어짐으로써 상대적으로 경사각이 작은 제2 분할면을 형성하게 된다.
따라서, 상기 식각액의 조성과 공정온도를 제어함으로써 적절한 경사각을 갖는 경사면을 형성할 수 있으며 이에 따라 상기 실리콘 리세스(12)는 다면형 쐐기 형상으로 형성될 수 있다.특히, 상기 식각액의 조성과 공정온도를 적절히 제어함으로써 제1 및 제2 경사각을 제어함으로써 다양한 형상을 갖는 다면형 쐐기형상의 실리콘 리세스를 형성할 수 있다.
도 5d를 참조하면, 상기 실리콘 리세스(12)의 경사면에 대하여 후처리 공정을 수행하여 자연 산화막을 제거한다.
일실시예로서, 상기 실리콘 리세스(12)의 경사면 상에 형성되는 자연 산화막은 희석된 HF 수용액이나 희석된 암모니아 수용액을 이용하는 식각액으로 이용하는 식각공정이나 NH4F와 HF의 혼합액을 식각액으로 이용하는 완충 산화막 식각(buffered oxide etch, BOE)공정과 같이 습식공정을 이용하거나 수소 어닐링이나 수소 플라즈마를 이용하는 건식공정을 이용할 수 있다.
본 실시예의 경우, 희석 암모니아를 식각액으로 이용하는 습식공정을 수행하여 상기 경사면상에 형성된 수소를 OH로 전환하여 자연 산화막의 형성을 억제한다.
도 5e를 참조하면, 상기 콘택 홀(22) 및 상기 실리콘 리세스(12)를 매립하는 도전패턴(30)을 형성한다.
일실시예로서, 상기 콘택 홀(22) 및 상기 실리콘 리세스(12)를 매립하기에 충분한 두께를 갖도록 상기 절연막의 상면에 도전막(미도시)을 형성한다. 예를 들면, 우수한 갭필 특성을 갖도록 고밀도 플라즈마 증강 화학기상 증착(HDPCVD) 공정에 의해 상기 절연막(20)의 상면으로 폴리실리콘을 증착하여 상기 콘택 홀(22) 및 상기 실리콘 리세스(12)를 매립하는 도전막을 형성한다.
이어서, 상기 절연막(20)의 상면이 노출되도록 상기 도전막을 평탄화시킴으로써 상기 콘택 홀(22) 및 실리콘 리세스(12)에만 잔류하는 도전패턴(30)을 형성한다.
따라서, 상기 도전패턴(30)의 하부는 상기 기판(10)의 활성영역과 상기 경사면(12a 내지 12d)에서 면 접촉하는 각뿔 또는 다면형 쐐기(multi-faced wedge) 형상을 갖는다. 이에 따라, 상기 도전패턴(30)과 상기 기판(10)의 활성영역 사이의 접촉면적을 확장하여 상기 콘택 구조물(90)의 저항을 최소화하고 상기 콘택 구조물(90)를 구비하는 메모리 소자의 동작불량을 줄일 수 있다.
본 실시예에서는 상기 기판(10)의 활성영역에 형성된 실리콘 리세스(12)를 개시하고 있지만, 상기 실리콘 리세스가 반드시 기판의 활성영역에만 배치되는 것이 아님은 자명하다. 예를 들면, 상기 기판의 활성영역 상부에 콘택 패드가 배치되고 사기 콘택 패드와 연결되는 콘택 플러그가 배치되는 경우 상기 실리콘 리세스는 콘택 패드에 배치될 수도 있다. 따라서, 본 발명에서의 실리콘 리세스는 알칼리 계열의 습식식각에 의해 실리콘(Si)을 선택적으로 식각할 수 있는 모든 대상면에 형성될 수 있다.
디램 메모리 소자 및 이의 제조방법
도 6은 도 1에 도시된 콘택 구조물을 구비하는 디램 메모리 소자를 나타내는 평면도이다. 도 7a는 도 6에 도시된 디램 메모리 소자를 I-I'선을 따라 절단한 단면도이며 도 7b는 도 6에 도시된 디램 메모리 소자를 II-II'선을 따라 절단한 단면도이다.
도 6, 도 7a 및 도 7b를 참조하면, 본 발명의 일실시예에 의한 디램 메모리 소자(500)는 도 1에 도시된 바와 같이 다면형 쐐기 형상의 바닥부를 구비하는 콘택 구조물을 구비한다.
구체적으로, 상기 디램 메모리 소자(500)는 소자분리막(101)을 형성하여 활성영역(103)이 한정되고 상기 활성영역(103)을 가로지르는 채널 트렌치(105)가 배치된 반도체 기판(100) 상에 상기 채널 트렌치(105)를 매립하도록 배치된 게이트 도전막 패턴이 배치된다. 상기 게이트 도전막 패턴은 상기 채널 트렌치의 내측면을 따라 기판(100)의 표면에 배치된 게이트 절연막(107), 상기 채널 트렌치(105)를 매립하면서 상기 기판의 표면으로부터 돌출하도록 적층된 폴리실리콘막 패턴(109) 및 금속 실리사이드 패턴(111)을 포함한다. 상기 게이트 도전막 패턴의 상부에는 게이트 캡핑막 패턴(113)이 배치되고 게이트 캡핑막 패턴(113) 및 게이트 도전막 패턴의 측부에 게이트 스페이서(115)가 배치된다. 상기 게이트 도전막 패턴, 게이트 캡핑막 패턴(113) 및 상기 게이트 스페이서(115)는 상기 디램 메모리 소자(500)의 게이트 패턴(117)을 형성한다.
상기 게이트 패턴(117)은 상기 기판(100) 상에서 제1 방향을 따라 연장하는 라인형상으로 배치되며 상기 활성영역(103)과 교차하도록 배치된다. 상기 게이트 라인과 활성영역(103)은 기판의 결정구조에 따라 다양한 각도로 교차할 수 있다.
상기 게이트 패턴(117)이 배치된 기판(100)의 전면에 절연막(119)을 형성하고 평탄화시켜 각 게이트 패턴(117)을 전기적으로 절연시킨다. 이어서, 상기 절연막(119)을 패터닝하여 게이트 패턴(117) 사이의 활성영역을 노출하는 콘택 홀을 형성하고 상기 콘택 홀을 매립하는 비트라인 및 스토리지 노드 콘택 패드(121, 123)가 각각 형성된다. 상기 게이트 라인은 디램 메모리 소자(500)의 워드라인으로 기능한다. 다수의 층간절연막을 통하여 서로 전기적으로 분리되도록 상기 콘택 패드(121. 123)와 접촉하는 비트라인 콘택 플러그 및 스토리지 노드 콘택 플러그가 배치되고 상기 콘택 플러그와 접촉하고 서로 전기적으로 분리되는 비트라인(131) 및 커패시터(140)가 배치된다.
이때, 상기 스토리지 노드 콘택패드(123) 및 상기 비트라인 콘택 패드(121)는 상기 기판(100)의 활성영역(103)에 다면형 쐐기 형상을 갖도록 형성된 실리콘 리세스(102)에 배치되어 상기 콘택 패드(121, 123)와 활성영역의 접촉면적을 확장할 수 있다. 특히, 상기 스토리지 노드 콘택패드(123)가 활성영역(103)으로부터 일정거리만큼 이격되어 미스얼라인이 발생하더라도 활성영역(103)과의 경계면은 다수의 분할면을 구비하는 경사면으로 형성되어 콘택패드와의 접촉면적을 충분히 확장할 수 있다. 이에 따라, 상기 콘택 패드의 전기저항을 최소화하고 접촉저항 증가에 의한 상기 디램 메모리 소자의 동작불량을 방지할 수 있다.
본 실시예의 경우에는 예시적으로 상기 활성영역(103)과 상기 콘택 패드(121, 123)의 접촉면적 확장을 개시하고 있지만, 상기 콘택 패드와 비트라인 콘택 및 스토리지 노드 콘택의 접촉면적도 동일하게 확장할 수 있음은 자명하다.
이하, 도 8a 내지 도 9b를 참조하여 도 6, 도 7a 및 도 7b에 도시된 디램 메모리 소자의 제조방법을 설명한다. 특히, 본 실시예에서는 다면형 입체형상의 바닥부를 갖는 콘택 홀의 형성방법을 집중적으로 설명하며 나머지 메모리 제조공정은 종래의 공정에 의해 수행될 수 있다.
도 8a 및 도 8b는 상기 절연막(119)을 형성하는 단계를 나타내는 공정 단면도들이며 도 9a 및 도 9b는 콘택 구조물을 형성하는 단계를 나타내는 공정단면도들이다. 도 8a 및 9a는 도 6에 도시된 디램 메모리 소자를 I-I'선을 따라 절단한 단면도이며 도 8b 및 9b는 도 6에 도시된 디램 메모리 소자를 II-II'선을 따라 절단한 단면도이다.
도 8a 내지 도 9b에 도시된 바와 같이, 상기 게이트 패턴(117)을 덮고 전기적으로 서로 절연시키는 절연막(119)을 완성하고 상기 절연막의 일부를 제거하여 상기 게이트 패턴(117) 양 측부의 활성영역(103)을 노출하는 콘택 홀을 형성한다. 이어서, 도 5c에 도시된 바와 같은 실리콘 리세스(102)를 상기 콘택 홀을 통하여 노출된 활성영역의 표면에 형성한다.
즉, 상기 실리콘 리세스는 도 2a 내지 도 2c 및 도 4a 내지 도 4b에 도시된 바와 같이 다수의 경사면을 구비하는 다면형 쐐기 형상을 구비할 수 있다. 본 실시예의 경우, 스토리지 노드 콘택 홀로 기능하는 제1 콘택 홀은 상기 활성영역(103)의 단부에서 일정거리만큼 이격되어 활성영역의 실리콘과 필드영역의 소자분리막(101)이 동시에 노출되도록 형성된다. 이때, 상기 소자분리막(101)은 이방성 식각공정에 의해 제거되어 상기 기판의 표면과 평행한 콘택 홀 바닥면을 형성하지만 활성영역의 실리콘은 2개 이상의 분할면을 갖는 경사면으로 형성되어 입체형상의 콘택 홀 바닥면을 형성한다. 따라서, 콘택 홀과 활성영역이 공정오차에 의해 정확하게 정렬되지 않는다 할지라도 스토리지 노드 콘택 패드인 제1 콘택 구조물과 활성영역의 접촉면적이 감소되는 것을 방지할 수 있다. 한편, 비트라인 콘택 패드인 제2 콘택 구조물(123)이 위치하는 제2 콘택 홀은 정확하게 활성영역과 정렬되므로 실리콘만 노출된다. 따라서, 비트라인 콘택홀 하부의 상기 실리콘 리세스(102)는 상기 콘택 홀의 중심에 대하여 대칭적인 다면형 쐐기 형상으로 형성된다. 상기 실리콘 리세스(102)를 형성하는 공정은 도 5c를 참조하여 설명한 것과 실질적으로 동일하므로 더 이상의 자세한 설명은 생략한다.
이어서, 상기 콘택 홀과 실리콘 리세스(102)를 폴리실리콘으로 매립하여 제1 및 제2 콘택 구조물(121, 123)을 형성한다.
이에 따라, 상기 콘택 구조물(121, 123)과 활성영역(103)의 접촉 면적이 증대되어 집적도 증가에 따라 상기 게이트 패턴(117) 사이의 선폭이 축소되는 경우에도 콘택저항을 충분히 낮게 유지할 수 있다.
이어서, 상기 콘택 구조물(121, 123)이 구비된 기판의 상부에 비트라인 콘택 홀을 구비하는 비트라인 절연막(125)을 형성하고 상기 비트라인 절연막의 상면에 비트라인 콘택 홀을 통하여 상기 제2 콘택 구조물과 접촉하는 비트라인(131)을 배치한다. 이때, 상기 제2 콘택 구조물을 제거하고 상기 비트라인(131)과 일체로 형성되는 비트라인 콘택패드로 대체할 수도 있고 상기 제2 콘택 구조물과 비트라인 콘택 홀을 통하여 접촉하는 비트라인 플러그를 통하여 연결될 수도 있음은 자명하다.
이후, 상기 비트라인(131)덮고 상기 제1 콘택 구조물(121)을 노출하는 노드 콘택 홀을 구비하는 층간절연막(133)을 형성하고 도전물질로 상기 노드 콘택 홀을 매립하여 상기 제1 콘택 구조물(121)과 전기적으로 연결되는 스토리지 노드 콘택 플러그(141)를 형성한다. 이어서, 상기 스토리지 노드 콘택 플러그(141)를 전기적으로 분리시키고 상기 플러그(141)의 상면을 노출하는 상부 층간절연막(139)을 형성한다. 상기 상부 층간절연막(139) 상에 스토리지 노드 콘택 플러그(141)와 접촉하는 커패시터(143)를 형성하여 상기 디램 메모리 소자(500)를 완성한다.
본 발명의 일실시예에 의한 디램 메모리 소자에 의하면, 활성영역의 표면에 다면형 쐐기 형상을 갖도록 다수의 경사면을 구비하는 실리콘 리세스가 형성되어 상기 활성영역과 제1 및 제2 콘택 구조물의 접촉 면적이 증대된다. 이에 따라, 게이트 패턴 사이의 선폭이 축소된다 할지라도 활성영역에서의 접촉면적을 증가시켜 상기 제1 및 제2 콘택 구조물의 접촉저항을 낮게 유지할 수 있다.
플래시 메모리 소자 및 이의 제조방법
도 10은 도 1에 도시된 콘택 구조물을 구비하는 NAND형 플래쉬 메모리 셀의 평면도이고, 도 11a 및 도 11b는 도 10의 Y-Y'선 및 X-X'선에 따른 플래쉬 메모리 셀의 단면도들이다.
도 10, 도 11a 및 도 11b를 참조하면, 본 발명의 일실시예에 의한 플래시 메모리 소자(800)는 채널과 소오스/드레인이 형성될 활성영역(602)들이 각각 필드 영역(601)에 의해 이격되어 서로 평행하게 Y축으로 신장하면서 X축으로 반복되어 배열된다.
상기 활성영역(602) 상에는 n개의 워드라인(W/L1, W/L2, …, W/Ln)들이 X축으로 신장하면서 Y축으로 반복되어 배열됨으로써, 플로팅 게이트(604)와 컨트롤 게이트(609)로 구성된 스택 게이트 구조의 메모리 셀 트랜지스터를 형성한다. 이와 같이 소정 간격으로 이격되는 워드라인(W/L1, W/L2, …, W/Ln)들 사이의 노출된 활성영역(602)의 표면에 고농도의 소오스/드레인 영역들이 형성된다. 본 실시예에서는 상기 활성영역(602)과 워드라인은 수직하게 배치되는 것을 개시하고 있지만, 반도체 기판(600)의 결정구조에 따라 수직한 배치뿐만 아니라 일정한 각도로 경사지게 배치될 수도 있음은 자명하다.
Y축으로 신장하는 활성영역(602)과 X축으로 신장하는 워드라인(W/L1, W/L2, …, W/Ln)의 배열에 의해 X-Y 방향으로 배열되는 다수의 메모리 셀 어레이를 형성할 때, 첫 번째 워드라인(W/L1)과 n번째 워드라인(W/Ln)의 바깥에 각각 선택 트랜지스터인 스트링 선택라인(SSL)과 접지 선택라인(GSL)을 구비하여 하나의 메모리 단위로서 "스트링"을 형성한다. 상기 스트링에서, n개의 메모리 셀 트랜지스터들은 소오스/드레인을 공유하면서 직렬 연결된다.
서로 이웃하는 스트링 선택 라인(SSL) 사이에는 비트라인 콘택홀(620)이 한 개씩 구비되며, 두 개의 스트링은 거울상(mirror image) 형태로 한 개의 비트라인 콘택홀(620)을 공유한다. 상기 워드라인(W/L1, W/L2, …, W/Ln) 상에는 제1 층간절연막(610) 및 제2 층간절연막(618)을 개재하여 워드라인과 직교하도록 Y축으로 신장하면서 X축으로 반복되는 k개의 비트라인(B/Lk, B/Lk-1, B/Lk-2, …)들이 형성된다.
상기 "스트링"의 또 다른 바깥쪽에는 서로 이웃한 접지 선택 라인(GSL) 사이에 X축 방향으로 신장되는 공통 소오스 라인(CSL)(614)이 구비되고, 상기 공통 소오스 라인(614) 위에 복수개의 비트라인마다 하나의 금속 콘택홀(621)이 형성된다. 상기 공통 소오스 라인(614)은 제1 층간절연막(610)을 관통하는 제1 개구부(612)를 매립하면서 상기 제1 층간절연막(610)과 동일한 높이로 평탄화되어 형성된다.
상기 제1 개구부(612)에 의해 노출된 활성영역에 포함된 실리콘(Si)은 습식식각에 의해 선택적으로 제거되어 측면이 적어도 2개의 분할면을 구비하는 입체구조를 갖는 제1 실리콘 리세스(602a)가 배치된다. 상기 제1 실리콘 리세스(602a)는 도 2a 내지 도 2c 및 도 4a 내지 도 4b에 도시된 바와 같이 다수의 경사면을 구비하는 다면형 입체형상을 구비할 수 있다. 이에 따라, 공통소스라인(614)과 접촉하는 활성영역(602)의 면적을 확장할 수 있다. 따라서, 디자인 룰의 축소에 따라 상기 접지 선택라인(GSL) 사이의 간격이 축소된다 할지라도 공통 소스라인(614)의 접촉저항 증가를 방지할 수 있다.
상기 제1 층간절연막(610)을 관통하는 제2 개구부(613)가 서로 이웃하는 스트링 선택 라인(SSL) 사이의 활성영역을 노출시키도록 형성된다. 상기 제2 개구부(613)에 의해 노출된 상기 활성영역에 포함된 실리콘(Si)은 선택적으로 제거되어 상기 제2 개구부(613)가 연결되는 제2 실리콘 리세스(602b)가 배치된다.
제1 실리콘 리세스(602a)와 마찬가지로 상기 제2 실리콘 리세스(602b)는 도 2a 내지 도 2c 및 도 4a 내지 도 4b에 도시된 바와 같이 다수의 경사면을 구비하는 다면형 입체형상을 구비할 수 있다. 특히, 상기 제2 실리콘 리세스(602b)는 상기 제1 실리콘 리세스(602a)와 비교하여 상대적으로 좁은 영역에서 콘택 홀이 형성되므로 다면형 쐐기 형상으로 배치될 수 있다. 이에 따라, 비트라인 콘택 구조물(615)과 접촉하는 활성영역(602)의 면적을 확장할 수 있다. 따라서, 디자인 룰의 축소에 따라 상기 스트링 선택라인(SSL) 사이의 간격이 축소된다 할지라도 비트라인 콘택 구조물(615a)의 접촉저항 증가를 방지할 수 있다.
상기 제1 개구부(612) 및 제1 실리콘 리세스(602a)는 상기 공통소스라인(614)으로 매립되고 상기 제2 개구부(613) 및 제2 실리콘 리세스(602b)는 비트라인 콘택 구조물(615a)로 매립된다. 상기 공통 소스라인(614) 및 상기 비트라인 콘택 구조물(615a)은 상기 제1 층간절연막(610)과 동일한 높이로 평탄화 되어 형성된다.
이에 따라, 상기 공통소스라인(614) 및 비트라인 콘택 구조물(615)과 활성영역(603)의 접촉 면적이 증대되어 집적도 증가에 따라 상기 스트링 선택 라인 사이의 간격 및 접지 선택라인의 사이의 간격이 축소되는 경우에도 콘택저항 증가를 방지할 수 있다.
도 12a 및 도 12b는 상기 제1 및 제2 개구부(612, 613)와 상기 제1 및 제2 실리콘 리세스(602a, 602b)를 형성하는 단계를 나타내는 단면도들이다. 건식 식각공정에 의해 상기 제1 층간절연막(610)을 부분적으로 제거하고 상기 제1 및 제2 개구부(612, 613)을 형성하고 상기 제1 및 제2 개구부에 의해 노출된 활성영역에 대하여 전 세정공정을 수행한다. 이어서, 알칼리 계열의 식각액을 이용하여 상기 제1 및 제2 개구부에 의해 노출된 활성영역에 포함된 실리콘(Si)을 선택적으로 식각함으로써 상기 제1 및 제2 실리콘 리세스(602a, 602b)를 형성한다.
상기 제1 및 제2 개구부(612, 613)를 형성하는 단계 및 상기 제1 및 제2 실리콘 리세스(602a, 602b)를 형성하는 단계는 도 5b 및 도 5d를 참조하여 설명한 공정과 실질적으로 동일하므로 더 이상의 자세한 설명은 생략한다.
도 13a 및 도 13b는 상기 공통소스라인(614) 및 비트라인 콘택 구조물(615)을 형성하는 단계를 나타내는 공정 단면도들이다. 상기 제1 및 제2 개구부 및 상기 제1 및 제2 실리콘 리세스를 매립하기에 충분한 두께를 갖도록 도전물질을 증착하여 도전막을 형성한 후 상기 제1 층간절연막(610)의 상면이 노출되도록 평탄화 시킴으로써 상기 공통소스라인(614) 및 비트라인 콘택 구조물(615)을 형성한다.
상기 공통소스라인(614) 및 비트라인 콘택 구조물(615)을 형성하는 단계는 도 5e를 참조하여 설명한 공정과 실질적으로 동일하므로 더 이상의 자세한 설명은 생략한다.
상기 비트라인 콘택 구조물(615) 및 제1 층간절연막(610) 상에는 상기 활성영역(602)과 동일한 사이즈로 패터닝된 하드 마스크층 패턴(미도시)이 형성된다. 상기 하드 마스크층 패턴은 그 하부의 비트라인 콘택 구조물(115)를 패터닝할 때 마스크로 사용되며, 비트라인 콘택 홀(620)을 형성하기 위한 식각 공정시 스토퍼(stopper) 역할을 한다.
상기 하드 마스크층 패턴 및 제1 층간절연막(610) 상에는 상기 비트라인 콘택 구조물(615)을 노출시키는 비트라인 콘택 홀(620)을 갖는 제2 층간절연막(618)이 형성된다. 상기 비트라인 콘택 홀(620)의 내부에 비트라인 플러그(622)가 형성되며, 상기 비트라인 플러그(622) 및 제2 층간절연막(618) 상에 비트라인(628)이 형성된다. 따라서, 상기 비트라인(628)은 비트라인 플러그(622) 및 비트라인 콘택 구조물(615)을 통해 이웃하는 스트링 선택 라인(SSL) 사이의 활성영역에 연결된다.
본 발명의 일실시예에 의한 플래시 메모리 소자에 의하면, 활성영역의 표면에 다면형 쐐기 형상을 갖도록 다수의 경사면을 구비하는 실리콘 리세스가 형성되어 상기 활성영역과 콘택 구조물의 접촉 면적이 증대된다. 이에 따라, 디자인 룰의 축소에 따라 스트링 선택 라인 사이의 간격이 줄어든다 할지라도 활성영역에서의 접촉면적을 증가시켜 콘택 구조물의 접촉저항을 낮게 유지할 수 있다.
메모리 응용 시스템
도 14는 도 1에 도시된 콘택 구조물을 구비하는 메모리 소자를 구비하는 메모리 응용 시스템을 나타내는 구성도이다. 본 메모리 응용 시스템은 예시적으로 NAND형 플래시 메모리 시스템을 이용하고 있지만 NOR형 메모리 소자나 다른 비휘발성 메모리 소자를 응용하는 시스템도 동일하게 적용될 수 있음은 자명하다. 또한, 도 6에 도시된 바와 같은 디램 메모리 소자를 구비하는 응용 시스템에도 동일하게 적용될 수 있음은 자명하다.
도 14를 참조하면, 본 발명의 일실시예에 의한 메모리 응용 시스템(1000)은 도 10에 도시된 바와 같은 플래시 메모리 소자를 구비하며 데이터를 저장하는 단위인 메모리 셀이 다수 배치된 메모리 셀 어레이(910), 상기 메모리 어레이의 동작을 제어하기 위한 페이지 버퍼 블록(921) 및 Y-게이팅 회로(922) 및 상기 메모리 셀 어레이(910), 페이지 버퍼 블록(921) 및 Y-게이팅 회로(922)의 동작을 제어하기 위한 콘트롤/디코더 회로(930)를 포함한다. 상기 콘트롤/디코더 회로(930)는 제어명령 신호들 및 어드레스 신호들을 입력받아서 상기 메모리 어레이(910), 페이지 버퍼 블록(921) 및 Y-게이팅 회로(922)를 제어하기 위한 제어신호를 발생한다.
상기 메모리 셀 어레이(910)는 복수의 비트라인들 및 상기 비트라인들 중의 어느 하나와 연결되는 다수의 셀 스트링을 포함한다. 각 셀 스트링은 상기 비트라인과 연결되는 스트링 선택 트랜지스터(string selection transistor, SST), 공통 소스라인과 연결되는 접지 선택 트랜지스터(ground selection transistor, GST) 및 상기 스트링 선택 트랜지스터와 접지 선택 트랜지스터 사이에 직렬연결되어 있는 다수의 메모리 셀을 포함한다. 이때, 상기 메모리 셀의 각각은 도 10에 도시된 바와 같은 플래시 메모리 소자를 구비한다. 각각의 비트라인은 상기 페이지 버퍼 블록(921) 내에 배치된 각각의 페이저 버퍼와 연결된다.
상기 페이지 버퍼 블록(921)은 상기 콘트롤/디코더 회로(930)로부터 제공되는 제어신호에 기초하여 상기 메모리 셀 어레이(910) 내에 데이터를 읽거나 쓰기 위한 복수의 페이지 버퍼들을 포함한다. 상기 Y-게이팅 회로(922)는 상기 제어 신호에 기초한 데이터를 입력 또는 출력하기 위하여 페이지 버퍼 블록(921) 내의 페이지 버퍼들을 선택한다.
상기 메모리 응용 시스템(1000)은 최근의 고집적화 경향에 따라 플래시 메모리 소자의 선폭이 줄어들고 종횡비가 증가한다 할지라도 콘택저항을 충분히 낮게 유지함으로써 메모리 소자의 동작오류를 최소화 할 수 있다. 이에 따라, 상기 메모리 응용 시스템(1000)은 동작 안정성을 저해하지 않으면서 메모리 소자의 집적도 향상에 상응하도록 시스템 성능을 대폭적으로 향상할 수 있다.
상기 메모리 시스템은 다양한 형태로 전자기기에 응용될 수 있다. 예를 들면, 디지컬 카메라, 노트북 컴퓨터 또는 오디오 및 비디오 데이터를 저장하기 위한 MP3 플레이어와 같은 다양한 휴대용 전자제품에 사용되기 위해 산업적 표준에 따라 메모리 카드의 형태로 제조될 수 있다. 이때, 상기 메모리 시스템은 오디오, 비디오 및 이미지 데이터를 디지털 신호로 처리하기 위한 디코더/인코더(미도시)를 더 포함할 수 있음은 자명하다. 또한, 컴퓨터 시스템의 중앙처리장치(central process unit, CPU)와 직접 연결되거나 버스라인 등으로 연결되어 컴퓨터 시스템의 보조 메모리 장치(memory device) 또는 저장장치(storage device)로 응용될 수 있다.
상기 설명한 것과 같이, 활성영역의 표면에 다면형 쐐기 형상의 실리콘 리세스를 배치하여 콘택 구조물의 접촉면적을 증가시킬 수 있다. 따라서, 디자인 룰의 축소에 따라 패턴의 선폭이나 간격의 줄어든다 할지라도 이로 인한 접촉저항의 증가를 충분히 방지할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 도전성 구조물이 배치된 제1 영역 및 상기 제1 영역을 한정하는 제2 영역으로 구분되고 상기 제1 영역의 표면으로부터 경사지게 함몰되어 상기 제1 영역의 기판 표면으로부터 기울어진 적어도 하나의 경사면을 내측면으로 구비하는 리세스를 구비하는 기판;
    상기 도전성 구조물을 덮도록 상기 기판 상에 배치되고 상기 리세스와 연결되어 상기 제1 영역의 일부를 노출하는 콘택 홀을 구비하는 절연막; 및
    상기 콘택 홀 및 상기 리세스를 매립하는 도전패턴을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제1항에 있어서, 상기 리세스의 경사면은 상기 리세스 바닥부의 정점으로 수렴되어 상기 도전패턴의 하부는 각뿔 형상을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제1항에 있어서, 상기 리세스의 경사면은 상기 리세스 바닥부의 일정영역으로 수렴되어 상기 도전패턴의 하부는 쐐기 형상을 갖는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제1항에 있어서, 상기 경사면은 상기 제1 영역의 표면으로부터 제1 경사각만큼 기울어진 제1 분할면 및 상기 제1 분할면과 연결되며 상기 제1 영역의 표면으로부터 상기 제1 경사각보다 작은 제2 경사각만큼 기울어진 제2 분할면을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제1항에 있어서, 상기 기판은 실리콘을 구비하는 반도체 기판을 포함하고 상기 제1 영역 및 제2 영역은 상기 반도체 기판의 활성영역 및 필드영역을 포함하며 상기 도전패턴은 상기 활성영역과 접촉하는 콘택 구조물을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  6. 제6항에 있어서, 상기 도전성 구조물은 상기 활성영역의 게이트 영역에 배치된 게이트 구조물을 포함하고 상기 콘택 구조물은 상기 활성영역의 소스영역에 배치되어 상부의 커패시터와 전기적으로 접속되는 스토리지 노드 콘택 플러그 또는 상기 활성영역의 드레인 영역에 배치되어 상부의 비트라인과 전기적으로 접속되는 비트라인 콘택 플러그를 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  7. 제6항에 있어서, 상기 도전성 구조물은 상기 반도체 기판 상에서 제1 방향을 따라 연장하는 활성영역에 배치되는 스트링 선택 트랜지스터, 다수의 셀 선택 트랜지스터 및 접지 선택 트랜지스터를 포함하고,
    상기 콘택 구조물은 서로 인접하는 스트링 선택 트랜지스터 사이의 상기 활성영역에 배치되어 상부의 비트라인과 전기적으로 접속되는 비트라인 콘택 플러그 또는 서로 인접하는 접지 선택 트랜지스터 사이의 상기 활성영역에 배치되는 공통 소스라인을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  8. 도전성 구조물이 배치된 제1 영역 및 상기 제1 영역을 한정하는 제2 영역을 구비하는 기판 상에 상기 도전성 구조물을 전기적으로 절연하는 절연막을 형성하는 단계;
    상기 절연막을 패터닝하여 상기 제1 영역의 일부는 노출하는 콘택 홀을 형성하는 단계;
    습식식각에 의해 상기 콘택 홀을 통하여 노출된 상기 제1 영역을 상기 제1 영역의 기판 표면으로부터 기울어진 경사면을 갖는 리세스를 형성하는 단계; 및
    상기 콘택 홀과 상기 리세스를 매립하는 도전패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  9. 제12항에 있어서, 상기 알칼리 계열의 식각액은 암모늄(NH3) 염 또는 TMAH(tetra methyl ammonium hydroxide, (CH3)4NOH) 염 또는 이들과 탈이온수(de-ionized water, DI)의 혼합액을 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 제12항에 있어서, 상기 알칼리 계열의 식각액은 과산화수소, 암모니아수 및 탈이온수의 혼합액을 포함하며 상기 과산화수소는 상기 혼합액의 1중량％ 이하인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9847225B2 (en) * 2011-11-15 2017-12-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacturing the same
US20150093889A1 (en) * 2013-10-02 2015-04-02 Intermolecular Methods for removing a native oxide layer from germanium susbtrates in the fabrication of integrated circuits
US9536952B2 (en) 2014-05-12 2017-01-03 Intersil Americas LLC Body contact layouts for semiconductor structures
KR20160030654A (ko) 2014-09-11 2016-03-21 에스케이하이닉스 주식회사 트랜지스터, 상기 트랜지스터를 포함하는 전자장치 및 그 제조방법
US9391139B1 (en) * 2015-09-23 2016-07-12 Vanguard International Semiconductor Corporation Top-side contact structure and fabrication method thereof
WO2018056233A1 (ja) 2016-09-20 2018-03-29 富士電機株式会社 半導体装置および半導体装置の製造方法
CN112928094A (zh) * 2019-12-06 2021-06-08 长鑫存储技术有限公司 半导体结构及其制造方法
JP7319496B2 (ja) * 2020-03-17 2023-08-02 株式会社東芝 半導体装置
JP7337739B2 (ja) * 2020-03-19 2023-09-04 株式会社東芝 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07183251A (ja) * 1993-12-24 1995-07-21 Matsushita Electron Corp 半導体装置およびその製造方法
JPH11312717A (ja) * 1998-04-28 1999-11-09 Fujitsu Ltd シリコン基板の評価方法及び半導体装置の製造方法
JP2006049808A (ja) * 2004-07-06 2006-02-16 Fujitsu Ltd 半導体装置および半導体装置の製造方法
JP2006303307A (ja) * 2005-04-22 2006-11-02 Toshiba Corp 半導体装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990004939A (ko) 1997-06-30 1999-01-25 김영환 반도체 장치 제조 방법
KR20040063488A (ko) 2003-01-08 2004-07-14 주식회사 하이닉스반도체 반도체 제조 공정의 컨택홀 세정 방법
JP2005136097A (ja) 2003-10-29 2005-05-26 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
KR100618861B1 (ko) * 2004-09-09 2006-08-31 삼성전자주식회사 로컬 리세스 채널 트랜지스터를 구비하는 반도체 소자 및그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07183251A (ja) * 1993-12-24 1995-07-21 Matsushita Electron Corp 半導体装置およびその製造方法
JPH11312717A (ja) * 1998-04-28 1999-11-09 Fujitsu Ltd シリコン基板の評価方法及び半導体装置の製造方法
JP2006049808A (ja) * 2004-07-06 2006-02-16 Fujitsu Ltd 半導体装置および半導体装置の製造方法
JP2006303307A (ja) * 2005-04-22 2006-11-02 Toshiba Corp 半導体装置およびその製造方法

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