KR20110135956A - 다양한 ｉｃ 패키징 구성들을 가진 리드리스 어레이 플라스틱 패키지 - Google Patents

다양한 ｉｃ 패키징 구성들을 가진 리드리스 어레이 플라스틱 패키지 Download PDF

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KR20110135956A
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존 맥밀란
세라핀 피. 페드론
커크 파웰
아도니스 펑
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유탁 홍콩 리미티드
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Abstract

리드리스(leadless) 집적회로(IC) 패키지는 다이-부착 영역에 실장되는 IC 칩 및 이 IC 칩에 전기적으로 연결되는 복수의 전기 콘택들을 포함한다. IC 칩, 전기 콘택들, 및 다이-부착 영역은 모두가 몰딩재로 덮여지며, 전기 콘택들 및 다이-부착 영역의 부분들은 몰딩재의 밑면으로부터 돌출한다.

Description

다양한 ＩＣ 패키징 구성들을 가진 리드리스 어레이 플라스틱 패키지{LEADLESS ARRAY PLASTIC PACKAGE WITH VARIOUS IC PACKAGING CONFIGURATIONS}
관련출원들에 대한 상호참조
이 출원은 2009년 3월 6일에 출원된 미국가출원번호 61/158,170의 우선권 혜택을 주장한다. 이 출원은 참조로서 "소우-단일화 리드리스 플라스틱 칩 캐리어(Saw-Singulated Leadless Plastic Chip Carrier)"라는 명칭의 1998년 6월 10일에 출원된 미국특허 6,229,200; "에치 백 패드 싱귤레이션을 갖는 리드리스 플라스틱 칩 캐리어(Leadless Plastic Chip Carrier With Etch Back Pad Singulation)"라는 명칭의 1999년 4월 9일에 출원된 6,498,099; 및 "스탠드오프 콘택들 및 다이 접촉 패드를 갖는 리드리스 플라스틱 칩 캐리어(Leadless Plastic Chip Carrier With Standoff Contacts And Die Attach Pad)"라는 명칭으로 2004년 1월 28일에 출원된 7,049,177을 포함시킨다.
이 발명은 일반적으로 집적회로(integrated circuit; IC) 패키징 기술에 관한 것으로, 특히 제한으로서가 아니라, 리드리스(leadless) IC 패키지들 및 관계된 제조방법들에 관한 것이다.
집적회로(IC) 패키징을 위한 시스템들, 방법들, 및 기술은 컴퓨터화된 국제 경제에서 결정적으로 중요하다. IC 장치들의 제조에 연루된 최종 단계들 중 하나는 IC 칩의 패키징이다. 패키징 공정 동안, 하나 이상의 IC 칩들은 패키지 기판 상에 실장되고, 전기 콘택들(electrical contacts)에 연결되고, 이어서 에폭시 또는 실리콘 몰딩 복합물과 같은 전기적 절연체를 포함하는 몰딩재로 피복된다. 일반적으로 "IC 패키지"로서 알려진 결과적인 구조는 예를 들면 컴퓨터 등에서 사용하기 위한 인쇄회로기판(PCB) 상에 다른 전기 소자들(electrical components)에 연결된다.
대부분의 IC 패키지들에서, IC 칩은 완전하게 몰딩재에 의해 덮이지만, 전기 콘택들은 이들이 다른 전기소자들에 연결될 수 있게 적어도 부분적으로 노출된다. 즉, 전기 콘택들은 몰딩재 내부에 IC 칩과 몰딩재 밖에 전기소자들 간에 전기적 연결들을 형성하게 설계된다. 이들 전기 콘택들을 위한 가장 일반적 설계들 중 하나는 이들이 몰딩재의 측면들을 따라 확장하여 "단자들"을 형성하는 설계이다. 단자들은 전형적으로 PCB 상에 전기소자들과의 연결들을 형성하기 위해 밑으로 휘어져 있다.
불행히도, 외부 단자들의 존재는 IC 패키지들의 크기를 현저히 증가시키는 경향이 있다. 예를 들면, 이것은 단자들의 수평 확장에 기인하여 IC 패키지들에 걸쳐 길이 및 폭을 증가시키는 경향이 있다. 이것은, 무엇보다도, 증가된 크기가 흔히 PCB 공간이 제한된 시스템들에서 문제가 되기 때문에 불리하다. 또한, 외부 단자들은 전형적으로 IC 패키지들의 측면들을 따라 배치되기 때문에, IC 패키지들의 핀 수는 IC 패키지들 둘레의 직선 길이에 의해 제한된다. 또한, 이들 단자들은 직선성, 동일평면성, 및 그외 요구되는 기계적 치수들에 대한 추가의 검사단계를 필요로 한다(아울러 이들이 명세를 충족하지 못한다면 재작업하거나 스크랩(scrap)한다). 마지막으로, 단자들(본딩 핑거들(fingers)로부터 시작해서 밑으로 외부 부분들의 끝까지)은 총 전기적 신호 길이(본딩와이어들 + 단자들)를 증가시키며, 이것은 IC 칩의 전기적 성능에 영향을 미친다.
종래의 IC 패키지들의 이들 및 그외 문제들을 인식하고, 연구자들은 외부 단자들을 몰딩재에 의해 상부를 덮지만 IC 패키지의 하부를 노출시켜 IC 패키지 밑에 놓여진 전기소자들에 연결될 수 있게 하나의 전기 콘택들로 대체된 IC 패키지들을 개발하였다. "리드리스" IC 패키지들이라 하는 이들 IC 패키지들은 외부 단자들이 없음으로 해서 종래의 IC 패키지들에 비해 공간을 덜 차지하게 된다. 또한, 이들 IC 패키지들은 연결들을 형성하기 위해 단자들을 휘어지게 할 필요성을 제거한다.
종래의 리드리스 IC 패키지들의 몇가지 예들이 각각의 개시된 바들을 본원에 참조로서 포함시키는 본 출원인에 함께 양도된 관계된 미국특허 6,229,200, 6,498,099, 및 7,049,177에 개시되어 있다. 무엇보다도, 이들 특허들은 리드리스 IC 패키지들을 제조하고 사용하기 위한 리드리스 IC 패키지들 및 기술들에 대한 복수의 설계 변형예들을 기술하고 예시한다.
개시된 실시예들은 다양한 서로 다른 구성들을 갖는 리드리스 IC 패키지들을 포함한다. 서로 다른 실시예들에서, 리드리스 패키지들은 전기 콘택들, IC 칩들, 및 IC 칩들과 전기 콘택들 간에 연결들의 다양한 구성들을 가질 수 있다. 다양한 연결 구성들은 예를 들면, 서로 다른 플립-칩 구성들, 와이어본딩 부착 구성들, 및 땜납 부착 구성들을 포함할 수 있다. 기술된 실시예들은 칩-온-단자(chip-on-lead) 구성들을 갖는 IC 패키지들을 포함한다.
일실시예에서, 리드리스 집적회로(IC) 패키지 제조 방법이 기술되며, 방법은 상면 및 밑면을 갖는 리드프레임 스트립을 제공하는 단계; 리드프레임 스트립의 상면의 부분들을 제거하여 이 내에 부분적으로 하나 이상의 다이-부착 영역들의 상측 부분들 및 복수의 전기 콘택들의 상측 부분들을 정의하는 홈들을 형성하는 단계; 부분적으로 정의된 하나 이상의 다이-부착 영역들 중 제 1 다이-부착 영역에서 리드프레임 스트립에 제 1 IC 칩을 실장하는 단계; 부분적으로 정의된 하나 이상의 다이-부착 영역들 중 제 2 다이-부착 영역에 제 2 IC 칩을 실장하는 단계; 복수의 부분적으로 정의된 전기 콘택들과 제 1 IC 칩 간에 전기적 연결들을 형성하는 단계; 제 1 IC 칩, 제 2 IC 칩, 부분적으로 정의된 하나 이상의 다이-부착 영역들, 부분적으로 정의된 전기 콘택들, 및 전기적 연결들을 홈들을 채우는 몰딩층으로 덮는 단계; 부분적으로 정의된 하나 이상의 다이-부착 영역들 및 복수의 부분적으로 정의된 전기 콘택들에 대응하는 리드프레임 스트립의 밑면 상에 에치-레지스트층을 형성하는 단계; 및 에치-레지스트 층을 에칭 마스크로서 사용하여 리드프레임 스트립의 밑면을 선택적으로 에칭함으로써 리드프레임 스트립의 부분들을 관통하여 에칭하여 복수의 전기 콘택들의 하측 부분들 및 하나 이상의 다이-부착 영역들의 하측 부분들을 정의하는 단계를 포함한다.
또 다른 실시예에서, 리드리스 집적회로(IC) 패키지를 제조하는 방법이 기술되며, 방법은 상면 및 밑면을 갖는 리드프레임 스트립을 제공하는 단계; 리드프레임 스트립의 상면의 부분들을 제거하여 이 내에 부분적으로 복수의 전기 콘택들의 상측 부분들을 정의하는 홈들을 형성하는 단계; 플립-칩 구성으로 복수의 부분적으로 정의된 전기 콘택들에 IC 칩을 실장하는 단계; 복수의 부분적으로 정의된 전기 콘택들과 IC 칩 간에 전기적 연결들을 형성하는 단계; IC 칩 및 복수의 부분적으로 정의된 전기 콘택들을 홈들을 채우는 몰딩층으로 덮는 단계; 복수의 부분적으로 정의된 전기 콘택들에 대응하는 리드프레임 스트립의 밑면 상에 에치-레지스트층을 형성하는 단계; 및 에치-레지스트층을 에칭 마스크로서 사용하여 리드프레임 스트립의 밑면을 선택적으로 에칭함으로써, 리드프레임 스트립의 부분들을 관통하여 에칭하여 복수의 전기 콘택들의 하측 부분들을 정의하는 단계를 포함한다.
또 다른 실시예에서, 리드리스 집적회로(IC) 패키지를 제조하는 방법이 기술되며, 방법은 상면 및 밑면을 갖는 리드프레임 스트립을 제공하는 단계; 리드프레임 스트립의 상면의 부분들을 제거하여 이 내에 부분적으로 다이-부착 영역의 상측 부분 및 복수의 전기 콘택들의 상측 부분들을 정의하는 홈들을 형성하는 단계; 리드프레임 스트립의 주변 둘레에 측벽들을 형성하는 단계; 홈들을 몰딩층으로 채우는 단계; 부분적으로 정의된 다이-부착 영역에서 리드프레임 스트립에 IC 칩을 실장하는 단계; 복수의 부분적으로 정의된 전기 콘택들과 IC 칩 간에 전기적 연결들을 형성하는 단계; 측벽들에 부착되게 구성된 리드를 제공하는 단계; 리드를 측벽들에 부착하는 단계로서, 리드, 측벽들, 리드프레임 스트립, 및 몰딩층은 내부에 시일링된 공기 공동을 정의하는 것인, 상기 부착하는 단계; 부분적으로 정의된 다이-부착 영역 및 복수의 부분적으로 정의된 전기 콘택들에 대응하는 리드프레임 스트립의 밑면 상에 에치-레지스트층을 형성하는 단계; 및 에치-레지스트층을 에칭 마스크로서 사용하여 리드프레임 스트립의 밑면을 선택적으로 에칭함으로써, 복수의 전기 콘택들 및 다이-부착 영역을 개별적 성분으로서 정의하는 단계를 포함한다.
또 다른 실시예에서, 리드리스 집적회로(IC) 패키지를 제조하는 방법이 기술되며, 방법은 상면 및 밑면을 갖는 리드프레임 스트립을 제공하는 단계; 리드프레임 스트립의 상면의 부분들을 제거하여 이 내에 부분적으로 다이-부착 영역의 상측 부분 및 복수의 전기 콘택들의 상측 부분을 정의하는 홈들을 형성하는 단계; 부분적으로 패터닝된 다이-부착 영역에서 리드프레임 스트립에 IC 칩을 실장하는 단계: 복수의 부분적으로 패터닝된 전기 콘택들에 수동 전자소자를 실장하는 단계; 복수의 부분적으로 정의된 전기 콘택들과 IC 칩 간에 전기적 연결들을 형성하는 단계; IC 칩, 수동 전자, 부분적으로 정의된 적어도 한 다이-부착 영역, 부분적으로 정의된 전기 콘택들, 및 전기적 연결들을 홈들을 채우는 몰딩층으로 덮는 단계; 부분적으로 정의된 적어도 한 다이-부착 영역들 및 복수의 부분적으로 정의된 전기 콘택들에 대응하는 리드프레임 스트립의 밑면 상에 에치-레지스트층을 형성하는 단계; 및 에치-레지스트층을 에칭 마스크로서 사용하여 리드프레임 스트립의 밑면을 선택적으로 에칭함으로써 리드프레임 스트립의 부분들을 관통하여 에칭함으로써 복수의 전기 콘택들의 하측 부분들 및 적어도 한 다이-부착 영역의 하측 부분을 정의하는 단계를 포함한다.
위의 발명의 요약은 본 발명의 각각의 실시예 또는 모든 면을 나타내려는 것이 아니다.
본 발명의 여러 실시예들의 보다 완전한 이해는 다음 상세한 설명에 관련하여 첨부된 도면과 함께 취해졌을 때 얻어질 수 있다.
도 1a 및 도 1b는 다이-부착 패드의 주변을 둘레에 두 행의 전기 콘택들을 가진 리드리스 IC 패키지의 실시예의 실시예이다.
도 2a 및 도 2b는 다이 부착 패드에 실장된 적층된 IC 칩들을 가진 리드리스 IC 패키지의 실시예의 측면도 및 평면도이다.
도 3a 및 도 3b는 각각 IC 칩이 실장된 2개의 다이 부착 패드를 가진 다중-칩 모듈 구성의 리드리스 IC 패키지의 실시예의 측면도 및 평면도이다.
도 3c는 각각 IC 칩이 실장된 4개의 다이 부착 패드를 가진 다중-칩 모듈 구성의 리드리스 IC 패키지의 실시예의 평면도이다.
도 4a 및 도 4b는 시스템-인-패키지 구성을 갖는 리드리스 IC 패키지의 실시예의 측면도 및 평면도이다.
도 4c 내지 도 4e는 리드리스 IC 패키지의 특징의 여러 실시예들를 도시한 도 4a의 상세 A의 측면도 및 평면도이다.
도 5는 시스템-인-패키지 구성을 갖는 리드리스 IC 패키지의 실시예의 평면도이다.
도 6a 및 도 6b는 플립-칩 구성을 갖는 리드리스 IC 패키지의 실시예의 측면도 및 저면도이다.
도 7a 및 도 7b는 2개의 IC 칩들이 내부에 실장되고 IC 칩들 중 하나는 플립-칩 구성인 리드리스 IC 패키지의 실시예의 측면도 및 저면도이다.
도 8a 및 도 8b는 적층구성으로 2개의 IC 칩들이 실장되고 플립-칩 구성을 갖는 리드리스 IC 패키지의 실시예의 측면도 및 평면도이다.
도 9는 다이 부착 패드의 부분이 에칭으로 제거된 리드리스 IC 패키지의 실시예의 측면도이다.
도 10a 내지 도 10g는 IC 패키지 제조 공정의 여러 단계들에서 리드리스 IC 패키지의 실시예의 측면도들이다.
도 11a 및 도 11b는 공기 공동을 내부에 가지며 이와 함께 사용하기 위한 리드를 가진 리드리스 IC 패키지의 실시예도이다.
선택된 실시예들을 첨부된 도면들을 참조하여 이하 기술한다. 이들 실시예들은 예들을 교시하하는 것으로서 제공되며 청구항들의 범위를 한정하는 것으로 해석되어서는 안 된다. 설명의 편의상, 이 설명은 다수의 방위에 국한된 용어들, 이를테면 "상면", "밑면", "~ 위에", "~ 상에", 등을 포함한다. 이들 용어들은 기술된 물품들의 방위를 한정하는 것으로 해석되어지 않아야 하며, 단지 여러 소자들 또는 이들의 부분들의 상대적 위치들을 반영하려는 것이다. 예를 들면, 밑면은 밑면 및 상면을 가진 물품의 방위에 관계없이 상면에 대향한 표면을 의미하는 것으로 해석될 수 있다.
일반적으로, 여러 실시예들은 다양한 구성들로 배열된 리드리스 IC 패키지들에 대한 것이다. 이들 서로 다른 구성들은 몇가지를 나열해 보면, 다이-부착 패드들(die-attach pads; DAP)와 패키지 밑에 PCB 상에 회로 트레이스들 간에 전기적 및/또는 물리적 간섭을 피하게 하고, DAP의 열전달 특징들을 개선하고, PCB에 표면실장을 용이하게 하고, DAP 및/또는 콘택들 내에 특별한 전기적 접속성을 제공하고, 핀 수와 같은 공간에 관련하여 IC 패키징의 제약들을 해결하는 등의 몇가지 목적들 중 어느 것이든 달성하기 위해 사용될 수 있다. 다음 설명에서, 여러 실시예들은 특정한 구성들로 제시된다. 그러나, 개시된 구성들은 단지 예시하려는 것이며 어떤 제한하려는 목적이 아니다. 예를 들면, 하나 이상의 IC 칩은 다중-칩 모듈(multi-chip module; MCM)으로서 알려진 나란한 구성으로 DAP에 부착될 수 있다. DAP 자체는 예를 들면 동일 백플레인을 공유할 수 없는 다중 칩들을 구비한 IC 패키지들 내 하나이거나 분할될 수도 있다. 대안적으로, IC 칩들은 적층된 다수 구성들로 수직으로 적층될 수도 있다. 또한, 어떤 경우에, IC 패키지는 전혀 DAP가 없을 수도 있다. 예를 들면, IC 칩은 전기적 절연성의 접착제를 사용하여 전기 콘택들 상에 직접 그리고 부분적으로 부착될 수도 있다(칩-온-단자(chip-on-lead)로서 알려져 있음). 또한, IC 칩은 플립-칩 기술들을 사용하여 복수의 전기 콘택들을 포함하는 다이-부착 영역에 부착될 수도 있는데, 본드 패드들은 전기 콘택들의 상측 표면들에 리플로될 수 있는 땜납 범프들을 갖는다.
일부 실시예들은 반도체 프로세서 다이를 포함하는 어떤 유형들의 IC 칩들과 같은 특정한 소자들에 대해 기술된다. 그러나, 이들 및 그외 소자들은 다른 소자들로 대치될 수도 있고, 수정될 수도 있고, 혹은 추가의 소자들이 보충될 수도 있다. 예를 들면, 칩 저항기들 및 커패시터들과 같은 수동 소자들은 IC 칩들과 함께 전기 콘택들에 부착될 수도 있다(시스템-인-패키지(system-in-package)). 또한, 어떤 유형들의 금속들과 같은 기술된 실시예에서 특정한 물질들은 유사한 물질들로 대체될 수도 있을 것이다.
이제 도면들로 돌아가서, 도 1a 및 도 1b는 리드리스 IC 패키지(100)의 실시예의 측면도 및 저면도를 도시한 것이다. 특히 도 1a를 참조하면, IC 칩(105), DAP(110), 전기 콘택들(125), 와이어 본드들(130), 및 몰딩 층(120)을 구비한 IC 패키지(100)가 도시되었다. 도시된 실시예에서, IC 칩(105)은 접착층(115)에 의해 DAP(110) 상에 실장된다. 여러 실시예들에서, 접착층(115)은 페이스트 혹은 막일 수 있으며, 예를 들면, 에폭시, 실리콘, 폴리이미드, 열가소성 물질과 같은 중합 물질 및/또는 금-주석과 같은 연납 물질 혹은 주석 및/또는 납 합금들의 다양한 조합들일 수 있다. IC 칩(105)은, 무엇보다도, 단일 트랜지스터, 프로세서 다이, 혹은 반도체 웨이퍼로부터 잘라낸 메모리 칩을 포함할 수 있다.
계속하여 도 1a를 참조하면, IC 칩(105)은, 입력/출력(I/O) 단말들로서 작용하며 와이어 본드들(130)을 통해 전기 콘택들(125)에 연결되는 본딩 패드들(140)를 포함한다. DAP(110) 및 전기 콘택들(125) 둘 다는 이의 상면 및 밑면 중 하나 또는 둘 다에 본딩가능 금속 층(135)이 적용 및/또는 도금될 수 있다. 본딩가능 금속층(135)은 니켈(Ni), 팔라듐(Pd), 금(Au), 은(Ag)의 적층, 혹은 NiPdAu와 같이 2이상의 금속들의 조합과 같은 금속들, 전해 혹은 무전해 주석(Sn), 주석/납(Sn/Pb), 주석 합금 또는 그외 땜납 피니시들(finishes), 혹은 유기 납땜성 보존제(OSP)가 피복된 핫 딥 또는 배어 구리(Cu)를 포함할 수 있다. DAP(110) 및 전기 콘택들(125)의 상면 및 밑면은 동일 물질로 도금되거나, 서로 다른 물질들로 도금될 수도 있다. 층(135)은 예를 들면, 상측의 와이어 접착성을 향상, 산화에 대해 도금된 표면들을 보호, 납땜성을 개선, 및 전기 전도율의 개선을 포함한, 몇가지 기능들 중 어느 기능을 제공할 수 있다.
계속하여 도 1a를 참조하면, 몰딩층(120)은 IC 칩(105), 와이어 본드들(130), DAP(110), 및 전기 콘택들(125)을 덮지만, 자신의 밑면 상에 DAP(110) 및 전기 콘택들(125)의 부분들을 노출된 상태로 두게 적용될 수 있다. DAP(110) 및 전기 콘택들(125)의 노출된 부분들이 몰딩층(120)으로부터 돌출하는 실시예들에서, 노출된 부분들은 몰딩층(120)의 밑면으로부터 측정할 수 있는 거리, 이를테면 0.012 mm 이하 내지 0.5 mm 이상만큼 돌출하는 "고립" DAP 및 "고립" 콘택들을 각각 형성할 수 있다.
이제 도 1b를 참조하면, IC 패키지(100)의 저면도가 도시되었는데, DAP(110) 및 전기 콘택들(125)의 밑면들은 이들 사이에 개재된 몰딩 복합물(120)에 의해 서로 간에 격리된 것을 볼 수 있다. DAP(110) 및 전기 콘택들(125)의 노출된 부분들을 갖는 실시예들에서, 노출된 부분들은 예를 들면, IC 패키지(100)를 PCB를 다른 기판에 납땜하기 위한 납땜가능 표면을 제공하고, 방열 표면 또는 열 싱크를 제공하고, 및/또는 IC 패키지(100)와 외부 전기소자들 간에 전기적 연결들을 제공하기 위해서 사용될 수 있다.
이제 전반적으로 도 2a 및 도 2b를 참조하면, 적층 관계로 IC 칩(205)에 실장된 IC 칩(206)을 포함하는 IC 패키지 조립체가 내부에 실장된 리드리스 IC 패키지(200)의 실시예의 측면도 및 평면도가 도시되었다. 도 1a에 도시된 실시예와 유사하게, IC 패키지(200)는 DAP(210), 전기 콘택들(225), 와이어본딩들(230), 및 몰딩층(220)을 구비한다. 도시된 IC 패키지(200)의 실시예에서, IC 칩(205)은 접착층(215)을 사이에 개재하여 DAP(210)에 실장되었다. 또한, IC 칩(206)은 접착층(216)을 사이에 개재하여 IC 칩(205)에 실장되었다. 도시된 실시예에서, 접지 링(245)을 형성하기 위해 DAP(210)의 주변에 금속 도금이 적용되었다. 여러 실시예들에서, IC 칩(205) 및 IC 칩(206)은 이 위에 배치된 본딩 패드들(240)에 전기적으로 결합된 와이어본딩들(231)을 통해 서로 전기적으로 결합될 수 있다. 또한, 와이어본딩들(230)은 IC 칩(205) 및/또는 IC 칩(206)을 DAP(210), 접지/파워 링(245), 및 전기 콘택들(225) 중 하나 이상에 전기적으로 결합할 수 있다. 도시된 실시예에서, IC 칩(206)을 IC 칩(205)의 위에 적층함으로써, 패키지 바디 크기 또는 이의 "풋프린트"를 증가시킴이 없이 단지 한 IC 칩만이 배치되는 IC 패키지에 비해 IC 패키지(200)의 기능성이 증가될 수 있다.
도 2b를 참조하면, 설명의 목적을 위해서, 몰딩층이 적용되기 전에 IC 패키지(200)의 평면도가 도시되었다. 이 평면도로부터, IC 칩(205) 위에 실장된 IC 칩(206)을 포함하는, IC 칩 조립체는 DAP(210) 상에 실장된 것을 볼 수 있다. 복수의 본딩 패드들(240)이 IC 칩(205) 및 IC 칩(206)의 주변 둘레에 배치된 것을 볼 수 있다. 또한, 복수의 와이어 본드들(230)이 다른 본딩 패드들(240), 전기 콘택들(225), 및 접지/파워 링(245) 중 하나 이상에 본딩 패드들(240)을 결합한 것을 볼 수 있다. 접지/파워 링(245)이 DAP(210) 주변 둘레에, 그의 상측 표면 상에 링으로서 도시되었지만, 여러 실시예들에서, 접지 링(245)은 연속한 링이 아니라, DAP(210) 상에 도금된 복수의 구별되는 패드들일 수 있거나, 어떠한 도금도 포함하지 않을 수 있다. IC 칩들(205, 206) 및 DAP(210)가 IC 패키지(200)의 중앙 영역 근처에 배치된 것으로 도시되었지만, 여러 실시예들에서, DAP(210) 및 IC 칩들(205, 206)은 IC 패키지(200)의 임의의 영역에 배치될 수 있다.
이제 도 3a 및 도 3b를 함께 참조하면, 전체적으로 나란한 방향으로 제 1 IC 칩(305)이 제 2 IC 칩(306) 옆에 실장된 다중-칩 모듈 배열의 리드리스 IC 패키지(300)의 실시예의 측면도 및 평면도가 도시되었다. 설명 목적을 위해서, 몰딩층이 적용되기 전에 도 3b에 IC 패키지(300)의 평면도가 도시되었다. 도시된 실시예에서, IC 칩(305)은 DAP(310) 상에 실장되고, IC 칩은 DAP(311)에 실장되는데, DAP(310)은 DAP(311)와는 다르다. 그러나, 여러 실시예들에서, IC 칩들(305, 306)은 공통의 DAP에 실장될 수도 있다. 도시된 실시예에서, 와이어본딩들(330)은 IC 칩들(305, 306)을 전기 콘택들(325)에 전기적으로 결합한 것을 볼 수 있다.
이제 도 3c를 참조하면, 4개의 IC 칩들(305 ~ 308)이 전반적으로 나란한 배열로 실장된 다중-칩 모듈 배열의 리드리스 IC 패키지(301)의 실시예의 평면도가 도시되었다. 설명 목적을 위해서, 몰딩층이 적용되기 전에 IC 패키지(301)의 평면도가 도시되었다. 도시된 실시예에서, 와이어본딩들(330)은 IC 칩들(305 ~ 308)을 전기 콘택들(325)에 전기적으로 결합한 것을 볼 수 있다. 도시된 실시예에서, IC 칩들(305 ~ 308)은 IC 칩(305)이 와이어본딩(331)을 통해 IC 칩(306)에 결합된 것으로 도시된 바와 같이, 와이어본딩들(330)을 통해 서로 직접 결합될 수 있다. 여러 실시예들에서, 와이어본딩들(330)은 IC 칩(305) 및 IC 칩(306)의 간접 결합을 제공하는 공통 전기 콘택(326)으로 보인 바와 같이, 하나 이상의 전기 콘택들(325)을 통해 IC 칩들(305 ~ 308)을 간접적으로 결합할 수 있다.
이제 도 4a 및 도 4b를 함께 참조하면, 시스템-인-패키지 구성을 갖는 리드리스 IC 패키지(400)의 실시예의 측면도 및 평면도가 도시되었다. 설명 목적을 위해서, 도 4b에 몰딩층이 적용되기 전의 IC 패키지(400)의 평면도가 도시되었다. 도시된 실시예에서, IC 패키지(400)는 이 내에 실장된 IC 칩(405) 및 이 내에 실장된, 예를 들면, 칩 저항기 및/또는 칩 커패시터들과 같은 하나 이상의 수동 소자들(450)도 내포한다. 수동 소자들(450)은 예를 들면, 은-충전 에폭시 또는 땜납 페이스트와 같은 임의의 전기적 도전성 부착 매질을 사용하여 하나 이상의 전기 콘택들(425)에 부착될 수 있다.
이제 도 4c 내지 도 4e를 참조하면, IC 패키지(400)의 여러 실시예들에 대해서 도 4a의 상세 A의 측면도 및 평면도가 도시되었다. 이제 도 4c를 참조하면, 전기 콘택들(425, 426) 사이에 수동 소자(450)가 실장된 것이 도시되었다. IC 패키지(400)가 PCB에 실장될 때, 전기 콘택들(425, 426)은 수동 소자(450)와 PCB 간에 전기적 연결성을 제공할 수 있다. 도시된 실시예에서, 전기 콘택(426)은 수동 소자(450)가 전기 콘택(426)의 제 1 부분에 결합되고 와이어본딩(도시되지 않음)이 전기 콘택(426)의 제 2 부분에 결합될 수 있게 일반적으로 U-형상이다. 전기 콘택(426)의 중앙 부분 내 "해자(moat)"는 땜납 페이스트가 제 1 부분에서 제 2 부분으로 이어지게 되는 것을 방지하는데 도움을 줄 수 있다. 도 4c와 유사하게, 도 4d 내지 도 4e에 도시된 실시예들에서, 수동 소자(450)는 전기 콘택들(425, 426) 사이에 실장되었다. 그러나, 도 4d 내지 도 4e에 도시된 여러 실시예들에서 전기 콘택(426)은 다양한 설계기준에 따라 서로 다르게 구성되었다. 예를 들면, 전기 콘택(426)의 길이를 따른 부분적 에칭은 몰딩 복합물에 부착을 위한 더 큰 측면 영역을 제공할 수 있다.
이제 도 5를 참조하면, 엔캡슐레이트 층이 추가되기 전에 시스템-인-패키지 구성을 갖는 리드리스 IC 패키지(500)의 실시예의 평면도가 도시되었다. 도 4b에 도시된 실시예와 유사하게, IC 패키지(500)는 이 내에 실장된 IC 칩(505) 및 하나 이상의 수동 소자들(550), 및 IC 칩(505)을 하나 이상의 전기 콘택들(525)에 결합하는 복수의 와이어본딩들(530)을 갖는다. 그러나, 도시된 실시예에서, IC 패키지(500)는 IC 칩(505)에 인덕턴스를 제공하기 위해 구성된 "데이지-체인" 구조를 형성하기 위해 복수의 전기 콘택들(525)을 결합하는 복수의 와이어본딩들(530)로부터 형성된 인덕터(555)를 내포하며, IC 칩(505)은 인덕터(555)의 데이지 체인 구조 의 제 1 및 마지막 전기 콘택(325)에 와이어본딩된다.
이제 도 6a 및 도 6b를 참조하면, 플립-칩 구성을 갖는 리드리스 IC 패키지(600)의 실시예의 측면도 및 저면도가 도시되었다. 제조동안, 전기 콘택들(625)의 상측 부분들을 정의하기 위해 리드프레임 스트립의 부분적 에칭이 수행된다. 전기 콘택들(625)의 상측 부분들은 이 위에 실장되고 이에 복수의 플립-칩 연결들(660)을 통해 결합되는 IC 칩(605)을 지지하기 위한 다이-부착 영역을 형성한다. 플립-칩 구성에서 IC 칩(605)을 지지하기 위한 전기 콘택들(625)을 전기 콘택들 또는 플립-칩 단말들이라고도 상호교환적으로 언급될 것이다. 플립-칩 연결들(660)은 예를 들면, 공융물, 무연(Pb-free), 및/또는 고-Pb와 같은 땜납 범프들일 수 있거나, 이의 끝 부분이 예를 들면, 주석 또는 땜납으로 씌워진 구리 필라들일 수도 있다. 예를 들면, 다양한 리플로우(reflow) 기술들을 사용하여 IC 칩(605)을 전기 콘택들(625)에 실장한 후에, IC 칩(605)은 몰드-언더필 기술을 사용하여 몰딩 복합물(620)로 엔캡슐레이트될 수 있고, 몰딩 복합물(620)은 외부환경으로부터 기계적 보호를 증가시키고, IC 패키지(605)와 전기 콘택들(625) 간에 플립-칩 연결들(660)의 기계적 무결성을 개선하기 위해서 IC 칩(605)을 둘러싼다. 여러 실시예들에서, 몰드-언더필 공정은 예를 들면, 플립-칩 상호연결들(660)의 밀도와 같은 다양한 설계기준에 따라 진공 보조를 받을 수 있다. 몰드-언더필 공정에 이어, 리드프레임 스트립의 밑면은 전기 콘택들(625)의 하측 부분들을 정의하게 패터닝되어, 이들을 서로간에 분리시킬 수 있다. 여러 실시예들에서, 2이상의 IC 칩들이 플립-칩 구성으로 IC 패키지(600) 내에 실장될 수 있다.
이제 도 7a 및 도 7b를 참조하면, 제 1 및 제 2 IC 칩들(705, 706)이 내부에 실장된 리드리스 IC 패키지(700)의 실시예의 측면도 및 저면도가 도시되었다. 도시된 실시예에서, IC 패키지(700)는 DAP(710)에 실장되고 전기 콘택들(725)에 와이어본딩된 제 1 IC 칩(705)을 포함한다. 또한, IC 패키지(700)는 플립-칩 구성으로 내부에 전기 콘택들(플립-칩 단말들이라고도 함)(725)에 실장된 제 2 IC 칩(706)을 포함한다. 도 7b에서, IC 칩들(705, 706)이 IC 패키지(700) 내에 실장되는, 다이-부착 영역들이라고 하는 영역들이 점선들로 도시되었다. 알 수 있는 바와 같이, DAP(710)는 IC 칩(705)의 다이-부착 영역(712)을 포함하며, 다이-부착 영역(711)은 복수의 플립-칩 단말들(725)을 포함한다.
이제 도 8a 및 도 8b를 참조하면, 제 1 IC 칩(805)에 실장된 제 2 IC 칩(806)을 포함하는 IC 칩 조립체가 내부에 실장된 리드리스 IC 패키지(800)의 실시예의 측면도 및 평면도가 도시되었다. 설명 목적을 위해서, 몰딩층이 적용되기 전에 IC 패키지(800)의 평면도가 도 8b에 도시되었다. 도시된 실시예에서, 제 1 IC 칩(805)은 중앙에 배치된 전기 콘택들에, 혹은 플립-칩 구성으로 플립-칩 단말들(825)에 실장되며, 제 2 IC 칩(806)은 제 1 IC 칩(806)에 실장되고 주변에 배치된 전기 콘택들(825)에 와이어본딩된다. 일부 실시예들에서, 제 1 IC 칩(805)은 공통 단말(826)을 통해 제 2 IC 칩(806)에 전기적으로 결합될 수 있고, 제 1 IC 칩(805)은 플립-칩 연결(860)을 통해 공통 단말(826)에 결합되고, 제 2 IC 칩(806)은 와이어본딩(830)을 통해 공통 단말(826)에 결합된다.
이제 도 9를 참조하면, DAP의 일부가 에칭으로 제거된 리드리스 IC 패키지(900)의 "칩-온-필라" 또는 "칩-온-단자" 실시예의 측면도가 도시되었다. 도시된 실시예에서, IC 패키지(900)는 밑면 상에 배치된, 이를테면 스크린 인쇄, 스텐실 인쇄, 스핀 코팅, 또는 유사한 방법들을 이용하여 적용될 수 있는 잘 안 녹는(low-bleed) B-스테이지 접착제, 다이-부착 막(die-attach film; DAF), 또는 웨이퍼 이면 코팅(wafer backside coating; WBC)과 같은, 비-전기적 도전성 접착제층(940)을 갖고 내부에 실장된 IC 칩(905)을 포함한다. IC 칩(905)이 DAP에 실장된 후에, DAP의 중앙 부분은 에칭으로 제거되어, DAP의 주변 부분만이 남는다. DAP(926)의 주변 부분들은 IC 칩(905)을 위한 지지를 제공하며, 따라서 접지 본딩을 제공할 수 있다. IC 칩(905) 밑에 DAP를 갖지 않는 IC 패키지(900)는 PCB 상에 라우팅이 IC 칩(905) 밑에 요구되는 응용들에선 바람직할 수 있다.
이제 도 10a 내지 도 10g를 함께 참조하면, 내부에 공기 공동(air cavity)이 형성된 리드리스 IC 패키지(1000)(도 10g에 도시된)의 실시예의 측면도들이 IC 패키지 제조 공정의 여러 단계들에서 도시되었다. 간단하게 하기 위해서, IC 제조 공정은 단일 IC 패키지에 관련하여 기술될 것이다. 그러나, 공정은 단일 리드프레임 스트립으로 몇몇의 리드리스 IC 패키지들을 동시에 제조하기 위해 사용될 수 있다. 도 10a 내지 도 10g의 IC 패키지 제조 공정이 공기 공동을 가진 IC 패키지에 관련하여 기술되지만, 일반적으로, 이하 기술되는 원리 대다수는 여기에 기술된 다양한 다른 IC 패키지 실시예들에 적용될 수 있다. 이제 도 10a을 참조하면, IC 패키지 제조 공정은 구리 또는 각종 금속들 또는 금속 합금들 중 하나와 같은 또 다른 도전성 물질로 형성된 에칭되지 않은 리드프레임(1001)을 갖고 시작한다.
이제 도 10b를 참조하면, 리드프레임(1001)은 이의 상면이 부분적으로 에칭되어 이 내에 부분적으로 DAP(1010) 및 전기 콘택들(1025)을 정의하는 홈들 또는 패턴들을 형성한다. 패턴들은 화학적 또는 기계적 에칭의 다양한 형태들과 같은 몇가지 통상적인 에칭 기술들 중 임의의 것을 사용하여 형성될 수 있다. 도시되지 않았을지라도, 패턴들은 초기에는 리드프레임(1001) 상에 에칭 마스크를 형성하고 에칭 마스크에 기초하여 에칭을 수행함으로써 정의될 수 있다. 이제 도 10c를 참조하면, 일단 DAP(1010) 및 전기 콘택들(1025)의 영역들이 형성되면, 이들 영역들의 상면 및/또는 밑면은 양면 선택적 도금 공정을 사용하여 도금 층(1035)으로 도금될 수 있다. DAP(1010)의 상측 표면의 주변 부근에 배치된 도금 층(1035)의 부분들은 접지 링(1045)을 형성할 수도 있다. 도금 층들(1035, 1045)은 니켈(Ni), 팔라듐(Pd) 및 금(Au)의 적층, 니켈(Ni) 및 금(Au) 또는 은(Ag)의 적층과 같은 금속을 포함할 수 있다. 밑면 상에 도금 층(1035)은 상면과 동일한 물질로, 혹은 은(Ag), 금(Au), 니켈(Ni) 및 금(Au), 또는 주석/납(Sn/Pb) 땜납 도금과 같은 그외 금속 마감재로 도금될 수 있다.
이제 도 10d를 참조하면, IC 패키지(1000)의 측벽들(1065)이 리드프레임(1001)의 바깥 끝들로부터 위쪽으로 확장하는 것을 볼 수 있다. 여러 실시예들에서, 측벽들(1065)은 예비성형된 몰드를 엔캡슐란트 물질(1020)로 채움으로써 형성될 수 있다. 엔캡슐란트 물질(1020)은 엔캡슐란트 밑면(1070)을 형성하기 위해 전기 콘택들(1025) 사이에 공간들을 채울 수도 있다. 엔캡슐란트 물질(1020)은 예를 들면, 에폭시, 실리콘, 열가소성, 및/또는 액정 폴리머(LCP)와 같은 폴리머 물질일 수 있다. 이제 도 10e를 참조하면, IC 칩(1005)은 부분적으로 정의된 DAP(1010)의 상측 표면에 부착되었다. 그후에, IC 칩(1005)을 전기 콘택들(1025) 및/또는 접지 링(1045)에 전기적으로 결합하기 위해 와이어본딩들(1030)이 형성된다. 와이어 본드들(1030)은 금, 구리 또는 알루미늄 와이어 본딩과 같은 통상의 와이어 본딩 기술을 사용하여 형성될 수 있다.
이제 도 10f를 참조하면, IC 패키지(1000) 내부를 엔캡슐레이트하기 위해 측벽들(1065)의 상면에 걸쳐 리드(lid; 1075)가 부착되었다. 리드(1075)는 접착제, 초음파 시일링, 또는 그외 고착 방법을 사용하여 부착될 수 있다. 리드(1075)는 불투명할 수도 있고, 일부 실시예들에서는 광학 적용들을 위해 유리 윈도우를 포함할 수도 있다. 여러 실시예들에서, 리드(1075), 측벽들(1065), 및 하부 엔캡슐란트 표면(1070)은 에폭시, 실리콘, 열가소성(액정 폴리머와 같은) 및/또는 그외 적합한 중합 물질로 만들어 질 수 있다.
이제 도 10g를 참조하면, 이어서, 리드프레임 스트립(1001)의 밑면은 이로부터 금속 부분들(1001')을 제거하여 전기 콘택들(1025) 및 DAP(1010)의 하측 부분들을 형성하기 위해 백-에치(back-etch)된다. 결과적인 구조에서, 몰딩 층(1020)의 밑면은 리드프레임(1001)의 제거된 부분들(1001')을 통해 노출된다. 여러 실시예들에서, IC 패키지(1000) 내에 공기-공동을 배치하는 것은, 예를 들면, 고속/고-주파수 응용들, 패시베이트되지 않은 공기 브리지들을 구비한 GaAs 칩을 가진 패키지들, MEMS, 바이오메트릭스와 같은 전기-광학 응용들, 및/또는 통상의 몰딩으로부터 와이어 스윕(wire sweep)을 할 수 없는 복잡하게 적층된 다이들과 같은 응용들에서 바람직할 수 있다.
이제 도 11a 및 도 11b를 참조하면, 내부에 공기 공동 및 이와 함께 사용하기 위한 리드(1175)를 갖는 리드리스 IC 패키지(1100)의 실시예가 도시되었다. 도 10g의 IC 패키지(1000)와 유사하게, IC 패키지(1100)는 내부에 공기 공동을 시일링하게 구성된 리드(1175)를 갖는다. 그러나, 도시된 실시예에서, 리드(1175)는 광이 통과할 수 있게 하기 위한 반투명 부분(1180)을 갖는다. 예를 들면, 일부 실시예들에서, 반투명 부분(1180)은 광학렌즈 또는 그외 반투명 유리일 수 있다.
전술한 바에 비추어, 리드리스 IC 패키지들은 다양한 서로 다른 결과들을 달성하기 위해 몇가지 서로 다른 구성들 중 어느 것을 갖는 전기 콘택들 및 다이 부착 패드들로 형성될 수 있음을 알 것이다. 서로 다른 구성들은 위에서 논의된 것들 혹은 당업자들이 사용할 수 있는 몇가지 변형들 및/또는 대치들 중 어느 것 등의 제조 기술들을 사용하여 달성될 수 있다.

Claims (32)

  1. 리드리스 집적회로(IC) 패키지 제조 방법에 있어서,
    상면 및 밑면을 갖는 리드프레임 스트립을 제공하는 단계;
    상기 리드프레임 스트립의 상기 상면의 부분들을 제거하여 이 내에 부분적으로 하나 이상의 다이-부착 영역들의 상측 부분들 및 복수의 전기 콘택들의 상측 부분들을 정의하는 홈들을 형성하는 단계;
    상기 부분적으로 정의된 하나 이상의 다이-부착 영역들 중 제 1 다이-부착 영역에서 상기 리드프레임 스트립에 제 1 IC 칩을 실장하는 단계;
    상기 부분적으로 정의된 하나 이상의 다이-부착 영역들 중 제 2 다이-부착 영역에 제 2 IC 칩을 실장하는 단계;
    상기 복수의 부분적으로 정의된 전기 콘택들과 상기 제 1 IC 칩 간에 전기적 연결들을 형성하는 단계;
    상기 제 1 IC 칩, 상기 제 2 IC 칩, 상기 부분적으로 정의된 하나 이상의 다이-부착 영역들, 상기 부분적으로 정의된 전기 콘택들, 및 상기 전기적 연결들을 상기 홈들을 채우는 몰딩층으로 덮는 단계;
    상기 부분적으로 정의된 하나 이상의 다이-부착 영역들 및 상기 복수의 부분적으로 정의된 전기 콘택들에 대응하는 상기 리드프레임 스트립의 상기 밑면 상에 에치-레지스트(etch-resist) 층을 형성하는 단계; 및
    상기 에치-레지스트층을 에칭 마스크로서 사용하여 상기 리드프레임 스트립의 상기 밑면을 선택적으로 에칭함으로써 상기 리드프레임 스트립의 부분들을 관통하여 에칭하여 상기 복수의 전기 콘택들의 하측 부분들 및 상기 하나 이상의 다이-부착 영역들의 하측 부분들을 정의하는 단계를 포함하는, 방법.
  2. 청구항 1에 있어서, 상기 제 2 IC 칩은 적층구성으로 상기 제 1 IC 칩에 실장되는, 방법.
  3. 청구항 1에 있어서, 상기 제 2 IC 칩은 상기 제 1 IC 칩에 관하여 대체로 나란한 구성으로 상기 리드프레임 스트립에 실장되는, 방법.
  4. 청구항 3에 있어서, 상기 제 1 다이-부착 영역은 상기 제 2 다이-부착 영역에 인접한, 방법.
  5. 청구항 2에 있어서, 상기 제 1 다이-부착 영역은 복수의 플립-칩 단말들을 포함하고, 상기 제 1 IC 칩은 이에 플립-칩 구성으로 실장되는, 방법.
  6. 청구항 3에 있어서, 상기 제 1 다이-부착 영역은 복수의 플립-칩 단말들을 포함하고 상기 제 1 IC 칩은 이에 플립-칩 구성으로 실장되는, 방법.
  7. 청구항 1에 있어서, 전자소자를 상기 리드프레임 스트립에 실장하는 단계를 더 포함하는, 방법.
  8. 청구항 7에 있어서, 상기 전자소자는 저항기, 커패시터, 및 인덕터를 포함하는 그룹에서 선택되는, 방법.
  9. 청구항 1에 있어서, 상기 제 1 IC 칩을 상기 복수의 전기 콘택들의 제 1 및 제 2 전기 콘택들에 와이어본딩하는 단계; 및
    상기 복수의 전기 콘택들의 하나 이상의 전기 콘택들과 함께 상기 제 1 및 제 2 콘택들을 데이지 체인 구성으로 와이어본딩하여 상기 제 1 IC 칩에 인덕턴스를 제공하는 단계를 더 포함하는, 방법.
  10. 청구항 2에 있어서, 상기 제 1 IC 칩 및 상기 제 2 IC 칩은 이들 사이에 배치된 비도전성 스페이서 물질에 의해 분리된 것인, 방법.
  11. 청구항 2에 있어서, 상기 제 2 IC 칩을 복수의 와이어본딩들을 통해 상기 제 1 IC 칩에 전기적으로 결합하는 단계를 더 포함하는, 방법.
  12. 청구항 2에 있어서, 상기 제 2 IC 칩을 상기 복수의 전기 콘택들의 적어도 하나의 전기 콘택에 와이어본딩하는 단계를 더 포함하는, 방법.
  13. 청구항 2에 있어서, 상기 전기적 연결들은 와이어본딩들인, 방법.
  14. 청구항 5에 있어서, 상기 제 2 IC 칩을 상기 복수의 전기 콘택들의 적어도 하나의 전기 콘택에 와이어본딩하는 단계를 더 포함하는, 방법.
  15. 청구항 5에 있어서, 상기 제 2 IC 칩과 상기 복수의 플립-칩 단말들의 하나 이상의 플립-칩 단말들 간에 하나 이상의 와이어본딩들을 통해 상기 제 2 IC 칩을 상기 제 1 IC 칩에 전기적으로 결합하는 단계를 더 포함하는, 방법.
  16. 청구항 3에 있어서, 와이어본딩들을 통해 상기 제 1 IC 칩 및 상기 제 2 IC 칩을 상기 복수의 전기 콘택들에 전기적으로 결합하는 단계를 더 포함하는, 방법.
  17. 청구항 16에 있어서, 와이어본딩들을 통해 상기 제 1 IC 칩을 상기 제 2 IC 칩에 전기적으로 결합하는 단계를 더 포함하는, 방법.
  18. 청구항 3에 있어서, 적층구성으로 상기 제 1 IC 칩에 실장된 메모리 칩을 더 포함하는, 방법.
  19. 리드리스 집적회로(IC) 패키지를 제조하는 방법에 있어서,
    상면 및 밑면을 갖는 리드프레임 스트립을 제공하는 단계;
    상기 리드프레임 스트립의 상기 상면의 부분들을 제거하여 이 내에 부분적으로 다이-부착 영역의 상측 부분들 및 복수의 전기 콘택들의 상측 부분을 정의하는 홈들을 형성하는 단계;
    상기 부분적으로 정의된 다이-부착 영역에서 상기 리드프레임 스트립에, 적층구성으로 상면 상에 실장된 제 1 다이 및 제 2 다이를 포함하는 IC 칩 조립체를 실장하는 단계;
    상기 복수의 부분적으로 정의된 전기 콘택들과 상기 IC 칩 조립체 간에 전기적 연결들을 형성하는 단계;
    상기 IC 칩 조립체, 상기 부분적으로 정의된 다이-부착 영역, 상기 부분적으로 정의된 전기 콘택들, 및 상기 전기적 연결들을 상기 홈들을 채우는 몰딩층으로 덮는 단계;
    상기 부분적으로 정의된 하나 이상의 다이-부착 영역들 및 상기 복수의 부분적으로 정의된 전기 콘택들에 대응하는 상기 리드프레임 스트립의 상기 밑면 상에 에치-레지스트층을 형성하는 단계; 및
    상기 에치-레지스트층을 에칭 마스크로서 사용하여 상기 리드프레임 스트립의 상기 밑면을 선택적으로 에칭함으로써 상기 리드프레임 스트립의 부분들을 관통하여 에칭하여 상기 복수의 전기 콘택들의 하측 부분들 및 상기 다이-부착 영역의 하측 부분을 정의하는 단계를 포함하는, 방법.
  20. 청구항 19에 있어서, 상기 다이-부착 영역은 다이-부착 패드를 포함하는, 방법.
  21. 청구항 19에 있어서, 상기 다이-부착 영역은 복수의 플립-칩 단말들을 포함하고, 상기 제 1 다이는 그 위에 플립-칩 구성으로 실장되는, 방법.
  22. 리드리스 집적회로(IC) 패키지를 제조하는 방법에 있어서,
    상면 및 밑면을 갖는 리드프레임 스트립을 제공하는 단계;
    상기 리드프레임 스트립의 상기 상면의 부분들을 제거하여 이 내에 부분적으로 제 1 및 제 2 다이-부착 영역들의 상측 부분들 및 복수의 전기 콘택들의 상측 부분을 정의하는 홈들을 형성하는 단계;
    상기 제 1 부분적으로 정의된 다이-부착 영역에서 상기 리드프레임 스트립 에 제 1 IC 칩을 실장하는 단계;
    상기 제 2 부분적으로 정의된 다이-부착 영역에서 상기 리드프레임 스트립 에 제 2 IC 칩을 실장하는 단계;
    상기 전기 콘택들과 상기 제 1 및 제 2 IC 칩들 간에 전기적 연결들을 형성하는 단계;
    상기 제 1 및 제 2 IC 칩들, 상기 제 1 및 제 2 부분적으로 정의된 다이-부착 영역들, 상기 복수의 부분적으로 정의된 전기 콘택들, 및 상기 전기적 연결들을 상기 홈들을 채우는 몰딩층으로 덮는 단계;
    상기 제 1 및 제 2 부분적으로 정의된 다이-부착 영역들 및 상기 복수의 부분적으로 정의된 전기 콘택들에 대응하는 상기 리드프레임 스트립의 상기 밑면 상에 에치-레지스트층 형성하는 단계; 및
    상기 에치-레지스트층을 에칭 마스크로서 사용하여 상기 리드프레임 스트립의 상기 밑면을 선택적으로 에칭함으로써, 상기 리드프레임 스트립의 부분들을 관통하여 에칭하여 상기 복수의 전기 콘택들의 하측 부분들 및 상기 제 1 및 제 2 다이-부착 영역들을 정의하는 단계를 포함하는, 방법.
  23. 청구항 22에 있어서, 상기 제 1 다이-부착 영역은 다이-부착 패드인, 방법.
  24. 청구항 22에 있어서, 상기 제 2 다이-부착 영역은 다이-부착 패드인, 방법.
  25. 청구항 22에 있어서, 상기 제 1 다이-부착 영역은 복수의 플립-칩 단말들을 포함하며, 상기 제 1 IC 칩은 그 위에 플립-칩 구성으로 실장되는, 방법.
  26. 청구항 22에 있어서, 상기 제 2 다이-부착 영역은 복수의 플립-칩 단말들을 포함하며, 상기 제 2 IC 칩은 그 위에 플립-칩 구성으로 실장되는, 방법.
  27. 리드리스 집적회로(IC) 패키지를 제조하는 방법에 있어서,
    상면 및 밑면을 갖는 리드프레임 스트립을 제공하는 단계;
    상기 리드프레임 스트립의 상기 상면의 부분들을 제거하여 이 내에 부분적으로 복수의 전기 콘택들의 상측 부분들을 정의하는 홈들을 형성하는 단계;
    플립-칩 구성으로 상기 복수의 부분적으로 정의된 전기 콘택들에 IC 칩을 실장하는 단계;
    상기 복수의 부분적으로 정의된 전기 콘택들과 상기 IC 칩 간에 전기적 연결들을 형성하는 단계;
    상기 IC 칩 및 상기 복수의 부분적으로 정의된 전기 콘택들을 상기 홈들을 채우는 몰딩층으로 덮는 단계;
    상기 복수의 부분적으로 정의된 전기 콘택들에 대응하는 상기 리드프레임 스트립의 상기 밑면 상에 에치-레지스트층을 형성하는 단계; 및
    상기 에치-레지스트층을 에칭 마스크로서 사용하여 상기 리드프레임 스트립의 상기 밑면을 선택적으로 에칭함으로써, 상기 리드프레임 스트립의 부분들을 관통하여 에칭하여 상기 복수의 전기 콘택들의 하측 부분들을 정의하는 단계를 포함하는, 방법.
  28. 리드리스 집적회로(IC) 패키지를 제조하는 방법에 있어서,
    상면 및 밑면을 갖는 리드프레임 스트립을 제공하는 단계;
    상기 리드프레임 스트립의 상기 상면의 부분들을 제거하여 이 내에 부분적으로 다이-부착 영역의 상측 부분 및 복수의 전기 콘택들의 상측 부분들을 정의하는 홈들을 형성하는 단계;
    상기 리드프레임 스트립의 주변 둘레에 측벽들을 형성하는 단계;
    상기 홈들을 몰딩층으로 채우는 단계;
    상기 부분적으로 정의된 다이-부착 영역에서 상기 리드프레임 스트립에 IC 칩을 실장하는 단계;
    상기 복수의 부분적으로 정의된 전기 콘택들과 상기 IC 칩 간에 전기적 연결들 을 형성하는 단계;
    상기 측벽들에 부착되게 구성된 리드를 제공하는 단계;
    상기 리드를 상기 측벽들에 부착하는 단계로서, 상기 리드, 상기 측벽들, 상기 리드프레임 스트립, 및 상기 몰딩층은 내부에 시일링된 공기 공동을 정의하는 것인, 상기 부착하는 단계;
    상기 부분적으로 정의된 다이-부착 영역 및 상기 복수의 부분적으로 정의된 전기 콘택들에 대응하는 상기 리드프레임 스트립의 상기 밑면 상에 에치-레지스트층을 형성하는 단계; 및
    상기 에치-레지스트층을 에칭 마스크로서 사용하여 상기 리드프레임 스트립의 상기 밑면을 선택적으로 에칭함으로써, 상기 복수의 전기 콘택들 및 상기 다이-부착 영역을 개별적 성분으로서 정의하는 단계를 포함하는, 방법.
  29. 청구항 28에 있어서, 상기 리드는 불투명한 것인, 방법.
  30. 청구항 28에 있어서, 상기 리드는 광학 품질의 유리 렌즈를 포함하는, 방법.
  31. 리드리스 집적회로(IC) 패키지를 제조하는 방법에 있어서,
    상면 및 밑면을 갖는 리드프레임 스트립을 제공하는 단계;
    상기 리드프레임 스트립의 상기 상면의 부분들을 제거하여 이 내에 부분적으로 다이-부착 영역의 상측 부분 및 복수의 전기 콘택들의 상측 부분을 정의하는 홈들을 형성하는 단계;
    상기 부분적으로 패터닝된 다이-부착 영역에서 상기 리드프레임 스트립에 IC 칩을 실장하는 단계:
    상기 복수의 부분적으로 패터닝된 전기 콘택들에 수동 전자소자를 실장하는 단계;
    상기 복수의 부분적으로 정의된 전기 콘택들과 상기 IC 칩 간에 전기적 연결들을 형성하는 단계:
    상기 IC 칩, 상기 수동 전자소자, 상기 부분적으로 정의된 적어도 한 다이-부착 영역, 상기 부분적으로 정의된 전기 콘택들, 및 상기 전기적 연결들을 상기 홈들을 채우는 몰딩층으로 덮는 단계;
    상기 부분적으로 정의된 적어도 한 다이-부착 영역들 및 상기 복수의 부분적으로 정의된 전기 콘택들에 대응하는 상기 리드프레임 스트립의 상기 밑면 상에 에치-레지스트층을 형성하는 단계; 및
    상기 에치-레지스트층을 에칭 마스크로서 사용하여 상기 리드프레임 스트립의 상기 밑면을 선택적으로 에칭함으로써 상기 리드프레임 스트립의 부분들을 관통하여 에칭함으로써 상기 복수의 전기 콘택들의 하측 부분들 및 상기 적어도 한 다이-부착 영역의 하측 부분을 정의하는 단계를 포함하는, 방법.
  32. 청구항 31에 있어서, 상기 수동 전자소자는 저항기, 커패시터, 및 인덕터를 포함하는 그룹에서 선택되는, 방법.
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