KR20110124039A

KR20110124039A - 표시 패널을 구동하기 위한 데이터 드라이버 및 이를 구비하는 디스플레이 장치

Info

Publication number: KR20110124039A
Application number: KR1020100043605A
Authority: KR
Inventors: 황주원; 강창식
Original assignee: 삼성전자주식회사
Priority date: 2010-05-10
Filing date: 2010-05-10
Publication date: 2011-11-16
Also published as: JP2011237799A; CN102243836A; US20110273424A1

Abstract

표시 패널을 구동하기 위한 데이터 드라이버 및 상기 데이터 드라이버를 구비하는 디스플레이 장치가 개시된다. 본 발명의 일실시예에 따른 데이터 드라이버는 마스터 클럭 신호에 동기하여 디지털 데이터를 수신하고, 수신된 상기 디지털 데이터를 저장하는 데이터 처리부; 및 구동 지시 신호에 응답하여 저장된 상기 디지털 데이터에 대응하는 구동 신호를 생성하고 상기 표시 패널로 출력하는 구동 신호 출력부를 포함한다. 상기 데이터 처리부는 미리 정해진 시점이 되면 활성화되고, 상기 시점은 외부에서 인가되는 적어도 하나의 셋팅 신호에 의해 정해지는 것을 특징으로 한다.

Description

표시 패널을 구동하기 위한 데이터 드라이버 및 이를 구비하는 디스플레이 장치{Data Driver for driving a display panel and display device comprising the same}

본 발명은 표시 패널을 구동하기 위한 데이터 드라이버와 이를 구비하는 디스플레이 장치에 관한 것으로, 구체적으로는 외부로부터 별도의 활성화 신호가 인가되지 않아도 미리 정해진 시점이 되면 자동으로 활성화되어 디지털 데이터를 수신할 수 있는 데이터 드라이버 및 이를 구비하는 디스플레이 장치에 관한 것이다.

최근 노트북 및 개인 휴대 통신 장치와 같은 휴대용 전자 장치의 보급 증가와 더불어 디지털 가전 기기 및 개인용 컴퓨터의 시장이 꾸준히 확장되고 있다. 이러한 장치들과 사용자간의 최종 연결 매체인 디스플레이 장치는 경량화, 저전력화 및 고해상도화 기술을 요구하고, 이에 따라 기존의 CRT(Cathode Ray Tube)가 아닌 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), OLED(Organic Electro-Luminance Display)와 같은 FPD(flat Panel Display) 장치들이 일반화되고 있다. 상기 FPD를 구비하는 디스플레이 장치의 대형화 및 고해상도 경향으로 1 프레임당 전송되야할 데이터량은 급격하게 증가하고 있는 실정이다. 따라서, 디스플레이 장치에서 대용량의 데이터를 좀 저 빠른 속도로 안정적으로 전달할 수 있는 방안이 요청된다.

본 발명이 해결하고자 하는 기술적 과제는 외부에서 별도의 활성화 신호가 인가되지 않아도 미리 정해진 시점이 되면 자동으로 활성화되어 데이터를 수신할 수 있는 데이터 드라이버를 제공하는 것이다.

본 발명이 해결하려는 다른 기술적 과제는 외부에서 별도의 활성화 신호가 인가되지 않아도 미리 정해진 시점이 되면 자동으로 활성화되어 데이터를 수신할 수 있는 데이터 드라이버를 구비하는 디스플레이 장치를 제공하는 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 데이터 드라이버는 표시 패널을 구동하기 위한 것으로서, 마스터 클럭 신호에 동기하여 디지털 데이터를 수신하고, 수신된 상기 디지털 데이터를 저장하는 데이터 처리부; 및 구동 지시 신호에 응답하여 저장된 상기 디지털 데이터에 대응하는 구동 신호를 생성하고 상기 표시 패널로 출력하는 구동 신호 출력부를 포함한다. 상기 데이터 처리부는 미리 정해진 시점이 되면 활성화되고, 상기 시점은 외부에서 인가되는 적어도 하나의 셋팅 신호에 의해 정해지는 것을 특징으로 한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 디스플레이 장치는 표시 패널; 마스터 클럭 신호, 디지털 데이터 및 구동 지시 신호를 출력하는 타이밍 컨트롤러; 및 상기 표시 패널에 구동 신호를 인가하는 복수 개의 데이터 드라이버들을 포함한다. 상기 각 데이터 드라이버는 상기 마스터 클럭 신호에 동기하여 상기 디지털 데이터를 수신하고, 수신된 상기 디지털 데이터를 저장하는 데이터 처리부; 및 상기 구동 지시 신호에 응답하여 저장된 상기 디지털 데이터에 대응하는 구동 신호를 생성하고 상기 표시 패널로 출력하는 구동 신호 출력부를 포함한다. 상기 데이터 처리부는 미리 정해진 시점이 되면 활성화되고, 상기 시점은 외부에서 인가되는 적어도 하나의 셋팅 신호에 의해 정해지는 것을 특징으로 한다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 다른 일실시예에 따른 디스플레이 장치는 표시 패널; 마스터 클럭 신호와 디지털 데이터를 출력하는 타이밍 컨트롤러; 및 각각, 상기 마스터 클럭 신호와 상기 디지털 데이터를 수신하고, 수신된 상기 디지털 데이터에 대응하는 구동 신호를 생성하여 상기 표시 패널로 출력하는 다수의 데이터 드라이버들을 포함한다. 상기 데이터 드라이버 각각은 적어도 하나의 셋팅 단자를 구비하고, 상기 적어도 하나의 셋팅 단자로 인가된 신호에 의해 정해지는 시점이 되면 활성화되어 상기 디지털 데이터를 수신하는 것을 특징으로 한다.

본 발명에 따른 데이터 드라이버는 외부로부터 인가되는 별도의 활성화 신호 즉, 스타트 펄스 없이도 정상적으로 데이터를 수신할 수 있어, 상기 스타트 펄스의 타이밍 문제나 노이즈로 인한 오동작이 방지된다.

본 발명에 따른 디스플레이 장치는 외부로부터 인가되는 별도의 활성화 신호 즉, 스타트 펄스 없이도 정상적으로 데이터를 수신할 수 있는 데이터 드라이버들을 구비하여, 상기 스타트 펄스의 타이밍 문제나 노이즈로 인한 오동작이 방지되어 고화질의 영상을 안정적으로 제공한다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 표시 패널을 구비하는 디스플레이 장치의 블록도이다.
도 2는 도 1에 도시된 데이터 라인 구동부(120)가 3개의 데이터 드라이버를 구비하는 경우의 블록도이다.
도 3은 본 발명의 일실시예에 따른 디스플레이 장치의 블록도이다.
도 4는 도 3에 도시된 데이터 라인 구동부(320)가 3개의 데이터 드라이버들을 구비하고, 각 데이터 드라이버에 1비트의 셋팅 신호가 인가되는 것을 나타내는 블록도이다.
도 5는 도 3에 도시된 데이터 라인 구동부(320)가 5개의 데이터 드라이버들을 구비하고, 각 데이터 드라이버에 2비트의 셋팅 신호가 인가되는 것을 나타내는 블록도이다.
도 6a 및 도 6b는 도 3에 도시된 데이터 라인 구동부(320)가 구비하는 데이터 드라이버들과 각 데이터 드라이버에 인가되는 셋팅 신호와의 일례를 보여준다.
도 7은 본 발명의 일실시예에 따른 디스플레이 장치에 있어서 타이밍 컨트롤러와 데이터 드라이버들간에 적용될 수 있는 Mini-LVDS 인터페이스를 설명하기 위한 블록도이다.
도 8 및 도 9는 도 7에 도시된 Mini-LVDS 인터페이스의 프로토콜을 나타낸다.
도 10은 도 7에 도시된 Mini-LVDS 인터페이스에 따라 데이터 드라이버가 데이터를 수신하는 것을 나타낸다.
도 11은 본 발명의 일실시예에 따른 디스플레이 장치가 5개의 데이터 드라이버들을 구비하는 경우에, 타이밍 컨트롤러로부터 출력되는 라인 데이터가 각 데이터 드라이버에 분배되는 것을 설명하기 위한 도면이다.
도 12는 본 발명의 일실시예에 따른 데이터 드라이버의 구성을 나타내는 블록도이다.
도 13은 도 12에 도시된 데이터 처리부(1210)의 구성을 나타내는 블록도이다.
도 14는 도 13에 도시된 제어부(1214)의 구성을 나타내는 블록도이다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명함으로써, 본 발명을 상세히 설명하기로 한다.

우선, 본 발명이 적용되는 디스플레이 장치에 대해서 설명하고자 한다.

도 1은 표시패널을 구비하는 디스플레이 장치의 블럭도이고, 도 2는 도 1에 도시된 데이터 라인 구동부(120)가 3개의 데이터 드라이버를 구비하는 경우의 블록도이다.

도 1 및 도 2를 참조하면, 표시패널을 구비하는 디스플레이 장치(100)는 타이밍 컨트롤러(110), 데이터 라인 구동부(120) 및 표시 패널(130)을 구비한다. 타이밍 컨트롤러(110)는 클럭 신호(MCLK)와 디지털 데이터(DATA)를 데이터 라인 구동부(120)로 출력한다. 데이터 라인 구동부(120)는 표시 패널(130)의 데이터 라인들로 구동 신호를 인가하는 복수 개의 데이터 드라이버(122_1 내지 122_n)를 구비한다. 각 데이터 드라이버(122_1 내지 122_n)는 대응하는 스타트 펄스(DIO1 내지 DIOn)에 응답하여 순차적으로 하나씩 활성화되어 타이밍 컨트롤러로부터의 디지털 데이터(DATA)를 수신하고, 적절한 타이밍에 다음번 데이터 드라이버를 활성화시키기 위한 스타트 펄스(DIO1 내지 DIOn)를 생성하여 출력한다. 구체적으로 제 1 데이터 드라이버(122_1)는 타이밍 컨트롤러(110)로부터 입력되는 스타트 펄스(DIO1)에 응답하여 활성화되고, 제 2 데이터 드라이버(122_2) 내지 제 n 데이터 드라이버(122_n)는 각각 이전 데이터 드라이버(122_1 내지 122_(n-1))로부터의 스타트 펄스(DIO2 내지 DIOn)에 응답하여 활성화된다. 상술한 바와 같이 도 1에 도시된 디스플레이 장치(100)는 외부에서 인가되는 스타트 펄스(DIO1 내지 DIOn)에 응답하여 활성화되는 데이터 드라이버들(122_1 내지 122_n)을 구비한다. 따라서 상기 스타트 펄스(DIO1 내지 DIOn)를 위한 별도의 배선을 구비해야 하므로 PCB 면적이 커져 제조 단가가 높아 진다. 또한, 데이터 드라이버들(122_1 내지 122_n)이 대응되는 상기 스타트 펄스(DIO1 내지 DIOn)가 수신된 시점에서 활성화되므로, 상기 스타트 펄스(DIO1 내지 DIOn)의 왜곡이나 지연으로 인하여 오동작할 수 있다.

도 3은 본 발명의 일실시예에 따른 디스플레이 장치의 블록도이다. 도 3을 참조하면, 본 발명의 일실시예에 따른 디스플레이 장치(200)는 타이밍 컨트롤러(210), 데이터 라인 구동부(220), 스캔 라인 구동부(230) 및 표시 패널(240)을 구비한다.

표시 패널(340)은 복수의 스캔 라인들(SL1 내지 SLm)과 복수의 데이터 라인들(DL11 내지 DLnn)을 구비하고, 상기 각 스캔 라인(SL1 내지 SLm) 및 상기 각 데이터 라인(DL11 내지 DLnn)의 교차점에 단위 화소(미도시)를 구비한다.

타이밍 컨트롤러(310)는 스캔 라인 구동부(330) 및 데이터 라인 구동부(320)의 동작을 제어하며, 마스터 클럭 신호(MLCK), 디지털 데이터(DATA) 및 구동 지시 신호(TP1)을 데이터 라인 구동부(120)로 전송한다.

스캔 라인 구동부(330)는 타이밍 컨트롤러(310)로부터 제어 신호들(CON)을 수신하여 표시 패널(340)의 스캔 라인들(SL1 내지 SLm)을 순차적으로 활성화 시킨다. 스캔 라인 구동부(330)는 스캔 펄스(또는 게이트-온 펄스)를 표시 패널(340)의 스캔 라인들(SL1 내지 SLm)로 순차적으로 인가한다. 스캔 펄스(또는 게이트-온 펄스)가 인가된 스캔 라인의 화소들(미도시)은 대응하는 데이터 라인(DL11 내지 DLnn)을 통하여 인가되는 구동 신호를 수신하게 된다. 상기 제어 신호(CON)는 클럭 신호(CPV), 스캔 라인 구동부(340)의 활성화를 지시하는 수직 시작 신호(STV) 및 각 스캔 라인의 활성화 폭을 제어하는 출력 인에이블 신호(OE)등을 포함할 수 있다.

데이터 라인 구동부(320)는 표시 패널(340)의 데이터 라인들(DL11 내지 DLnn)로 구동 신호를 인가하기 위한 n개(n은 2이상의 자연수)의 데이터 드라이버들(322_1 내지 322_n)을 구비한다. 상기 데이터 드라이버들(322_1 내지 322_n)은 타이밍 컨트롤러(310)로부터 마스터 클럭 신호(MCLK), 디지털 데이터(DATA) 및 구동 지시 신호(TP1)를 수신하고, 구동 신호들을 생성하여 표시 패널(340)의 데이터 라인들(DL11 내지 DLnn)로 인가한다. 표시 패널(340)을 구동하기 위하여 상기 데이터 드라이버들(322_1 내지 322_n)은 하나씩 순차적으로 활성화되어 상기 타이밍 컨트롤러(310)로부터 출력되는 디지털 데이터(DATA)를 수신하고 이를 저장한다. 상기 디지털 데이터(DATA)의 수신이 완료되면, 상기 구동 지시 신호(TP1)에 응답하여 저장된 디지털 데이터(DATA)에 상응하는 구동 신호를 생성하고, 이를 표시 패널(340)의 대응하는 데이터 라인들(DL11 내지 DLnn)로 인가한다.

구체적으로, 상기 데이터 드라이버들(322_1 내지 322_n)은 모두 상기 타이밍 컨트롤러(310)로부터 출력되는 마스터 클럭 신호(MCLK)를 수신한다. 반면, 디지털 데이터(DATA)의 수신과 관련하여서는 상기 데이터 드라이버들(322_1 내지 322_n)은 각각 정해진 시점이 되면 활성화되어 상기 타이밍 컨트롤러(310)로부터 출력되는 디지털 데이터(DATA)를 수신한다. 상기 데이터 드라이버들(322_1 내지 322_n)은 도 1 및 도 2에 도시된 디스플레이 장치(100)가 구비하는 데이터 드라이버들(122_1 내지 122_n)과는 달리 외부에서 인가되는 스타트 펄스에 응답하여 활성화 되지 않는다. 상기 데이터 드라이버들(322_1 내지 322_n) 각각은 셋팅 신호(SET_1 내지 SET_n)를 수신한다. 상기 셋팅 신호(SET_1 내지 SET_n)들은 대응하는 데이터 드라이버(322_1 내지 322_n)의 활성화 시점을 결정한다. 따라서, 상기 셋팅 신호(SET_1 내지 SET_n)들은 대응하는 데이터 드라이버(322_1 내지 322_n)가 순차적으로 하나씩 활성화되도록 서로 다르게 설정된다. 상기 데이터 드라이버들(322_1 내지 322_n)은 대응되는 상기 셋팅 신호(SET_1 내지 SET_n)들에 따라 정해진 시점이 되면 자동으로 활성화되어 상기 타이밍 컨트롤러(310)로부터 출력되는 디지털 데이터(DATA)를 수신하게 된다. 하나의 데이터 드라이버(322_1 내지 322_n)에 인가되는 상기 셋팅 신호(SET_1 내지 SET_n)는 하나(1비트) 또는 복수 개(2비트 이상)일 수 있다. 각 데이터 드라이버(322_1 내지 322_n)마다 활성화 시점을 정하기 위해 필요로 하는 상기 셋팅 신호(SET_1 내지 SET_n)의 최소 개수(또는 비트 수)는 상기 타이밍 컨트롤러(310)와 멀티-드랍(Multi-Drop) 방식으로 연결된 상기 데이터 드라이버(322_1 내지 322_n)의 개수를 고려하여 정해진다. 예를 들어, 상기 타이밍 컨트롤러(310)와 멀티-드랍(Multi-Drop) 방식으로 연결된 데이터 드라이버의 개수가 4개 이상이라면 이들을 구별하기 위해서는 하나의 데이터 드라이버에 인가해야 하는 셋팅 신호는 적어도 2 개의 입력 값(2비트)으로 구성되어야 한다.

도 4는 도 3의 데이터 라인 구동부(320)가 3개의 데이터 드라이버들을 구비하고, 각 데이터 드라이버에 1비트의 셋팅 신호가 인가되는 것을 나타내는 블록도이다. 도 3 및 도 4를 참조하면, 본 발명의 일실시예에 따른 디스플레이 장치(300)는 표시 패널(340)을 구동하기 위하여 3개의 데이터 드라이버들(410 내지 430)을 구비한다. 상기 3 개의 데이터 드라이버들(410 내지 430) 각각은 타이밍 컨트롤러(310)로부터 마스터 클럭 신호(MCLK), 디지털 데이터(DATA) 및 구동 지시 신호(TP1)를 수신한다. 또한, 상기 3개의 데이터 드라이버들(410 내지 430) 각각은 셋팅 신호를 입력 받기 위한 하나의 셋팅 단자(SET)를 구비한다. 각 데이터 드라이버마다 상기 셋팅 단자(SET)를 통하여 입력되는 신호는 디스플레이 장치(300)가 제조될 때 미리 정해진다. 상기 셋팅 단자(SET)는 전원 전압(VDD1) 또는 접지 전압(VSS)에 연결되거나, 플로팅(Floating) 상태로 셋팅될 수 있다. 결국, 상기 각 데이터 드라이버(410 내지 430)에 인가되는 셋팅 신호는 논리 하이 또는 논리 로우로 고정되거나, 하이 임피던스(Hi-Z)로 고정된다. 그러므로, 각 데이터 드라이버에 하나의 셋팅 신호를 인가하는 것만으로도 상기 3 개의 데이터 드라이버들(410 내지 430)은 서로 구별될 수 있다. 구체적으로, 타이밍 컨트롤러(310)가 디지털 데이터(DATA)를 출력하게 되면 셋팅 단자(SET)가 전원 전압 VDD1에 연결된 제 1 데이터 드라이버(410)가 가장 먼저 활성화되어 상기 디지털 데이터(DATA)를 수신하고 이를 저장한다. 상기 제 1 데이터 드라이버(410)가 데이터 수신을 완료한 후에는 셋팅 단자(SET)가 접지 전압 VSS에 연결된 제 2 데이터 드라이버(420)가 활성화되어 상기 디지털 데이터(DATA)를 수신하고 이를 저장한다. 마지막으로, 상기 제 2 데이터 드라이버(420)가 데이터 수신을 완료한 후에는 셋팅 단자(SET)가 플로팅(Floating) 상태인 제 3 데이터 드라이버(430)가 활성화되어 상기 디지털 데이터(DATA)를 수신하고 이를 저장한다. 이로써 3 개의 데이터 드라이버들(410 내지 430)은 순차적으로 하나씩 활성화되어 타이밍 컨트롤러(310)가 출력 하는 디지털 데이터(DATA)를 수신한다. 상기 3개의 데이터 드라이버(410 내지 430)가 데이터 수신을 완료하면, 타이밍 컨트롤러(310)로부터 출력되는 구동 지시 신호(TP1)에 응답하여 상기 3개의 데이터 드라이버들(410 내지 430)은 저장된 데이터에 상응하는 구동 신호들을 생성하고, 생성된 구동 신호를 표시 패널(340)의 데이터 라인들(DL11 내지 DL3n)로 출력한다.

설명의 편의상 도 4에는 제 1 데이터 드라이버(410) 및 제 2 데이터 드라이버(420)의 셋팅 단자(SET)가 각각 전원 전압 VDD1 및 접지 전압 VSS에 연결되고, 제 3 데이터 드라이버(430)의 셋팅 단자(SET)가 플로팅(Floating) 되는 것으로 도시되어 있으나, 상기 각 데이터 드라이버의 셋팅 단자(SET)에 인가되는 신호가 도시된 것에 한정되는 것은 아니라 할 것이다.

도 5는 도 3의 데이터 라인 구동부(320)가 5개의 데이터 드라이버들을 구비하고, 각 데이터 드라이버에 2비트의 셋팅 신호가 인가되는 것을 나타내는 블록도이다. 도 3 및 도 5를 참조하면, 본 발명의 일실시예에 따른 디스플레이 장치(300)는 표시 패널(340)을 구동하기 위하여 5개의 데이터 드라이버들(510 내지 550)을 구비한다. 상기 5 개의 데이터 드라이버들(510 내지 550) 각각은 타이밍 컨트롤러(310)로부터 마스터 클럭 신호(MCLK), 디지털 데이터(DATA) 및 구동 지시 신호(TP1)를 수신한다. 또한, 상기 5개의 데이터 드라이버들(510 내지 550) 각각은 셋팅 신호를 입력 받기 위한 2개의 셋팅 단자(SET1, SET2)를 구비한다. 각 데이터 드라이버마다 상기 두 개의 셋팅 단자(SET1, SET2)를 통하여 입력되는 신호는 디스플레이 장치(300)가 제조될 때 미리 정해진다. 상기 셋팅 단자(SET1, SET2)는 전원 전압(VDD1) 또는 접지 전압(VSS)에 연결되거나, 플로팅(Floating) 상태로 셋팅될 수 있다. 결국, 상기 각 데이터 드라이버에 인가되는 셋팅 신호는 논리 하이 또는 논리 로우로 고정되거나, 하이 임피던스(Hi-Z)로 고정된다. 그러므로, 각 데이터 드라이버에 2개의 셋팅 신호를 인가하는 것만으로도 상기 5 개의 데이터 드라이버들(510 내지 550)은 서로 구별될 수 있다. 구체적으로, 제 1 셋팅 단자(SET1) 및 제 2 셋팅 단자(SET2)가 각각 전원 전압 VDD1 및 접지 전압 VSS에 연결된 제 1 데이터 드라이버(510)가 가장 먼저 활성화되어 타이밍 컨트롤러(310)로부터 출력되는 디지털 데이터(DATA)를 수신하고, 이를 저장한다. 상기 제 1 데이터 드라이버(510)가 데이터 수신을 완료한 후에는 제 1 셋팅 단자(SET1) 및 제 2 셋팅 단자(SET2)가 모두 접지 전압 VSS에 연결된 제 2 데이터 드라이버(520)가 활성화되어 타이밍 컨트롤러(310)로부터 출력되는 디지털 데이터(DATA)를 수신하고, 이를 저장한다. 상기 제 2 데이터 드라이버(520)가 데이터 수신을 완료한 후에는 제 1 셋팅 단자(SET1) 및 제 2 셋팅 단자(SET2)가 각각 접지 전압 VSS 및 전원 전압 VDD1에 연결된 제 3 데이터 드라이버(530)가 활성화되어 타이밍 컨트롤러(310)로부터 출력되는 디지털 데이터(DATA)를 수신하고, 이를 저장한다. 상기 제 3 데이터 드라이버(530)가 데이터 수신을 완료한 후에는 제 1 셋팅 단자(SET1) 및 제 2 셋팅 단자(SET2)가 모두 전원 전압 VDD1에 연결된 제 4 데이터 드라이버(540)가 활성화되어 타이밍 컨트롤러(310)로부터 출력되는 디지털 데이터(DATA)를 수신하고, 이를 저장한다. 마지막으로 상기 제 4 데이터 드라이버(540)가 데이터 저장을 완료한 후에는 제 1 셋팅 단자(SET1)가 전원 전압 VDD1에 연결되고, 제 2 셋팅 단자(SET2)가 플로팅(Floating) 상태인 제 5 데이터 드라이버(550)가 활성화되어 타이밍 컨트롤러(310)로부터 출력되는 디지털 데이터(DATA)를 수신하고, 이를 저장한다. 이로써 5 개의 데이터 드라이버들(510 내지 550)은 순차적으로 하나씩 활성화되어 타이밍 컨트롤러(310)로부터 출력되는 디지털 데이터(DATA)를 수신하여 저장한다. 5 개의 데이터 드라이버들(510 내지 550)이 데이터 수신을 완료하면 타이밍 컨트롤러(310)로부터 출력되는 구동 지시 신호(TP1)에 응답하여 상기 5개의 데이터 드라이버들(510 내지 550)은 저장된 데이터에 상응하는 구동 신호들을 생성하고, 생성된 구동 신호를 표시 패널(340)의 데이터 라인들(DL11 내지 DL5n)로 출력한다.

설명의 편의상 도 5에는 제 1 데이터 드라이버(510) 내지 제 5 데이터 드라이버(550) 각각에 인가되는 제 1 및 제 2 셋팅 신호(SET1, SET2)의 논리 상태가 도시되어 있으나, 상기 제 1 및 제 2 셋팅 신호(SET1, SET2)의 조합 및 순서가 도시된 것에 한정되는 것은 아니라 할 것이다.

도 6a 및 도 6b는 도 3에 도시된 데이터 라인 구동부(320)가 구비하는 데이터 드라이버들과 각 데이터 드라이버에 인가되는 셋팅 신호의 일례를 보여준다. 도 6a는 하나의 셋팅 신호(SET)로 3개의 데이터 드라이버를 구별하는 조합예를 나타내고, 도 6b는 두 개의 셋팅 신호(SET1, SET2)로 9개의 데이터 드라이버를 구별하는 조합예를 나타낸다. 셋팅 신호 하나가 논리 하이, 논리 로우 및 하이 임피던스를 논리 상태를 가질 수 있다. 따라서, 1비트의 셋팅 신호로는 데이터 드라이버 3개까지 구별 가능하고, 2비트의 셋팅 신호로는 데이터 드라이버 9개까지 구별 가능하다.

이하, 본 발명의 일실시예에 따른 디스플레이 장치는 설명의 편의를 위해 각 화소 데이터는 8비트이고, 타이밍 컨트롤러와 데이터 드라이버들간에는 mini-LVDS 표준 인터페이스에 따라 6쌍의 전송 라인을 통해 데이터를 송수신하고, 5개의 데이터 드라이버들을 구비하며, 상기 데이터 드라이버들 각각은 720개의 출력 채널을 구비하는 것으로 한다. 그러나 본 발명이 각 화소 데이터의 비트 수, 타이밍 컨트롤러와 데이터 드라이버들간의 데이터 인터페이스 방식, 데이터 드라이버의 개수, 및 각 데이터 드라이버의 출력 채널 수에 의해 한정되는 것은 아니라 할 것이다.

도 7은 본 발명의 일실시예에 따른 디스플레이 장치에 있어서 타이밍 컨트롤러와 데이터 드라이버들간에 적용될 수 있는 Mini-LVDS 인터페이스를 설명하기 위한 블록도이다. 도 7을 참조하면, 타이밍 컨트롤러(710)는 마스터 클럭 신호(MCLK)를 한 쌍의 클럭 라인(LVCLKP, LVCLKN)을 통해 차동적으로 전송하는 클럭 송신기와, 8비트 데이터를 6 쌍의 데이터 라인(LV0P, LV0N, LV1P, LV1N, LV2P, LV2N, LV3P, LV3N, LV4P, LV4N, LV5P, LV5N)을 통해 차동적으로 전송하는 6개의 데이터 송신기를 구비한다. 상기 각 송신기는 CMOS/TTL 신호를 Mini-LVDS 신호로 변환하여 전송한다. 데이터 드라이버(720)는 한 쌍의 클럭 라인(LVCLKP, LVCLKN)을 통해 차동적으로 전달되는 상기 마스터 클럭 신호(MCLK)를 복원하는 클럭 수신기와, 6 쌍의 데이터 라인(LV0P, LV0N, LV1P, LV1N, LV2P, LV2N, LV3P, LV3N, LV4P, LV4N, LV5P, LV5N)을 통해 전달되는 디지털 데이터(DATA)를 수신하는 6개의 데이터 수신기를 구비한다. 각 수신기는 상기 Mini-LVDS 신호를 CMOS/TTL 신호로 변환한다.

도 8 및 도 9는 도 7에 도시된 Mini-LVDS 인터페이스의 프로토콜을 나타낸다. 타이밍 컨트롤러와 데이터 드라이버들간의 인터페이스의 프로토콜은 데이터 구간과 제어 구간으로 구성된다. 데이터 구간에서는 표시 패널의 한 수평 라인분의 데이터(이하, 라인 데이터)가 전송되고, 제어 구간에서는 데이터 드라이버들을 제어하기 위한 제어 신호가 전송된다.

도 8을 참조하면, 제어 구간에서 타이밍 컨트롤러는 수평 라인 데이터를 출력하기 직전에 리셋 펄스(Reset)를 전송한다. 상기 리셋 펄스(Reset)는 상기 제어 구간에서 6쌍의 데이터 전송 라인 중 제 1 라인 쌍(LV0)을 통하여 데이터 드라이버로 전달된다. 상기 리셋 펄스(Reset)는 데이터 드라이버에 라인 데이터의 출력을 알리는 신호로서, 데이터 드라이버들은 상기 리셋 펄스가 수신되면 초기화 되고, 각자 정해져 있는 활성화 시점에 이르렀는지를 모니터링할 준비를 한다.

도 9를 참조하면, 제어 구간에서 타이밍 컨트롤러는 라인 데이터의 전송이 완료되면 구동 지시 신호(TP1)를 전송한다. 상기 구동 지시 신호(TP1)는 별도의 구동 지시 신호용 전송 라인을 통하여 데이터 드라이버들로 전달된다. 구동 지시 신호(TP1)는 데이터 드라이버들에게 라인 데이터의 전송이 완료되었음을 알리는 신호로서, 데이터 드라이버들은 타이밍 컨트롤러로부터 상기 구동 지시 신호(TP1)가 수신되면 저장된 데이터에 상응하는 구동 신호를 생성하여 표시 패널로 출력하게 된다.

도 10은 도 7에 도시된 Mini-LVDS 인터페이스에 따라 데이터 드라이버가 데이터를 수신하는 것을 보여준다. 도 10을 참조하면, 8비트 화소 데이터를 구성하는 8개의 비트는 한 쌍의 데이터 라인(LViP, LViN)을 통해 직렬 전송된다. 또한, 6쌍의 데이터 라인(LV0P, LV0N, LV1P, LV1N, LV2P, LV2N, LV3P, LV3N, LV4P, LV4N, LV5P, LV5N)을 통해서 6개의 8비트 화소 데이터(1R, 1G, 1B, 2R, 2G, 2B)가 병렬로 전송된다. 데이터 드라이버들은 마스터 클럭 신호(MCLK)의 상승 에지(Edge) 및 하강 에지(Edge)에서 각각 데이터를 샘플링한다. 따라서, 마스터 클럭 신호(MCLK)의 한 싸이클(cycle) 동안에 한 쌍의 데이터 라인(LViP, LViN)을 통하여 8비트 화소 데이터를 구성하는 2개의 비트가 수신된다. 따라서, 마스터 클럭 신호(MCLK)의 4 싸이클(cycle) 동안에 8비트 화소 데이터를 구성하는 8개의 비트가 모두 수신된다. 데이터 드라이버들은 화소 데이터 8비트가 모두 수신되고 나서 이를 저장하므로, 데이터 드라이버들이 타이밍 컨트롤러로부터 전송되는 데이터를 저장하는데 기준이 되는 클럭 신호인 내부 클럭 신호(HCLK)는 마스터 클럭 신호를 4분주한 클럭 신호가 된다. 따라서, 데이터 드라이버들은 마스터 클럭 신호(MCLK)의 4 싸이클(cycle) 동안 또는 내부 클럭 신호(HCLK)의 한 싸이클(cycle) 동안 6개의 8비트 화소 데이터(1R, 1G, 1B, 2R, 2G, 2B)를 수신하고, 이를 저장한다.

도 11은 본 발명의 일실시예에 따른 디스플레이 장치가 5개의 데이터 드라이버들을 구비하는 경우에, 타이밍 컨트롤러로부터 출력되는 라인 데이터가 각 데이터 드라이버에 분배되는 것을 설명하기 위한 도면이다. 도 11을 참조하면, 타이밍 컨트롤러로부터 전송되는 n 번째 라인 데이터(이하, n 라인 데이터)는 5 개의 데이터 드라이버에 순차적으로 분배된다.

각 데이터 드라이버는 720개의 출력 채널을 구비하므로, 각 데이터 드라이버가 수신해야 하는 화소 데이터는 720개이다. 마스터 클럭 신호(MCLK)를 기준으로 각 데이터 드라이버는 4 싸이클(cycle) 동안 6개의 화소 데이터를 수신한다. 따라서, 각 데이터 드라이버가 타이밍 컨트롤러로부터의 데이터를 수신을 완료하는데는 (720/6)*4 = 480 싸이클(cycle)이 소요된다.

구체적으로 5개의 데이터 드라이버들 각각은 리셋 펄스에 응답하여 초기화되고, 상기 마스터 클럭 신호(MCLK)를 카운트한다. 제 1 데이터 드라이버는 리셋 펄스가 수신된 이후 480 싸이클(cycle)동안 데이터를 수신하고, 이를 저장한다. 제 2 데이터 드라이버는 상기 리셋 펄스가 수신된 이후 480 싸이클(cycle)이 경과되면 480 싸이클(cycle)동안 데이터를 수신하고, 이를 저장한다. 제 3 데이터 드라이버는 상기 리셋 펄스가 수신된 이후 960 싸이클(cycle)이 경과되면 480 싸이클(cycle)동안 데이터를 수신하고, 이를 저장한다. 제 4 데이터 드라이버는 상기 리셋 펄스가 수신된 이후 1440 싸이클(cycle)이 경과하면 480 싸이클(cycle)동안 데이터를 수신하고, 이를 저장한다. 제 5 데이터 드라이버는 상기 리셋 펄스가 수신된 이후 1920 싸이클(cycle)이 경과하면 480 싸이클(cycle)동안 데이터를 수신하고, 이를 저장한다. 이런 방식으로 본 발명의 일실시예에 따른 디스플레이 장치가 구비하는 5개의 데이터 드라이버들은 순차적으로 활성화되어 타이밍 컨트롤러로부터 출력되는 라인 데이터를 수신하게 된다.

상기한 바와 같이 5개의 데이터 드라이버들의 활성화 순서 즉, 활성화 시점은 서로 다르게 정해진다. 상기 5개의 데이터 드라이버들은 모두 동일한 구성을 가지는 것이 일반적이다. 따라서 각 데이터 드라이버들이 몇 번째로 활성화되야 하는지에 대한 정보가 필요하다. 이를 위해 각 데이터 드라이버는 외부로부터 셋팅 신호(SET1, SET2)를 수신하게 된다. 각 데이터 드라이버는 대응하는 셋팅 신호(SET1, SET2)를 수신하여 활성화 시점에 관한 정보를 얻는다. 구체적으로 상기 셋팅 신호(SET1, SET2)에 의해 상기 기준 시점 이후 몇 번째 클럭에서 활성화되어야 하는지가 정해진다. 디스플레이 장치가 구비하는 데이터 드라이버들은 활성화 순서마다 활성화 시점이 정해져 있다. 다만, 상기 활성화 시점은 설계 스펙에 따라 달라진다. 상기 디스플레이 장치의 설계 스펙에는 각 화소 데이터의 비트 수, 타이밍 컨트롤러와 데이터 드라이버들간의 데이터 인터페이스 방식, 데이터 드라이버의 개수, 및 각 데이터 드라이버의 출력 채널 수 등이 포함될 수 있다. 예를 들어 본 발명의 일실시예에 따른 디스플레이 장치의 설계 스펙은 앞서 설명의 편의를 위하여 화소 데이터는 8비트이고, 타이밍 컨트롤러와 데이터 드라이버들간에는 mini-LVDS 표준 인터페이스에 따라 6쌍의 전송 라인을 통해 데이터를 송수신하고, 5개의 데이터 드라이버들을 구비하며, 상기 데이터 드라이버들 각각은 720개의 출력 채널을 구비하는 것으로 전제하였다. 따라서, 첫 번째로 활성화되는 데이터 드라이버는 기준 시점 이후부터 활성화되고, 두 번째로 활성화되는 데이터 드라이버는 기준 시점 이후 480 싸이클(cycle)이 경과하면 활성화되고, 세 번째로 활성화되는 데이터 드라이버는 기준 시점 이후 960 싸이클(cycle)이 경과하면 활성화되고, 네 번째로 활성화되는 데이터 드라이버는 기준 시점 이후 1440 싸이클(cycle)이 경과하면 활성화되고, 마지막으로 활성화되는 데이터 드라이버는 기준 시점 이후 1920 싸이클(cycle)이 경과하면 활성화되는 것을 이미 설명하였다. 결국, 각 데이터 드라이버에 인가되는 상기 셋팅 신호(SET1, SET2)는 활성화 순서를 셋팅하는 것이 된다. 다시 말하면, 상기 셋팅 신호(SET1, SET2)에 의해 설계 스펙에 따라 정해져 있는 복수 개의 값들 중 어느 하나가 데이터 드라이버의 활성화 시점으로 선택되는 것이다.

각 데이터 드라이버는 대응되는 상기 셋팅 신호(SET1, SET2)에 의해 정해진 활성화 시점에 이르렀는지를 판단하기 위하여 기준 시점 이후 마스터 클럭 신호(MCLK) 또는 내부 클럭 신호(HCLK)를 카운트한다. 카운트 결과가 상기 셋팅 신호(SET1, SET2)에 의해 정해진 임계치에 이르면 활성화되어 타이밍 컨트롤러로부터 데이터를 수신하고, 이를 저장한다. 상기 기준 시점은 리셋 펄스가 수신된 시점일 수 있다. 이 경우, 상기 리셋 펄스에 의해 5개의 데이터 드라이버들의 클럭 카운팅 동작은 동기화되고, 카운트 결과는 초기화된다.

한편, 5개의 데이터 드라이버들은 활성화 시점에 이르렀는지를 확인하기 위해 마스터 클럭 신호(MCLK) 대신 내부 클럭 신호(HCLK)를 카운트할 수도 있다.

도 12는 본 발명의 일실시예에 따른 데이터 드라이버(1200)의 구성을 나타내는 블록도이다. 도 12를 참조하면, 본 발명의 일실시예에 따른 데이터 드라이버(1200)는 데이터 처리부(1210) 및 구동 신호 출력부(1220)를 구비한다.

데이터 처리부(1210)는 외부로부터 마스터 클럭 신호(MCLK), 데이터(DATA), 구동 지신 신호(TP1) 및 셋팅 신호(SET1, SET2)를 수신하고, 구동 신호 출력부(1220)로 n개의 출력 채널을 위한 n 개의 8비트 화소 데이터를 전달한다. 구체적으로, 데이터 처리부(1210)는 셋팅 신호(SET1, SET2)에 의해 정해진 시점이 되면 활성화된다. 활성화된 데이터 처리부(1210)는 마스터 클럭 신호(MCLK)에 동기하여 데이터(DATA)를 수신 및 저장한다. 필요로 하는 데이터(DATA)의 수신이 완료되면 비활성화되어 더 이상 외부 데이터를 저장하지 않는다. 여기서 데이터 처리부(1210)가 활성화된다는 것은 외부 데이터의 수신 및 저장 동작이 활성화된다는 것을 의미한다. 따라서, 데이터 처리부(1210)가 이미 저장된 데이터를 외부로 출력하는 동작은 상기 데이터 처리부(1210)의 활성화 및 비활성화여부에 제한되지 않는다. 상기 데이터 처리부(1210)는 외부로부터 인가되는 구동 지시 신호(TP1)에 응답하여 이미 저장된 데이터를 구동 신호 출력부(1220)로 전달한다.

구동 신호 출력부(1220)는 레벨 변환부(1222), 디지털-아날로그 변환부(1224) 및 출력 버퍼부(1226)를 구비한다. 레벨 변환부(1222)는 상기 데이터 처리부(1210)에서 출력되는 디지털 데이터의 전압 레벨을 표시 패널(미도시) 구동에 적합한 레벨로 변환한다. 디지털-아날로그 변환부(1224)는 상기 레벨 변환부(1222)로부터 출력되는 레벨 변환된 디지털 데이터를 아날로그 신호로 변환한다. 출력 버퍼부(1226)는 디지털-아날로그 변환부(1224)로부터 출력된 아날로그 신호를 버퍼링하여 표시 패널(미도시)의 데이터 라인들(DL1 내지 DLn)로 출력한다.

도 13은 도 12에 도시된 데이터 처리부(1210)의 구성을 나타내는 블록도이다. 도 13을 참조하면, 데이터 처리부(1210)는 수신부(1212), 제어부(1214) 및 데이터 저장부(1216)를 구비한다. 수신부(1212)는 타이밍 컨트롤러(미도시)로부터 마스터 클럭 신호(MCLK), 데이터(DATA) 및 구동 지신 신호(TP1)을 수신하고, 내부 클럭 신호(HCLK), 리셋 신호(RST), 데이터(DATA) 및 구동 지시 신호(TP1)를 출력한다. 구체적으로 수신부(1212)는 한 쌍의 클럭 전송 라인을 통해 타이밍 컨트롤러(미도시)로부터 출력되는 mini-LVDS 신호 레벨의 마스터 클럭 신호(MCLK)를 CMOS/TTL 신호 레벨로 복원하고, 상기 마스터 클럭 신호(MCLK)를 4분주하여 내부 클럭 신호(HCLK)를 생성한다. 또한, 6 쌍(pairs)의 데이터 전송 라인을 통해 타이밍 컨트롤러(미도시)로부터 출력되는 mini-LVDS 신호 레벨의 데이터(DATA)를 CMOS/TTL 신호 레벨로 복원하고, 상기 마스터 클럭 신호(MCLK)에 동기하여 데이터를 샘플링(sampling)한 후 6개의 8비트 화소 데이터로 재구성한다.

제어부는(1214)는 상기 수신부(1212)로부터 상기 내부 클럭 신호(HCLK)를 수신하여 카운트하면서, 외부로부터 인가되는 셋팅 신호(SET1, SET2)에 의해 정해진 시점이 되면 인에이블 펄스(EN)를 생성하여 출력한다. 구체적으로 제어부(1214)는 리셋 펄스에 의해 초기화되고나서, 상기 내부 클럭 신호(HCLK)를 카운트한다. 상기 셋팅 신호(SET1, SET2)의 논리 조합에 의해 임계치가 정해진다. 제어부(1214)는 상기 내부 클럭 신호(HCLK)가 상기 임계치까지 카운트되면, 데이터 저장부(1216)를 활성화시키기 위한 인에이블 펄스(EN)를 생성하여 출력한다.

데이터 저장부(1216)는 쉬프트 레지스터부(1216_2), 제 1 래치부(1216_4) 및 제 2 래치부(1216_6)를 구비한다. 쉬프트 레지스터부(1216_2)는 상기 제어부(1214)로부터 출력되는 인에이블 펄스(EN)에 응답하여 제 1 래치부(1216_4)를 제어한다. 쉬프트 레지스터부(1216_2)는 입력받은 인에이블 펄스(EN)를 내부 클럭 신호(HCLK)에 동기하여 순차적으로 쉬프트(Shift)시켜 출력한다.

제 1 래치부(1216_4)는 상기 쉬프트 레지스터부(1216_2)로부터 쉬프트되어 출력되는 인에이블 펄스(EN)에 응답하여 상기 수신부(1212)로부터 출력되는 데이터(DATA)를 저장한다.

제 1 래치부(1216_4)에 데이터 저장이 완료되면 구동 지시 신호(TP1)에 응답하여 제 2 래치부(1216_6)로 한꺼번에 저장된다.

도 14는 도 13에 도시된 제어부(1214)의 구성을 나타내는 블록도이다. 도 14를 참조하면, 제어부(1214)는 N비트 카운터(1214_2) 및 인에이블 펄스 생성부(1214_4)를 구비한다. N비트 카운터(1214_2)는 리셋 펄스(RST)에 응답하여 초기화된 후 내부 클럭 신호(HCLK)를 카운트한다. 인에이블 펄스 생성부(1214_4)는 셋팅 신호(SET1, SET2)를 수신하고, N비트 카운터(1214_2)의 출력과 상기 셋팅 신호(SET1, SET2)에 의해 정해진 임계치가 동일하면 인에이블 펄스(EN)를 생성하여 출력한다. 인에이블 펄스 생성부(1214_4)는 입력되는 셋팅 신호(SET1, SET2)와 상기 N비트 카운터(1214_2)의 출력을 논리 조합하는 것에 의해 인에이블 펄스(EN)를 생성하여 출력할 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

표시 패널;
마스터 클럭 신호, 디지털 데이터 및 구동 지시 신호를 출력하는 타이밍 컨트롤러; 및
상기 표시 패널에 구동 신호를 인가하는 복수 개의 데이터 드라이버들을 포함하고,
상기 각 데이터 드라이버는
상기 마스터 클럭 신호에 동기하여 상기 디지털 데이터를 수신하고, 수신된 상기 디지털 데이터를 저장하는 데이터 처리부; 및
상기 구동 지시 신호에 응답하여 저장된 데이터에 상응하는 구동 신호를 생성하고, 상기 구동 신호를 상기 표시 패널로 출력하는 구동 신호 출력부를 포함하고,
상기 데이터 처리부는 미리 정해진 시점이 되면 활성화되고, 상기 시점은 외부에서 인가되는 적어도 하나의 셋팅 신호에 의해 정해지는 것을 특징으로 하는 디스플레이 장치.
제 1 항에 있어서, 상기 셋팅 신호는
논리 하이 또는 논리 로우로 고정되거나, 하이 임피던스 상태로 고정되는 것을 특징으로 하는 디스플레이 장치.
제 2 항에 있어서, 상기 데이터 처리부는
상기 마스터 클럭 신호를 수신하여 내부 클럭 신호를 생성하고, 상기 마스터 클럭 신호에 동기하여 상기 디지털 데이터를 수신하는 수신부;
인에이블 펄스에 응답하여 수신되는 상기 디지털 데이터를 순차적으로 저장하고, 상기 구동 지시 신호에 응답하여 저장된 데이터를 상기 구동 신호 생성부로 출력하는 데이터 저장부; 및
상기 미리 정해진 시점에서 상기 인에이블 펄스를 생성하는 제어부를 포함하고,
상기 내부 클럭 신호는 상기 마스터 클럭 신호와 동일하거나 또는 상기 마스터 클럭 신호의 M 분주 클럭 신호이고, 상기 M은 2 이상의 자연수인 것을 특징으로 하는 디스플레이 장치.
제 3 항에 있어서, 상기 데이터 저장부는
상기 내부 클럭 신호에 동기하여 상기 인에이블 펄스를 순차적으로 쉬프팅하여 출력하는 쉬프트 레지스터;
상기 쉬프트 레지스터의 출력에 응답하여 상기 디지털 데이터를 순차적으로 저장하는 제 1 래치부; 및
상기 구동 지시 신호에 응답하여 상기 제 1 래치부에 저장된 데이터를 저장하고, 상기 구동 신호 생성부로 출력하는 제 2 래치부를 포함하는 것을 특징으로 하는 디스플레이 장치.
제 4 항에 있어서, 상기 제어부는
상기 내부 클럭 신호를 카운팅하는 N 비트 카운터; 및
상기 N 비트 카운터의 카운팅 값이 임계치와 동일해지면 상기 인에이블 펄스를 생성하는 펄스 생성부를 포함하고,
상기 임계치는 설계 스펙에 따라 정해지는 복수 개의 값들 중에서 상기 적어도 하나의 셋팅 신호에 의해 선택되고, 상기 N은 자연수인 것을 특징으로 하는 디스플레이 장치.
표시 패널을 구동하기 위한 데이터 드라이버에 있어서,
마스터 클럭 신호에 동기하여 디지털 데이터를 수신하고, 수신된 상기 디지털 데이터를 저장하는 데이터 처리부; 및
구동 지시 신호에 응답하여 저장된 상기 디지털 데이터에 대응하는 구동 신호를 생성하고 상기 표시 패널로 출력하는 구동 신호 출력부를 포함하고,
상기 데이터 처리부는 미리 정해진 시점이 되면 활성화되고, 상기 시점은 외부에서 인가되는 적어도 하나의 셋팅 신호에 의해 정해지는 것을 특징으로 하는 데이터 드라이버.
제 6 항에 있어서, 상기 셋팅 신호는
논리 하이 또는 논리 로우로 고정되거나, 하이 임피던스 상태로 고정되는 것을 특징으로 하는 데이터 드라이버.
제 7 항에 있어서, 상기 데이터 처리부는
상기 마스터 클럭 신호를 수신하여 내부 클럭 신호를 생성하고, 상기 마스터 클럭 신호에 동기하여 상기 디지털 데이터를 수신하는 수신부;
인에이블 펄스에 응답하여 수신되는 상기 디지털 데이터를 순차적으로 저장하고, 상기 구동 지시 신호에 응답하여 저장된 데이터를 상기 구동 신호 생성부로 출력하는 데이터 저장부; 및
상기 미리 정해진 시점에서 상기 인에이블 펄스를 생성하는 제어부를 포함하고,
상기 내부 클럭 신호는 상기 마스터 클럭 신호와 동일하거나 또는 상기 마스터 클럭 신호의 M 분주 클럭 신호이고, 상기 M은 2 이상의 자연수인 것을 특징으로 하는 데이터 드라이버.
제 8 항에 있어서, 상기 데이터 저장부는
상기 내부 클럭 신호에 동기하여 상기 인에이블 펄스를 순차적으로 쉬프팅하여 출력하는 쉬프트 레지스터;
상기 쉬프트 레지스터의 출력에 응답하여 상기 디지털 데이터를 순차적으로 저장하는 제 1 래치부; 및
상기 구동 지시 신호에 응답하여 상기 제 1 래치부에 저장된 데이터를 저장하고, 상기 구동 신호 생성부로 출력하는 제 2 래치부를 포함하는 것을 특징으로 하는 데이터 드라이버.
제 9 항에 있어서, 상기 제어부는
상기 내부 클럭 신호를 카운팅하는 N 비트 카운터; 및
상기 N 비트 카운터의 카운팅 값이 임계치와 동일해지면 상기 인에이블 펄스를 생성하는 펄스 생성부를 포함하고,
상기 임계치는 설계 스펙에 따라 정해지는 복수 개의 값들 중에서 상기 적어도 하나의 셋팅 신호에 의해 선택되고, 상기 N은 자연수인 것을 특징으로 하는 데이터 드라이버.