KR20110123504A - 크기 가변형 반도체 칩 및 이를 포함하는 웨이퍼 및 이를 이용한 반도체 패키지 - Google Patents

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Abstract

크기 가변형 반도체 칩 및 이를 포함하는 웨이퍼 및 이를 이용한 반도체 패키지가 개시되어 있다. 크기 가변형 반도체 칩은 회로층이 형성된 반도체 칩 영역; 및 상기 반도체 칩 영역으로부터 적어도 일 방향 이상으로 연장되어 다수의 스크라이브 라인부와 다수의 활성부가 번갈아 형성된 절단 영역을 포함하고,
상기 스크라이브 라인부들 중 어느 하나가 절단되어 선택적으로 그 크기가 조절되는 것을 특징으로 한다.

Description

크기 가변형 반도체 칩 및 이를 포함하는 웨이퍼 및 이를 이용한 반도체 패키지{SIZE VARIABLE TYPE SEMICONDUCTOR CHIP AND WAFER INCLUDING THE SAME AND SEMICONDUCTOR PACKAGE USINGING THE SAME}
본 발명은 크기 가변형 반도체 칩 및 이를 포함하는 웨이퍼 및 이를 이용한 반도체 패키지에 관한 것이다.
최근의 전자 산업은 점점 소형화 및 저전력화를 요구함과 동시에 고성능 및 다기능화를 요구하고 있다. 이러한 요구는 반도체 패키지 산업에서 서로 다른 이종 칩을 수직으로 적층하는 기술 개발에 강력한 원동력으로 작용하고 있다.
이러한 수직 적층 기술에 의해 제조되는 반도체 패키지는 고속 동작시 각 반도체 칩에서 다량의 열이 동시에 발생하게 된다. 이 경우, 고속 동작시 다량으로 발생된 열을 신속히 외부로 배출시킬 열 방출 수단이 없다면 각 반도체 칩들이 정상적으로 동작하지 않을 수 있다.
특히, 종래의 수직 적층 반도체 패키지는 기판, 상기 기판 상에 실장된 비메모리 칩, 상기 비메모리 칩 상에 적어도 하나 이상이 스택된 메모리 칩 및 상기 비메모리 칩 및 메모리 칩들을 몰딩하는 봉지제를 포함하는 구조를 갖는다.
그러나, 이러한 수직 적층 반도체 패키지는 비메모리 칩과 메모리 칩의 크기가 서로 상이한 관계로, 고속 동작시 각 칩들의 내부에서 발생하는 열을 배출할 경로가 없을 뿐만 아니라, 임의로 경로를 만들어 준다고 해도 서로 다른 크기로 제작된 비메모리 칩과 메모리 칩 간의 공차에 의해 특정 부분으로 열이 집중되는 핫 스팟 등과 같은 문제로 인해 적층 반도체 패키지를 제작하는 데 어려움이 따른다.
본 발명은 선택적으로 반도체 칩의 크기를 조절할 수 있는 크기 가변형 반도체 칩 및 이를 포함하는 웨이퍼를 제공한다.
또한, 본 발명은 이종 칩 간의 크기를 선택적으로 조절할 수 있는 크기 가변형 반도체 칩을 이용한 반도체 패키지를 제공한다.
본 발명의 일 실시예에 따른 웨이퍼는 회로층이 형성된 다수의 반도체 칩 영역; 및 각 반도체 칩 영역으로부터 적어도 일 방향 이상으로 연장되어 다수의 스크라이브 라인부와 다수의 활성부가 번갈아 형성된 절단 영역을 포함하는 것을 특징으로 한다.
상기 회로층과 이격 배치된 상기 활성부에 형성된 추가 소자를 더 포함하는 것을 특징으로 한다.
상기 회로층과 상기 추가 소자 사이에 배치되며, 레이저 또는 전기적 커팅에 의해 선택적으로 절단되는 퓨즈 회로를 더 포함하는 것을 특징으로 한다.
상기 추가 소자는 수동 소자, 능동 소자 및 테스트 회로 중 적어도 하나 이상을 포함하는 것을 특징으로 한다.
상기 절단 영역은 상기 반도체 칩 영역으로부터 두 방향으로 연장되고, 상기 다수의 스크라이브 라인부는 상기 두 방향으로 연장된 절단 영역에 각각 배치된 것을 특징으로 한다.
상기 절단 영역은 상기 반도체 칩 영역으로부터 네 방향으로 모두 연장되고, 상기 다수의 스크라이브 라인부는 상기 네 방향으로 연장된 절단 영역에 각각 배치된 것을 특징으로 한다.
본 발명의 일 실시예에 따른 크기 가변형 반도체 칩은 회로층이 형성된 반도체 칩 영역 및 상기 반도체 칩 영역으로부터 적어도 일 방향 이상으로 연장되어 다수의 스크라이브 라인부와 다수의 활성부가 번갈아 형성된 절단 영역을 포함하고,
상기 스크라이브 라인부들 중 어느 하나가 절단되어 선택적으로 그 크기가 조절되는 것을 특징으로 한다.
상기 회로층과 이격 배치된 상기 활성부에 형성된 추가 소자를 더 포함하는 것을 특징으로 한다.
상기 회로층과 상기 추가 소자 사이에 배치되며, 레이저 또는 전기적 커팅에 의해 선택적으로 절단되는 퓨즈 회로를 더 포함하는 것을 특징으로 한다.
상기 추가 소자는 수동 소자, 능동 소자 및 테스트 회로 중 적어도 하나 이상을 포함하는 것을 특징으로 한다.
상기 절단 영역은 상기 반도체 칩 영역으로부터 두 방향으로 연장되고, 상기 다수의 스크라이브 라인부는 상기 두 방향으로 연장된 절단 영역에 각각 배치된 것을 특징으로 한다.
상기 절단 영역은 상기 반도체 칩 영역으로부터 네 방향으로 모두 연장되고, 상기 다수의 스크라이브 라인부는 상기 네 방향으로 연장된 절단 영역에 각각 배치된 것을 특징으로 한다.
상기 반도체 칩 영역 및 절단 영역을 관통하도록 형성된 관통전극을 더 포함하는 것을 특징으로 한다.
본 발명의 일 실시예에 따른 반도체 패키지는 내부에 형성된 제1 관통전극을 갖는 제1 반도체 칩; 및 상기 제1 관통전극과 대응되게 내부에 형성된 제2 관통전극을 가지며, 상기 제1 반도체 칩 상에 적어도 하나 이상이 스택된 제2 반도체 칩;을 포함하고,
상기 제1 및 제2 반도체 칩은, 회로층이 형성된 반도체 칩 영역 및 상기 반도체 칩 영역으로부터 적어도 일 방향 이상으로 연장되어 다수의 스크라이브 라인부와 다수의 활성부가 번갈아 형성된 절단 영역;을 포함하며,
상기 제1 및 제2 반도체 칩은 상기 스크라이브 라인부들 중 어느 하나가 절단되어 선택적으로 크기가 조절되는 것을 특징으로 한다.
상기 회로층과 이격 배치된 상기 활성부에 형성된 추가 소자를 더 포함하는 것을 특징으로 한다.
상기 제1 반도체 칩은 상기 스택된 제2 반도체 칩보다 큰 크기를 갖는 것을 특징으로 한다.
상기 스택된 제2 반도체 칩들은 서로 다른 크기를 갖는 것을 특징으로 한다.
상기 스택된 제2 반도체 칩들 중 최상부의 제2 반도체 칩은 상기 제1 반도체 칩과 대응하는 크기를 갖는 것을 특징으로 한다.
상기 제1 관통전극은 상기 제1 반도체 칩의 반도체 칩 영역 및 절단 영역에 형성되고, 상기 제2 관통전극은 상기 제2 반도체 칩의 반도체 칩 영역 및 절단 영역에 형성된 것을 특징으로 한다.
상기 제1 및 제2 반도체 칩들을 지지하는 기판을 더 포함하는 것을 특징으로 한다.
상기 기판과 제1 반도체 칩 사이에 배치되며, 상기 제1 관통전극과 대응되게 내부에 형성된 제3 관통전극을 갖는 제3 반도체 칩을 더 포함하는 것을 특징으로 한다.
본 발명의 다른 실시예에 따른 반도체 패키지는 기판; 상기 기판 상에 실장되며, 내부에 형성된 제1 관통전극을 갖는 제1 반도체 칩; 및 상기 제1 관통전극과 대응되게 내부에 형성된 제2 관통전극을 가지며, 상기 제1 반도체 칩 상에 적어도 하나 이상이 스택된 제2 반도체 칩;을 포함하고,
상기 제2 반도체 칩은, 회로층이 형성된 반도체 칩 영역 및 상기 반도체 칩 영역으로부터 적어도 일 방향 이상으로 연장되어 다수의 스크라이브 라인부와 다수의 활성부가 번갈아 형성된 절단 영역;을 포함하며,
상기 스택된 제2 반도체 칩은 상기 스크라이브 라인부들 중 어느 하나가 절단되어 상기 제1 반도체 칩과 대응하는 크기를 갖는 것을 특징으로 한다.
상기 제1 반도체 칩 및 상기 스택된 제2 반도체 칩을 포함한 기판을 감싸도록 형성된 방열부재를 더 포함하는 것을 특징으로 한다.
상기 방열부재와 상기 스택된 제2 반도체 칩들 중 최상부의 제2 반도체 칩 사이에 개재된 열전달 접착층을 더 포함하는 것을 특징으로 한다.
상기 제1 반도체 칩은 비메모리 칩이고, 상기 제2 반도체 칩은 메모리 칩인 것을 특징으로 한다.
상기 제2 반도체 칩은 상기 반도체 칩 영역 및 절단 영역에 상기 제2 관통전극 및 추가 소자와 전기적으로 절연되도록 형성된 방열 패턴을 갖는 것을 특징으로 한다.
본 발명은 절단 영역에 배치된 다수의 스크라이브 라인부 중 어느 하나를 절단하는 것에 의해 선택적으로 반도체 칩의 크기를 가변시킬 수 있다.
또한, 본 발명은 절단 영역에 회로층과 전기적으로 연결된 추가 소자를 형성하는 것을 통해 회로층의 전기적 신뢰성을 향상시킬 수 있다.
이에 더불어, 본 발명은 크기 가변형 메모리 칩을 이용하여 비메모리 칩과의 크기를 유사한 크기로 조절하는 것을 통해 동일한 열방출 경로를 갖는 반도체 패키지를 제작할 수 있다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼를 나타낸 평면도이다.
도 2는 도 1의 A 부분을 확대하여 나타낸 평면도이다.
도 3 및 도 4는 본 발명의 다른 실시예들에 따른 웨이퍼의 일부를 나타낸 평면도들이다.
도 5는 본 발명의 일 실시예에 따른 크기 가변형 반도체 칩을 나타낸 단면도이다.
도 6은 본 발명의 일 실시예에 따른 크기 가변형 반도체 칩을 나타낸 평면도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 8은 도 7의 어느 한 제2 반도체 칩을 나타낸 확대 단면도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 보다 구체적으로 나타낸 단면도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이다.
도 11은 도 10의 어느 한 제2 반도체 칩을 나타낸 확대 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예에 따른 크기 가변형 반도체 칩 및 이를 포함하는 웨이퍼 및 이를 이용한 반도체 패키지에 대해 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 웨이퍼를 나타낸 평면도이고, 도 2는 도 1의 A 부분을 확대하여 나타낸 평면도이다. 도 3 및 도 4는 본 발명의 다른 실시예들에 따른 웨이퍼의 일부를 나타낸 평면도들이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 웨이퍼(100)는 웨이퍼 몸체(110) 및 회로층(120)을 포함한다. 이에 더불어, 상기 웨이퍼(100)는 추가 소자(도시안함)를 더 포함할 수 있다.
웨이퍼 몸체(110)는 다수의 반도체 칩 영역(CA) 및 각 반도체 칩 영역(CA)으로부터 적어도 일 방향으로 연장되어 다수의 스크라이브 라인부(SL)와 다수의 활성부(도시안함)가 번갈아 형성된 절단 영역(DA)을 포함한다.
회로층(120)은 상기 웨이퍼 몸체(110)의 각 반도체 칩 영역(CA)에 형성된다. 이러한 회로층(120)은 데이터 저장부(도시안함), 데이터 처리부(도시안함) 및 본딩패드(도시안함)를 포함한다. 데이터 저장부는 데이터를 저장하고, 데이터 처리부는 데이터 저장부에 저장된 데이터를 처리한다. 본딩패드는 데이터 저장부 및/또는 데이터 처리부와 연결될 수 있다.
추가 소자는 회로층(120)과 이격된 각 절단 영역(DA)의 활성부에 형성되며, 이에 대한 상세한 설명은 후술하도록 한다.
도 2에서는 각 반도체 칩 영역(CA)으로부터 연장된 절단 영역(DA)에 8개의 스크라이브 라인부(SL1, SL2, SL3, SL4, SL5, SL6, SL7, SL8)들을 갖는 웨이퍼(100)를 일 예로 나타낸 것이다. 이때, 상기 각 반도체 칩 영역(CA)은, 평면상으로 볼 때, 플레이트 형상을 갖고, 상기 절단 영역(DA)은 플레이트 형상을 갖는 반도체 칩 영역(CA)으로부터 네 방향으로 모두 연장되어 각 반도체 칩 영역(CA)을 감싸는 형태를 갖는다.
상기 절단 영역(DA)에 배치된 스크라이브 라인부(SL)들은, 예를 들면, 각 반도체 칩 영역(CA)의 중앙을 기준으로 동심을 가지면서 일정한 간격으로 이격되도록 배치될 수 있다. 이러한 스크라이브 라인부(SL)들은 각 반도체 칩 영역(CA)으로부터 등 간격으로 이격되도록 배치되거나, 또는, 서로 다른 간격으로 이격되도록 배치될 수 있다.
한편, 도 3을 참조하면, 상기 절단 영역(DA)은 각 반도체 칩 영역(CA)으로부터 일 방향으로 연장될 수 있고, 이 경우 다수의 스크라이브 라인부(SL)들은 상기 일 방향으로 연장된 절단 영역(DA)에 각각 배치하는 것이 바람직하다.
이와 다르게, 도 4를 참조하면, 상기 절단 영역(DA)은 각 반도체 칩 영역(CA)으로부터 두 방향으로 연장될 수 있고, 이 경우 다수의 스크라이브 라인부(SL)는 상기 두 방향으로 연장된 절단 영역(DA)에 각각 배치하는 것이 바람직하다. 이때, 상기 두 방향은 서로 반대되는 방향이거나 교차하는 방향일 수 있으며, 도 4에서는 서로 반대되는 양측 방향으로 절단 영역(DA)이 연장된 것을 일 예로 나타낸 것이다. 한편, 도면으로 제시하지는 않았지만, 상기 절단 영역(DA)은 각 반도체 칩 영역(CA)으로부터 세 방향으로 연장될 수도 있으며, 이 경우 다수의 스크라이브 라인부(SL)는 세 방향으로 연장된 절단 영역(DA)에 각각 배치하는 것이 바람직하다.
전술한 구성을 갖는 웨이퍼(100)는 절단 영역(DA)에 배치된 스크라이브 라인부(SL)들 중 어느 한 스크라이브 라인부(SL)를 따라 웨이퍼 몸체(110)를 칩 레벨로 절단하는 것을 통해 반도체 칩들의 크기를 선택적으로 조절할 수 있다.
이에 대해서는 이하 첨부된 도면들을 참조로 보다 구체적으로 설명하도록 한다.
도 5는 본 발명의 일 실시예에 따른 크기 가변형 반도체 칩을 나타낸 단면도이고, 도 6은 본 발명의 일 실시예에 따른 크기 가변형 반도체 칩을 나타낸 평면도이다.
도 5 및 도 6을 참조하면, 본 발명의 일 실시예에 따른 크기 가변형 반도체 칩(200)은 반도체 칩 몸체(210) 및 회로층(220)을 포함한다. 이에 더불어, 상기 크기 가변형 반도체 칩(200)은 추가 소자(230) 및 퓨즈 회로(240)를 더 포함할 수 있다.
반도체 칩 몸체(210)는 반도체 칩 영역(CA) 및 각 반도체 칩 영역(CA)으로부터 적어도 일 방향으로 연장되어 다수의 스크라이브 라인부(SL)와 다수의 활성부(도시안함)가 번갈아 형성된 절단 영역(DA)을 포함한다. 상기 스크라이브 라인부(SL)들은 쏘 블레이드에 의해 반도체 칩 몸체(210)가 절단되는 부분이라 정의될 수 있고, 상기 활성부는 스크라이브 라인부(SL)들 사이에 배치된 부분이라 정의될 수 있다.
상기 회로층(220)은 반도체 칩 몸체(210)의 반도체 칩 영역(CA)에 형성된다. 이러한 회로층(220)은 데이터 저장부(도시안함), 데이터 처리부(도시안함) 및 본딩패드(도시안함)를 포함한다. 데이터 저장부는 데이터를 저장하고, 데이터 처리부는 데이터 저장부에 저장된 데이터를 처리한다. 본딩패드는 데이터 저장부 및/또는 데이터 처리부와 연결될 수 있다.
추가 소자(230)는 회로층(220)과 이격된 절단 영역(DA)의 활성부에 형성된다. 이러한 추가 소자(230)는 수동 소자, 능동 소자 및 테스트 회로 중 적어도 하나 이상을 포함할 수 있다. 수동 소자는, 예를 들면, 레지스터, 커패시터 및 인덕터를 포함하며, 상기 능동 소자는 트랜지스터를 포함한다.
퓨즈 회로(240)는 회로층(220)과 추가 소자(230) 사이에 배치된다. 이러한 퓨즈 회로(240)는 그의 일단과 상기 일단에 대향하는 타단이 상기 회로층(220)과 상기 추가 소자(230)에 각각 연결되며, 레이저 또는 전기적 커팅에 의해 선택적으로 절단된다. 보다 구체적으로 설명하면, 상기 퓨즈 회로(240)들은 이들 중 일부가 레이저에 의해 선택적 및 물리적으로 커팅되어 전기적으로 절연될 수 있다. 이와 다르게, 상기 퓨즈 회로(240)들은 이들 중 일부가 과전류에 의해 선택적으로 커팅되어 전기적으로 절연될 수 있다.
이러한 추가 소자(230) 및 퓨즈 회로(240)는 반도체 칩 몸체(210)의 스크라이브 라인부(SL)들 중 임의의 스크라이브 라인부(SL)를 따라 절단하더라도 독립적으로 구동하도록 형성하는 것이 바람직하다. 특히, 상기 퓨즈 회로(240)는 레이저 또는 전기적 커팅에 의해 선택적으로 절단되도록 설계되므로, 필요에 따라 추가 소자(230)의 용량을 선택적으로 가변시킬 수 있게 된다.
이러한 퓨즈 회로(240)는 웨이퍼 레벨에서 선택적으로 커팅하는 것이 바람직하다. 이와 다르게, 상기 퓨즈 회로(240)는 칩 레벨에서 선택적으로 커팅될 수도 있다.
본 실시예의 크기 가변형 반도체 칩(200)은 도 2에 도시한 웨이퍼(100)로부터 개별화된 어느 하나일 수 있다. 이러한 크기 가변형 반도체 칩(200)은 임의의 스크라이브 라인부(SL)를 따라 절단하면 되기 때문에, 설계 목적 및 필요에 따라 선택적으로 원하는 크기의 반도체 칩을 획득할 수 있게 된다. 이때, 도 5에서는 제5 스크라이브 라인부(도 2의 SL5)를 따라 절단된 크기 가변형 반도체 칩(200)을 일 예로 나타낸 것이다.
따라서, 본 실시예에서는 절단 영역에 배치된 다수의 스크라이브 라인부 중 어느 하나를 절단하는 것에 의해 선택적으로 반도체 칩의 크기를 가변시킬 수 있을 뿐만 아니라, 상기 절단 영역에 회로층과 전기적으로 연결되도록 형성된 추가 소자에 의해 회로층의 전기적 신뢰성을 향상시킬 수 있다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 패키지에 대해 설명하도록 한다.
도 7은 본 발명의 일 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 8은 도 7의 어느 한 제2 반도체 칩을 나타낸 확대 단면도이며, 도 9는 본 발명의 일 실시예에 따른 반도체 패키지를 보다 구체적으로 나타낸 단면도이다.
도 7 및 도 8을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(300)는 제1 반도체 칩(400) 및 상기 제1 반도체 칩(400) 상에 스택된 적어도 하나 이상의 제2 반도체 칩(500)을 포함한다.
제1 반도체 칩(400)은 내부에 형성된 제1 관통전극(402)을 갖는다. 제2 반도체 칩(500)은 상기 제1 관통전극(402)과 대응되게 내부에 형성된 제2 관통전극(502)을 가지며, 상기 제1 반도체 칩(400) 상에 적어도 하나 이상이 스택된다. 이때, 상기 제1 및 제2 반도체 칩(400, 500)은 메모리 칩을 포함할 수 있다.
제1 및 제2 반도체 칩(400, 500)은 각각 반도체 칩 영역(CA) 및 상기 반도체 칩 영역(CA)으로부터 적어도 일 방향으로 연장되어 다수의 스크라이브 라인부(SL)와 다수의 활성부(도시안함)가 번갈아 형성된 절단 영역(DA)을 포함하는 반도체 칩 몸체(410, 510) 및 상기 반도체 칩 몸체(410, 510)의 상기 반도체 칩 영역(CA)에 형성된 회로층(420, 520)을 포함한다.
이러한 제1 및 제2 반도체 칩(400, 500)은 상기 스크라이브 라인부(SL)들 중 어느 하나가 절단되어 선택적으로 크기가 조절된다. 이에 더불어, 상기 제1 및 제2 반도체 칩(400, 500)은 스크라이브 라인부(SL)들과 번갈아 배치된 활성부에 형성된 추가 소자(430, 530)를 더 포함할 수 있다. 이러한 추가 소자(430, 530)는 수동 소자, 능동 소자 및 테스트 회로 중 적어도 하나 이상을 포함할 수 있다. 수동 소자는, 예를 들면, 레지스터, 커패시터 및 인덕터를 포함하며, 상기 능동 소자는 트랜지스터를 포함한다.
이때, 상기 제1 반도체 칩(400)은 상기 스택된 제2 반도체 칩(500)보다 큰 크기를 갖도록 조절될 수 있고, 상기 스택된 제2 반도체 칩(500)들은 서로 다른 크기를 갖도록 조절될 수 있다. 이때, 상기 스택된 제2 반도체 칩(500)들 모두가 서로 다른 크기를 갖거나, 이와 다르게, 상기 스택된 제2 반도체 칩(500)들 중 일부는 서로 같은 크기를 갖고, 일부는 서로 다른 크기를 가질 수도 있다.
상기 스택된 제2 반도체 칩(500)들 중 최상부의 제2 반도체 칩(500)은 상기 제1 반도체 칩(400)과 대응하는 크기를 갖도록 조절하는 것이 바람직하다. 이 밖에도, 상기 제1 및 제2 반도체 칩(400, 500)들은 필요에 따라 선택적으로 각각의 크기를 다양한 형태로 조절할 수 있다.
전술한 제1 관통전극(402)은 제1 반도체 칩(400)의 반도체 칩 영역(CA) 및 절단 영역(DA)에 형성되고, 상기 제2 관통전극(502)은 제2 반도체 칩(500)의 반도체 칩 영역(CA) 및 절단 영역(DA)에 형성된다.
한편, 도 9를 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지(300)는 제1 및 제2 반도체 칩(400, 500)들과 더불어 기판(310) 및 제3 반도체 칩(550)을 더 포함할 수 있다.
기판(300)은 제1 및 제2 반도체 칩(400, 500)들을 지지한다. 이러한 기판(310)은 일면(310a) 및 상기 일면(310a)에 대향하는 타면(310b)을 가지며, 상기 일면(310a)에 형성된 본드핑거(312) 및 타면(310b)에 형성된 볼랜드(314)를 포함한 회로패턴(도시안함)을 갖는다. 이때, 상기 본드핑거(312)는 기판(310) 일면(310a)의 중앙을 따라 배치되거나, 또는 가장자리를 따라 배치될 수 있다.
제3 반도체 칩(550)은 기판(310)과 제1 반도체 칩(400) 사이에 배치되며, 내부에 제1 관통전극(402)과 대응되게 배치된 제3 관통전극(552)을 갖는다. 이러한 제3 반도체 칩(550)은 비메모리 칩을 포함할 수 있다. 이때, 제3 반도체 칩(550)은 그의 제3 관통전극(552)이 제1 관통전극(402) 및 본드핑거(312)와 각각 대응되도록 배치되어 기판(310) 및 제1 반도체 칩(400)과 전기적 연결을 이룰 수 있다.
한편, 도 10은 본 발명의 다른 실시예에 따른 반도체 패키지를 나타낸 단면도이고, 도 11은 도 10의 어느 한 제2 반도체 칩을 나타낸 확대 단면도이다.
도 10 및 도 11을 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지(600)는 기판(610), 제1 반도체 칩(700), 언더필 부재(616) 및 제2 반도체 칩(700)들을 포함한다. 이에 더불어, 상기 반도체 패키지(600)는 열전달 접착층(680) 및 방열 부재(690)를 더 포함할 수 있다.
기판(610)은 일면(610a) 및 상기 일면(610a)에 대향하는 타면(610b)을 가지며, 상기 일면(610a)에 형성된 본드핑거(612) 및 타면(610b)에 형성된 볼랜드(614)를 포함한 회로패턴(도시안함)을 갖는다. 이때, 상기 본드핑거(612)는 기판(610) 일면(610a)의 중앙을 따라 배치되거나, 또는 가장자리를 따라 배치될 수 있다.
제1 반도체 칩(700)은 기판(610)의 일면(610a) 상에 실장되며, 이러한 제1 반도체 칩(700)은 내부에 형성된 제1 관통전극(702)들을 갖는다. 상기 제1 관통전극(702)들은 본드핑거(612)들과 대응하는 위치에 배치될 수 있으며, 이 경우 제1 관통전극(702)들은 접속부재(625)를 매개로 본드핑거(612)들과 전기적으로 직접 연결될 수 있다. 상기 제1 반도체 칩(700)은 비메모리 칩이며, 접속부재(624)는 솔더 또는 범프를 포함할 수 있다.
언더-필 부재(616)는 기판(610)과 제1 반도체 칩(700)의 사이 공간에 형성되어 기판(610)과 제1 반도체 칩(700)을 외부 충격이나 진동으로부터 보호한다.
제2 반도체 칩(800)들은 제1 반도체 칩(700) 상에 적어도 하나 이상이 스택된다. 이러한 제2 반도체 칩(800)들은 메모리 칩이며, 내부에 형성된 제2 관통전극(802)들을 갖는다. 이러한 제2 관통전극(802)들은 제1 관통전극(702)들과 대응하는 위치에 배치될 수 있고, 이 경우 제1 반도체 칩(700)과 제2 반도체 칩(800)들은 제1 관통전극(702) 및 제2 관통전극(802)들을 매개로 상호 전기적으로 직접 연결될 수 있다.
상기 각 제2 반도체 칩(800)은 반도체 칩 영역(CA) 및 상기 반도체 칩 영역(CA)으로부터 적어도 일 방향으로 연장되어 다수의 스크라이브 라인부(SL)와 다수의 활성부(도시안함)가 번갈아 형성된 절단 영역(DA)을 포함하는 반도체 칩 몸체(810) 및 상기 반도체 칩 몸체(810) 상의 상기 반도체 칩 영역(CA)에 형성된 회로층(820)을 포함한다.
이에 더불어, 도 11을 참조하면, 상기 제2 반도체 칩(800)은 추가 소자(830) 및 방열 패턴(840)을 더 포함할 수 있다. 상기 추가 소자(830)는 스크라이브 라인부(SL)들과 번갈아 배치된 활성부에 형성되고, 상기 방열 패턴(840)은 반도체 칩 몸체(810)의 반도체 칩 영역(CA) 및 절단 영역(DA)에 형성된다. 이러한 방열 패턴(840)은 반도체 칩 몸체(810)의 내부에 배치되며, 제2 관통전극(802) 및 추가 소자(830)와는 전기적으로 절연된 아일랜드 구조를 갖는다.
다시, 도 10 및 도 11을 참조하면, 상기 스택된 제2 반도체 칩(800)들은 모두 같은 크기를 갖거나, 또는, 모두 다른 크기를 가질 수 있다. 이와 다르게, 상기 스택된 제2 반도체 칩(800)들은 일부는 서로 같은 크기를 갖고, 일부는 서로 다른 크기를 가질 수도 있다.
이때, 상기 스택된 제2 반도체 칩(800)들은 제4 스크라이브 라인부(도 2의 SL4)를 따라 절단된 것으로 이해될 수 있을 것이다.
방열부재(690)는 제1 반도체 칩(700) 및 스택된 제2 반도체 칩(800)들을 포함한 기판(610)의 일면(610a)을 감싸도록 형성된다. 이러한 방열부재(690)는, 예를 들면, 전도성이 우수한 구리, 알루미늄, 티타늄 및 이들의 합금 중 어느 하나로 형성될 수 있다.
열전달 접착층(680)은 방열부재(690)와 스택된 제2 반도체 칩(800)들 중 최상부에 배치된 제2 반도체 칩(800) 사이에 개재된다. 이러한 열전달 접착층(680)은 반도체 패키지(600)의 동작시 제1 및 제2 반도체 칩(700, 800)에서 발생된 열을 방열부재(680)로 신속히 전달할 수 있는 물질을 이용하는 것이 바람직하며, 일 예로, TIM(thermal interface material)을 포함할 수 있다.
지금까지 상술한 바와 같이, 본 실시예에서는 절단 영역에 배치된 다수의 스크라이브 라인부 중 어느 하나를 선택적으로 절단하는 것을 통해 반도체 칩의 크기를 가변시킬 수 있게 된다.
또한, 본 발명은 절단 영역의 활성부에 회로층과 전기적으로 연결된 추가 소자를 형성하는 것을 통해 회로층의 전기적 신뢰성을 향상시킬 수 있다.
이에 더불어, 본 발명은 크기 가변형의 메모리 칩을 이용하여 비메모리 칩과의 크기를 유사한 크기로 조절할 수 있기 때문에 이종 칩을 수직적으로 스택하더라도 균일한 열방출 경로를 갖는 반도체 패키지를 제작할 수 있다. 따라서, 본 실시예에서는 이종 칩 간의 적층시 열방출 경로가 상이해지는 데 따른 방열 저하 문제를 해결할 수 있다.
이상, 전술한 본 발명의 실시예에서는 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당 업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.

Claims (26)

  1. 회로층이 형성된 다수의 반도체 칩 영역; 및
    각 반도체 칩 영역으로부터 적어도 일 방향 이상으로 연장되어 다수의 스크라이브 라인부와 다수의 활성부가 번갈아 형성된 절단 영역을 포함하는 웨이퍼.
  2. 제 1 항에 있어서,
    상기 회로층과 이격 배치된 상기 활성부에 형성된 추가 소자를 더 포함하는 것을 특징으로 하는 웨이퍼.
  3. 제 2 항에 있어서,
    상기 회로층과 상기 추가 소자 사이에 배치되며, 레이저 또는 전기적 커팅에 의해 선택적으로 절단되는 퓨즈 회로를 더 포함하는 것을 특징으로 하는 웨이퍼.
  4. 제 2 항에 있어서,
    상기 추가 소자는 수동 소자, 능동 소자 및 테스트 회로 중 적어도 하나 이상을 포함하는 것을 특징으로 하는 웨이퍼.
  5. 제 1 항에 있어서,
    상기 절단 영역은 상기 반도체 칩 영역으로부터 두 방향으로 연장되고, 상기 다수의 스크라이브 라인부는 상기 두 방향으로 연장된 절단 영역에 각각 배치된 것을 특징으로 하는 웨이퍼.
  6. 제 1 항에 있어서,
    상기 절단 영역은 상기 반도체 칩 영역으로부터 네 방향으로 모두 연장되고, 상기 다수의 스크라이브 라인부는 상기 네 방향으로 연장된 절단 영역에 각각 배치된 것을 특징으로 하는 웨이퍼.
  7. 회로층이 형성된 반도체 칩 영역 및 상기 반도체 칩 영역으로부터 적어도 일 방향 이상으로 연장되어 다수의 스크라이브 라인부와 다수의 활성부가 번갈아 형성된 절단 영역을 포함하는 크기 가변형 반도체 칩;
    을 포함하고,
    상기 스크라이브 라인부들 중 어느 하나가 절단되어 선택적으로 그 크기가 조절되는 것을 특징으로 하는 크기 가변형 반도체 칩.
  8. 제 7 항에 있어서,
    상기 회로층과 이격 배치된 상기 활성부에 형성된 추가 소자를 더 포함하는 것을 특징으로 하는 크기 가변형 반도체 칩.
  9. 제 8 항에 있어서,
    상기 회로층과 상기 추가 소자 사이에 배치되며, 레이저 또는 전기적 커팅에 의해 선택적으로 절단되는 퓨즈 회로를 더 포함하는 것을 특징으로 하는 크기 가변형 반도체 칩.
  10. 제 8 항에 있어서,
    상기 추가 소자는 수동 소자, 능동 소자 및 테스트 회로 중 적어도 하나 이상을 포함하는 것을 특징으로 하는 크기 가변형 반도체 칩.
  11. 제 7 항에 있어서,
    상기 절단 영역은 상기 반도체 칩 영역으로부터 두 방향으로 연장되고, 상기 다수의 스크라이브 라인부는 상기 두 방향으로 연장된 절단 영역에 각각 배치된 것을 특징으로 하는 크기 가변형 반도체 칩.
  12. 제 7 항에 있어서,
    상기 절단 영역은 상기 반도체 칩 영역으로부터 네 방향으로 모두 연장되고, 상기 다수의 스크라이브 라인부는 상기 네 방향으로 연장된 절단 영역에 각각 배치된 것을 특징으로 하는 크기 가변형 반도체 칩.
  13. 제 7 항에 있어서,
    상기 반도체 칩 영역 및 절단 영역을 관통하도록 형성된 관통전극을 더 포함하는 것을 특징으로 하는 크기 가변형 반도체 칩.
  14. 내부에 형성된 제1 관통전극을 갖는 제1 반도체 칩; 및
    상기 제1 관통전극과 대응되게 내부에 형성된 제2 관통전극을 가지며, 상기 제1 반도체 칩 상에 적어도 하나 이상이 스택된 제2 반도체 칩;을 포함하고,
    상기 제1 및 제2 반도체 칩은,
    회로층이 형성된 반도체 칩 영역 및 상기 반도체 칩 영역으로부터 적어도 일 방향 이상으로 연장되어 다수의 스크라이브 라인부와 다수의 활성부가 번갈아 형성된 절단 영역;을 포함하며,
    상기 제1 및 제2 반도체 칩은 상기 스크라이브 라인부들 중 어느 하나가 절단되어 선택적으로 크기가 조절되는 것을 특징으로 하는 반도체 패키지.
  15. 제 14 항에 있어서,
    상기 회로층과 이격 배치된 상기 활성부에 형성된 추가 소자를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  16. 제 14 항에 있어서,
    상기 제1 반도체 칩은 상기 스택된 제2 반도체 칩보다 큰 크기를 갖는 것을 특징으로 하는 반도체 패키지.
  17. 제 14 항에 있어서,
    상기 스택된 제2 반도체 칩들은 서로 다른 크기를 갖는 것을 특징으로 하는 반도체 패키지.
  18. 제 14 항에 있어서,
    상기 스택된 제2 반도체 칩들 중 최상부의 제2 반도체 칩은 상기 제1 반도체 칩과 대응하는 크기를 갖는 것을 특징으로 하는 반도체 패키지.
  19. 제 14 항에 있어서,
    상기 제1 관통전극은 상기 제1 반도체 칩의 반도체 칩 영역 및 절단 영역에 형성되고, 상기 제2 관통전극은 상기 제2 반도체 칩의 반도체 칩 영역 및 절단 영역에 형성된 것을 특징으로 하는 반도체 패키지.
  20. 제 14 항에 있어서,
    상기 제1 및 제2 반도체 칩들을 지지하는 기판을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  21. 제 20 항에 있어서,
    상기 기판과 제1 반도체 칩 사이에 배치되며, 상기 제1 관통전극과 대응되게 내부에 형성된 제3 관통전극을 갖는 제3 반도체 칩을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  22. 기판;
    상기 기판 상에 실장되며, 내부에 형성된 제1 관통전극을 갖는 제1 반도체 칩; 및
    상기 제1 관통전극과 대응되게 내부에 형성된 제2 관통전극을 가지며, 상기 제1 반도체 칩 상에 적어도 하나 이상이 스택된 제2 반도체 칩;을 포함하고,
    상기 제2 반도체 칩은,
    회로층이 형성된 반도체 칩 영역 및 상기 반도체 칩 영역으로부터 적어도 일 방향 이상으로 연장되어 다수의 스크라이브 라인부와 다수의 활성부가 번갈아 형성된 절단 영역;을 포함하며,
    상기 스택된 제2 반도체 칩은 상기 스크라이브 라인부들 중 어느 하나가 절단되어 상기 제1 반도체 칩과 대응하는 크기를 갖는 것을 특징으로 하는 반도체 패키지.
  23. 제 22 항에 있어서,
    상기 제1 반도체 칩 및 상기 스택된 제2 반도체 칩을 포함한 기판을 감싸도록 형성된 방열부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  24. 제 23 항에 있어서,
    상기 방열부재와 상기 스택된 제2 반도체 칩들 중 최상부의 제2 반도체 칩 사이에 개재된 열전달 접착층을 더 포함하는 것을 특징으로 하는 반도체 패키지.
  25. 제 22 항에 있어서,
    상기 제1 반도체 칩은 비메모리 칩이고, 상기 제2 반도체 칩은 메모리 칩인 것을 특징으로 하는 반도체 패키지.
  26. 제 22 항에 있어서,
    상기 제2 반도체 칩은 상기 반도체 칩 영역 및 절단 영역에 상기 제2 관통전극 및 추가 소자와 전기적으로 절연되도록 형성된 방열 패턴을 갖는 것을 특징으로 하는 반도체 패키지.
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