KR20110105164A - Semiconductoer package and stacked semiconductoer package having the same - Google Patents

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KR20110105164A
KR20110105164A KR1020100024269A KR20100024269A KR20110105164A KR 20110105164 A KR20110105164 A KR 20110105164A KR 1020100024269 A KR1020100024269 A KR 1020100024269A KR 20100024269 A KR20100024269 A KR 20100024269A KR 20110105164 A KR20110105164 A KR 20110105164A
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민복규
나다운
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주식회사 하이닉스반도체
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    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector

Abstract

반도체 패키지 및 이를 갖는 적층 반도체 패키지가 개시되어 있다. 개시된 반도체 패키지는, 상면 및 상기 상면과 대향하는 하면을 가지며 상기 상면에서 상기 하면을 관통하는 비아홀이 형성된 기판 몸체, 상기 상면 및 하면에 각각 배치되며 일단부가 상기 비아홀에서 노출되고 상기 일단부와 대향하는 타단부가 상기 기판 몸체의 가장자리로 연장되도록 형성된 회로배선을 포함하는 기판과, 상기 상면 및 상기 하면에 각각 상기 회로배선의 상기 타단부가 노출되도록 실장되며, 상기 기판 몸체와 대응하는 일면에 상기 비아홀에 삽입되는 범프를 구비하는 제 1, 제 2 반도체 칩과, 상기 비아홀 내부에 형성되어 상기 제 1 반도체 칩의 범프와 상기 제 2 반도체 칩의 범프를 물리적으로 연결함과 아울러 상기 제 1 반도체 칩의 범프와 상기 제 2 반도체 칩의 범프 및 상기 제 1, 제 2 회로배선을 전기적으로 연결하는 도전 연결부재를 포함하는 것을 특징으로 한다.A semiconductor package and a laminated semiconductor package having the same are disclosed. The disclosed semiconductor package includes a substrate body having a top surface and a bottom surface opposite to the top surface, the substrate body having a via hole penetrating through the bottom surface from the top surface, respectively disposed on the top surface and the bottom surface, and having one end exposed at the via hole and facing the one end. A substrate including a circuit wiring having the other end extending to an edge of the substrate body, and mounted on the upper surface and the lower surface to expose the other end of the circuit wiring, and the via hole on one surface corresponding to the substrate body. First and second semiconductor chips having bumps inserted into the via holes, and formed in the via hole to physically connect the bumps of the first semiconductor chip and the bumps of the second semiconductor chip. A conductive connection electrically connecting the bump and the bump of the second semiconductor chip and the first and second circuit wirings It characterized in that it comprises a material.

Description

반도체 패키지 및 이를 갖는 적층 반도체 패키지{SEMICONDUCTOER PACKAGE AND STACKED SEMICONDUCTOER PACKAGE HAVING THE SAME}Semiconductor package and laminated semiconductor package having the same {SEMICONDUCTOER PACKAGE AND STACKED SEMICONDUCTOER PACKAGE HAVING THE SAME}

본 발명은 반도체 패키지에 관한 것으로, 보다 상세하게는 하나의 기판에 두 개의 반도체 칩이 플립칩 본딩(flip-chip bonding)되는 반도체 패키지 및 이를 갖는 적층 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package in which two semiconductor chips are flip-chip bonded to one substrate and a stacked semiconductor package having the same.

플립 칩 본딩(flip-chip bonding) 기술은 반도체 칩을 패키징하지 않고 그대로 기판에 실장하는 기술로, 플립칩 본딩 기술을 이용한 반도체 패키지 제조 과정은 반도체 칩의 상면에 형성된 본딩 패드들 상에 범프(bump)를 형성하고, 범프를 기판에 인쇄된 접속 패드에 플립칩 본딩하는 순으로 진행된다.Flip-chip bonding technology is a technology in which a semiconductor chip is mounted on a substrate without packaging a semiconductor chip, and a semiconductor package manufacturing process using flip chip bonding technology is bumped on bonding pads formed on an upper surface of a semiconductor chip. ) And flip chip bonding the bumps to the connection pads printed on the substrate.

그러나, 플립칩 본딩 기술의 경우 그 구조적인 특성상 반도체 칩 상에 다른 반도체 칩을 적층하는 것이 불가능하기 때문에 고용량화에 한계를 갖다. 뿐만 아니라, 반도체 칩과 기판 간 열팽창계수 차이로 인하여 그들과 접합되어 있는 범프의 상, 하부 면에 전단 응력이 부가되어 소성 변형(Plastic Strain)과 같은 범프의 변형이 일어난다. 이때, 범프가 심한 온도 변화를 겪게 되면 소성 변형은 점점 증가하고, 범프 자체의 파괴 임계점을 넘게 되어 범프에 크랙(Crack)이 발생됨에 따라서 반도체 패키지의 전기적 특성이 저하된다. However, in the flip chip bonding technology, due to its structural characteristics, it is impossible to stack another semiconductor chip on the semiconductor chip, thereby limiting the increase in capacity. In addition, due to the difference in thermal expansion coefficient between the semiconductor chip and the substrate, the shear stress is added to the upper and lower surfaces of the bumps bonded to them, resulting in deformation of the bumps such as plastic strain. At this time, when the bumps undergo a severe temperature change, plastic deformation gradually increases, and the cracks are generated in the bumps due to the fracture threshold of the bumps themselves.

본 발명은, 높은 용량을 갖는 반도체 패키지 및 이를 갖는 적층 반도체 패키지를 제공하는데, 그 목적이 있다.An object of the present invention is to provide a semiconductor package having a high capacity and a laminated semiconductor package having the same.

본 발명의 다른 목적은, 반도체 칩과 기판 사이에 개재되는 범프에 크랙이 발생되지 않는 반도체 패키지 및 이를 갖는 적층 반도체 패키지를 제공하는데, 있다.Another object of the present invention is to provide a semiconductor package in which no crack is generated in a bump interposed between the semiconductor chip and the substrate, and a stacked semiconductor package having the same.

본 발명의 일 견지에 따른 반도체 패키지는, 상면 및 상기 상면과 대향하는 하면을 가지며 상기 상면에서 상기 하면을 관통하는 비아홀이 형성된 기판 몸체, 상기 상면 및 하면에 각각 배치되며 일단부가 상기 비아홀에서 노출되고 상기 일단부와 대향하는 타단부가 상기 기판 몸체의 가장자리로 연장되도록 형성된 회로배선을 포함하는 기판과, 상기 상면 및 상기 하면에 각각 상기 회로배선의 상기 타단부가 노출되도록 실장되며, 상기 기판 몸체와 대응하는 일면에 상기 비아홀에 삽입되는 범프를 구비하는 제 1, 제 2 반도체 칩과, 상기 비아홀 내부에 형성되어 상기 제 1 반도체 칩의 범프와 상기 제 2 반도체 칩의 범프를 물리적으로 연결함과 아울러 상기 제 1 반도체 칩의 범프와 상기 제 2 반도체 칩의 범프 및 상기 회로배선을 전기적으로 연결하는 도전성 연결부재를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, a semiconductor package includes a substrate body having a top surface and a bottom surface opposite to the top surface, and having a via hole penetrating through the bottom surface from the top surface, the top and bottom surfaces respectively having one end exposed at the via hole. A substrate including a circuit wiring formed so that the other end opposite to one end thereof extends to an edge of the substrate body, and the other end of the circuit wiring is exposed on the upper and lower surfaces, respectively, First and second semiconductor chips having bumps inserted into the via holes on one surface thereof, and formed inside the via holes to physically connect the bumps of the first semiconductor chip and the bumps of the second semiconductor chip. Electrically connecting the bumps of the first semiconductor chip, the bumps of the second semiconductor chip, and the circuit wiring. It characterized in that it comprises a conductive connecting member.

상기 도전성 연결부재는 전도성 페이스트(conductive paste)를 포함하는 것을 특징으로 한다.The conductive connecting member may include a conductive paste.

상기 상면과 상기 제 1 반도체 칩 사이 및 상기 하면과 상기 제 2 반도체 칩 사이에 개재되어, 상기 상면과 상기 제 1 반도체 칩, 상기 하면과 상기 제 2 반도체 칩을 부착하는 접착부재를 더 포함하는 것을 특징으로 한다.And an adhesive member interposed between the upper surface and the first semiconductor chip, and between the lower surface and the second semiconductor chip to attach the upper surface and the first semiconductor chip, the lower surface and the second semiconductor chip. It features.

상기 기판 몸체는 상기 비아홀 안쪽에 상기 상면에서 상기 하면을 관통하는 윈도우를 더 포함하는 것을 특징으로 한다.The substrate body may further include a window penetrating the lower surface from the upper surface inside the via hole.

상기 윈도우에 채워져 상기 제 1, 제 2 반도체 칩 및 상기 기판을 고정하는 접착부재를 더 포함하는 것을 특징으로 한다. The method may further include an adhesive member filled in the window to fix the first and second semiconductor chips and the substrate.

상기 회로배선은, 상기 상면 및 하면 가장자리에 상기 비아홀과 이격되도록 형성되는 볼랜드와, 상기 볼랜드에 일단부가 연결되고 상기 일단부와 대향하는 타단부가 상기 비아홀에서 노출되도록 형성되는 트레이스를 포함하는 것을 특징으로 한다.The circuit wiring may include a ball land formed at the top and bottom edges of the via hole to be spaced apart from each other, and a trace formed at one end connected to the ball land and the other end facing the one end to be exposed at the via hole. It is done.

상기 볼랜드에 부착되는 외부접속단자를 더 포함하는 것을 특징으로 한다.It further comprises an external connection terminal attached to the ball land.

본 발명의 다른 견지에 따른 적층 반도체 패키지는, (Ⅰ)상면 및 상기 상면과 대향하는 하면을 가지며 상기 상면에서 상기 하면을 관통하는 비아홀이 형성된 기판 몸체, 상기 상면 및 하면에 각각 배치되며 일단부가 상기 비아홀에서 노출되고 상기 일단부와 대향하는 타단부가 상기 기판 몸체의 가장자리로 연장되도록 형성된 회로배선을 포함하는 기판과, (Ⅱ)상기 상면 및 상기 하면에 각각 상기 회로배선의 상기 타단부가 노출되도록 실장되며 상기 기판 몸체와 대응하는 일면에 상기 비아홀에 삽입되는 범프를 구비하는 제 1, 제 2 반도체 칩과, (Ⅲ)상기 비아홀 내부에 형성되어 상기 제 1 반도체 칩의 범프와 상기 제 2 반도체 칩의 범프를 물리적으로 연결함과 아울러 상기 제 1 반도체 칩의 범프와 상기 제 2 반도체 칩의 범프 및 상기 제 1, 제 2 회로배선을 전기적으로 연결하는 도전성 연결부재를 각각 포함하며 상호 적층되는 적어도 2개의 반도체 패키지들을 포함하며, 상기 반도체 패키지들은 상부에 위치하는 상부 반도체 패키지의 상기 기판 몸체의 상기 하면에 형성된 상기 회로배선의 상기 타단부와 하부에 위치하는 하부 반도체 패키지의 상기 기판 몸체의 상기 상면에 형성된 상기 회로배선의 타단부가 연결되도록 적층되는 것을 특징으로 한다.According to another aspect of the present invention, a laminated semiconductor package includes: (I) a substrate body having a top surface and a bottom surface facing the top surface, and having a via hole penetrating through the bottom surface from the top surface, the top and bottom surfaces respectively having one end thereof A substrate including a circuit wiring exposed from a via hole and the other end opposite to one end thereof extending to an edge of the substrate body; and (II) the other end of the circuit wiring is exposed on the upper and lower surfaces, respectively. First and second semiconductor chips which are mounted and have bumps inserted into the via holes on one surface corresponding to the substrate body; and (III) bumps of the first semiconductor chips and the second semiconductor chips formed inside the via holes. The bumps of the first semiconductor chip and the bumps of the second semiconductor chip and the first and second circuits And at least two semiconductor packages stacked on top of each other, each of the conductive connecting members electrically connecting each other to each other, wherein the semiconductor packages are formed on the lower surface of the substrate body of the upper semiconductor package. And the other end of the circuit wiring formed on the upper surface of the substrate body of the lower semiconductor package positioned at an end portion and a lower portion thereof.

상기 반도체 패키지는, 상기 기판 몸체의 상기 하면에 형성된 상기 회로배선의 상기 타단부에 부착되는 외부접속단자를 더 포함하는 것을 특징으로 한다.The semiconductor package may further include an external connection terminal attached to the other end of the circuit wiring formed on the lower surface of the substrate body.

상기 기판 몸체는 상기 비아홀 안쪽에 상기 상면에서 상기 하면을 관통하는 윈도우를 더 포함하는 것을 특징으로 한다.The substrate body may further include a window penetrating the lower surface from the upper surface inside the via hole.

상기 윈도우에 채워져 상기 제 1, 제 2 반도체 칩 및 상기 기판을 고정하는 접착부재를 더 포함하는 것을 특징으로 한다.The method may further include an adhesive member filled in the window to fix the first and second semiconductor chips and the substrate.

본 발명에 따르면, 하나의 기판에 두 개의 반도체 칩이 플립칩 본딩되므로 반도체 패키지의 용량이 향상된다. 그리고, 반도체 칩의 범프가 기판 상면에 본딩되지 않고 기판의 비아홀에 삽입되는 구조를 가지므로, 범프에 가해지는 전단응력이 감소되어 범프 크랙이 억제된다. 뿐만 아니라, 기판에 외부접속단자와 비아홀간을 연결하는 회로패턴만 형성하면 되므로, 기판의 설계 및 제작이 용이해지는 효과가 있다.According to the present invention, since two semiconductor chips are flip-chip bonded to one substrate, the capacity of the semiconductor package is improved. Since the bump of the semiconductor chip is inserted into the via hole of the substrate without being bonded to the upper surface of the substrate, the shear stress applied to the bump is reduced and the bump crack is suppressed. In addition, since only a circuit pattern for connecting the external connection terminal and the via hole is formed on the substrate, there is an effect of facilitating the design and manufacture of the substrate.

도 1은 본 발명의 제 1 실시예에 의한 반도체 패키지를 나타낸 단면도이다.
도 2는 도 1에 도시된 기판의 평면도이다.
도 3은 본 발명의 제 1 실시예에 의한 반도체 패키지를 이용한 적층 반도체 패키지를 나타낸 단면도이다.
도 4는 본 발명의 제 2 실시예에 의한 반도체 패키지를 나타낸 단면도이다.
도 5는 도 4에 도시된 기판의 평면도이다.
도 6은 본 발명의 제 2 실시예에 의한 반도체 패키지를 이용한 적층 반도체 패키지를 나타낸 단면도이다.1 is a cross-sectional view illustrating a semiconductor package according to a first embodiment of the present invention.
FIG. 2 is a plan view of the substrate shown in FIG. 1.
3 is a cross-sectional view illustrating a laminated semiconductor package using the semiconductor package according to the first embodiment of the present invention.
4 is a cross-sectional view illustrating a semiconductor package in accordance with a second embodiment of the present invention.
5 is a plan view of the substrate illustrated in FIG. 4.
6 is a cross-sectional view illustrating a laminated semiconductor package using a semiconductor package according to a second embodiment of the present invention.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 제 1 실시예에 의한 반도체 패키지를 나타낸 단면도이고, 도 2는 도 1에 도시된 기판의 평면도이다.1 is a cross-sectional view showing a semiconductor package according to a first embodiment of the present invention, and FIG. 2 is a plan view of the substrate shown in FIG. 1.

도 1 및 도 2를 참조하면, 본 발명의 제 1 실시예에 의한 반도체 패키지(100)는, 기판(110), 제 1, 제 2 반도체 칩(120, 130) 및 도전성 연결부재(140)를 포함한다.1 and 2, a semiconductor package 100 according to a first embodiment of the present invention may include a substrate 110, first and second semiconductor chips 120 and 130, and a conductive connection member 140. Include.

그 외에, 제 1, 제 2 접착부재(150, 160) 및 외부접속단자(170)를 더 포함할 수 있다.In addition, the first and second adhesive members 150 and 160 and the external connection terminal 170 may be further included.

기판(110)은 기판 몸체(112), 비아홀(111), 제 1 회로배선(114) 및 제 2 회로배선(116)을 포함한다.The substrate 110 includes a substrate body 112, a via hole 111, a first circuit wiring 114, and a second circuit wiring 116.

기판 몸체(112)는 플레이트(plate) 형상을 가질 수 있다. 플레이트 형상을 갖는 기판 몸체(112)는 상면(112A), 하면(112B) 및 측면(112C)을 갖는다.The substrate body 112 may have a plate shape. The substrate body 112 having a plate shape has an upper surface 112A, a lower surface 112B, and a side surface 112C.

상면(112A)은 하면(112B)과 대향하고, 측면(112C)은 상면(112A) 및 하면(112B)을 연결한다.The upper surface 112A faces the lower surface 112B, and the side surface 112C connects the upper surface 112A and the lower surface 112B.

비아홀(111)은 기판 몸체(112)의 상면(112A)에서 하면(112B)을 관통한다. 비아홀(111)은 기판 몸체(112) 양측에 가장자리를 따라서 복수개 형성될 수 있다.The via hole 111 penetrates through the lower surface 112B at the upper surface 112A of the substrate body 112. The via holes 111 may be formed in plural along edges at both sides of the substrate body 112.

제 1 회로배선(114)은 기판 몸체(112) 상면(112A)에 형성된다.The first circuit wiring 114 is formed on the upper surface 112A of the substrate body 112.

제 1 회로배선(114)은 제 1 볼랜드(114A) 및 제 1 트레이스(trace, 114B)를 포함한다. 제 1 볼랜드(114A)는 상면(112A) 가장자리에 비아홀(111)과 이격되도록 형성된다. 제 1 트레이스(114B)는 일단부가 제 1 볼랜드(114A)와 연결되고, 일단부와 대향하는 타단부가 비아홀(111)에서 노출되도록 형성된다. 도시하지 않았지만, 기판 몸체(112) 상면(112A)에는 제 1 트레이스(114B)를 덮고 제 1 볼랜드(114A)를 노출하는 솔더레지스트가 형성된다.The first circuit wiring 114 includes a first borland 114A and a first trace 114B. The first ball land 114A is formed to be spaced apart from the via hole 111 at the edge of the upper surface 112A. One end of the first trace 114B is connected to the first borland 114A, and the other end opposite to the one end is exposed at the via hole 111. Although not shown, a solder resist is formed on the top surface 112A of the substrate body 112 to cover the first trace 114B and to expose the first borland 114A.

제 2 회로배선(116)은 기판 몸체(112) 하면(112B)에 형성된다.The second circuit wiring 116 is formed on the lower surface 112B of the substrate body 112.

자세히 도시하지 않았지만, 제 2 회로배선(116)은 기판 몸체(112) 상면(112A)에 형성되는 제 1 회로배선(114)과 거의 동일한 형태를 가질 수 있다.Although not shown in detail, the second circuit wiring 116 may have substantially the same shape as the first circuit wiring 114 formed on the upper surface 112A of the substrate body 112.

제 2 회로배선(116)은 제 2 볼랜드(116A) 및 제 2 트레이스(미도시)를 포함한다. 제 2 볼랜드(116A)는 하면(112B) 가장자리에 비아홀(111)과 이격되도록 형성된다. 제 2 트레이스는 일측 단부가 제 2 볼랜드(116A)와 연결되고, 일측 단부와 대향하는 타측 단부가 비아홀(111)에서 노출되도록 형성된다. 도시하지 않았지만, 기판 몸체(112) 하면(112B)에는 제 2 트레이스를 덮고 제 2 볼랜드(116A)를 노출하는 솔더레지스트가 형성된다.The second circuit wiring 116 includes a second borland 116A and a second trace (not shown). The second ball land 116A is formed to be spaced apart from the via hole 111 at the edge of the lower surface 112B. The second trace is formed such that one end thereof is connected to the second ballland 116A, and the other end opposite to the one end thereof is exposed in the via hole 111. Although not shown, a solder resist is formed on the lower surface 112B of the substrate body 112 to cover the second trace and to expose the second borland 116A.

제 1 반도체 칩(120)은 기판 몸체(112) 상면(112A)에 제 1 볼랜드(114A)가 노출되도록 실장된다.The first semiconductor chip 120 is mounted to expose the first ball land 114A on the top surface 112A of the substrate body 112.

제 1 반도체 칩(120)은 기판 몸체(112) 상면(112A)과 대응하는 일면(120A) 및 기판 몸체(112) 상면(112A)과 대향하는 타면(120B)을 갖는다. 제 1 반도체 칩(120)은 일면(120A)에 비아홀(111)에 삽입되는 제 1 범프(122)를 포함한다. The first semiconductor chip 120 has one surface 120A corresponding to the top surface 112A of the substrate body 112 and the other surface 120B facing the top surface 112A of the substrate body 112. The first semiconductor chip 120 includes a first bump 122 inserted into the via hole 111 on one surface 120A.

제 1 접착부재(150)는 기판 몸체(112)의 상면(112A)과 제 1 반도체 칩(120)의 일면(120A)을 부착한다.The first adhesive member 150 attaches the upper surface 112A of the substrate body 112 and the one surface 120A of the first semiconductor chip 120.

제 2 반도체 칩(130)은 기판 몸체(112)의 하면(112B)에 제 2 볼랜드(116A)가 노출되도록 실장된다. 제 2 반도체 칩(130)은 기판 몸체(112) 하면(112B)과 대응하는 제1면(130A) 및 기판 몸체(112) 하면(112B)과 대향하는 제2면(130B)을 갖는다. 제 2 반도체 칩(130)은 제1면(130A)에 비아홀(111)에 삽입되는 제 2 범프(132)를 포함한다. The second semiconductor chip 130 is mounted to expose the second ball land 116A on the bottom surface 112B of the substrate body 112. The second semiconductor chip 130 has a first surface 130A corresponding to the bottom surface 112B of the substrate body 112 and a second surface 130B facing the bottom surface 112B of the substrate body 112. The second semiconductor chip 130 includes a second bump 132 inserted into the via hole 111 on the first surface 130A.

제 2 접착부재(160)는 기판 몸체(112)의 하면(112B)과 제 2 반도체 칩(130)의 제1면(130A)을 부착한다.The second adhesive member 160 attaches the lower surface 112B of the substrate body 112 and the first surface 130A of the second semiconductor chip 130.

도전성 연결부재(140)는 비아홀(111) 내부에 형성되어 비아홀(111)에 삽입되는 제 1, 제 2 범프(122, 132)를 물리적으로 연결함과 아울러, 제 1, 제 2 범프(122, 123), 제 1 트레이스(114B) 및 제 2 트레이스를 전기적으로 연결한다.The conductive connection member 140 is formed inside the via hole 111 and physically connects the first and second bumps 122 and 132 inserted into the via hole 111, and the first and second bumps 122, 123, the first trace 114B and the second trace are electrically connected.

도전성 연결부재(140)는 전도성 페이스트(conductive paste)를 포함할 수 있다.The conductive connection member 140 may include a conductive paste.

외부접속단자(170)는 제 2 볼랜드(116A)에 부착된다. 외부접속단자(170)는 솔더볼을 포함할 수 있다.The external connection terminal 170 is attached to the second ball land 116A. The external connection terminal 170 may include a solder ball.

도 3은 본 발명의 제 1 실시예에 의한 반도체 패키지를 이용한 적층 반도체 패키지를 나타낸 단면도이다.3 is a cross-sectional view illustrating a laminated semiconductor package using the semiconductor package according to the first embodiment of the present invention.

도 3을 참조하면, 적층 반도체 패키지는 제 1 실시예에 의한 반도체 패키지(100)의 외부접속단자(170)가 다른 반도체 패키지(100)의 제 1 볼랜드(114A)와 연결되도록, 적어도 2개의 반도체 패키지(100)들이 수직하게 적층되는 구조를 갖는다.Referring to FIG. 3, the multilayer semiconductor package includes at least two semiconductors such that the external connection terminal 170 of the semiconductor package 100 according to the first embodiment is connected to the first borland 114A of another semiconductor package 100. The package 100 has a structure in which vertically stacked.

도 4는 본 발명의 제 2 실시예에 의한 반도체 패키지를 나타낸 단면도이고, 도 5는 도 4에 도시된 기판의 평면도이다.4 is a cross-sectional view illustrating a semiconductor package in accordance with a second embodiment of the present invention, and FIG. 5 is a plan view of the substrate illustrated in FIG. 4.

도 4 및 도 5를 참조하면, 본 발명의 제 2 실시예에 의한 반도체 패키지(100)는, 제 1 실시예와 달리 비아홀(111) 안쪽 기판 몸체(112) 중심부에 형성되는 윈도우(windoe, 118)를 더 포함한다. 그 외에, 윈도우(118) 내부에 형성되는 제 3 접착부재(180)를 더 포함할 수 있다.4 and 5, unlike the first embodiment, the semiconductor package 100 according to the second embodiment of the present invention is a window 118 formed in the center of the substrate body 112 inside the via hole 111. More). In addition, it may further include a third adhesive member 180 formed in the window 118.

구체적으로, 본 발명의 제 2 실시예에 의한 반도체 패키지(100)는, 기판(110), 제 1, 제 2 반도체 칩(120, 130) 및 도전성 연결부재(140)를 포함한다. 그 외에, 제 1, 제 2 접착부재(150, 160) 및 외부접속단자(170)를 더 포함할 수 있다.Specifically, the semiconductor package 100 according to the second embodiment of the present invention includes a substrate 110, first and second semiconductor chips 120 and 130, and a conductive connection member 140. In addition, the first and second adhesive members 150 and 160 and the external connection terminal 170 may be further included.

기판(110)은 기판 몸체(112), 비아홀(111), 제 1 회로배선(114), 제 2 회로배선(116) 및 윈도우(118)를 포함한다.The substrate 110 includes a substrate body 112, a via hole 111, a first circuit wiring 114, a second circuit wiring 116, and a window 118.

기판 몸체(112)는 플레이트 형상을 가질 수 있다. 플레이트 형상을 갖는 기판 몸체(112)는 상면(112A) 및 하면(112B)을 갖는다.The substrate body 112 may have a plate shape. The substrate body 112 having a plate shape has an upper surface 112A and a lower surface 112B.

비아홀(111)은 기판 몸체(112)의 상면(112A)에서 하면(112B)을 관통하도록 형성되다. 비아홀(111)은 기판 몸체(112) 양측에 가장자리를 따라서 복수개 형성될 수 있다.The via hole 111 is formed to penetrate the lower surface 112B from the upper surface 112A of the substrate body 112. The via holes 111 may be formed in plural along edges at both sides of the substrate body 112.

윈도우(118)는 비아홀(111) 안쪽에 상면(112A)에서 하면(112B)을 관통하도록 형성된다.The window 118 is formed to penetrate the lower surface 112B from the upper surface 112A inside the via hole 111.

제 1 회로배선(114)은 기판 몸체(112)의 상면(112A)에 형성된다. 제 1 회로배선(114)은 제 1 볼랜드(114A) 및 제 1 트레이스(114B)를 포함한다.The first circuit wiring 114 is formed on the upper surface 112A of the substrate body 112. The first circuit wiring 114 includes a first borland 114A and a first trace 114B.

제 1 볼랜드(114A)는 상면(112A) 가장자리에 비아홀(111)과 이격되도록 형성된다. 제 1 트레이스(114B)는 일단부가 제 1 볼랜드(114A)와 연결되고, 일단부와 대향하는 타단부가 비아홀(111)에서 노출되도록 형성된다. 도시하지 않았지만, 기판 몸체(112) 상면(112A)에는 제 1 트레이스(114B)를 덮고 제 1 볼랜드(114A)를 노출하는 솔더레지스트가 형성된다.The first ball land 114A is formed to be spaced apart from the via hole 111 at the edge of the upper surface 112A. One end of the first trace 114B is connected to the first borland 114A, and the other end opposite to the one end is exposed at the via hole 111. Although not shown, a solder resist is formed on the top surface 112A of the substrate body 112 to cover the first trace 114B and to expose the first borland 114A.

제 2 회로배선(116)은 기판 몸체(112)의 하면(112B)에 형성된다. 자세히 도시하지 않았지만, 제 2 회로배선(116)은 기판 몸체(112) 상면(112A)에 형성되는 제 1 회로배선(114)과 거의 동일한 형태로 형성된다.The second circuit wiring 116 is formed on the bottom surface 112B of the substrate body 112. Although not shown in detail, the second circuit wiring 116 is formed in substantially the same shape as the first circuit wiring 114 formed on the upper surface 112A of the substrate body 112.

제 2 회로배선(116)은 제 2 볼랜드(116A) 및 제 2 트레이스(미도시)를 포함한다. The second circuit wiring 116 includes a second borland 116A and a second trace (not shown).

제 2 볼랜드(116A)는 기판 몸체(112)의 하면(112B) 가장자리에 비아홀(111)과 이격되도록 형성된다. 제 2 트레이스는 일측 단부가 제 2 볼랜드(116A)와 연결되고, 일측 단부와 대향하는 타측 단부가 비아홀(111)에서 노출되도록 형성된다. 도시하지 않았지만, 기판 몸체(112) 하면(112B)에는 제 2 트레이스를 덮고 제 2 볼랜드(116A)를 노출하는 솔더레지스트가 형성된다.The second ball land 116A is formed to be spaced apart from the via hole 111 at the edge of the bottom surface 112B of the substrate body 112. The second trace is formed such that one end thereof is connected to the second ballland 116A, and the other end opposite to the one end thereof is exposed in the via hole 111. Although not shown, a solder resist is formed on the lower surface 112B of the substrate body 112 to cover the second trace and to expose the second borland 116A.

제 1 반도체 칩(120)은 기판 몸체(112)의 상면(112A) 중심부에 제 1 볼랜드(114A)가 노출되도록 실장된다. 제 1 반도체 칩(120)은 기판 몸체(112) 상면(112A)과 대응하는 일면(120A) 및 기판 몸체(112) 상면(112A)과 대향하는 타면(120B)을 갖는다. 제 1 반도체 칩(120)은 일면(120A)에 비아홀(111)에 삽입되는 제 1 범프(122)를 포함한다. The first semiconductor chip 120 is mounted to expose the first borland 114A at the center of the upper surface 112A of the substrate body 112. The first semiconductor chip 120 has one surface 120A corresponding to the top surface 112A of the substrate body 112 and the other surface 120B facing the top surface 112A of the substrate body 112. The first semiconductor chip 120 includes a first bump 122 inserted into the via hole 111 on one surface 120A.

제 1 접착부재(150)는 기판 몸체(112)의 상면(112A)과 제 1 반도체 칩(120)의 일면(120A)을 부착한다.The first adhesive member 150 attaches the upper surface 112A of the substrate body 112 and the one surface 120A of the first semiconductor chip 120.

제 2 반도체 칩(130)은 기판 몸체(112)의 하면(112B)에 제 2 볼랜드(116A) 가 노출되도록 실장된다. 제 2 반도체 칩(130)은 기판 몸체(112) 하면(112B)과 대응하는 제1면(130A) 및 기판 몸체(112) 하면(112B)과 대향하는 제2면(130B)을 갖는다. 제 2 반도체 칩(130)은 제1면(130A)에 비아홀(111)에 삽입되는 제 2 범프(132)를 포함한다. The second semiconductor chip 130 is mounted to expose the second ball land 116A on the bottom surface 112B of the substrate body 112. The second semiconductor chip 130 has a first surface 130A corresponding to the bottom surface 112B of the substrate body 112 and a second surface 130B facing the bottom surface 112B of the substrate body 112. The second semiconductor chip 130 includes a second bump 132 inserted into the via hole 111 on the first surface 130A.

제 2 접착부재(160)는 기판 몸체(112)의 하면(112B)과 제 2 반도체 칩(130)의 제1면(130A)을 부착한다.The second adhesive member 160 attaches the lower surface 112B of the substrate body 112 and the first surface 130A of the second semiconductor chip 130.

도전성 연결부재(140)는 비아홀(111) 내부에 형성되어 비아홀(111)에 삽입된 제 1, 제 2 범프(122, 132)를 물리적으로 연결함과 아울러, 제 1, 제 2 범프(122, 123), 제 1 트레이스(114B) 및 제 2 트레이스를 전기적으로 연결한다. 도전성 연결부재(140)는 도전성 페이스트를 포함할 수 있다.The conductive connecting member 140 is formed inside the via hole 111 to physically connect the first and second bumps 122 and 132 inserted into the via hole 111, and also to form the first and second bumps 122,. 123, the first trace 114B and the second trace are electrically connected. The conductive connection member 140 may include a conductive paste.

본 실시예에서, 제 3 접착부재(180)는 윈도우(118) 내부에 채워져 기판(110)과 제 1, 제 2 반도체 칩(120, 130)을 고정한다. 제 3 접착부재(180)는 접착 테이프(tape), 접착 페이스트(paste) 중 어느 하나로 형성될 수 있다. 접착 테이프로는 스페이서 테이프, WBL(Wafer Back Lamination) 테이프 및 PWBL(Penetrate WBL) 테이프 중 어느 하나가 사용될 수 있고, 접착 페이스트로는 에폭시(epoxy)가 사용될 수 있다. In this embodiment, the third adhesive member 180 is filled in the window 118 to fix the substrate 110 and the first and second semiconductor chips 120 and 130. The third adhesive member 180 may be formed of any one of an adhesive tape and an adhesive paste. As the adhesive tape, any one of a spacer tape, a wafer back lamination (WBL) tape, and a planetary WBL (PWBL) tape may be used, and an epoxy may be used as the adhesive paste.

외부접속단자(170)는 제 2 볼랜드(116A)에 부착된다. 외부접속단자(170)는 솔더볼을 포함할 수 있다.The external connection terminal 170 is attached to the second ball land 116A. The external connection terminal 170 may include a solder ball.

제 2 실시예에 의한 반도체 패키지(100)는, 제 1 실시예와 달리 제 1, 제 2 반도체 칩(120, 130)과 마주하는 기판 몸체(112) 중심부에 윈도우(118)가 형성되며, 이에 따라 제 1, 제 2 반도체 칩(120, 130)에서 발생되는 열이 윈도우(118)를 통해 빠르게 방출되므로, 제 1 실시예에 비하여 우수한 발열 특성을 갖는다.In the semiconductor package 100 according to the second embodiment, unlike the first embodiment, a window 118 is formed in the center of the substrate body 112 facing the first and second semiconductor chips 120 and 130. Accordingly, since heat generated in the first and second semiconductor chips 120 and 130 is rapidly released through the window 118, the heat generation characteristics are superior to those of the first embodiment.

도 6은 본 발명의 제 2 실시예에 의한 반도체 패키지를 이용한 적층 반도체 패키지를 나타낸 단면도이다.6 is a cross-sectional view illustrating a laminated semiconductor package using a semiconductor package according to a second embodiment of the present invention.

도 6을 참조하면, 적층 반도체 패키지는 제 2 실시예에 의한 반도체 패키지(100)의 외부접속단자(170)가 다른 반도체 패키지(100)의 제 1 볼랜드(114A)와 연결되도록, 적어도 2개의 반도체 패키지(100)들이 수직하게 적층되는 구조를 갖는다.Referring to FIG. 6, the multilayer semiconductor package includes at least two semiconductors such that the external connection terminal 170 of the semiconductor package 100 according to the second embodiment is connected to the first borland 114A of another semiconductor package 100. The package 100 has a structure in which vertically stacked.

반도체 패키지(100)의 구조는 앞서 도 4 내지 도 5를 통해 설명된 제 2 실시 예에 따른 반도체 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성 요소에 대한 중복된 설명은 생략한다.The structure of the semiconductor package 100 has substantially the same structure as the semiconductor package according to the second embodiment described above with reference to FIGS. 4 to 5. Therefore, duplicate descriptions of the same components are omitted.

이상에서 상세하게 설명한 바에 의하면, 하나의 기판에 두 개의 반도체 칩이 플립칩 본딩되므로 반도체 패키지의 용량이 향상된다. 그리고, 반도체 칩의 범프가 기판 상면에 본딩되지 않고 기판의 비아홀에 삽입되는 구조를 가지므로, 범프에 가해지는 전단응력이 감소되어 범프 크랙이 억제된다. As described above in detail, since two semiconductor chips are flip-chip bonded to one substrate, the capacity of the semiconductor package is improved. Since the bump of the semiconductor chip is inserted into the via hole of the substrate without being bonded to the upper surface of the substrate, the shear stress applied to the bump is reduced and the bump crack is suppressed.

뿐만 아니라, 기판에 외부접속단자와 비아홀간을 연결하는 회로패턴만 형성되므로, 기판의 설계 및 제작이 용이하다.In addition, since only a circuit pattern connecting the external connection terminal and the via hole is formed on the substrate, it is easy to design and manufacture the substrate.

앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.In the detailed description of the present invention described above with reference to the embodiments of the present invention, those skilled in the art or those skilled in the art having ordinary knowledge in the scope of the present invention described in the claims and It will be appreciated that various modifications and variations can be made in the present invention without departing from the scope of the art.

110 : 기판
111 : 비아홀
120, 130 : 제 1, 제 2 반도체 칩
140 : 도전성 연결부재110: substrate
111: via hole
120 and 130: first and second semiconductor chips
140: conductive connecting member

Claims (11)

상면 및 상기 상면과 대향하는 하면을 가지며 상기 상면에서 상기 하면을 관통하는 비아홀이 형성된 기판 몸체, 상기 상면 및 하면에 각각 배치되며 일단부가 상기 비아홀에서 노출되고 상기 일단부와 대향하는 타단부가 상기 기판 몸체의 가장자리로 연장되도록 형성된 회로배선을 포함하는 기판;
상기 상면 및 상기 하면에 각각 상기 회로배선의 상기 타단부가 노출되도록 실장되며, 상기 기판 몸체와 대응하는 일면에 상기 비아홀에 삽입되는 범프를 구비하는 제 1, 제 2 반도체 칩;및
상기 비아홀 내부에 형성되어 상기 제 1 반도체 칩의 범프와 상기 제 2 반도체 칩의 범프를 물리적으로 연결함과 아울러 상기 제 1 반도체 칩의 범프와 상기 제 2 반도체 칩의 범프 및 상기 회로배선을 전기적으로 연결하는 도전성 연결부재;
를 포함하는 것을 특징으로 하는 반도체 패키지.A substrate body having a top surface and a bottom surface opposite to the top surface and having via holes penetrating through the bottom surface from the top surface, respectively disposed on the top and bottom surfaces, and having one end exposed at the via hole and the other end facing the one end; A substrate including circuit wiring formed to extend to an edge of the body;
First and second semiconductor chips mounted on the upper surface and the lower surface to expose the other end of the circuit wiring, and having bumps inserted into the via hole on one surface corresponding to the substrate body; and
Formed in the via hole to physically connect the bump of the first semiconductor chip and the bump of the second semiconductor chip, and electrically connect the bump of the first semiconductor chip, the bump of the second semiconductor chip, and the circuit wiring. A conductive connection member for connecting;
Semiconductor package comprising a. 제 1항에 있어서,
상기 도전성 연결부재는 전도성 페이스트(conductive paste)를 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the conductive connecting member comprises a conductive paste. 제 1항에 있어서,
상기 상면과 상기 제 1 반도체 칩 사이 및 상기 하면과 상기 제 2 반도체 칩 사이에 개재되어, 상기 상면과 상기 제 1 반도체 칩, 상기 하면과 상기 제 2 반도체 칩을 부착하는 접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And an adhesive member interposed between the upper surface and the first semiconductor chip, and between the lower surface and the second semiconductor chip to attach the upper surface and the first semiconductor chip, the lower surface and the second semiconductor chip. A semiconductor package characterized by the above-mentioned. 제 1항에 있어서,
상기 기판 몸체는 상기 비아홀 안쪽에 상기 상면에서 상기 하면을 관통하는 윈도우를 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The substrate body further comprises a window penetrating the lower surface from the upper surface inside the via hole. 제 4항에 있어서,
상기 윈도우에 채워져 상기 제 1, 제 2 반도체 칩 및 상기 기판을 고정하는 접착부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 4, wherein
And a bonding member filled in the window to fix the first and second semiconductor chips and the substrate. 제 1항에 있어서,
상기 회로배선은,
상기 상면 및 하면 가장자리에 상기 비아홀과 이격되도록 형성되는 볼랜드;및
상기 볼랜드에 일단부가 연결되고 상기 일단부와 대향하는 타단부가 상기 비아홀에서 노출되도록 형성되는 트레이스;
를 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The circuit wiring,
A ball land formed on the top and bottom edges so as to be spaced apart from the via hole; and
A trace having one end connected to the ball land and having the other end facing the one end exposed from the via hole;
Semiconductor package comprising a. 제 6항에 있어서,
상기 볼랜드에 부착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 6,
The semiconductor package further comprises an external connection terminal attached to the borland. (Ⅰ)상면 및 상기 상면과 대향하는 하면을 가지며 상기 상면에서 상기 하면을 관통하는 비아홀이 형성된 기판 몸체, 상기 상면 및 하면에 각각 배치되며 일단부가 상기 비아홀에서 노출되고 상기 일단부와 대향하는 타단부가 상기 기판 몸체의 가장자리로 연장되도록 형성된 회로배선을 포함하는 기판과, (Ⅱ)상기 상면 및 상기 하면에 각각 상기 회로배선의 상기 타단부가 노출되도록 실장되며 상기 기판 몸체와 대응하는 일면에 상기 비아홀에 삽입되는 범프를 구비하는 제 1, 제 2 반도체 칩과, (Ⅲ)상기 비아홀 내부에 형성되어 상기 제 1 반도체 칩의 범프와 상기 제 2 반도체 칩의 범프를 물리적으로 연결함과 아울러 상기 제 1 반도체 칩의 범프와 상기 제 2 반도체 칩의 범프 및 상기 제 1, 제 2 회로배선을 전기적으로 연결하는 도전성 연결부재를 각각 포함하며 상호 적층되는 적어도 2개의 반도체 패키지들을 포함하며,
상기 반도체 패키지들은 상부 반도체 패키지의 상기 기판 몸체의 상기 하면에 형성된 상기 회로배선의 상기 타단부와 하부 반도체 패키지의 상기 기판 몸체의 상기 상면에 형성된 상기 회로배선의 타단부가 연결되도록 적층되는 것을 특징으로 하는 적층 반도체 패키지.(I) a substrate body having an upper surface and a lower surface facing the upper surface and having via holes penetrating through the lower surface from the upper surface, the upper and lower surfaces respectively having one end exposed at the via hole and the other end facing the one end; A substrate including circuit wiring formed to extend to an edge of the substrate body, and (II) the other end of the circuit wiring is exposed on the upper surface and the lower surface, respectively, and the via hole is formed on one surface of the substrate body. (1) the first and second semiconductor chips having bumps inserted therein, and (III) formed inside the via holes to physically connect the bumps of the first semiconductor chip and the bumps of the second semiconductor chip, A conductive connection member electrically connecting the bump of the semiconductor chip, the bump of the second semiconductor chip, and the first and second circuit wirings, respectively. And also comprising at least two semiconductor packages, which are mutually laminated,
The semiconductor packages are stacked such that the other end of the circuit wiring formed on the lower surface of the substrate body of the upper semiconductor package and the other end of the circuit wiring formed on the upper surface of the substrate body of the lower semiconductor package are connected. Laminated semiconductor package. 제 8항에 있어서,
상기 반도체 패키지는,
상기 기판 몸체의 상기 하면에 형성된 상기 회로배선의 상기 타단부에 부착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 8,
The semiconductor package,
And an external connection terminal attached to the other end of the circuit wiring formed on the bottom surface of the substrate body. 제 8항에 있어서,
상기 기판 몸체는 상기 비아홀 안쪽에 상기 상면에서 상기 하면을 관통하는 윈도우를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 8,
The substrate body further comprises a window penetrating the lower surface from the upper surface inside the via hole. 제 10항에 있어서,
상기 윈도우에 채워져 상기 제 1, 제 2 반도체 칩 및 상기 기판을 고정하는 접착부재를 더 포함하는 것을 특징으로 하는 적층 반도체 패키지.The method of claim 10,
And a bonding member filling the window to fix the first and second semiconductor chips and the substrate.
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