KR20110104395A

KR20110104395A - 인쇄회로기판 및 그 제조방법

Info

Publication number: KR20110104395A
Application number: KR1020100023512A
Authority: KR
Inventors: 이민석; 최재봉; 박준수; 전진구
Original assignee: 엘지이노텍 주식회사
Priority date: 2010-03-16
Filing date: 2010-03-16
Publication date: 2011-09-22
Also published as: KR101164957B1

Abstract

본 발명은 캐비티를 구비하는 인쇄회로기판에 관한 것으로, 특히 기판의 표면에 캐비티회로패턴을 포함하는 외각회로층을 구비하는 베이스회로기판을 형성하는 1단계와 상기 외각회로층 상에 캐비티회로패턴의 상부 일영역이 비어있는 캐비티회로층을 형성하는 2단계를 포함하는 것을 특징으로 한다.
본 발명에 따르면, 회로기판 내에 캐비티(cavity)를 가지는 다층의 인쇄회로기판의 제조시, 캐비티를 형성할 빈공간의 상부에 금속박막으로 구현되는 커버금속층을 형성하며, 플로우가 없는 프리프레그(prepreg)를 절연층을 형성하는데 이용함으로써, 정밀한 캐비티의 깊이(cavity depth) 관리가 가능하며, 캐비티 내부에 미리 형성된 회로에 영향을 미치지 않는 제조공정을 구현할 수 있는 효과가 있다.

Description

인쇄회로기판 및 그 제조방법{PCB within cavity and Fabricaring method of the same}

본 발명은 기판의 일영역에 캐비티(cavity)가 구현되는 인쇄회로기판의 제조공정 및 그에 따라 제조되는 인쇄회로기판의 구조에 대한 것이다.

인쇄회로기판(PCB; Printed Circuit Board)은 전기 절연성 기판에 구리와 같은 전도성 재료로 회로라인 패턴을 인쇄형성시킨 것으로, 전자부품을 탑재하기 직전의 기판(Board)을 말한다. 즉 여러 종류의 많은 전자부품을 평판 위에 밀집 탑재하기 위해, 각 부품의 장착위치를 확정하고, 부품을 연결하는 회로라인(line pattern)을 평판 표면에 인쇄하여 고정한 회로기판을 의미한다. 이러한 인쇄회로기판은 일반적으로 단층 PCB와 PCB를 다층으로 형성한 빌드업 기판(Build-up Board), 즉 다층 PCB기판이 있다.

특히 최근에는 전자제품의 경박단소화를 위하여 시스템 집적화 기술이 요구되고 있으며 대응 기술로는 매립형 인쇄회로기판(Embedded PCB)와 캐비티형 인쇄회로기판(Cavity PCB)을 제조하는 기술이 주목받고 있다. 매립형 인쇄회로기판(Embedded PCB)은 표면에 실장되는 부품을 PCB 공정 중에서 완전히 매립하여 내장 부품 주위의 배선 설계 자유도가 높은 장점이 있는 반면에 내장 부품과 PCB 원자재의 호완성 및 불량 부품에 대한 재작업이 어렵고, 부품 검사 방법에 있어 제약이 발생하는 문제가 있다.

캐비티 인쇄회로기판(Cavity PCB)의 경우 부품이 완전히 내부에 매립이 되지 않고 Chip이 실장되는 방향쪽으로 빈공간이 형성되는 캐비티(Cavity)에 실장함으로 설계자유도가 낮아지는 단점은 있으나 매립형 인쇄회로기판(Embedded PCB)에서 발생하는 문제점인 부품 재작업, 부품 검사에 있어 매우 효율적인 기술적 장점을 가지고 있다.

그러나 캐비티 인쇄회로기판(Cavity PCB)의 경우는 LTCC(: Law Temperature co-fired ceramic) 기반의 몰드 공정(Mold Process)이 적용되는 기술에서 많이 적용되어 왔으나, 다중 적층(Layer-by-layer) 기술인 PCB에서는 그 적용 사례가 극히 적다. 그 이유로는 정확한 캐비티 영역의 가공이 어렵고, PCB Process 중에 발생하는 도금, 이미지(Image), 에칭(Etching) 등의 공정에서 캐비티(Cavity) 내부 회로를 손상하는 문제가 발생해, 형성하기가 매우 어렵기 때문이다.

도 1a 및 도 1b는 종래의 기술에 따른 캐비티 인쇄회로기판의 캐비티 형성공정을 개략적으로 나타낸 개념도이다.

도시된 것처럼, 다중의 절연층(1, 2, 3, 4, 5)가 적층된 구조에 각 절연체의 사이에 다수의 회로패턴(1a, 1b, 2a,3a,4a,6)이 형성되어 있는 인쇄회로기판에 전자소자칩이 실장될 위치인 캐비티(C)를 형성하는 공정은 매우 어려운 기술에 해당한다.

즉, 도 1a에 도시된 것처럼, 완제품 상태의 적층이 이루어진 인쇄회로기판에서 캐비티(C)의 위치를 밀링 비트(Milling Bit; M)를 이용하여 선택적으로 가공하는 방식이 많이 이용되는데, 이러한 방식은 가공 정밀도가 ±5㎛로 관리되어야 하지만, 현실적으로는 50~100㎛ 정도로 관리되는바, 현실적으로 가공하기가 매우 어려우며, 가공 정밀성의 차이가 매우 심하게 되는바, 양산화 시 제품 신뢰도에 치명적인 문제로 작용하여 양산화의 문제점으로 나타나고 있다.

또는, 도 1b 에 도시된 것처럼, 완제품의 상태에서 캐비티의 위치를 정밀하게 펀칭기(P)를 통해 정밀 펀칭(punching)함으로써 선택적으로 캐비티를 형성하는 방법이 적용될 수 있다. 그러나 이러한 방식은 C-stage의 기판을 펀칭날을 통해 펀칭하게 되므로, 캐비티 외벽의 손상이 필연적으로 발생하게 되며, 이러한 캐비티 외벽의 손상은 흡습으로 인한 CAF shot, 디 라미레이션(Delamination), 캐비티 하부면의 손상 문제가 발생하게 되며, 펀징 지그(P)의 제작비용으로 인한 가격 상승 및 캐비티 디자인의 폭이 매우 협소해지는 문제로 이어지게 된다.

본 발명은 상술한 과제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 회로기판 내에 캐비티(cavity)를 가지는 다층의 인쇄회로기판의 제조시, 캐비티를 형성할 빈공간의 상부에 금속박막으로 구현되는 커버금속층을 형성하며, 플로우가 없는 프리프레그(prepreg)를 절연층을 형성하는데 이용함으로써, 정밀한 캐비티의 깊이(cavity depth) 관리가 가능하며, 캐비티 내부에 미리 형성된 회로에 영향을 미치지 않는 제조공정 및 이에 따라 제조되는 인쇄회로기판을 제공하는 데 있다.

본 발명은 상술한 과제를 해결하기 위한 구성으로서, 기판의 표면에 캐비티회로패턴을 포함하는 외각회로층을 구비하는 베이스회로기판을 형성하는 1단계; 상기 외각회로층 상에 캐비티회로패턴의 상부 일영역이 비어있는 캐비티회로층을 형성하는 2단계; 를 포함하는 캐비티를 포함하는 인쇄회로기판의 제조방법을 제공한다.

특히, 상술한 제조공정에서 상기 1단계는, a1) 양면에 전기적으로 도통하는 회로패턴을 포함하는 제1절연층을 형성하는 단계; a2) 상기 제1절연층의 양면에 제2절연층 및 금속층을 적층하는 단계; a3) 상기 금속층을 패터닝하여 외각회로층을 형성하는 단계;를 포함하는 공정으로 형성할 수 있도록 한다.

또한, 이 경우 상기 1단계의 상기 베이스회로기판은, 내부에 적어도 1 이상의 매립형 회로패턴을 포함하며, 상기 외각회로층은 캐비티회로패턴과 외각회로패턴을 구비하도록 가공하는 단계로 형성할 수 있다.

아울러, 상술한 본 제조공정에서의 상기 2단계는, b1) 상기 외각회로층의 상부에 중심 영역이 개구된 캐비티절연층을 적층하는 단계; b2) 상기 캐비티절연층의 전면을 덮는 금속박막층을 형성하는 단계; b3) 상기 금속박막층을 패터닝하여 커버금속층을 포함하는 캐비티회로층을 형성하는 단계;를 포함하여 이루어지도록 형성할 수 있다.

이 경우 상기 b1) 단계는, 상기 캐비티절연층이 상기 캐비티회로패턴의 일 영역과 겹치는 중첩영역을 갖도록 적층하는 단계이며, 상기 중첩영역(CL)은 50~200㎛로 형성하는 것이 바람직하다.

또한, 본 제조공정의 상기 b2) 단계 이후에, 상기 외각회로층의 일부와 상기 캐비티회로층을 전기적으로 도통하는 비아홀 형성공정을 더 포함하도록 형성할 수 있다.

또한, 본 발명의 상기 b3) 단계는, 상기 커버금속층을 캐비티회로패턴의 길이(CA) 이상으로 형성할 수 있다.

상술한 제조공정에서는 상기 2단계 이후에, 상기 캐비티회로패턴 상부의 커버금속층을 제거하는 3단계를 더 포함하여 캐비티를 형성할 수 있도록 한다. 이 경우상기 3단계는, 알카리에칭을 상기 커버금속층에 가하여 커버금속층을 제거하는 단계로 구성할 수 있다.

상술한 제조공정은 캐비티의 형성구조가 단층의 측벽구조를 구비하는 공정으로 형성하는 것이나, 다음과 같은 공정을 수행하여 단차진 형상의 캐비티를 구현하는 공정으로 형성할 수 있다.

구체적으로는, 상술한 제조공정의 상기 2단계 이후에, c1)상기 캐비티회로층의 상부에 중심영역이 개구된 제2캐비티절연층을 적층하는 단계; c2)상기 캐비티절연층의 전면을 덮는 금속박막층을 형성하는 단계; c3) 상기 금속박막층을 패터닝하여 제2커버금속층을 포함하는 제2캐비티회로층을 형성하는 단계;를 포함하도록 하여 캐비티의 구조를 다중 층의 측벽을 갖도록 형성할 수 있다. 이후 상기 제1 및 제2커버금속층을 제거하는 단계를 더 포함할 수 있다.

아울러, 상기 c1) 내지 c3) 단계가 적어도 2회 이상 반복되되, 제(n+1)캐비티절연층은 제n캐비티절연층 보다 짧은 길이(d)를 구비하도록 형성함으로써, 캐비트의 측벽 구조가 다중층을 구비하면서 단차진 형상으로 구현할 수 있다.(단, n은 2 이상의 자연수이다). 이 경우 상술한 상기 길이(d)는 50~200㎛의 범위로 형성할 수 있다.

상술한 제조공정에 따라 다음과 같은 구조의 인쇄회로기판을 제조할 수 있다.

구체적으로 본 발명에 따른 인쇄회로기판은, 매립형 회로패턴과 외각회로패턴을 구비한 베이스기판; 상기 외각회로패턴 상부에 단차진 캐비티영역을 구비한 캐비티회로층을 포함하는 구조로 형성할 수 있다.

이 경우, 상술한 상기 캐비티회로층은, 전자소자칩이 실장되는 개구 영역인 캐비티회로패턴; 상기 캐비티회로패턴의 일 영역과 중첩되도록 적층되는 중첩영역을 구비한 캐비티절연층; 상기 캐비티절연층의 상부에 형성되어 다른 회로패턴과 전기적으로 도통하는 외부 회로패턴; 을 포함하여 이루어진다.

또한, 본 발명에 따른 인쇄회로기판은 상기 캐비티절연층에 적층되는 n개 이상의 캐비티회로층을 포함하며, (n+1)번째 캐비티절연층과 n번째 절연층은 단차구조를 형성하며, 상기 단차영역의 길이는 50~200㎛인 것을 특징으로 하는 인쇄회로기판으로 다중의 측벽을 구비하는 구조로 형성할 수 있다.(단, n은 1 이상의 자연수이다.)

상술한 구조에서 상기 중첩영역은 50~200㎛ 의 범위로 구현할 수 있으며, 특히 상기 단차구조의 캐비티영역은, 캐비티절연층의 측벽이 상부보다 하부가 좁아지는 경사진 구조를 가지도록 형성할 수 있다.

본 발명에 따르면, 회로기판 내에 캐비티(cavity)를 가지는 다층의 인쇄회로기판의 제조시, 캐비티를 형성할 빈공간의 상부에 금속박막으로 구현되는 커버금속층을 형성하며, 플로우(Flow)가 없는 프리프레그(prepreg)를 절연층을 형성하는데 이용함으로써, 정밀한 캐비티의 깊이(cavity depth) 관리가 가능하며, 캐비티 내부에 미리 형성된 회로에 영향을 미치지 않는 제조공정을 구현할 수 있는 효과가 있다.

도 1a 및 도 1b는 종래의 기술에 따른 캐비티의 제조공정에 관한 개념도이다.
도 2a는 본 발명에 따른 제조 공정순서도이다.
도 2b 내지 도 2f는 본 발명에 따른 제조공정도이다.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 발명은 캐비티를 구비한 인쇄회로기판의 제조공정에서 플로우가 거의 없는 절연층과 그 상부에 형성되는 커버 금속층을 이용하여 캐비티 구현의 효율성을 높인 제조공정과 이를 통해 제조되는 인쇄회로기판의 신뢰성 높은 구조를 구현하는 것을 요지로 한다.

도 2a 내지 도 2f는 본 발명에 따른 제조순서도 및 공정도를 도시한 것이다.

본 발명은 기판의 표면에 캐비티회로패턴을 포함하는 외각회로층을 구비하는 베이스회로기판을 형성하는 1단계와 상기 외각회로층 상에 캐비티회로패턴의 상부 일영역이 비어있는 캐비티회로층을 형성하는 2단계를 포함하여 이루어진다.

특히, 도 2a에 제시된 것처럼, 상기 1단계는 내층회로기판 상에 외각회로층을 구현하는 공정과(S 1~S 4), 외각회로층에 포함되는 캐비티회로층의 주위에 캐비티절연층을 배치하고, 그 상부에 커버금속층을 구현하는 단계(S 5~S 8)로 형성되며, 이후 상기 커버 금속층을 제거하는 단계를 더 포함할 수 있다.

도 2b를 참조하여 본 발명에 따른 구체적인 공정을 설명하기로 한다.

1.외각회로층을 포함하는 베이스기판형성공정

본 발명에 제조공정은 우선 제1절연층(110)의 양면에 동박(111)이 형성된 동박복합체(CCL)을 구비하고, 필요에 따라 비아홀(H)을 가공하는 공정을 수행한다.(S 1). 이후, 상기 동박(111)을 가공하여 상기 비아홀(H)을 통해 전기적으로 도통하는 회로패턴(112)를 구현한다(S 2). 이 단계로 구현되는 기판을 '내층회로기판'이라고 정의한다.

상기 내층회로기판 상에 제2절연층을 적층하고, 그 상부에 금속박막층을 형성한 후, 이를 패터닝하여 회로패턴(120)을 구현하여 외각회로층을 형성한다(S 3). 이단계에서 상술한 것처럼, 제2절연층 상에 회로패턴(120)이 구현되는 레이어(layer)를 '외각회로층'으로 정의한다. 상기 외각회로층의 회로패턴(120)은 외각회로패턴(120)과 캐비티가 형성될 영역의 하부에 배치되는 캐비티회로패턴(121)으로 구분할 수 있다.

이후, 상기 캐비티 회로패턴(121)의 상부에는 표면처리를 수행하거나 또는 솔더레지스트 패턴(122)를 더 형성할 수 있다(S 4) 이와같이 내층회로기판과 외각회로층이 구현된 기판을 베이스회로기판이라고 정의한다.

2. 캐비티회로층의 형성공정

도 2b 및 도 2c에서와 같이, 상술한 베이스회로기판의 형성공정 후, 다음으로 상기 외각회로층의 상부에 중심 영역이 개구된 캐비티절연층(130)을 적층하는 단계가 수행된다(S 5~S 6). 상기 캐비티 절연층(130)은 특히 플로우(Flow)가 거의 없는 특성을 구비하는 것이 바람직하다. 일례로 상용화된 플로우가 없는 특성의 제품으로, DS7408BS(DF), DS7409BS(DF), DS7402BS(DF), R-1551(LW), FR406N, FR406NF, IS572N 등의 프리프레그 등을 들 수 있다..

이는 추후 캐비티회로패턴(121)의 상부가 비어있는 공간을 형성하도록 일정한 공간을 가지도록 중심 영역이 개구된 상태로 적층한 후, 열압착을 수행하는 공정이 수행되는데, 이때, 캐비티 절연층에 이용되는 프리프레그가 캐비티의 영역으로 흘러들어오지 않도록 함이 바람직하기 때문이다.

이후, 상기 캐비티절연층(130)의 상부와 캐비티회로패턴(121)의 상부의 빈 공간 영역을 모두 덮을 수 있도록 금속박막층(140)을 적층하고 열압착을 수행한다. 물론 이 경우 상기 캐비티 절연층(130)이 형성되는 반대면에도 별도의 절연층과 금속박막층이 적층될 수 있다. 그리고 상기 외각회로층의 일부와 상기 캐비티회로층을 전기적으로 도통하는 비아홀(H) 형성공정이 수행된다.

다음으로, S 7~S 8단계에 도시된 공정에서처럼, 상기 금속박막층(140)을 패터닝하여 커버금속층(142)을 포함하는 회로패턴(141)을 구비한 캐비티회로층을 형성하게 된다. 즉, 캐비티회로층이란 캐비티절연층과 그 상부에 커버금속층(142), 회로패턴(141)을 포함하는 레이어(layer)로 정의할 수 있다.

특히, 이 경우 상기 캐비티절연층(130)은 상기 캐비티회로패턴(121)의 일영역과 겹치는 중첩영역을 갖도록 적층함이 바람직하다. 즉 캐비티회로패턴(121)의 말단 영역과 캐비티절연층(130)의 말단영역이 일정 부분 중첩되는 영역을 가지며, 상기 중첩영역(CL)은 50~200㎛의 범위에서 형성될 수 있다.

아울러 상기 커버금속층(142)은 상기 캐비티회로패턴의 상부를 덮는 구조로 형성하여 그 하부에 비어있는 공간을 형성하는 구조로 구현할 수 있도록 한다. 따라서 상기 커버금속층(142)의 길이(X)는 캐비티회로패턴의 길이(CA1) 이상으로 형성하는 것이 바람직하다. 이 커버 금속층은 캐비티 내부의 캐비티회로패턴을 보호하고, 추후 추가적인 다층 PCB 형성공정에서 발생할 수 있는 제조상의 문제를 해결할 수 있는 마스킹 역할을 수행할 수 있게 된다. 물론, 현재까지의 단일층의 캐비티절연층을 구비하는 경우에는 캐비티회로패턴을 보호하는 기능을 수행하게 되며, 추후 상기 커버금속층(142)는 알카리에칭을 통해 제거됨으로써, 캐비티를 완성할 수 있게 된다.

3. 다층 인쇄회로기판에서 단차진 캐비티 형성공정

도 2d 내지 도 2f의 도시된 제조공정도를 통해, 상술한 공정에 부가하여 캐비티의 단차진 형상을 구현하는 공정을 설명하기로 한다.

S 8단계 이후에, 상기 커버금속층(142)과 회로패턴(141)의 상부에 캐비티 절연층과 금속박막층을 적층하는 공정이 반복수행될 수 있다. 즉 상술한 S 5단계에서 S 8단계의 공정이 반복하여 수행됨으로써, 캐비티의 깊이를 더욱 깊게 형성하는 공정을 형성할 수 있다.

구체적으로는, 상기 캐비티회로층의 상부에 플로우가 거의 없는 프리프레그로서 제2캐비티절연층(210)과 금속박막층(220)을 적층하여 별도의 빈공간(230)을 구현한다(S 9~S 10). 물론 이 경우에 제2캐비티절연층(210)의 반대면에는 별도의 절연층과 금속박막층의 동시에 형성될 수 있음은 상술한 바와 같다.

이후, 비아홀 가공 공정(S 11)과 금속박막층(220)을 패터닝하여 회로패턴(223)과 제2커버금속층(224)을 포함하는 제2캐비티회로층을 구현할 수 있다(S 12).

이 경우 제2커버금속층(224)의 길이(X2)는 상기 제1커버금속층(142)의 길이(X) 보다 길게 형성된다. 바꾸어 말하면, 제2캐비티절연층이 제1캐비티절연층보다 짧은 길이를 갖게 되며, 각각의 길이의 차이(d)는 50~200㎛의 범위를 갖도록 형성할 수 있다.

각각의 캐비티 절연층간의 길이의 차이는 다른 측면에서는 캐비티의 외벽구조가 단차를 이루는 구조에서 돌출된 단차영역의 길이(clearance)(CL1, CL2)가 각각 25~100㎛로 형성되며, 양쪽 모두의 단차영역의 길이를 고려하면 50~200㎛의 범위에 해당하게 된다. 상기 캐비티 외벽의 단차영역은 커버금속층의 말단부가 적층되어 공간을 형성하는 지지부 역할을 수행하는 곳이므로, 25㎛ 이하에서는 적층시에 이 커버금속층이 쉽게 무너지게 되며, 100㎛ 이상일 경우에는 회로의 패턴 디자인의 자유도가 떨어지는 문제가 발생하게 된다. 따라서 각 캐비티절연층 마다의 단차 정도(단차영역의 길이차이; Step clearance)도 25~100㎛로 구현함이 바람직하다.

이후, 공정에서는 상기 커버금속층 주위의 회로패턴(223)에 솔더레지스트(240) 패턴을 형성하거나, Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 표면처리 도금층(250)을 형성하는 등의 공정이 수행될 수 있다(S 13~S 14).

이후, 제1 및 제2 커버금속층을 제거하는 공정이 수행될 수 있다(S 15).

상기 커버금속층의 제거공정은 일반적으로 Cu 로 형성되는 커버금속층을 제거하기 위하여 알카리에칭으로 수행됨이 바람직하다. 이는 다른 회로패턴 표면의 표면처리 도금층이 에칭영향을 받지 않게 되기 때문이다.

즉 도시된 것처럼, 캐비티의 단차가 형성되는 구조로 이 위로 갈수록 빈공간영역이 커지는 구조의 캐비티가 구현될 수 있도록 형성할 수 있다.

상술한 실시예는 기본적으로 단차가 2개의 캐비티절연층으로 구현되는 구조를 예시하였으나, 다수의 캐비티 절연층으로 구현가능함은 당업자에게는 자명하다 할 것이다. 구체적으로 제1, 제2 캐비티 절연층 이상으로 구현하는 경우, 제(n+1)캐비티절연층은 제n캐비티절연층 보다 짧은 길이(d)를 구비하도록 형성함으로써, 단차를 형성할 수 있으며, 각 단차간의 길이 차이는 50~200㎛에서 구현될 수 있음은 상술한 바와 같다.(단, n은 2 이상의 자연수이다)

이상과 같은 제조공정에 따라 제조되는 본 발명에 따른 캐비티를 구비한 인쇄회로기판은 다음과 같은 구조를 구비할 수 있다.

도 2e의 S 15단계의 도면을 참조하면, 본 발명에 따른 인쇄회로기판은 다수의 매립형 회로패턴과 외각회로패턴을 구비한 베이스기판과 상기 외각회로패턴 상부에 단차진 캐비티영역을 구비한 캐비티회로층을 포함하는 구조로 구현될 수 있다. 여기서 매립형 회로패턴은 상술한 제조공정에서 각 절연층의 내부에 매립되는 내층회로패턴을 포함하는 개념이며, 외각회로패턴은 상술한 제조공정에서 외각회로층에 형성되는 커버금속층을 제외한 회로패턴을 포함하는 개념이다.

이 경우, 상술한 상기 캐비티회로층은, 전자소자칩이 실장되는 개구 영역인 캐비티회로패턴(121)과 상기 캐비티회로패턴의 일영역과 중첩되도록 적층되는 중첩영역(CL1, Cl2)을 구비한 캐비티절연층(130, 210), 상기 캐비티절연층의 상부에 형성되어 다른 회로패턴과 전기적으로 도통하는 외부 회로패턴(120, 141)을 포함하여 구성될 수 있다. 특히 상기 캐비티회로패턴(121)에는 솔더레지스트패턴(122)가 형성될 수 있으며, 소정의 표면처리를 통해 보호될 수 있다. 상기 표면처리는 Cu, Ni, Pd, Au, Sn, Ag, Co 중 어느 하나 또는 이들의 이원, 삼원 합금을 이용하여 단층 또는 다층으로 표면처리하여 도금층(미도시)을 형성하는 것으로 구현될 수 있다.

이러한 구조는 캐비티 절연층을 1개로 형성하는 구조(S 8단계에 도시된 도면 참조)로 구현될 수 있으며, 나아가 다수의 캐비티 절연층을 구현하도록 하여 단차진 캐비티를 구비하도록 형성할 수 있다.

구체적으로는, 하나의 캐비티절연층에 적층되는 n개 이상의 캐비티회로층을 적층할 수 있으며, 이 경우 (n+1)번째 캐비티절연층과 n번째 절연층은 단차구조를 형성하며, 상기 단차영역의 길이는 50~200㎛의 범위를 구비하도록 구현할 수 있음을 상술한 바와 같다(단, n은 1 이상의 자연수이다.). 아울러 캐비티회로패턴(121)과 제1캐비티절연층이 갖는 중첩영역의 길이 역시 50~200㎛ 로 형성할 수 있다.

특히, 상기 단일층 캐비티로 구현되거나, 다층의 단차진 구조의 캐비티 구조를 구현하는 경우, 상기 단차구조의 캐비티영역은, 캐비티절연층의 측벽이 상부보다 하부가 좁아지는 경사진 구조(T1, T2)를 가지도록 형성할 수 있다. 즉 각 캐비티 절연층의 측벽은 이상적으로는 수직한 구조를 구비하도록 함이 바람직하며, 나아가 본 발명에 따른 구조는 이러한 구조 이외에도 하나의 캐비티절연층이 형성하는 공간을 고려하면, 캐비티절연층의 측벽이 상부보다 하부가 좁아지는 경사진 구조(T1, T2)로 구현되는바, 공간의 형상 역시 하부폭이 상부폭보다 좁아지는 구조로 구현되게 된다. 이는 본 발명에 따른 특유한 제조공정에 의한 것이다.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

110: 제1절연층 111: 동박
120: 회로패턴 121: 캐비티회로패턴
130: (제1)캐비티절연층 140: 금속박막층
141: 회로패턴 142: 커버금속층
210: 제2캐비티절연층 220: 금속박막층
223: 회로패턴 224: 제2커버금속층
230: 비아홀(금속충진) 240: 솔더레지스트
250: 표면처리층

Claims

기판의 표면에 캐비티회로패턴을 포함하는 외각회로층을 구비하는 베이스회로기판을 형성하는 1단계;
상기 외각회로층 상에 캐비티회로패턴의 상부 일영역이 비어있는 캐비티회로층을 형성하는 2단계;
를 포함하는 캐비티를 포함하는 인쇄회로기판의 제조방법.
청구항 1에 있어서,
상기 1단계는,
a1) 양면에 전기적으로 도통하는 회로패턴을 포함하는 제1절연층을 형성하는 단계;
a2) 상기 제1절연층의 양면에 제2절연층 및 금속층을 적층하는 단계;
a3) 상기 금속층을 패터닝하여 외각회로층을 형성하는 단계;
를 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
청구항 2에 있어서,
상기 1단계의 상기 베이스회로기판은,
내부에 적어도 1 이상의 매립형 회로패턴을 포함하며,
상기 외각회로층은 캐비티회로패턴과 외각회로패턴을 구비하도록 가공하는 단계인 것을 특징으로 하는 인쇄회로기판의 제조방법.
청구항 2에 있어서,
상기 2단계는,
b1) 상기 외각회로층의 상부에 중심 영역이 개구된 캐비티절연층을 적층하는 단계;
b2) 상기 캐비티절연층의 전면을 덮는 금속박막층을 형성하는 단계;
b3) 상기 금속박막층을 패터닝하여 커버금속층을 포함하는 캐비티회로층을 형성하는 단계;
를 포함하여 이루어지는 것을 특징으로 하는 인쇄회로기판의 제조방법.
청구항 4에 있어서,
상기 b1) 단계는,
상기 캐비티절연층이 상기 캐비티회로패턴의 일영역과 겹치는 중첩영역을 갖도록 적층하는 단계이며,
상기 중첩영역(CL)은 50~200㎛로 형성하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
청구항 4에 있어서,
상기 b2) 단계 이후에,
상기 외각회로층의 일부와 상기 캐비티회로층을 전기적으로 도통하는 비아홀 형성공정을 더 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
청구항 4에 있어서,
상기 b3) 단계는,
상기 커버금속층을 캐비티회로패턴의 길이(CA) 이상으로 형성하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
청구항 1 내지 7 중 어느 한 항에 있어서,
상기 2단계 이후에,
상기 캐비티회로패턴 상부의 커버금속층을 제거하는 3단계를 더 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
청구항 8에 있어서,
상기 3단계는,
알카리 에칭을 상기 커버 금속층에 가하여 수행되는 것을 특징으로 하는 인쇄회로기판의 제조방법.
청구항 1 내지 7 중 어느 한항에 있어서,
상기 2단계 이후에,
c1)상기 캐비티회로층의 상부에 중심영역이 개구된 제2캐비티절연층을 적층하는 단계;
c2)상기 캐비티절연층의 전면을 덮는 금속박막층을 형성하는 단계;
c3) 상기 금속박막층을 패터닝하여 제2커버금속층을 포함하는 제2캐비티회로층을 형성하는 단계;
를 포함하는 인쇄회로기판의 제조방법.
청구항 10에 있어서,
상기 c1) 내지 c3) 단계가 적어도 2회 이상 반복되되,
제(n+1)캐비티절연층은 제n캐비티절연층 보다 짧은 길이(d)를 구비하도록 형성하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
(단, n은 2 이상의 자연수이다)
청구항 10에 있어서,
상기 제1 및 제2커버금속층을 제거하는 단계를 더 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
청구항 11에 있어서,
상기 길이(d)는 50~200㎛의 범위로 형성되는 것을 특징으로 하는 인쇄회로기판의 제조방법.
매립형 회로패턴과 외각회로패턴을 구비한 베이스기판;
상기 외각회로패턴 상부에 단차진 캐비티영역을 구비한 캐비티회로층을 포함하는 인쇄회로기판.
청구항 14에 있어서,
상기 캐비티회로층은,
전자소자칩이 실장되는 개구 영역인 캐비티회로패턴;
상기 캐비티회로패턴의 일영역과 중첩되도록 적층되는 중첩영역을 구비한 캐비티절연층;
상기 캐비티절연층의 상부에 형성되어 다른 회로패턴과 전기적으로 도통하는 외부 회로패턴;
을 포함하여 이루어지는 것을 특징으로 하는 인쇄회로기판.
청구항 15에 있어서,
상기 인쇄회로기판은,
상기 캐비티절연층에 적층되는 n개 이상의 캐비티회로층을 포함하며,
(n+1)번째 캐비티절연층과 n번째 절연층은 단차구조를 형성하며,
상기 단차영역의 길이는 50~200㎛인 것을 특징으로 하는 인쇄회로기판.(단, n은 1 이상의 자연수이다.)
청구항 15에 있어서,
상기 중첩영역은 50~200㎛ 인 것을 특징으로 하는 인쇄회로기판.
청구항 16에 있어서,
상기 단차구조의 캐비티영역은,
캐비티절연층의 측벽이 상부보다 하부가 좁아지는 경사진 구조를 이루는 것을 특징으로 하는 인쇄회로기판.