KR20110102740A - 신호 수신 장치 및 그것의 위상 부정합 보상 방법 - Google Patents

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Abstract

본 발명은 신호 수신 장치에 관한 것이다. 본 발명의 신호 수신 장치는 각 주파수 채널에 대응하는 훈련 신호를 생성하는 훈련 신호 생성기, 제 1 동작 모드에서 상기 훈련 신호를 사용하여 제 1 동위상 신호와 제 1 직교위상 신호를 생성하고, 제 2 동작 모드에서 수신 신호를 사용하여 제 2 동위상 신호와 제 2 직교위상 신호를 생성하는 IQ 신호 생성기, 상기 제 1 동작 모드에서 각 주파수 채널에 대응하여 생성된 상기 제 1 동위상 신호와 상기 제 1 직교위상 신호 각각을 일정 시간 수렴하여 위상 부정합 보상 계수를 획득하고, 선택된 주파수 채널들에 대해서 위상 부정합 보상 계수 획득이 완료되면 상기 위상 부정합 보상 계수를 사용하여 룩업 테이블을 생성한 후 상기 제 2 동작 모드에서 상기 제 2 동위상 신호와 상기 제 2 직교위상 신호 각각을 상기 룩업 테이블에 포함된 위상 부정합 보상 계수를 사용하여 보상하는 IQ 부정합 보상기, 및 상기 룩업 테이블이 저장되는 메모리를 포함한다.

Description

신호 수신 장치 및 그것의 위상 부정합 보상 방법{APPARATUS FOR RECEIVING SIGNAL AND COMPENSATING PHASE MISMATCH METHOD THEREOF}
본 발명은 신호 수신 장치에 관한 것으로서, 특히 동위상(I) 신호와 직교 위상(Q) 신호의 부정합으로 인한 수신 성능 열화를 방지하는 신호 수신 장치 및 그것의 위상 부정합 보상 방법에 관한 것이다.
일반적으로 통신 시스템에서 신호를 수신하는 신호 수신 장치, 즉 수신기는 저잡음 증폭기(LNA: Low Noise Amplifier)를 포함한다. 이때 저잡음 증폭기는 무선 채널 상의 잡음이 섞여 있는 수신 신호들을 잡음이 증폭되는 것을 억제하면서 신호가 증폭될 수 있도록 한다. 수신기는 저잡음 증폭기의 출력 신호를 무선 처리를 수행한다.
수신기는 저잡음 증폭기의 출력 신호를 무선 처리를 수행하는 경우 수신 신호를 하향 변환(down converting)하여 동위상(In-phase, 이하 'I'라 칭하기로 함) 신호와 직교위상(Quadrature-phase, 이하 'Q'라 칭하기로 함) 신호를 생성한다. I 신호와 Q 신호는 상호간에 90도의 위상차를 형성한다.
수신기는 I 신호와 Q 신호를 생성하기 위해 국부 발진기(LO: Local Oscillator)와 혼합기(mixer)를 포함한다. 국부 발진기는 국부 발진 신호를 생성하며 I 신호를 생성하는 제 1 혼합기와 Q 신호를 생성하는 제 2 혼합기 각각으로 국부 발진 신호를 출력한다. 제 1 혼합기와 제 2 혼합기 각각은 저잡음 증폭기의 출력 신호와 국부 발진 신호를 혼합하여 I 신호와 Q 신호를 생성한다. 혼합기들 각각에서 출력된 I 신호와 Q 신호는 대역 통과 필터(BPF: Band Pass Filter)들을 통해 대역 통과 필터링된다. 이후 대역 통과 필터링된 신호들은 아날로그 디지털 변환기(ADC: Analog to Digital Converter)들을 통해 디지털 신호로 변환되어 수신기에 수신된다.
한편, 혼합기들 각각에서 출력된 I 신호와 Q 신호는 90도의 위상차를 가져야한다. 하지만, 혼합기 성능으로 인해 I 신호와 Q 신호가 90도의 위상차를 갖지 못하는 경우 I 신호와 Q 신호는 상호 간에 부정합이 발생한다. I 신호와 Q 신호의 부정합은 수신된 기저대역 신호를 왜곡하여 수신기에서의 수신 성능을 열화 시킨다는 문제점이 있었다.
본 발명은 상술한 기술적 과제를 해결하기 위해 제안된 것으로, 본 발명의 목적은 I 신호와 Q 신호의 부정합으로 인해 발생되는 수신 성능의 열화를 방지하는 신호 수신 장치 및 그것의 위상 부정합 보상 방법을 제공하는데 있다.
본 발명에 따른 신호 수신 장치는 각 주파수 채널에 대응하는 훈련 신호를 생성하는 훈련 신호 생성기, 제 1 동작 모드에서 상기 훈련 신호를 사용하여 제 1 동위상 신호와 제 1 직교위상 신호를 생성하고, 제 2 동작 모드에서 수신 신호를 사용하여 제 2 동위상 신호와 제 2 직교위상 신호를 생성하는 IQ 신호 생성기, 상기 제 1 동작 모드에서 각 주파수 채널에 대응하여 생성된 상기 제 1 동위상 신호와 상기 제 1 직교위상 신호 각각을 일정 시간 수렴하여 위상 부정합 보상 계수를 획득하고, 선택된 주파수 채널들에 대해서 위상 부정합 보상 계수 획득이 완료되면 상기 위상 부정합 보상 계수를 사용하여 룩업 테이블을 생성한 후 상기 제 2 동작 모드에서 상기 제 2 동위상 신호와 상기 제 2 직교위상 신호 각각을 상기 룩업 테이블에 포함된 위상 부정합 보상 계수를 사용하여 보상하는 IQ 부정합 보상기, 및 상기 룩업 테이블이 저장되는 메모리를 포함한다.
이 실시예에 있어서, 상기 IQ 부정합 보상기는 입력되는 동위상 신호를 이전에 동위상 -직교위상 부정합 보상기에서 출력된 피드백 동위상 신호 및 피드백 직교위상 신호와 결합하여 결합된 동위상 신호를 생성하고, 입력되는 직교위상 신호를 이전에 동위상 -직교위상 부정합 보상기에서 출력된 피드백 동위상 신호 및 피드백 직교위상 신호와 결합하여 결합된 직교위상 신호를 생성하는 피드백 신호 결합부, 상기 결합된 동위상 신호와 상기 결합된 직교 위상 신호를 각각 절대값 연산을 통해 결정된 동위상 신호와 결정된 직교위상 신호를 생성하는 신호 결정부, 및 제 1 동작 모드에서 상기 결정된 동위상 신호와 결정된 직교 위상 신호를 일정 시간 수렴하여 위상 부정합 보상 계수를 추출하고, 제 2 동작 모드에서 상기 결정된 동위상 신호와 상기 결정된 직교 위상 신호에 위상 부정합 보상 계수를 적용하여 위상 부정합을 보상하는 부정합 보상부를 포함한다.
이 실시예에 있어서, 상기 피드백 신호 결합부는 입력되는 동위상 신호를 상기 피드백 동위상 신호와 곱하는 제 1 곱셈기, 입력되는 직교위상 신호에 음의 부호를 적용하는 인버터, 상기 인버터의 출력에 상기 피드백 직교 위상 신호를 곱하는 제 2 곱셈기, 상기 제 1 곱셈기의 출력에 상기 제 2 곱셈기의 출력을 감산하는 제 1 덧셈기, 입력되는 동위상 신호에 상기 제 1 덧셈기의 출력을 감산하여 결합된 동위상 신호를 생성하는 제 2 덧셈기, 상기 인버터의 출력에 상기 피드백 동위상 신호를 곱하는 제 3 곱셈기, 입력되는 동위상 신호에 피드백 직교 위상 신호를 곱하는 제 4 곱셈기, 상기 제 3 곱셈기와 상기 제 4 곱셈기의 출력들을 더하는 제 3 덧셈기, 입력되는 직교 위상 신호에 상기 제 3 덧셈기의 출력을 감산하여 결합된 직교 위상 신호를 생성하는 제 4 덧셈기를 포함한다.
이 실시예에 있어서, 상기 신호 결정부는 상기 결합된 동위상 신호를 절대값 연산하는 제 1 절대값 연산부, 상기 결합된 직교위상 신호를 절대값 연산하는 제 2 절대값 연산부, 상기 제 1 절대값 연산부의 출력에 상기 제 2 절대값 연산부의 출력을 감산하여 결정된 동위상 신호를 생성하는 제 5 덧셈기, 상기 결합된 동위상 신호에서 부호 비트를 추출하는 제 1 부호 비트 추출부, 상기 결합된 직교위상 신호에서 부호 비트를 추출하는 제 2 부호 비트 추출부, 상기 제 1 부호 비트 추출부의 출력과 상기 제 2 부호 비트 추출부의 출력을 배타적 논리합 연산하는 배타적 논리합 연산부, 상기 제 1 절대값 연산부의 출력와 상기 제 2 절대값 연산부의 출력 중에서 최소값을 결정하는 최소값 결정부, 및 상기 최소값 결정부의 출력에 상기 배타적 논리합 연산기의 출력으로 부호를 설정하여 결정된 직교위상 신호를 생성하는 부호 설정부를 포함한다.
이 실시예에 있어서, 상기 부정합 보상부는 상기 결정된 동위상 신호를 일정 시간 지연하는 제 1 지연기, 상기 제 1 지연기의 전단에 위치하여 상기 지연기의 출력에 상기 결정된 동위상 신호를 결합하는 제 6 덧셈기, 제 1 동작 모드에서 상기 제 1 지연기의 출력을 상기 제 6 덧셈기의 입력으로 스위칭하고 제 2 동작 모드에서 상기 제 1 지연기의 출력을 상기 위상 부정합 보상 계수를 적용하도록 스위칭하는 제 1 스위치, 상기 결정된 직교위상 신호를 일정 시간 지연하는 제 2 지연기, 상기 제 2 지연기의 전단에 위치하여 상기 지연기의 출력에 상기 결정된 직교위상 신호를 결합하는 제 7 덧셈기, 제 1 동작 모드에서 상기 제 2 지연기의 출력을 상기 제 7 덧셈기의 입력으로 스위칭하고 제 2 동작 모드에서 상기 제 2 지연기의 출력을 상기 위상 부정합 보상 계수를 적용하도록 스위칭하는 제 2 스위치, 및 제 1 동작 모드에서 상기 제 1 스위치와 상기 제 2 스위치를 제어하여 일정 시간 동안 수렴된 위상 부정합 보상 계수를 추출하고, 제 2 동작 모드에서 상기 제 1 스위치와 상기 제 2 스위치를 제어하여 위상 부정합이 보상된 동위상 신호와 위상 부정합이 보상된 직교 위상 신호를 출력하는 보상 신호 출력부를 포함한다.
이 실시예에 있어서, 상기 IQ 부정합 보상기는 제 2 동작 모드에서 수신 신호의 주파수 채널을 결정하고 결정된 주파수 채널에 인접한 적어도 두 개의 주파수 채널의 위상 부정합 보상 계수들을 보간하여 위상 부정합 보상 계수를 결정하여 부정합 보상부로 출력한다.
이 실시예에 있어서, 상기 메모리는 상기 신호 수신 장치의 초기 동작과 어웨이크 동작 중 하나의 동작을 수행하면 이전에 상기 신호 수신 장치에서 사용하던 위상 부정합 보상 계수가 저장되는 보유 메모리를 포함한다.
본 발명에 따른 신호 수신 장치의 위상 부정합 보상 방법은 제 1 동작 모드에서 각 주파수 채널에 대응되는 훈련신호를 생성하고, 상기 훈련 신호를 사용하여 생성된 제 1 동위상 신호와 제 1 직교위상 신호를 일정 시간 수렴하여 위상 부정합 보상 계수를 획득하는 단계, 제 1 동작 모드에서 선택된 주파수 채널들로부터 위상 부정합 보상 계수 획득이 완료되면, 획득된 위상 부정합 보상 계수들을 사용하여 룩업 테이블을 생성하는 단계, 및 제 2 동작 모드에서 수신 신호를 사용하여 생성된 제 2 동위상 신호와 제 2 직교위상 신호를 상기 룩업 테이블로부터 추출한 위상 부정합 보상 계수를 사용하여 위상 부정합을 보상하는 단계를 포함한다.
이 실시예에 있어서, 상기 위상 부정합 보상 계수를 획득하는 단계는 상기 제 1 동위상 신호와 상기 제 1 직교위상 신호를 피드백 신호와 결합하는 단계, 상기 결합된 제 1 동위상 신호와 상기 제 1 직교위상 신호 각각을 피드백 직교 위상 신호와 피드백 직교 위상 신호와 결합하여 결합된 동위상 신호와 결합된 직교위상 신호를 생성하는 단계, 상기 결합된 동위상 신호와 상기 결합된 직교 위상 신호 각각을 절대값 연산하여 절대값 동위상 신호와 절대값 직교 위상 신호를 생성하는 단계, 상기 절대값 동위상 신호에 상기 절대값 직교 위상 신호를 감산하여 결정된 동위상 신호를 생성하는 단계, 상기 결합된 동위상 신호와 상기 결합된 직교 위상 신호 각각으로부터 부호를 추출하여 배타적 논리합 연산하여 부호를 결정하는 단계, 상기 절대값 동위상 신호에 상기 절대값 연산된 직교 위상 신호 중 최소값을 결정하는 단계, 상기 최소값에 상기 부호를 설정하여 결정된 직교 위상 신호를 생성하는 단계, 상기 결정된 동위상 신호와 상기 결정된 직교 위상 신호를 각각 지연된 동위상 신호와 지연된 직교 위상 신호와 결합하고, 일정 시간 수렴하여 위상 부정합 보상 계수를 결정하는 단계를 포함한다.
이 실시예에 있어서, 상기 위상 부정합을 보상하는 단계는 상기 수신 신호의 주파수 채널에 인접한 적어도 두 개의 주파수 채널의 위상 부정합 보상 계수들을 상기 룩업 테이블로부터 검출하고 검출된 부정합 보상 계수들을 보간하여 위상 부정합 보상 계수를 결정하는 단계를 포함한다.
본 발명에 의하면, 신호 수신 장치에서 훈련 신호를 사용하여 위상 부정합 보상을 위한 위상 부정합 보상 계수를 생성하고, 수신 신호에 상기 위상 부정합 보상 계수를 반영하여 위상 부정합을 보상함으로서 혼합기에서 생성되는 동위상 신호와 직교위상 신호의 위상차를 보상하는 것이 가능하다는 이점을 갖는다. 또한, 동위상 신호와 직교위상 간 위상 차가 보상된 신호를 수신함으로서 수신기의 성능이 향상된다는 이점을 갖는다.
도 1은 본 발명의 실시예에 따른 수신기의 구조를 도시한 도면,
도 2는 도 1의 IQ 부정합 보상기의 구조를 예시적으로 보여주는 도면,
도 3은 도 2의 피드백 신호 결합부의 구조를 예시적으로 보여주는 도면,
도 4는 도 2의 신호 결정부의 구조를 예시적으로 보여주는 도면,
도 5는 도 2의 부정합 보상부의 구조를 예시적으로 보여주는 도면,
도 6은 본 발명의 실시예에 따른 제 1 동작 모드에서 수신기의 동작을 도시한 순서도,
도 7은 본 발명의 실시예에 따른 제 2 동작 모드에서 수신기의 동작을 도시한 순서도.
이하, 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩트리지 않도록 생략될 것이라는 것을 유의하여야 한다.
본 발명은 신호 수신 장치에 관한 것으로서, 특히 동위상(In-phase, 이하 'I'라 칭하기로 함) 신호와 직교위상(Quadrature-phase, 이하 'Q'라 칭하기로 함) 신호의 부정합으로 인한 수신 성능 열화를 방지하는 신호 수신 장치 및 그것의 위상 부정합 보상 방법을 제공한다.
본 발명의 신호 수신 장치, 즉 수신기는 두 개의 동작 모드를 가지며, 제 1 동작 모드는 캘리브레이션 모드로 위상 부정합 보상을 위한 위상 부정합 보상 계수를 생성하고, 제 2 동작 모드는 정상 수신 모드로 수신 신호에 위상 부정합 보상 계수를 적용하여 수신된 신호의 I 신호와 Q 신호의 위상 부정합을 보상한다.
도 1은 본 발명의 실시예에 따른 수신기의 구조를 도시한 도면이다.
도 1을 참조하면, 수신기는 저잡음 증폭기(LNA: Low Noise Amplifier)(111), 국부 발진기(LO: Local Oscillator)(113), 제 1 혼합기(mixer)(115), 제 2 혼합기(117), 제 1 저역 통과 필터(LPF: Low Pass Filter)(119), 제 2 저역 통과 필터(121), 제 1 아날로그 디지털 변환기(ADC: Analog to Digital Converter)(123), 제 2 아날로그 디지털 변환기(125), 동위상-직교위상 부정합 보상기(In-phase-Quadrature-phase mismatch compensator, 이하 'IQ 부정합 보상기'라 칭하기로 함)(127), 디지털 신호 처리기(digital signal processor)(129), 메모리(memory)(131), 훈련 신호 생성기(training signal generator)(133)를 포함한다.
우선, 수신기가 제 1 동작 모드로 동작하는 경우를 설명하기로 한다.
훈련 신호 생성기(133)는 수신기에서 수신 가능한 전체 주파수 대역을 미리 결정된 개수의 주파수 채널로 구분한다. 훈련 신호 생성기(133)는 전체 주파수 채널 중에서 선택된 주파수 채널들과 동일한 주파수를 갖는 훈련 신호를 생성한다.
국부 발진기(113)는 I 신호와 Q 신호 생성을 위해 국부 발진 신호들을 생성한다.
제 1 혼합기(115)는 훈련 신호를 수신하고, 훈련 신호를 국부 발진 신호와 혼합하여 I 신호를 생성한다.
제 2 혼합기(117)는 훈련 신호를 수신하고, 훈련 신호를 국부 발진 신호와 혼합하여 Q 신호를 생성한다. 제 2 혼합기(117)는 제 1 혼합기(115)의 I 신호와 90도의 위상 차이를 갖는 Q 신호를 생성한다.
제 1 저역 통과 필터(119)는 제 1 혼합기(115)에서 출력되는 I 신호를 저역통과 필터링한다. 제 2 저역 통과 필터(121)는 제 2 혼합기(117)에서 출력되는 Q 신호를 저역 통과 필터링한다.
제 1 아날로그 디지털 변환기(123)는 저역 통과 필터링된 I 신호를 디지털 신호로 변환하고, 제 2 아날로그 디지털 변환기(125)는 저역 통과 필터링된 Q 신호를 디지털 신호로 변환한다.
여기서 국부 발진기(113), 제 1 혼합기(115), 제 2 혼합기(117)는 IQ 신호를 생성하는 동위상-직교위상 신호 생성기(In-phase-Quadrature-phase mismatch compensator, 이하 'IQ 신호 생성기'라 칭하기로 함)가 될 수 있으며, 제 1 저역 통과 필터(119), 제 2 저역 통과 필터(121), 제 1 아날로그 디지털 변환기(123), 제 2 아날로그 디지털 변환기(125)를 추가로 포함할 수도 있다.
IQ 부정합 보상기(127)는 훈련 신호를 이용하여 생성된 I 신호와 Q 신호 각각을 일정 시간 수렴하여 위상 부정합 보상 계수를 획득한다. IQ 부정합 보상기(127)는 훈련 신호 생성을 위해서 선택된 주파수 채널에 대해서 위상 부정합 보상 계수를 획득하며, 전체 주파수 채널에 대해서 위상 부정합 보상 계수가 획득되면, 각 주파수 채널에 대응되는 룩업 테이블(LUT: Look-Up Table)을 생성하여 메모리(131)에 저장한다.
메모리(131)는 룩업 테이블을 저장한다.
수신기는 제 1 동작 모드에서 전체 주파수 채널에 대해서 룩업 테이블 생성이 완료되면, 수신기는 제 2 동작 모드로 동작한다. 다음으로, 수신기가 제 2 동작 모드로 동작하는 경우를 설명하기로 한다.
저잡음 증폭기(111)는 안테나를 통해 신호들을 수신하고, 무선 채널 상의 잡음이 섞여 있는 수신 신호들을 잡음이 증폭되는 것을 억제하면서 신호가 증폭될 수 있도록 한다.
국부 발진기(113)는 I 신호와 Q 신호 생성을 위해 국부 발진 신호들을 생성한다.
제 1 혼합기(115)는 수신 신호를 수신하고, 수신 신호를 국부 발진 신호와 혼합하여 I 신호를 생성한다.
제 2 혼합기(117)는 수신 신호를 수신하고, 수신 신호를 국부 발진 신호와 혼합하여 Q 신호를 생성한다. 제 2 혼합기(117)는 제 1 혼합기(115)와 90도의 위상 차이를 갖는 신호를 생성한다.
제 1 저역 통과 필터(119)는 제 1 혼합기(115)에서 출력되는 I 신호를 저역통과 필터링한다. 제 2 저역 통과 필터(121)는 제 2 혼합기(117) 각각에서 출력되는 Q 신호를 저역 통과 필터링한다.
제 1 아날로그 디지털 변환기(123)는 저역 통과 필터링된 I 신호를 디지털 신호로 변환하고, 제 2 아날로그 디지털 변환기(125)는 저역 통과 필터링된 Q 신호를 디지털 신호로 변환한다.
여기서도 국부 발진기(113), 제 1 혼합기(115), 제 2 혼합기(117)는 IQ 신호를 생성하는 IQ 신호 생성기가 될 수 있으며, 제 1 저역 통과 필터(119), 제 2 저역 통과 필터(121), 제 1 아날로그 디지털 변환기(123), 제 2 아날로그 디지털 변환기(125)를 추가로 포함할 수도 있다.
IQ 부정합 보상기(127)는 수신 신호의 주파수 채널을 결정하고, 수신 신호를 이용하여 생성된 I 신호와 Q 신호 각각을 위상 부정합 보상 계수로 보상한다. IQ 부정합 보상기(127)는 메모리(131)에 저장된 룩업 테이블로부터 주파수 채널에 해당하는 위상 부정합 보상 계수를 추출하고 추출된 위상 부정합 보상 계수를 사용하여 I 신호와 Q 신호의 위상 부정합을 보상할 수 있다.
디지털 신호 처리기(129)는 위상 부정합이 보상된 I 신호와 Q 신호를 디지털 신호 처리하여 신호를 수신한다.
도 2는 도 1의 IQ 부정합 보상기의 구조를 예시적으로 보여주는 도면이다.
도 2를 참조하면, IQ 부정합 보상기(127)는 피드백 신호 결합부(feedback signal combiner)(211), 신호 결정부(signal determiner)(213), 부정합 보상부(mismatch compensator)(215), 부정합 보상 계수 관리부(mismatch compensation coefficient management device)(217)를 포함한다.
피드백 신호 결합부(211)는 부정합 보상부(215)를 통해 이전에 출력된 피드백 I 신호와 피드백 Q 신호를 수신한다. 피드백 신호 결합부(211) 입력되는 I 신호와 Q 신호 각각을 입력되는 피드백 I 신호 및 피드백 Q 신호와 결합하여 결합된 I 신호와 결합된 Q 신호를 생성한다.
신호 결정부(213)는 결합된 I 신호와 결합된 Q 신호 각각에 절대값 연산을 수행하여 절대값 I 신호와 절대값 Q 신호를 생성한다. 신호 결정부(213)는 절대값 I 신호에 절대값 직교 위상 신호를 감산하여 결정된 I 신호를 생성한다. 신호 결정부(213)는 결합된 I 신호와 결합된 Q 신호 각각으로부터 부호 비트를 추출하고, 추출된 부호 비트들을 배타적 논리합 연산하여 부호를 결정하고, 절대값 I 신호와 절대값 Q 신호 중 최소값을 갖는 신호에 부호를 설정하여 결정된 Q 신호를 생성한다.
피드백 신호 결합부(211)와 신호 결정부(213)는 제 1 동작 모드, 제 2 동작 모드 각각에서 입력되는 I 신호와 Q 신호에 대해서 동일한 동작을 수행한다.
부정합 보상부(215)는 제 1 동작 모드에서 결정된 I 신호와 결정된 Q 신호를 일정 시간 수렴하여 위상 부정합 보상 계수를 추출한다. 부정합 보상 계수 관리부(215)는 위상 부정합 보상 계수를 사용하여 각 주퍄수 채널 별로 위상 부정합 보상 계수가 매핑된 룩업 테이블을 생성할 수 있다.
일예로, 룩업 테이블을 하기의 표 1에 나타내었다.
Figure pat00001
룩업 테이블에는 위상 부정합 보상 계수 Ci들을 포함한다. 각 주파수 채널 인덱스는 각 주파수 채널을 나타내는 인덱스를 의미한다.
부정합 보상 계수 관리부(217)는 제 2 동작 모드에서 수신 신호에 대응되는 주파수 채널을 선택하고, 선택된 주파수 채널에 대응되는 위상 부정합 보상 계수를 부정합 보상부(215)로 제공할 수 있다.
부정합 보상 계수 관리부(217)는 수신 신호에 대응되는 주파수 채널에 가장 인접한 하나의 주파수 채널을 선택하여 위상 부정합 보상 계수를 추출할 수도 있으나, 수신 신호에 대응되는 주파수 채널에 인접한 적어도 두 개의 주파수 채널의 위상 부정합 보상 계수들을 보간하여 위상 부정합 보상 계수를 결정할 수도 있다.
만약, 부정합 보상 계수 관리부에서 수신 신호에 대응되는 하나의 주파수 채널을 선택하는 경우 부정합 보상부로 입력되는 Cn은 Ci가 될 수 있으며, 일예로 두 개의 인접한 채널에 대한 위상 부정합을 보상하기 위해 보간을 사용하는 경우 하기의 수학식 1과 같이 나타낼 수 있다.
Figure pat00002
수학식 1에서는 인접한 두 개의 채널에 대해서 보간을 하여 Cn값을 획득하는 것을 일예로 나타내었다. 여기서 n은 0에서 M-1의 값을 갖는다.
부정합 보상부(215)는 결정된 I 신호와 결정된 Q 신호 각각을 위상 부정합 보상 계수를 적용하여 위상 부정합을 보상한다.
도 3은 도 2의 피드백 신호 결합부의 구조를 예시적으로 보여주는 도면이다.
도 3을 참조하면, 피드백 신호 결합부(211)는 제 1 곱셈기(multiplier)(311), 제 1 덧셈기(adder)(313), 제 2 덧셈기(315), 제 4 덧셈기(317), 인버터(inverter)(319), 제 2 곱셈기(321), 제 3 곱셈기(325), 제 4 곱셈기(323), 제 3 덧셈기(327)를 포함한다.
제 1 곱셈기(311)는 입력되는 I 신호를 피드백 I 신호와 곱한다. 인버터(319)는 입력되는 I 신호에 음의 부호를 적용한다.
제 2 곱셈기(321)는 인버터(319)의 출력에 피드백 Q 신호를 곱한다.
제 1 덧셈기(313)는 제 1 곱셈기(311)의 출력에 제 2 곱셈기(321)의 출력에 음의 값을 적용하여 더한다. 즉, 제 1 덧셈기(313)는 제 1 곱셈기(311)의 출력에 제 2 곱셈기(321)의 출력을 감산한다.
제 2 덧셈기(315)는 입력되는 I 신호에 제 1 덧셈기(313)의 출력에 음의 값을 적용하여 더한다. 즉, 제 2 덧셈기(315)는 입력되는 I 신호에 제 1 덧셈기(313)의 출력을 감산하여 결합된 I 신호(I' 신호)를 생성한다.
제 3 곱셈기(325)는 인버터(319)의 출력에 피드백 I 신호를 곱한다.
제 4 곱셈기(323)는 입력되는 I 신호에 피드백 Q 신호를 곱한다.
제 3 덧셈기(327)는 제 3 곱셈기(325)와 제 4 곱셈기(323)의 출력들을 더한다.
제 4 덧셈기(317)는 입력되는 Q 신호에 제 3 덧셈기(327)의 출력에 음의 값을 적용하여 더한다. 즉, 제 4 덧셈기(317)는 입력되는 Q 신호에 제 3 덧셈기(327)의 출력을 감산하여 결합된 Q 신호(Q' 신호)를 생성한다.
도 4는 도 2의 신호 결정부의 구조를 예시적으로 보여주는 도면이다.
도 4를 참조하면, 신호 결정부(213)는 제 1 절대값 연산부(absolute calculator)(411), 제 2 절대값 연산부(413), 제 5 덧셈기(415), 최소값 결정부(minimum value determiner)(417), 제 1 부호 비트 추출부(sign bit abstractor)(419), 제 2 부호 비트 추출부(421), 배타적 논리합 연산부(XOR: eXclusive OR)(423), 부호 설정부(425)를 포함한다.
제 1 절대값 연산부(411)는 결합된 I 신호를 절대값 연산하여 절대값 I 신호를 생성한다. 제 2 절대값 연산부(413)는 결합된 Q 신호를 절대값 연산하여 절대값 Q 신호를 생성한다.
제 5 덧셈기(415)는 절대값 I 신호에 절대값 Q 신호를 음의 값을 적용하여 더한다. 즉, 제 5 덧셈기(415)는 절대값 I 신호에서 절대값 Q 신호를 감산하여 결정된 I 신호(I'' 신호)를 생성한다.
제 1 부호 비트 추출부(419)는 결합된 I 신호로부터 부호 비트(sign bit)를 추출한다. 제 2 부호 비트 출출부(421)는 결합된 Q 신호로부터 부호 비트(sign bit)를 추출한다.
배타적 논리합 연산부(423)는 제 1 부호 비트 추출부(419)와 제 2 부호 비트 추출부(421)에서 추출한 부호 비트들을 배타적 논리합 연산하여 부호를 결정한다.
최소값 결정부(417)는 절대값 I 신호와 절대값 Q 신호 중에서 최소값을 선택한다.
부호 설정부(425)는 최소값 결정부(417)에서 선택된 최소값을 갖는 절대값 I 신호와 절대값 Q 신호 중 하나의 신호에 배타적 논리합 연산기(423)에서 결정된 부호를 설정하여 결정된 Q 신호(Q'' 신호)를 생성한다.
도 5는 도 2의 부정합 보상부(215)의 구조를 예시적으로 보여주는 도면이다.
도 5를 참조하면, 부정합 보상부는 제 6 덧셈기(511), 제 7 덧셈기(513), 제 1 지연기(515), 제 2 지연기(517), 제 1 스위치(switch)(519), 제 2 스위치(521), 수렴값 출력부(convergence value output device)(523)를 포함한다.
제 1 지연기(515)는 결정된 I 신호를 지연한다.
제 6 덧셈기(511)는 제 1 지연기(515) 전단에 위치하고, 제 1 스위치(519)로부터 스위칭되는 지연 I 신호를 결정된 I 신호와 결합한다.
제 1 스위치(519)는 제 1 동작 모드에서 제 1 지연기(515)의 출력을 제 6 덧셈기(511)의 입력으로 스위칭하고, 제 2 동작 모드에서 제 1 지연기(515)의 출력을 위상 부정합 보상 계수(Cn)를 적용하도록 스위칭한다.
제 2 지연기(517)는 결정된 Q 신호를 지연한다.
제 7 덧셈기(513)는 제 2 지연기(517) 전단에 위치하고, 제 2 스위치(521)로부터 스위칭되는 지연 Q 신호를 결정된 Q 신호와 결합한다.
제 2 스위치(521)는 제 1 동작 모드에서 제 2 지연기(517)의 출력을 제 7 덧셈기(513)의 입력으로 스위칭하고, 제 2 동작 모드에서 제 2 지연기(517)의 출력을 위상 부정합 보상 계수(Cn)를 적용하도록 스위칭한다.
수렴값 출력부(523)는 제 1 동작 모드에서 제 1 스위치(519)와 제 2 스위치(521)를 제어하여 각 지연기들(515, 517)의 출력이 피드백되도록 하고, 일정 시간 수렴하여 위상 부정합 보상 계수(Ci)를 추출한다. 또한, 수렴값 출력부(523)는 제 2 동작 모드에서 제 1 스위치(519)와 제 2 스위치(521)를 제어하여 위상 부정합 보상 계수를 결정된 I 신호와 결정된 Q 신호에 적용하여 위상 부정합을 보상한다.
수렴값 출력부(523)는 제 1 동작 모드에서 위상 부정합 보상 신호가 출력되고, 제 2 동작 모드에서 I 신호와 Q 신호 간에 부정합이 보상된 출력 신호 즉, 보상된 I 신호(I''' 신호)와 보상된 Q 신호(Q''' 신호)를 출력한다.
상술한 수신기의 구조에 따라 제 1 동작 모드와 제 2 동작 모드로 동작하는 수신기의 동작을 하기의 도 6과 도 7을 참조하여 설명하기로 한다.
도 6은 본 발명의 실시예에 따른 제 1 동작 모드에서 수신기의 동작을 도시한 순서도이다.
도 6을 참조하면, 611단계에서 수신기는 전체 주파수 대역에서 N개의 주파수 채널을 선택하고 613단계로 진행한다.
613단계에서 수신기는 i를 초기값 0으로 설정하고 615단계로 진행한다.
615단계에서 수신기는 선택된 주파수 채널에 대응되는 훈련 신호를 생성하고 617단계로 진행한다.
617단계에서 수신기는 훈련 신호를 이용하여 I 신호와 Q 신호를 생성하고 619단계로 진행한다.
619단계에서 수신기는 선택된 주파수 채널에 대한 IQ 부정합 보상을 위해 수렴되는 부정합 보상 계수를 결정하고 621단계로 진행한다.
621단계에서 수신기는 i가 N-1과 동일한 값을 갖는지 확인한다. 여기서 N은 반송 주파수의 개수이다.
확인결과 수신기는 i가 N-1과 동일한 값을 갖지 않는 경우 623단계로 진행한다.
623단계에서 수신기는 i값을 1만큼 증가하고 615단계로 진행한다.
확인결과 수신기는 i가 N-1과 동일한 값을 갖는 경우 625단계로 진행한다.
625단계에서 수신기는 부정합 보상을 위한 룩업 테이블을 생성 및 저장하고 종료한다. 룩업 테이블은 각 주파수 채널별로 위상 부정합 보상 계수들이 매핑되어 저장된다.
도 7은 본 발명의 실시예에 따른 제 2 동작 모드에서 수신기의 동작을 도시한 순서도이다.
도 7을 참조하면, 711단계에서 수신기는 신호를 수신하였는지 확인한다.
확인결과 수신기는 신호를 수신하지 않은 경우 715단계로 진행한다.
확인결과 수신기는 신호를 수신한 경우 713단계로 진행한다.
713단계에서 수신기는 수신 신호의 주파수 채널을 선택하고 715단계로 진행한다.
715단계에서 수신기는 결정된 주파수 채널에 인접한 적어도 두 개의 주파수 채널을 선택하고 717단계로 진행한다.
717단계에서 수신기는 선택된 주파수 채널들의 값을 보간하여 위상 부정합 보상 계수를 획득한다. 수신기는 각 주파수 채널의 위상 부정합 보상 계수들을 사용하여 다양한 차수(일예로, 1차 방정식, 2차 방정식, 3차 방정식 등)를 갖는 방정식을 사용하여 보간할 수 있다. 여기서 위상 부정합 보상 계수는 제 1 동작 모드에서 설정된 룩업 테이블로부터 검출될 수 있다.
한편, 수신기는 715단계와 717단계를 수행하지 않고, 결정된 주파수 채널에 가장 인접한 한 개의 주파수 채널을 선택하고, 선택된 주퍄수 채널에 대응되는 위상 부정합 보상 계수를 획득할 수도 있다.
719단계에서 수신기는 보간된 부정합 보상 계수를 사용하여 수신신호의 위상 부정합을 보상한다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
111: 저잡음 증폭기 113: 국부 발진기
115: 제 1 혼합기 117: 제 2 혼합기
119: 제 1 저역 통과 필터 121: 제 2 저역 통과 필터
123: 제 1 아날로그 디지털 변환기 125: 제 2 아날로그 디지털 변환기
127: IQ 부정합 보상기 129: 디지털 신호 처리기
131: 메모리 133: 훈련 신호 생성기
211: 피드백 신호 결합부 213: 신호 결정부
215: 부정합 보상부 217: 부정합 보상 계수 관리부
311, 321, 323, 325: 곱셈기들 313, 315, 317, 327: 덧셈기들
319: 인버터 411: 제 1 절대값 연산부
413: 제 2 절대값 연산부 415: 덧셈기
417: 최소값 결정부 419: 제 1 부호 비트 추출부
419: 제 2 부호 비트 추출부 423: 배타적 논리합 연산부
425: 부호 설정부 511, 513: 덧셈기들
515: 제 1 지연기 517: 제 2 지연기
519, 521: 스위치들 523: 수렴값 출력부

Claims (10)

  1. 각 주파수 채널에 대응하는 훈련 신호를 생성하는 훈련 신호 생성기;
    제 1 동작 모드에서 상기 훈련 신호를 사용하여 제 1 동위상 신호와 제 1 직교위상 신호를 생성하고, 제 2 동작 모드에서 수신 신호를 사용하여 제 2 동위상 신호와 제 2 직교위상 신호를 생성하는 IQ 신호 생성기;
    상기 제 1 동작 모드에서 각 주파수 채널에 대응하여 생성된 상기 제 1 동위상 신호와 상기 제 1 직교위상 신호 각각을 일정 시간 수렴하여 위상 부정합 보상 계수를 획득하고, 선택된 주파수 채널들에 대해서 위상 부정합 보상 계수 획득이 완료되면 상기 위상 부정합 보상 계수를 사용하여 룩업 테이블을 생성한 후 상기 제 2 동작 모드에서 상기 제 2 동위상 신호와 상기 제 2 직교위상 신호 각각을 상기 룩업 테이블에 포함된 위상 부정합 보상 계수를 사용하여 보상하는 IQ 부정합 보상기; 및
    상기 룩업 테이블이 저장되는 메모리를 포함하는 신호 수신 장치.
  2. 제 1 항에 있어서,
    상기 IQ 부정합 보상기는
    입력되는 동위상 신호를 이전에 동위상 -직교위상 부정합 보상기에서 출력된 피드백 동위상 신호 및 피드백 직교위상 신호와 결합하여 결합된 동위상 신호를 생성하고, 입력되는 직교위상 신호를 이전에 동위상 -직교위상 부정합 보상기에서 출력된 피드백 동위상 신호 및 피드백 직교위상 신호와 결합하여 결합된 직교위상 신호를 생성하는 피드백 신호 결합부;
    상기 결합된 동위상 신호와 상기 결합된 직교 위상 신호를 각각 절대값 연산을 통해 결정된 동위상 신호와 결정된 직교위상 신호를 생성하는 신호 결정부; 및
    제 1 동작 모드에서 상기 결정된 동위상 신호와 결정된 직교 위상 신호를 일정 시간 수렴하여 위상 부정합 보상 계수를 추출하고, 제 2 동작 모드에서 상기 결정된 동위상 신호와 상기 결정된 직교 위상 신호에 위상 부정합 보상 계수를 적용하여 위상 부정합을 보상하는 부정합 보상부를 포함하는 신호 수신 장치.
  3. 제 2 항에 있어서,
    상기 피드백 신호 결합부는
    입력되는 동위상 신호를 상기 피드백 동위상 신호와 곱하는 제 1 곱셈기;
    입력되는 직교위상 신호에 음의 부호를 적용하는 인버터;
    상기 인버터의 출력에 상기 피드백 직교 위상 신호를 곱하는 제 2 곱셈기;
    상기 제 1 곱셈기의 출력에 상기 제 2 곱셈기의 출력을 감산하는 제 1 덧셈기;
    입력되는 동위상 신호에 상기 제 1 덧셈기의 출력을 감산하여 결합된 동위상 신호를 생성하는 제 2 덧셈기;
    상기 인버터의 출력에 상기 피드백 동위상 신호를 곱하는 제 3 곱셈기;
    입력되는 동위상 신호에 피드백 직교 위상 신호를 곱하는 제 4 곱셈기;
    상기 제 3 곱셈기와 상기 제 4 곱셈기의 출력들을 더하는 제 3 덧셈기;
    입력되는 직교 위상 신호에 상기 제 3 덧셈기의 출력을 감산하여 결합된 직교 위상 신호를 생성하는 제 4 덧셈기를 포함하는 신호 수신 장치.
  4. 제 2 항에 있어서,
    상기 신호 결정부는
    상기 결합된 동위상 신호를 절대값 연산하는 제 1 절대값 연산부;
    상기 결합된 직교위상 신호를 절대값 연산하는 제 2 절대값 연산부;
    상기 제 1 절대값 연산부의 출력에 상기 제 2 절대값 연산부의 출력을 감산하여 결정된 동위상 신호를 생성하는 제 5 덧셈기;
    상기 결합된 동위상 신호에서 부호 비트를 추출하는 제 1 부호 비트 추출부;
    상기 결합된 직교위상 신호에서 부호 비트를 추출하는 제 2 부호 비트 추출부;
    상기 제 1 부호 비트 추출부의 출력과 상기 제 2 부호 비트 추출부의 출력을 배타적 논리합 연산하는 배타적 논리합 연산부;
    상기 제 1 절대값 연산부의 출력와 상기 제 2 절대값 연산부의 출력 중에서 최소값을 결정하는 최소값 결정부; 및
    상기 최소값 결정부의 출력에 상기 배타적 논리합 연산기의 출력으로 부호를 설정하여 결정된 직교위상 신호를 생성하는 부호 설정부를 포함하는 신호 수신 장치.
  5. 제 2 항에 있어서,
    상기 부정합 보상부는
    상기 결정된 동위상 신호를 일정 시간 지연하는 제 1 지연기;
    상기 제 1 지연기의 전단에 위치하여 상기 지연기의 출력에 상기 결정된 동위상 신호를 결합하는 제 6 덧셈기;
    제 1 동작 모드에서 상기 제 1 지연기의 출력을 상기 제 6 덧셈기의 입력으로 스위칭하고 제 2 동작 모드에서 상기 제 1 지연기의 출력을 상기 위상 부정합 보상 계수를 적용하도록 스위칭하는 제 1 스위치;
    상기 결정된 직교위상 신호를 일정 시간 지연하는 제 2 지연기;
    상기 제 2 지연기의 전단에 위치하여 상기 지연기의 출력에 상기 결정된 직교위상 신호를 결합하는 제 7 덧셈기;
    제 1 동작 모드에서 상기 제 2 지연기의 출력을 상기 제 7 덧셈기의 입력으로 스위칭하고 제 2 동작 모드에서 상기 제 2 지연기의 출력을 상기 위상 부정합 보상 계수를 적용하도록 스위칭하는 제 2 스위치; 및
    제 1 동작 모드에서 상기 제 1 스위치와 상기 제 2 스위치를 제어하여 일정 시간 동안 수렴된 위상 부정합 보상 계수를 추출하고, 제 2 동작 모드에서 상기 제 1 스위치와 상기 제 2 스위치를 제어하여 위상 부정합이 보상된 동위상 신호와 위상 부정합이 보상된 직교 위상 신호를 출력하는 보상 신호 출력부를 포함하는 신호 수신 장치.
  6. 제 1 항에 있어서,
    상기 IQ 부정합 보상기는
    제 2 동작 모드에서 수신 신호의 주파수 채널을 결정하고 결정된 주파수 채널에 인접한 적어도 두 개의 주파수 채널의 위상 부정합 보상 계수들을 보간하여 위상 부정합 보상 계수를 결정하여 부정합 보상부로 출력하는 신호 수신 장치.
  7. 제 1 항에 있어서,
    상기 메모리는 상기 신호 수신 장치의 초기 동작과 어웨이크 동작 중 하나의 동작을 수행하면 이전에 상기 신호 수신 장치에서 사용하던 위상 부정합 보상 계수가 저장되는 보유 메모리를 포함하는 신호 수신 장치.
  8. 제 1 동작 모드에서 각 주파수 채널에 대응되는 훈련신호를 생성하고, 상기 훈련 신호를 사용하여 생성된 제 1 동위상 신호와 제 1 직교위상 신호를 일정 시간 수렴하여 위상 부정합 보상 계수를 획득하는 단계;
    제 1 동작 모드에서 선택된 주파수 채널들로부터 위상 부정합 보상 계수 획득이 완료되면, 획득된 위상 부정합 보상 계수들을 사용하여 룩업 테이블을 생성하는 단계; 및
    제 2 동작 모드에서 수신 신호를 사용하여 생성된 제 2 동위상 신호와 제 2 직교위상 신호를 상기 룩업 테이블로부터 추출한 위상 부정합 보상 계수를 사용하여 위상 부정합을 보상하는 단계를 포함하는 위상 부정합 보상 방법.
  9. 제 8 항에 있어서,
    상기 위상 부정합 보상 계수를 획득하는 단계는
    상기 제 1 동위상 신호와 상기 제 1 직교위상 신호를 피드백 신호와 결합하는 단계;
    상기 결합된 제 1 동위상 신호와 상기 제 1 직교위상 신호 각각을 피드백 직교 위상 신호와 피드백 직교 위상 신호와 결합하여 결합된 동위상 신호와 결합된 직교위상 신호를 생성하는 단계;
    상기 결합된 동위상 신호와 상기 결합된 직교 위상 신호 각각을 절대값 연산하여 절대값 동위상 신호와 절대값 직교 위상 신호를 생성하는 단계;
    상기 절대값 동위상 신호에 상기 절대값 직교 위상 신호를 감산하여 결정된 동위상 신호를 생성하는 단계;
    상기 결합된 동위상 신호와 상기 결합된 직교 위상 신호 각각으로부터 부호를 추출하여 배타적 논리합 연산하여 부호를 결정하는 단계;
    상기 절대값 동위상 신호에 상기 절대값 연산된 직교 위상 신호 중 최소값을 결정하는 단계;
    상기 최소값에 상기 부호를 설정하여 결정된 직교 위상 신호를 생성하는 단계; 및
    상기 결정된 동위상 신호와 상기 결정된 직교 위상 신호를 각각 지연된 동위상 신호와 지연된 직교 위상 신호와 결합하고, 일정 시간 수렴하여 위상 부정합 보상 계수를 결정하는 단계를 포함하는 위상 부정합 보상 방법.
  10. 제 8 항에 있어서,
    상기 위상 부정합을 보상하는 단계는
    상기 수신 신호의 주파수 채널에 인접한 적어도 두 개의 주파수 채널의 위상 부정합 보상 계수들을 상기 룩업 테이블로부터 검출하고 검출된 부정합 보상 계수들을 보간하여 위상 부정합 보상 계수를 결정하는 단계를 포함하는 위상 부정합 보상 방법.
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